KR20120127254A

KR20120127254A - 반도체 장치와 그 동작 방법

Info

Publication number: KR20120127254A
Application number: KR1020120049085A
Authority: KR
Inventors: 아쯔시 히로세
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 2011-05-13
Filing date: 2012-05-09
Publication date: 2012-11-21
Also published as: JP2016129364A; US9048788B2; JP2012257214A; US20150263680A1; US20120286143A1; JP6293176B2; US9742362B2; KR102066749B1

Abstract

본 발명은 반도체 장치에 있어서 소비 전력을 저감한다. 또한, 스탠바이 회로를 적은 소자로 구성하여, 반도체 장치 회로 면적의 증대를 방지한다.
반도체 장치에 구비하는 스탠바이 회로를 트랜지스터 하나만으로 구성하고, 상기 트랜지스터에 공급하는 전압을 전환함으로써, 반도체 장치의 출력 전류를 제어한다. 이에 의해, 스탠바이 상태에서의 반도체 장치의 출력 전류를 거의 제로로 할 수 있기 때문에, 소비 전력의 저감이 가능해진다. 또한, 트랜지스터의 반도체층에 산화물 반도체를 사용함으로써 누설 전류를 극소로 억제할 수 있다.

Description

반도체 장치와 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATION METHOD THEREOF}

광전 변환 소자를 포함하는 반도체 장치 및 그 제작 방법과 동작 방법에 관한 것이다.

또한, 본 명세서에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.

일반적으로 전자파의 검지 용도에 사용되는 반도체 장치는 많이 알려져 있고, 예를 들어 자외선으로부터 적외선에 걸쳐 감도를 갖는 것은 총괄해서 광 센서라고 부르고 있다.

그 중에서도 파장 400 nm 내지 700 nm의 가시광선 영역에 감도를 갖는 것은 특히 가시광 센서라고 하며, 인간의 생활 환경에 따라 조도 조정이나 온/오프 제어 등이 필요한 기기류에 많이 사용되고 있다.

특히 표시 장치에서는 주위의 밝기를 검출하고, 그 표시 휘도를 조정하는 일이 행해지고 있다. 왜냐하면 주위의 밝기를 검출하고, 적당한 표시 휘도를 얻음으로써, 쓸데 없는 전력을 저감시키는 것이 가능하기 때문이다. 예를 들어, 휴대 전화나 퍼스널 컴퓨터에 그러한 표시 휘도 조정용 광 센서가 사용되고 있다.

또한 주위의 밝기 뿐만 아니라, 표시 장치, 특히 액정 표시 장치의 백라이트 휘도를 광 센서에 의해 검출하고, 표시 화면의 휘도를 조정하는 일도 행해지고 있다.

이러한 광 센서에서는, 센싱 부분에 포토다이오드를 사용하고 있다. 트랜지스터를 사용한 증폭 회로와, 포토다이오드를 조합해서 제작된 2 단자의 칩이 특허문헌 1에 기재되어 있다.

또한, 산화물 반도체층을 사용한 트랜지스터로 구성된 증폭 회로를 포함하는 광 센서가 특허문헌 2에 기재되어 있다.

특허문헌 1 : 일본 공개특허공보 특개2005-136392호 특허문헌 2 : 일본 공개특허공보 특개2010-153834호

광 센서는 촬상 장치나 표시 장치를 비롯하여, 광범위한 전자 기기에 사용 되도록 되어 있다. 휴대 전화나 게임 장치 등의 휴대 정보 단말에, 광 센서를 내장함으로써, 소비 전력의 저감을 도모하는 또는 표시 장치의 표시 방법을 전환한다. 특히, 이러한 휴대 정보 단말에 있어서, 경량화를 위해 소형화가 요구되며 전지를 전원으로 한 장시간의 동작을 실현하기 위해 광 센서의 저소비전력화도 요구되고 있다.

따라서, 새로운 광 센서의 저소비전력화를 도모하는 것을 과제의 하나로 한다.

불필요한 전력 소비를 억제한다는 관점에서 불필요한 전력 공급을 끊고 스탠바이 기능을 갖게 함으로써 광 센서의 저소비전력화를 도모한다.

본 명세서에서 개시하는 본 발명의 일 형태는, 광전 변환 소자와, 상기 광전 변환 소자에서 발생한 전류를 증폭하는 전류 증폭 회로와, 스탠바이 회로를 포함하는 광전 변환부를 포함하고, 광전 변환부는 제1 단자, 제2 단자 및 제3 단자를 포함하고, 제1 단자에는 전원 전압이 공급되고, 제2 단자에는 저항 소자가 전기적으로 접속되며 제3 단자는 스탠바이 회로와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치이다.

상기에서 전류 증폭 회로는 커런트 미러 회로인 것이 바람직하다.

상기에서 스탠바이 회로는 산화물 반도체층을 포함하는 트랜지스터이어도 좋다.

상기 반도체 장치는 용량 소자를 더 포함하고, 용량 소자의 한쪽 단자는 저항 소자의 한쪽 단자와 전기적으로 접속되어 있어도 좋다.

상기에 있어서, 스탠바이 회로는 전류 증폭 회로와 전기적으로 접속되어 있어도 좋다.

실리콘을 사용한 복수의 트랜지스터를 조합해서 전류 증폭 회로를 구성한다. 한편, 스탠바이 회로는 산화물 반도체층을 사용한 트랜지스터로 하는 것이 바람직하고, 전류 증폭 회로의 윗쪽에 겹쳐서 설치할 수 있다. 이 경우, 스탠바이 회로를 설치해도 광 센서의 전체의 크기는 거의 변함이 없다.

또한, 전류 증폭 회로를 구성하는 트랜지스터로서 산화물 반도체층을 사용한 트랜지스터를 사용할 수도 있다. 산화물 반도체층을 사용한 트랜지스터를 사용하면 전류 증폭 회로와 동일 공정으로 스탠바이 회로를 형성할 수 있다. 또한, 산화물 반도체층을 사용한 트랜지스터를 사용하면, 복수의 트랜지스터 사이에서 전기 특성의 편차가 적기 때문에 편차가 적은 전류 증폭 회로를 실현할 수 있다. 각각의 제품의 전류 증폭 회로에 변동이 있으면 제품의 전기 특성이 변동하고, 수율이 저하되거나 사용편리성이 나빠지는 등의 우려가 있다.

스탠바이 기능을 갖게 함으로써 광 센서의 저소비전력화를 실현할 수 있다.

도 1은 실시 형태 1에 관한 반도체 장치를 설명하는 도면.
도 2는 실시 형태 1에 관한 반도체 장치를 설명하는 도면.
도 3은 실시 형태 1에 관한 반도체 장치의 타이밍 차트를 설명하는 도면.
도 4는 실시 형태 1에 관한 반도체 장치를 설명하는 도면.
도 5는 실시 형태 1에 관한 반도체 장치의 출력 전류의 상태를 설명하는 도면.
도 6은 실시 형태 1에 관한 반도체 장치의 출력 전류의 상태를 설명하는 도면.
도 7은 반도체 장치의 출력 전류의 시뮬레이션 결과를 설명하는 도면.
도 8은 반도체 장치의 출력 전류의 시뮬레이션 결과를 설명하는 도면.
도 9는 트랜지스터 구조의 일례를 설명하는 도면.
도 10은 트랜지스터 구조의 일례를 설명하는 도면.
도 11은 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면.
도 12는 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면.
도 13은 본 발명의 일 형태에 관한 산화물 재료의 구조를 설명하는 도면.

이하에서는, 본 발명의 실시 형태에 대해서 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 또한, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다.

(실시 형태 1)

도 1을 사용하여, 본 발명의 반도체 장치(100)에 대해서 설명한다. 도 1은 본 발명의 반도체 장치(100)의 구성예를 도시하는 회로도이다. 본 실시 형태에서는 도 1에서의 광전 변환부(101)는 반도체 장치(100) 전체의 소비 전력을 제어할 수 있는 스탠바이 회로, 광 에너지를 전기 에너지로 변환하는 광전 변환 소자, 상기 광전 변환 소자에서 발생한 미소한 검출 전류를 증폭하는 전류 증폭 회로를 각각 하나 이상 포함하는 것으로 한다.

도 1에 도시한 바와 같이, 본 실시 형태의 반도체 장치(100)는 광전 변환부(101)와, 저항 소자(102)와, 제1 단자(11)와, 제2 단자(12)와, 제3 단자(13)와, 제4 단자(14)와, 제5 단자(15)를 포함한다. 제1 단자(11)에는 고전원전압(Vdd)이 공급되고, 제5 단자(15)에는 저전원전압(Vss)이 공급되고 있다. 또한, 광전 변환부(101)는 제1 단자(11)와, 제2 단자(12)와, 제3 단자(13)가 설치된 3 단자 구성으로 되어 있다.

이어서, 도 1에 도시되는 반도체 장치(100)의 동작에 대해서 간단하게 설명한다. 광전 변환부(101)에 광(10)이 입사하면, 광(10)의 조도에 따라 광전 변환부(101)에 전류가 발생한다. 상기 전류를 제3 단자(13)에서 출력 전류 I_OUT로 얻을 수 있다. 또한, 출력 전류 I_OUT는 저항 소자(102)로 흐른다. 이 때, 저항 소자(102)의 양단부에 전압이 발생한다. 상기 전압을 제4 단자(14)에서 출력 전압 V_OUT로 얻을 수 있다. 따라서, 반도체 장치(100)는 광(10)의 조도에 따라 출력 전류 I_OUT 및 출력 전압 V_OUT을 출력할 수 있다.

이 때, 본 발명의 일 형태에 있어서의 반도체 장치(100)에 의하면, 제2 단자(12)에 공급하는 전압을 전환함으로써, 얻어지는 출력 전류 I_OUT 및 출력 전압 V_OUT을 변화시키고, 반도체 장치(100)의 소비 전력을 저감시킬 수 있다. 도 3에, 도 1에 도시하는 반도체 장치(100)에 있어서, 제2 단자(12)에 공급하는 전압을 전환했을 때, 반도체 장치(100)로부터 출력되는 출력 전류 I_OUT 및 출력 전압 V_OUT의 변화의 모습을 모식도로 나타낸다.

기간 T1은 통상의 동작 상태를 나타내며 기간 T2는 스탠바이 상태를 나타낸다. 통상의 동작 상태(기간 T1)에서는, 제2 단자(12)에 저전원전압(Vss)이 공급된다. 이 때, 제3 단자(13)에서는 고전류(소위 원하는 전류)가 출력되어, 출력 전류 I_OUT에 따라 제4 단자(14)에서도 고전원전압(소위 원하는 전압)이 출력된다. 한편, 스탠바이 상태(기간 T2)에서는, 제2 단자(12)에 고전원전압(Vdd)이 공급된다. 이 때, 제3 단자(13)에서는 저 전류(소위 거의 제로의 전류)가 출력되어, 출력 전류 I_OUT에 따라 제4 단자(14)에서도, 저전원전압(소위 거의 제로의 전압)이 출력된다. 따라서, 제2 단자(12)에 고전원전압(Vdd)이 공급되는 스탠바이 상태에 있어서는 출력 전류 I_OUT 및 출력 전압 V_OUT를 거의 제로로 함으로써, 소비 전력을 저감하는 것이 가능해진다. 즉, 제2 단자(12)에 공급하는 전압을 전환함으로써 반도체 장치(100)에 있어서의 소비 전력의 제어가 가능해진다.

이어서, 도 2에 반도체 장치(100)의 구체적인 회로 구성의 일례를 나타낸다. 도 2에 도시되는 반도체 장치(100)는 커런트 미러 회로(120)와, 포토다이오드(103)와, 스탠바이 회로(116)와, 저항 소자(102)와, 용량 소자(107)와, 제1 단자(11)와, 제2 단자(12)와, 제3 단자(13)와, 제4 단자(14)와, 제5 단자(15)를 포함한다.

커런트 미러 회로(120)는 참조측의 트랜지스터(104)가 1개와, 미러측의 트랜지스터(105(105_1 내지 105_n))가 n개로 구성되어 있다. 또한, 참조측이란, 트랜지스터의 소스 단자에 흐르는 전류와, 상기 트랜지스터의 게이트 단자에 흐르는 전류가 동일한 측을 가리킨다. 미러측이란, 상기 참조측에서 발생시킨 게이트 전압 을 따라, 전류를 출력하는 트랜지스터가 포함되어 있는 측을 가리킨다. 커런트 미러 회로(120)는 포토다이오드(103)의 검출 전류를 증폭하기 위한 전류 증폭 회로이다. 포토다이오드(103)는, 저항이 크고, 포토다이오드(103)의 저항값이, 몇 KΩ 내지 수 GΩ가 되기 때문에 검출 전류가 매우 미소해서, 커런트 미러 회로(120)와 같은 전류 증폭 회로를 사용하는 것이 바람직하다. 또한, 본 실시 형태에서는, 전류 증폭 회로로서, 커런트 미러 회로(120)를 채용하고 있지만, 전류 증폭 회로는 상기 회로에 한정되지 않는다.

도 2에 도시되는 스탠바이 회로(116)는 1개의 트랜지스터(106)만의, 간단한 구성을 갖는다. 광전 변환부(101)는 제1 단자(11)와, 제2 단자(12)와, 제3 단자(13)가 설치된 3 단자 구성으로 되어 있다. 3 단자 중의 1 단자(제2 단자(12))는 스탠바이 회로(116)의 동작을 제어하기 위해 설치되어 있다.

또한, 본 실시 형태에 있어서, 트랜지스터(104), 트랜지스터(105) 및 트랜지스터(106)는 모두 ｎ채널형 트랜지스터로 구성되어 있지만 이 구성에 한정되지 않는다. 트랜지스터(104), 트랜지스터(105) 및 트랜지스터(106)는 모두 p채널형 트랜지스터로 구성되어 있어도 좋다.

포토다이오드(103)의 한쪽 단자와, n개의 트랜지스터(105(105_1 내지 105_n))의 소스 또는 드레인의 한쪽 단자 각각과, 제1 단자(11)와는 전기적으로 접속되어 있다. 포토다이오드(103)의 다른 쪽 단자와, 트랜지스터(104)의 소스 또는 드레인의 한쪽 단자와, 트랜지스터(104)의 게이트 단자와, n개의 트랜지스터(105(105_1 내지 105_n))의 게이트 단자 각각과, 트랜지스터(106)의 소스 또는 드레인의 한쪽 단자는 전기적으로 접속되어 있다. 트랜지스터(106)의 게이트 단자와, 제2 단자(12)는 전기적으로 접속되어 있다. 트랜지스터(104)의 소스 또는 드레인의 다른 쪽 단자와, n개의 트랜지스터(105(105_1 내지 105_n))의 소스 또는 드레인의 다른 쪽 단자 각각과, 트랜지스터(106)의 소스 또는 드레인의 다른 쪽 단자와, 제3 단자(13)는 전기적으로 접속되어 있다. 제3 단자(13)와, 저항 소자(102)의 한쪽 단자와, 용량 소자(107)의 한쪽 단자와, 제4 단자(14)는 전기적으로 접속되어 있다. 저항 소자(102)의 다른 쪽 단자와, 용량 소자(107)의 다른 쪽 단자와, 제5 단자(15)는 전기적으로 접속되어 있다. 제1 단자(11)에는, 고전원전압(Vdd)이 공급되고, 제5 단자(15)에는 저전원전압(Vss)이 공급되고 있다.

또한, 도 2에서는 참조측의 트랜지스터(104) 1개와, 미러측의 트랜지스터(105(105_1 내지 105_n))가 n개와의 합계 n+1개의 트랜지스터에 의해 구성되는 커런트 미러 회로(120)의 예를 나타내며, 도 4에서는 참조측의 트랜지스터(104) 1개와, 미러측의 트랜지스터(105)가 1개의 합계 2개의 트랜지스터에 의해 구성되는 커런트 미러 회로(108)의 예를 나타내고 있지만, 이들의 구성에 한정되지 않는다.

참조측의 트랜지스터(104)의 소스 단자와 드레인 단자간을 흐르는 전류를 참조 전류로 하여 미러측의 트랜지스터(105)의 소스 단자와 드레인 단자간을 흐르는 전류를 미러 전류로 한다. 도 4에 도시한 바와 같이, 미러측의 트랜지스터(105)가 1개인 경우, 참조 전류와 미러 전류의 비는 1:1의 관계가 된다(단 참조측의 트랜지스터(104)와 미러측의 트랜지스터(105)가 동일한 전기 특성을 갖는다). 본 실시 형태에 있어서는, 참조측의 트랜지스터(104)와 미러측의 트랜지스터(105(105_1 내지 105_n))는 동일한 전기 특성을 갖는 것으로 한다.

도 2에 도시되는 반도체 장치(100)의 동작에 대해서 도 5 및 도 6을 사용해서 구체적으로 설명한다. 또한, 도 5 및 도 6에는 트랜지스터의 온/오프 상태 및 전류의 흐름을 나타낸다.

<통상의 동작 상태(기간 T1)>(도 5 참조).

포토다이오드(103)에 광(10)이 입사하면, 광(10)의 조도에 따라 포토다이오드(103)에 전류가 발생하고, 이것을 포토다이오드(103)의 검출 전류 I_PDi라 한다. 또한, 통상의 동작 상태(기간 T1)에서는 제2 단자(12)에 저전원전압(Vss)이 공급된다. 이 때, 트랜지스터(106(nch))는 오프 상태가 된다. 트랜지스터(106)가 오프 상태가 되어도, 약간의 누설 전류가 발생하고, 이것을 스탠바이 회로(116)의 출력 전류 I_STB(누설 전류)라 한다. 따라서, 참조측의 트랜지스터(104)에 흐르는 전류를 참조 전류 I_REF라 하면, 참조 전류 I_REF는 검출 전류 I_PDi와 출력 전류 I_STB(누설 전류)의 차이로 나타낼 수도 있다. 트랜지스터(104)에 참조 전류 I_REF가 흐름으로써 참조측의 트랜지스터(104)의 게이트 단자에 전압 V_GATE가 발생한다. 참조측의 트랜지스터(104)의 게이트 단자와 미러측의 트랜지스터(105(105_1 내지 105_n))의 게이트 단자 각각은 전기적으로 접속되어 있으므로, 미러측의 트랜지스터(105(105_1 내지 105_n))의 게이트 단자 각각에도 또한, 전압 V_GATE가 발생하게 된다. 이에 따라 미러측의 트랜지스터(105(105_1 내지 105_n)) 각각에 흐르는 전류를 미러 전류 I_mirror라 하면, 미러 전류 I_mirror는 참조 전류 I_REF와 동등해진다.(참조측의 트랜지스터(104)와 미러측의 트랜지스터(105(105_1 내지 105_n))는 동일한 전기 특성을 갖는다. 따라서, 제3 단자(13)에서 얻어지는 출력 전류 I_OUT은 참조 전류 I_REF(미러 전류 I_mirror)와 커런트 미러 회로(120)에 사용된 트랜지스터의 합계 개수와의 곱으로 나타낼 수 있다.

커런트 미러 회로(120)에서는, 미러측 트랜지스터의 개수에 따라 출력 전류 I_OUT(도 5에서는, (n+1)I_PDi, 도 6에서는, I_PDi)를 제어하는 것이 가능해진다. 이것은 트랜지스터의 채널 폭을 증가시켜, 트랜지스터로 흘릴 수 있는 전류의 허용량을 확장할 수 있는 것과 마찬가지의 원리이다. 원하는 출력 전류 I_OUT에 따라, 병렬 접속시키는 미러측의 트랜지스터의 개수를 결정하면 좋다.

제3 단자(13)에서 출력되는 출력 전류 I_OUT는 병렬 접속된 저항 소자(102) 및 용량 소자(107)를 흐른다. 이 때, 저항 소자(102)의 양단부 및 용량 소자(107)의 양단부에 전압이 발생하고 발생된 전압을, 제4 단자(14)에서 출력 전압 V_OUT로서 얻을 수 있다. 따라서, 반도체 장치(100)는 광(10)의 조도에 따라 출력 전류 I_OUT 및 출력 전압 V_OUT를 출력할 수 있다. 또한, 출력 전류 I_STB(누설 전류)를 무한정 제로에 가깝다고 간주했을 경우, 트랜지스터(104)에 흐르는 참조 전류 I_REF는 포토다이오드(103)의 검출 전류 I_PDi와 거의 동일하다고 할 수 있다. 이로 인해, 출력 전류 I_OUT에서 검출 전류 I_PDi를 얻는 것이 가능해진다.

상술한 내용을 이하의 수학식 1에 통합한다.

<스탠바이 상태(기간 T2)>(도 6 참조)

포토다이오드(103)에 광(10)이 입사하면, 광(10)의 조도에 따라 포토다이오드(103)에 전류가 발생하고, 이것을 포토다이오드(103)의 검출 전류 I_PDi라 한다. 또한, 스탠바이 상태(기간 T2)에서는, 제2 단자(12)에 고전원전압(Vdd)이 공급된다. 이 때, 트랜지스터(106(nch))은 온 상태가 되고, 트랜지스터(106)에는 스탠바이 회로(116)의 출력 전류 I_STB가 흐른다. 트랜지스터(106)가 온 상태이기 때문에, 포토다이오드(103)에 발생한 검출 전류 I_PDi가 트랜지스터(106)로 흐르게 된다. 즉, 스탠바이 상태(기간 T2)에서는, 스탠바이 회로(116)의 출력 전류 I_STB와 포토다이오드(103)에 발생한 검출 전류 I_PDi가 동일해진다. 또한, 이 검출 전류 I_PDi는 매우 미소하다.

이 때, 참조측의 트랜지스터(104)(nch)는 오프 상태가 된다. 참조측의 트랜지스터(104)가 오프 상태가 되어도, 약간의 누설 전류가 발생하고, 이것을 참조 전류 I_REF(누설 전류)라 한다. 참조측의 트랜지스터(104)는 오프 상태이기 때문에, 참조측의 트랜지스터(104)의 게이트 단자에 발생하는 전압 V_GATE는 저전원전압(Vss)이 된다. 참조측 트랜지스터(104)의 게이트 단자와 미러측 트랜지스터(105(105_1 내지 105_n))의 게이트 단자 각각은 전기적으로 접속되어 있기 때문에 미러측 트랜지스터(105(105_1 내지 105_n))의 게이트 단자의 각각에 발생하는 전압 V_GATE도 또한 저전원전압(Vss)이 된다. 따라서, 미러측 트랜지스터(105(105_1 내지 105_n)) 각각도 오프 상태가 된다. 오프 상태가 되어도, 미러측 트랜지스터(105(105_1 내지 105_n)) 각각에는 약간의 누설 전류가 발생하고, 이들을 미러 전류 I_mirror(누설 전류)라 한다. 또한, 참조측 트랜지스터(104) 및 미러측 트랜지스터(105(105_1 내지 105_n)) 각각이 오프 상태가 되기 때문에 커런트 미러 회로(120)는 기능 부전이다.

따라서, 제3 단자(13)에서 얻어지는 출력 전류 I_OUT는 출력 전류 I_STB에 참조 전류 I_REF(누설 전류) (미러 전류 I_mirror(누설 전류))와 커런트 미러 회로(120)에 사용된 트랜지스터의 합계 개수와의 곱을 추가로 표시할 수 있다. 또한, 참조 전류 I_REF(누설 전류) 및 미러 전류 I_mirror(누설 전류)는 매우 미소하다. 커런트 미러 회로(120)에 사용된 트랜지스터가 예를 들어 산화물 반도체일 경우, 출력 전류 I_STB>>참조 전류 I_REF(누설 전류), 출력 전류 I_STB>>미러 전류 I_mirror(누설 전류)가 된다.

제3 단자(13)에서 출력 전류 I_OUT을 얻을 수 있으므로 상기 출력 전류 I_OUT는 병렬 접속된 저항 소자(102) 및 용량 소자(107)로 흐른다. 이 때, 저항 소자(102)의 양단부 및 용량 소자(107)의 양단부에 전압이 발생하고, 발생된 전압을 제4 단자(14)에서 출력 전압 V_OUT으로 얻을 수 있다. 따라서, 반도체 장치(100)에 의하면 광(10)의 조도에 따라 출력 전류 I_OUT 및 출력 전압 V_OUT을 얻을 수 있다. 또한, 참조 전류 I_REF(누설 전류)(미러 전류 I_mirror(누설 전류))를 무한정 제로에 가깝다고 간주했을 경우, 반도체 장치(100)의 출력 전류 I_OUT은 포토다이오드(103)의 검출 전류 I_PDi와 거의 동일하다고 할 수 있다. 이로 인해, 출력 전류 I_OUT는 매우 미소하며, 출력 전압 V_OUT는 거의 제로라고 할 수 있다.

따라서, 제2 단자(12)에 고전원전압(Vdd)이 공급되는 스탠바이 상태에서는 출력 전류 I_OUT 및 출력 전압 V_OUT를 거의 제로로 함으로써, 소비 전력을 저감시키는 것이 가능해진다.

상술한 내용을 이하의 수학식 2에 통합한다.

즉 제2 단자(12)에 공급하는 전압을 통상 상태(기간 T1)에서 저전원전압(Vss), 스탠바이 상태(기간 T2)에서 고전원전압(Vdd)으로 전환함으로써, 반도체 장치(100)에 있어서 소비 전력 삭감이 가능해진다. 제2 단자(12)에 공급되는 전압은 외부 신호에 의해 결정되기 때문에 임의로 제어하는 것이 가능하다. 그 때마다, 반도체 장치(100)의 상태에 따라 최적인 신호가 공급되는 것이 바람직하다.

또한, 스탠바이 회로(116)는 1개의 트랜지스터(106)만의 간단한 구성을 갖는다. 따라서, 적은 소자를 부가함으로써 소비 전력을 저감시킨 반도체 장치(100)를 실현하는 것이 가능해진다.

또한, 본 실시 형태는, 본 명세서에서 나타내는 다른 실시 형태와 적절하게 조합할 수 있다.

(실시 형태 2)

본 실시 형태에서는 실시 형태 1에 있어서, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 일례에 대해서 도 9를 사용해서 설명한다.

도 9는 코플래너형인 톱 게이트 톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 9의 (a)에 트랜지스터의 상면도를 나타낸다. 또한, 도 9의 (b)에 도 9의 (a)의 일점 쇄선 A-B에 대응하는 단면 A-B를 나타낸다.

또한, 반도체 장치에 조사되는 광은 도 9에 나타내는 트랜지스터에서 기판측에만 입사하는 것으로 한다.

도 9의 (b)에 나타내는 트랜지스터는 기판(400)과, 기판(400) 위에 형성된 하지 절연막(402)과, 하지 절연막(402)의 주변에 형성된 보호 절연막(404)과, 하지 절연막(402) 및 보호 절연막(404) 위에 형성된 고 저항 영역(406a) 및 저 저항 영역(406b)을 포함하는 산화물 반도체막(406)과, 산화물 반도체막(406) 위에 형성된 게이트 절연막(408)과, 게이트 절연막(408)을 개재해서 산화물 반도체막(406)과 중첩해서 형성된 게이트 전극(410)과, 게이트 전극(410)의 측면과 접해서 형성된 측벽 절연막(412)과, 적어도 저저항 영역(406b)과 접해서 형성된 한 쌍의 전극(414)과, 산화물 반도체막(406), 게이트 전극(410) 및 한 쌍의 전극(414)을 덮어서 형성된 층간 절연막(416)과, 층간 절연막(416)에 형성된 개구부를 개재해서 한 쌍의 전극(414)과 접속하는 배선(418)을 포함한다.

또한, 도시하지 않지만, 층간 절연막(416) 및 배선(418)을 덮어서 형성된 보호막을 포함하고 있어도 상관없다. 상기 보호막을 형성함으로써, 층간 절연막(416)의 표면 전도에 기인해서 발생하는 미소 누설 전류를 저감할 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다.

상기와는 다른 In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 대해서 도 10을 사용해서 설명한다.

도 10은 톱 게이트 톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 10의 (a)는 트랜지스터의 상면도이다. 또한, 도 10의 (b)에 도 10의 (a)의 일점 쇄선 A-B에 대응하는 단면 A-B를 나타낸다.

또한, 반도체 장치에 조사되는 광은 도 10에 도시하는 트랜지스터에 있어서 기판측에만 입사하는 것으로 한다.

도 10의 (b)에 나타내는 트랜지스터는 기판(600)과, 기판(600) 위에 형성된 하지 절연막(602)과, 하지 절연막(602) 위에 형성된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접하는 한 쌍의 전극(614)과, 산화물 반도체막(606) 및 한 쌍의 전극(614) 위에 형성된 게이트 절연막(608)과, 게이트 절연막(608)을 통해서 산화물 반도체막(606)과 중첩해서 형성된 게이트 전극(610)과, 게이트 절연막(608) 및 게이트 전극(610)을 덮어서 형성된 층간 절연막(616)과, 층간 절연막(616) 및 게이트 절연막(608)에 형성된 개구부를 개재해서 한 쌍의 전극(614)과 접속하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮어서 형성된 보호막(620)을 포함한다.

기판(600)으로서는 유리 기판을, 하지 절연막(602)으로서는 산화 실리콘막을, 산화물 반도체막(606)으로서는 In-Sn-Zn-O막을, 한 쌍의 전극(614)으로서는 텅스텐막을, 게이트 절연막(608)으로서는 산화 실리콘막을, 게이트 전극(610)으로서는 질화 탄탈막과 텅스텐막과의 적층 구조를, 층간 절연막(616)으로서는 산화 질화 실리콘막과 폴리이미드막과의 적층 구조를, 배선(618)으로서는 티타늄막, 알루미늄막, 티타늄막이 순서대로 형성된 적층 구조를, 보호막(620)으로서는 폴리이미드막을 각각 사용했다.

또한, 도 10의 (a)에 나타내는 구조의 트랜지스터에서 게이트 전극(610)과 한 쌍의 전극(614)의 중첩하는 폭을 Lov라고 한다. 마찬가지로, 산화물 반도체막 (606)에 대한 한 쌍의 전극(614)의 밀려 나온 부분을 dW라고 한다.

상술한 트랜지스터에는 반도체로서, 산화물 반도체인 In-Sn-Zn-O를 사용한 예를 나타냈지만, 상기 재료에 한정되지 않는다.

사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서, 이들 외에 추가로 갈륨(Ga)을 포함하는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 포함하는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다.

또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나의 1종 또는 복수종을 가져도 좋다.

예를 들어, 산화물 반도체로서 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.

또한, 여기에서 예를 들어 In-Ga-Zn계 산화물이란 In과 Ga와 Zn을 주성분으로 포함하는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 좋다.

또한, 산화물 반도체로서, InMO₃(ZnO)_m(m>0, 또한, m은 정수가 아니다)으로 표기되는 재료를 사용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In₃SnO₅(ZnO)_n(n>0, 또한, n은 정수)으로 표기되는 재료를 사용해도 좋다.

예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 좋다.

그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라 적절한 조성인 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.

또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물 조성의 근방이란 것은 a, b, c가,

(a-A)²+(b-B)²+(c-C)²≤r²

을 만족하는 것을 말하며, r은 예를 들어 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.

또한, 결정성을 갖는 산화물 반도체에서는 표면의 평탄성을 높이면 이동도를 높일 수 있다. 표면의 평탄성을 높이기 위해 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.

또한, Ra는 JIS B0601로 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이고, 「기준면에서 지정면까지의 편차의 절대값을 평균한 값」이라고 표현할 수 있고, 이하의 식으로 정의된다.

또한, 상기에서 S₀은, 측정면(좌표(x₁, y₁)(x₁, y₂) (x₂, y₁)(x₂, y₂)으로 표시되는 4점에 의해 둘러싸인 직사각형 영역)의 면적을 가리키며, Z₀은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가 가능하다.

이하에, 결정성을 갖는 산화물에 대해서 설명한다. 구체적으로는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 봐서 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 함)을 포함하는 산화물에 대해서 설명한다.

CAAC를 포함하는 산화물이란, 광의로서 비단결정이고, 그 ab면에 수직인 방향에서 봐서 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또한 c축 방향에 수직인 방향에서 봐서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.

CAAC는 단결정이 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.

CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직인 방향)에 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있어도 좋다.

CAAC는 그 조성 등에 따라 도체이거나, 반도체이거나, 절연체이기도 하다. 또한, 그 조성 등에 따라 가시광에 대하여 투명하거나 불투명하기도 하다.

이러한 CAAC의 예로 막 형상으로 형성되어, 막 표면 또는 지지하는 기판면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.

CAAC에 포함되는 결정 구조의 일례에 대해서 도 11 내지 도 13을 사용해서 상세하게 설명한다. 또한, 특별히 언급되지 않는 한, 도 11 내지 도 13은 상측 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부, 하반부로 할 경우, ab면을 경계로 했을 경우의 상반부, 하반부를 의미한다. 또한, 도 11에서, 원으로 둘러싸인 O는 4 배위의 O를 나타내며, 이중 원으로 둘러싸인 O는 3 배위의 O를 나타낸다.

도 11의 (a)에, 1개인 6 배위의 In과, In에 근접한 6개의 4 배위의 산소 원자(이하, 4 배위의 O)를 갖는 구조를 나타낸다. 여기에서는, 금속 원자가 1개에 대하여, 근접의 산소 원자만 나타낸 구조를 소 그룹이라고 한다. 도 11의 (a)의 구조는 팔면체 구조를 취하지만, 간단히 평면 구조로 나타내고 있다. 또한, 도 11의 (a)의 상반부 및 하반부에는 각각 3개씩 4 배위인 O가 있다. 도 11의 (a)에 나타내는 소 그룹은 전하가 0이다.

도 11의 (b)에, 1개인 5 배위의 Ga와, Ga에 근접한 3개의 3 배위의 산소 원자(이하 3 배위의 O)와, Ga에 근접한 2개의 4 배위의 O를 갖는 구조를 나타낸다. 3 배위의 O는 모두 ab면에 존재한다. 도 11의 (b)의 상반부 및 하반부에는 각각 1개씩 4 배위의 O가 있다. 또한, In도 5 배위를 취하기 때문에 도 11의 (b)에 나타내는 구조를 취할 수 있다. 도 11의 (b)에 나타내는 소 그룹은 전하가 0이다.

도 11의 (c)에 1개인 4 배위의 Zn과, Zn에 근접한 4개의 4 배위의 O를 갖는 구조를 나타낸다. 도 11의 (c)의 상반부에는 1개인 4 배위의 O가 있고, 하반부에는 3개인 4 배위의 O가 있다. 또는, 도 11의 (c)의 상반부에 3개인 4 배위의 O가 있고, 하반부에 1개인 4 배위의 O가 있어도 된다. 도 11의 (c)에 나타내는 소 그룹은 전하가 0이다.

도 11의 (d)에, 1개인 6 배위의 Sn과, Sn에 근접한 6개의 4 배위의 O를 갖는 구조를 나타낸다. 도 11의 (d)의 상반부에는 3개인 4 배위의 O가 있고, 하반부에는 3개인 4 배위의 O가 있다. 도 11의 (d)에 나타내는 소 그룹은 전하가 +1이 된다.

도 11의 (e)에, 2개의 Zn을 포함하는 소 그룹을 나타낸다. 도 11의 (e)의 상반부에는 1개의 4 배위의 O이 있고, 하반부에는 1개의 4 배위의 O이 있다. 도 11의 (e)에 나타내는 소 그룹은 전하가 -1이 된다.

여기에서는, 복수의 소 그룹인 집합체를 중간 그룹이라고 칭하고, 복수의 중간 그룹인 집합체를 대 그룹(유닛 셀이라고도 함)이라고 칭한다.

여기서, 이들 소 그룹끼리 결합하는 규칙에 대해서 설명한다.

도 11의 (a)에 나타내는 6 배위의 In의 상반부의 3개인 O는 하측 방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 In을 갖는다. 도 11의 (b)에 나타내는 5 배위의 Ga의 상반부의 1개인 O는 하측 방향에 1개의 근접 Ga를 갖고, 하반부의 1개의 O는 상측 방향에 1개의 근접 Ga를 갖는다. 도 11의 (c)에 나타내는 4 배위의 Zn의 상반부의 1개의 O는 하측 방향에 1개의 근접 Zn을 갖고, 하반부의 3개의 O는 상측 방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상측 방향의 4 배위의 O의 수와, 그 O의 하측 방향에 있는 근접 금속 원자의 수는 동등하고, 마찬가지로 금속 원자의 하측 방향의 4 배위의 O의 수와, 그 O의 상측 방향에 있는 근접 금속 원자의 수는 동등하다. O는 4 배위이므로, 하측 방향에 있는 근접 금속 원자의 수와, 상측 방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서 금속 원자의 상측 방향에 있는 4 배위의 O의 수와, 다른 금속 원자의 하측 방향에 있는 4 배위의 O의 수와의 합이 4개일 때, 금속 원자를 갖는 2종의 소 그룹끼리는 결합할 수 있다. 예를 들어, 6 배위의 금속 원자(In 또는 Sn)가 하반부의 4 배위의 O을 개재해서 결합하는 경우, 4 배위의 O이 3개이기 때문에, 5 배위의 금속 원자(Ga 또는 In) 또는 4 배위의 금속 원자(Zn)의 어느 하나와 결합하게 된다.

이들 배위수를 갖는 금속 원자는 c축 방향에서 4 배위의 O를 통해서 결합한다. 또한, 이외에도, 층 구조의 합계의 전하가 0가 되도록 복수의 소 그룹이 결합해서 중간 그룹을 구성한다.

도 12의 (a)에, In-Sn-Zn-O계의 층 구조를 구성하는 중간 그룹의 모델도를 나타낸다. 도 12의 (b)에, 3개의 중간 그룹으로 구성되는 대 그룹을 나타낸다. 또한, 도 12의 (c)는 도 12의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 나타낸다.

도 12의 (a)에 있어서는, 간단히 3 배위의 O는 생략하고, 4 배위의 O는 개수만 나타내며, 예를 들어 Sn의 상반부 및 하반부에는 각각 3개씩 4 배위의 O가 있는 것을 ③으로 나타내고 있다. 마찬가지로, 도 12의 (a)에서 In의 상반부 및 하반부에는 각각 1개씩 4 배위의 O가 있고, ①로 나타내고 있다. 또한, 마찬가지로, 도 12의 (a)에서, 하반부에는 1개의 4 배위의 O가 있고, 상반부에는 3개의 4 배위의 O가 있는 Zn과, 상반부에는 1개의 4 배위의 O가 있고, 하반부에는 3개의 4 배위의 O가 있는 Zn을 나타내고 있다.

도 12의 (a)에서, In-Sn-Zn-O계의 층 구조를 구성하는 중간 그룹은, 위에서부터 순차적으로 4 배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4 배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하여 그 In이, 상반부에 3개의 4 배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4 배위의 O를 통해서 4 배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 1개의 4 배위의 O가 있는 Zn 2개를 포함하는 소 그룹과 결합하고, 이 소 그룹의 하반부의 1개의 4 배위의 O를 개재해서 4 배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중간 그룹이 복수 결합해서 대 그룹을 구성한다.

여기서, 3 배위의 O 및 4 배위의 O의 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6 배위 또는 5 배위), Zn(4 배위), Sn(5 배위 또는 6 배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소 그룹은 전하가 +1이 된다. 그로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 11의 (e)에 도시한 바와 같이, 2개의 Zn을 포함하는 소 그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소 그룹이 1개에 대하여, 2개의 Zn을 포함하는 소 그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.

구체적으로는, 도 12의 (b)에 나타낸 대 그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In₂SnZn₃O₈)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In₂SnZn₂O₇(ZnO)_m(m은 0 또는 자연수)으로 하는 조성식으로 표시할 수 있다.

예를 들어, 도 13의 (a)에, In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹의 모델도를 나타낸다.

도 13의 (a)에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹은 위에서부터 순차적으로 4 배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4 배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4 배위의 O를 개재하고, 4 배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4 배위의 O를 개재하고, 4 배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중간 그룹이 복수 결합해서 대 그룹을 구성한다.

도 13의 (b)에 3개의 중간 그룹으로 구성되는 대 그룹을 나타낸다. 또한, 도 13의 (c)는, 도 13의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 나타내고 있다.

여기서, In(6 배위 또는 5 배위), Zn(4 배위), Ga(5 배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 포함하는 소 그룹은, 전하가 0이 된다. 그로 인해, 이들 소 그룹의 조합이면 중간 그룹의 합계의 전하는 항상 0이 된다.

또한, In-Ga-Zn-O계의 층 구조를 구성하는 중간 그룹은, 도 13의 (a)에 나타낸 중간 그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중간 그룹을 조합한 대 그룹도 취할 수 있다.

또한, In-Sn-Zn계 산화물은 ITZO(등록 상표)라고 할 수 있고, 사용하는 타깃의 조성비는, In:Sn:Zn이 원자수비로, 1:2:2, 2:1:3, 1:1:1 또는 20:45:35 등이 되는 산화물 타깃을 사용한다.

이상의 구성으로 이루어지는 본 발명의 일 형태에 대해서, 이하에 나타내는 실시예로 더욱 상세한 설명을 행한다.

<실시예 1>

본 실시예에서는 실시 형태 1에서 예시한 반도체 장치에 있어서, 스탠바이 회로에 공급하는 전압을 통상 상태와 스탠바이 상태로 전환함으로써, 소비 전력을 저감할 수 있는 것을 계산에 기초하여, 구체적으로 증명한다.

도 7에 반도체 장치의 전류 특성을 나타낸다. 종축이 출력 전류 I_OUT(A), 횡축이 포토다이오드의 검출 전류 I_PDi(A)를 나타내고 있다. 도 2에서 참조측의 ｎ채널형 트랜지스터(채널 크기 L/W=5㎛/5㎛)를 1개, 미러측 ｎ채널형 트랜지스터(채널 크기 L/W=5㎛/5㎛)를 1000개 설치하고 있다. 또한, 스탠바이 회로를 구성하는 ｎ채널형 트랜지스터(채널 크기 L/W=5㎛/50㎛)를 1개 설치하고 있다. 또한, 이들의 ｎ채널형 트랜지스터의 반도체층 재료는 산화물 반도체로 구성되어 있다. 고전원전압(Vdd)의 전압은 5(V), 저전원전압(Vss)의 전압은 0(V), 저항 소자의 저항은 300(kΩ), 용량 소자의 용량은 0.022(μF)의 조건 하에서 계산하고 있다.

도 2에 도시한 본 발명의 일 형태의 반도체 장치(스탠바이 회로를 구비함으로써 소비 전력을 저감시킨 반도체 장치)는 포토다이오드의 검출 전류 I_PDi(A)가 1.0×10^-8 (A)에서 통상 상태(기간 T1)에서는, 출력 전류 I_OUT(A)가 1.0×10^-5 (A), 스탠바이 상태(기간 T2)에서는 출력 전류 I_OUT(A)가 1.02×10^-8(A)이다. 포토다이오드의 검출 전류 I_PDi(A)가 1.0×10^-12(A)에서 통상 상태(기간 T1)에서는, 출력 전류 I_OUT(A)가 6.59×10^-10 (A), 스탠바이 상태(기간 T2)에서는, 출력 전류 I_OUT(A)가 1.94×10^-10(A)이다.

도 7로부터 스탠바이 상태에서의 출력 전류 I_OUT(A)이 극히 적은 것을 알 수있다.

또한 포토다이오드의 검출 전류 I_PDi(A)의 값에 관계없이, 스탠바이 상태에서의 출력 전류 I_OUT의 값과 통상 상태에서의 출력 전류 I_OUT의 값에는 차이가 있고, 스탠바이 상태에서의 출력 전류 I_OUT의 값은 통상 상태에서의 출력 전류 I_OUT의 값과 비교해서 극히 적은 것을 알 수 있다. 이것에 의해, 반도체 장치에 스탠바이 회로를 구비함으로써, 반도체 장치의 소비 전력을 저감할 수 있는 것이 시사된다.

도 8에 반도체 장치의 전류 특성을 나타낸다. 종축이 출력 전류 I_OUT(A), 횡축이 포토다이오드의 검출 전류 I_PDi(A)를 나타내고 있다. 도 2에서, 참조측의 ｎ채널형 트랜지스터(채널 크기 L/W=5㎛/5㎛)를 1개, 미러측 ｎ채널형 트랜지스터(채널 크기 L/W=5㎛/5㎛)를 1000개 설치하고 있다. 또한, 스탠바이 회로를 구성하는 ｎ채널형 트랜지스터(채널 크기 L/W=5㎛/50㎛)를 1개 설치하고 있다. 또한, 이들의 ｎ채널형 트랜지스터의 반도체층의 재료는 폴리실리콘으로 구성되어 있다. 고전원전압(Vdd)의 전압은 5(V), 저전원전압(Vss)의 전압은 0(V), 저항 소자의 저항은 300(KΩ), 용량 소자의 용량은 0.022(μF)이라는 조건 하에서 계산하고 있다.

도 2에 도시한 본 발명의 일 형태의 반도체 장치(스탠바이 회로를 구비함으로써 소비 전력을 저감시킨 반도체 장치)는 포토다이오드의 검출 전류 I_PDi(A)가 1.0×10^-8(A)에 있어서 통상 상태(기간 T1)에서는 출력 전류 I_OUT(A)가 1.16×10^-5 (A), 스탠바이 상태(기간 T2)에서는, 출력 전류 I_OUT(A)가 1.16×10^-8(A)이다. 포토다이오드의 검출 전류 I_PDi(A)이 1.0×10^-12 (A)에 있어서 통상 상태(기간 T1)에서는 출력 전류 I_OUT(A)이 1.66×10^-9(A), 스탠바이 상태(기간 T2)에서는 출력 전류 I_OUT(A)이 1.66×10^-9(A)이다.

도 8로부터, 포토다이오드의 검출 전류 I_PDi(A)의 값이 적을 때는 통상 상태에서의 출력 전류 I_OUT의 값과, 스탠바이 상태에서의 출력 전류 I_OUT의 값에는 그다지 차이가 없다. 그러나, 포토다이오드의 검출 전류 I_PDi(A)의 값이 많을 때는 스탠바이 상태에서의 출력 전류 I_OUT의 값은 통상 상태에서의 출력 전류 I_OUT의 값과 비교해서 극히 적은 것을 알 수 있다. 이에 따라 반도체 장치에 스탠바이 회로를 구비함으로써 반도체 장치의 소비 전력을 저감할 수 있는 것이 시사된다.

또한, 도 7 및 도 8에서 ｎ채널형 트랜지스터의 반도체층의 재료가 산화물 반도체로 구성되어 있는 반도체 장치는 포토다이오드의 검출 전류 I_PDi(A)의 값이 적을 때, 소위, 저 조도 용도에 적합하고, ｎ채널형 트랜지스터의 반도체층의 재료가 폴리실리콘으로 구성되어 있는 반도체 장치는 포토다이오드의 검출 전류 I_PDi(A)의 값이 많을 때, 소위, 고 조도 용도에 적합한 것도 알 수 있다.

또한, 본 실시 형태는 본 명세서에서 나타내는 것 이외의 실시 형태와 적절하게 조합할 수 있다.

10: 광
11, 12, 13, 14, 15: 단자
100: 반도체 장치
101: 광전 변환부
102: 저항 소자
103: 포토다이오드
104, 105, 106: 트랜지스터
107: 용량 소자
108: 커런트 미러 회로
116: 스탠바이 회로
120: 커런트 미러 회로
400: 기판
402: 하지 절연막
404: 보호 절연막
406: 산화물 반도체막
408: 게이트 절연막
410: 게이트 전극
412: 측벽 절연막
414: 전극
416: 층간 절연막
418: 배선
600: 기판
602: 하지 절연막
606: 산화물 반도체막
608: 게이트 절연막
610: 게이트 전극
614: 전극
616: 층간 절연막
618: 배선
620: 보호막

Claims

광전 변환부를 포함하는 반도체 장치로서,
상기 광전 변환부는,
제1 단자,
제2 단자,
제3 단자,
상기 제1 단자에 전기적으로 접속된 광전 변환 소자,
산화물 반도체층을 포함하는 트랜지스터를 포함하는 스탠바이 회로(standby circiut), 및
상기 광전 변환 소자에 전기적으로 접속되고, 상기 광전 변환 소자에서 발생된 전류를 증폭시키는 전류 증폭 회로
를 포함하고,
상기 트랜지스터의 게이트는 상기 제2 단자에 전기적으로 접속되고,
저항 소자의 일 단자는 상기 제3 단자에 전기적으로 접속되고,
상기 트랜지스터의 소스 및 드레인 중 하나는 상기 광전 변환 소자에 전기적으로 접속되고,
상기 트랜지스터의 상기 소스 및 드레인 중 다른 하나는 상기 제3 단자에 전기적으로 접속되는, 반도체 장치.
제1항에 있어서,
상기 제1 단자는 상기 광전 변환 소자에 제1 전원 전압을 공급하고,
상기 제2 단자는 상기 트랜지스터에 제2 전원 전압을 공급하는, 반도체 장치.
제1항에 있어서,
용량 소자를 더 포함하고, 상기 용량 소자의 일 단자는 상기 저항 소자의 상기 일 단자에 전기적으로 접속되는, 반도체 장치.
제1항에 있어서, 상기 스탠바이 회로는 상기 전류 증폭 회로에 전기적으로 접속되는, 반도체 장치.
제1항에 있어서, 상기 산화물 반도체층은 인듐 및 아연 중 하나를 함유하는, 반도체 장치.
제1항에 있어서, 상기 산화물 반도체층은 인듐 및 아연을 함유하는, 반도체 장치.
제6항에 있어서, 상기 산화물 반도체층은 갈륨을 함유하는, 반도체 장치.
제6항에 있어서, 상기 산화물 반도체층은 주석을 함유하는, 반도체 장치.
제1항에 따른 반도체 장치를 포함하는, 표시 장치.
제1항에 따른 반도체 장치를 포함하는, 전자 장치.
광전 변환부를 포함하는 반도체 장치로서,
상기 광전 변환부는,
제1 단자,
제2 단자,
제3 단자,
상기 제1 단자에 전기적으로 접속된 광전 변환 소자,
산화물 반도체층을 포함하는 트랜지스터를 포함하는 스탠바이 회로(standby circiut), 및
상기 광전 변환 소자에 전기적으로 접속된 제1 트랜지스터를 포함하고, 상기 광전 변환 소자에서 발생된 전류를 증폭시키는 전류 미러 회로(current mirror circuit)
를 포함하고,
상기 트랜지스터의 게이트는 상기 제2 단자에 전기적으로 접속되고,
저항 소자의 일 단자는 상기 제3 단자에 전기적으로 접속되고,
상기 트랜지스터의 소스 및 드레인 중 하나는 상기 광전 변환 소자, 상기 제1 트랜지스터의 게이트, 및 상기 제1 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속되고,
상기 트랜지스터의 상기 소스 및 드레인 중 다른 하나는 상기 제3 단자에 전기적으로 접속되는, 반도체 장치.
제11항에 있어서,
상기 제1 단자는 상기 광전 변환 소자에 제1 전원 전압을 공급하고,
상기 제2 단자는 상기 트랜지스터에 제2 전원 전압을 공급하는, 반도체 장치.
제11항에 있어서,
용량 소자를 더 포함하고, 상기 용량 소자의 일 단자는 상기 저항 소자의 상기 일 단자에 전기적으로 접속되는, 반도체 장치.
제11항에 있어서, 상기 산화물 반도체층은 인듐 및 아연 중 하나를 함유하는, 반도체 장치.
제11항에 있어서, 상기 산화물 반도체층은 인듐 및 아연을 함유하는, 반도체 장치.
제15항에 있어서, 상기 산화물 반도체층은 갈륨을 함유하는, 반도체 장치.
제15항에 있어서, 상기 산화물 반도체층은 주석을 함유하는, 반도체 장치.
제11항에 따른 반도체 장치를 포함하는, 표시 장치.
제11항에 따른 반도체 장치를 포함하는, 전자 장치.