KR20120037814A - 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법 - Google Patents

횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법 Download PDF

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Abstract

본 발명은 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법에 관한 것으로, 개시된 발명은 기판; 상기 기판의 일면에 일 방향으로 형성된 게이트배선; 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선; 상기 게이트배선과 데이터배선의 교차 지점에 구성된 박막트랜지스터; 상기 기판의 화소영역에 형성된 화소전극; 상기 화소전극과 박막트랜지스터를 포함한 기판 전면에 형성되고, 고온 실리콘질화막으로 구성된 제1 절연막과 저온 실리콘질화막으로 구성된 제2 절연막으로 구성되며, 상기 화소전극을 노출시키는 언더컷 형상의 콘택홀을 구비한 절연막; 상기 언더컷 형상의 콘택홀 내부에 형성되고, 상기 화소전극 및 박막트랜지스터와 연결되는 화소전극 연결패턴; 및 상기 절연막 상에 서로 이격되게 형성된 다수개의 공통전극;을 포함하여 구성된다.

Description

횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법{ARRAY SUBSTRATE FOR IN PLANE SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로서, 보다 상세하게는 AH-IPS (Advanced Horizontal In-Plane Switching) 방식 액정표시장치용 어레이기판 및 그 제조방법에 관한 것이다.
일반적으로 액정표시장치의 구동 원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동 행렬 액정표시장치(AM-LCD: Active Matrix LCD, 이하 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(즉, 상부기판)과 화소전극이 형성된 어레이기판(즉, 하부기판)과, 상부기판 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.
그러나, 상-하로 걸리는 전기장에 의한 액정 구동은 시야각 특성이 우수하지 못한 단점이 있다. 따라서, 상기의 단점을 극복하기 위해 새롭게 제안된 기술이 횡전계에 의한 액정 구동방법인데, 이 횡전계에 의한 액정 구동방법은 시야각 특성이 우수한 장점을 가지고 있다.
이러한 횡정계 방식 액정표시장치는 컬러필터기판과 어레이기판이 서로 대향하여 구성되며, 컬러필터기판 및 어레이기판 사이에는 액정층이 개재되어 있다.
상기 어레이기판에는 투명한 절연기판에 정의된 다수의 화소마다 박막트랜지스터와 공통전극 및 화소전극으로 구성된다.
또한, 상기 공통전극과 화소전극은 동일 기판 상에 서로 평행하게 이격하여 구성된다.
그리고, 상기 컬러필터기판은 투명한 절연기판 상에 게이트배선과 데이터배선과 박막트랜지스터에 대응하는 부분에 블랙매트릭스가 구성되고, 상기 화소에 대응하여 컬러필터가 구성된다.
상기 액정층은 상기 공통전극과 화소전극의 수평 전계에 의해 구동된다.
상기 구성으로 이루어지는 횡전계 방식 액정표시장치에서, 휘도를 확보하기 위해 상기 공통전극과 화소전극을 투명전극으로 형성하나, 설계상 상기 공통전극과 화소전극 사이의 이격 거리에 의해, 상기 공통전극과 화소전극의 양단 일부만이 휘도 개선에 기여할 뿐, 대부분의 영역은 빛을 차단하는 결과가 된다.
따라서, 이러한 휘도 개선 효과를 극대화시키기 위해 제안된 기술이 FFS (Fringe Field Switching) 기술이다. 상기 FFS 기술은 액정을 정밀하게 제어함으로써 색상 변이(Color shift)가 없고 높은 명암비(Contrast Ratio)를 얻을 수 있는 것이 특징이어서, 일반적인 횡전계 기술과 비교하여 높은 화면품질을 구현할 수 있는 장점이 있다.
그런데, 종래의 FFS 방식의 액정표시장치는 좌,우 시야각에 있어서 광시야각을 구현할 수는 있지만, 대면적으로 갈수록 측면 시야각 및 상,하 시야각에 있어서는 좀더 개선되어야 한다.
따라서, 이러한 측면 및 상,하 시야각과 함께 투과율을 개선하기 위해 제안된 기술이 AH-IPS(advanced horizontal in-plane switching) 방식 액정표시장치이다.
이러한 종래기술에 따른 AH-IPS(advanced horizontal in-plane switching) 방식 액정표시장치에 대해 도 1를 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판의 평면도이다.
종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판은, 도 1에 도시된 바와 같이, 기판(11) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선(17b)과; 상기 게이트배선(17b)과 교차하고, 이 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(29c)과; 상기 게이트배선(17b)과 데이터배선 (29c)의 교차지점에 마련되고, 게이트전극(17a)과 액티브층(미도시)과 소스전극 (29a) 및 드레인전극(29b)을 포함하는 박막트랜지스터(T)를 포함하여 구성된다.
또한, 상기 화소영역의 전면에는 상기 게이트배선(17b)과 데이터배선(29c)과 이격된 공간을 두고 투명한 화소전극(13a)이 배치되어 있으며, 상기 화소전극 (13a) 상부에는 절연막(미도시)을 사이에 두고 다수의 막대 형상의 투명한 공통전극(39a)들이 배치되어 있다.
그리고, 상기 화소전극(13a)은 상기 드레인전극(29b)과 접속된 화소전극 연결패턴(39b)에 의해 전기적으로 연결되어 있다.
더욱이, 상기 다수의 막대 형상의 공통전극(39a)들의 각 양측 단은 상기 게이트배선(17b)과 일부가 평행하게 배치된 공통전극 연결패턴(39c)과 연결되어 있다.
한편, 상기 다수의 공통전극(39a)의 일 단과 상기 화소전극 연결패턴(39b) 간에는, 화소전극(13a)과 드레인전극(29b)을 연결하기 위한 콘택홀(37)을 형성하기 위한 노광시에, 약 2μm 의 오버레이마진(M1)이 요구되며, 상기 화소전극 연결패턴 (39b)과 상기 공통전극(39a)의 측면 가장자리부 간에는 약 4μm 정도의 쇼트마진 (short margin)이 요구되기 때문에, 그만큼 상부 공통전극(39a)의 면적이 줄어들게 되어 공통전극의 개구율이 감소하게 되며, 이로 인해 빛을 차단하기 위해 사용되는 블랙매트릭스(black matrix)가 증가하면서 투과율 또한 감소하게 된다.
이와 같은 구성으로 이루어지는 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판 제조방법에 대해 도 2a 내지 도 2o를 참조하여 설명하면 다음과 같다.
도 2a 내지 2o는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판의 제조공정 단면도들이다.
도 3은 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판의 제조공정 단면도로서, 공통전극을 패터닝하기 위한 노광 공정시에 화소전극의 단선 불량을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 투명성 절연기판(11) 상에 스위칭 영역을 포함하는 다수의 화소영역을 정의하고, 상기 투명성 절연기판(11) 상에 ITO층(Indium Tin Oxide) (13)을 스퍼터링 방법으로 증착한 다음 그 위에 제1 감광막(15)을 도포한다.
그 다음, 도 2b에 도시된 바와 같이, 포토리소그라피 공정기술을 이용한 제1 마스크 공정을 통해 상기 제1 감광막(15)을 노광 및 현상하여 상기 제1 감광막(15)을 선택적으로 패터닝 함으로써 제1 감광막패턴(15a)을 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 제1 감광막패턴(15a)을 마스크로 상기 ITO층(13)을 선택적으로 패터닝하여 화소전극(13a)을 형성한다.
그 다음, 상기 제1 감광막패턴(15a)을 제거하고, 상기 화소전극(13a)을 포함한 기판 전면에 게이트 전극용 금속층(17)을 스퍼터링 방법으로 증착하고, 그 위에 제2 감광막(19)을 도포한다.
이어서, 도 2d에 도시된 바와 같이, 포토리소그라피 공정기술을 이용한 제2 마스크 공정을 통해 상기 제2 감광막(19)을 노광 및 현상하여 상기 제2 감광막(19)을 선택적으로 패터닝 함으로써 제2 감광막패턴(19a)을 형성한다.
그 다음, 도 2e에 도시된 바와 같이, 상기 제2 감광막패턴(19a)을 마스크로 상기 금속층(17)을 선택적으로 패터닝하여 게이트전극(17a)과 함께 게이트배선(미도시)을 형성한다.
이어서, 도 2f에 도시된 바와 같이, 상기 제2 감광막패턴(19a)을 제거하고, 상기 게이트전극(17a) 및 화소전극(13a)을 포함한 기판 전면에 게이트산화막(21), 비정질실리콘층(23) 및 불순물이 함유된 비정질실리콘층(25)을 차례로 증착한 다음, 상기 불순물이 함유된 비정질실리콘층(25) 상부에 제3 감광막(27)을 도포한다.
그 다음, 도 2g에 도시된 바와 같이, 포토리소그라피 공정기술을 이용한 제3 마스크 공정을 통해 상기 제3 감광막(27)을 노광 및 현상하여 패터닝 함으로써 제3 감광막패턴(27a)을 형성한다.
이어서, 도 2h에 도시된 바와 같이, 상기 제3 감광막패턴(27a)을 마스크로 상기 불순물이 함유된 비정질실리콘층(25) 및 비정질실리콘층(23)을 선택적으로 패터닝하여 상기 게이트전극(17a)과 오버랩되는 오믹콘택층(25a) 및 액티브층(23a)을 형성한다.
그 다음, 상기 제3 감광막패턴(27a)을 제거하고, 상기 액티브층(23a)과 오믹콘택층(25a)을 포함한 기판 전면에 금속층(29)을 증착하고, 그 위에 제4 감광막 (31)을 도포한다.
이어서, 도 2i에 도시된 바와 같이, 포토리소그라피 공정기술을 이용한 제4 마스크 공정을 통해 상기 제4 감광막(31)을 노광 및 현상하여 패터닝 함으로써 제4 감광막패턴(31a)을 형성한다.
그 다음, 도 2j에 도시된 바와 같이, 상기 제4 감광막패턴(31a)을 마스크로 상기 금속층(29)을 선택적으로 패터닝하여 서로 이격된 소스 및 드레인전극(29a, 29b)과 함께 데이터배선(미도시)을 형성한다. 이때, 서로 이격된 상기 소스 및 드레인전극(29a, 29b) 사이에 있는 노출된 오믹콘택층(25a) 부분도 함께 제거되어 상기 액티브층(23a)의 채널영역이 형성된다.
이어서, 도 2k에 도시된 바와 같이, 상기 제4 감광막패턴(31a)을 제거한 다음, 상기 소스 및 드레인전극(29a, 29b)을 포함한 기판 전면에 보호막(33)을 증착하고, 그 위에 제5 감광막(35)을 도포한다.
그 다음, 도 2l에 도시된 바와 같이, 포토리소그라피 공정기술을 이용한 제5 마스크 공정을 통해 상기 제5 감광막(35)을 노광 및 현상하여 패터닝 함으로써 제5 감광막패턴(35a)을 형성한다.
이어서, 상기 제5 감광막패턴(35a)을 마스크로 상기 보호막(33)과 게이트절연막(21)을 순차적으로 식각하여 상기 드레인전극(29b)과 화소전극(13a) 일부를 노출시키는 콘택홀(37)을 형성한다.
그 다음, 도 2m에 도시된 바와 같이, 상기 제5 감광막패턴(35a)을 제거한 다음, 상기 콘택홀(37)을 포함한 보호막(33) 상부에 ITO층(39)을 스퍼터링 방법으로 증착하고, 그 위에 제 6 감광막(41)을 도포한다.
이어서, 도 2n에 도시된 바와 같이, 포토리소그라피 공정기술을 이용한 제6 마스크 공정을 통해 상기 제6 감광막(41)을 노광 및 현상하여 패터닝 함으로써 제6 감광막패턴(41a, 41b)을 형성한다. 이때, 상기 제6 감광막패턴(41a)은 화소전극과 드레인전극을 연결시켜 주는 화소전극 연결패턴 영역에 해당하는 상기 ITO층(39) 상부에 형성되고, 상기 제6 감광막패턴(41b)은 공통전극 영역에 해당하는 ITO층 (39) 상부에 형성된다.
그 다음, 도 2o에 도시된 바와 같이, 상기 제6 감광막패턴(41a, 41b)을 마스크로 상기 ITO층(39)을 선택적으로 식각하여 상기 드레인전극(29b)과 화소전극 (13a)을 연결시켜 주는 화소전극 연결패턴(39b)과 다수의 막대 형상의 공통전극 (39a) 및 이들 다수의 공통전극(39a)을 서로 연결시켜 주는 공통전극 연결패턴 (39c)를 형성한다.
이어서, 상기 제6 감광막패턴(41a, 41b)을 제거해 줌으로써 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판 제조공정을 완료한다.
그러나, 전술한 바와 같이, 상기 공통전극(39a)과 화소전극 연결패턴(39b)을 형성하기 위한 제 6 감광막 노광시에 오 정렬(mis-alignment)로 인해 화소전극 연결패턴 형성용 제6 감광막패턴(41c)이, 도 3에서와 같이, 상기 콘택홀(37)의 일부에만 형성되므로 인해 상기 콘택홀(37) 하부에 있는 화소전극(13a)과 접촉되어 있는 상기 ITO층(39) 일부가 외부로 노출되게 된다.
이렇게 상기 ITO층(39) 일부가 외부로 노출된 상태에서, 상기 제6 감광막패턴(41c)을 마스크로 상기 ITO층(39)을 식각하게 되면, 상기 콘택홀(37) 하부에 있는 ITO층(39)이 식각되면서 그 아래의 화소전극(13a)도 함께 식각되는 현상이 발생하게 된다. 따라서, 상기 콘택홀(37) 하부에 있는 ITO층(39)이 식각되면서 그 아래의 화소전극(13a)도 함께 식각됨으로 인해 화소전극(13a)이 단선되는 일이 발생하게 된다.
따라서, 종래 기술에는 상기 콘택홀(37) 하부에 있는 ITO층(39)이 식각되면서 그 아래의 화소전극(13a)도 함께 식각됨으로 인해 화소전극(13a)이 단선되는 문제를 해결하기 위해, 화소전극 연결패턴 형성용 제6 감광막패턴(41a)을 콘택홀(37) 영역을 포함한 공통전극 영역 근처에까지 형성해 준다.
그러나, 이렇게 화소전극 연결패턴 형성용 제6 감광막패턴(41a)을 콘택홀 (37) 영역을 포함한 공통전극 영역 근처에까지 형성해 주게 되므로 인해 공통전극의 면적은 그만큼 줄어들게 된다. 즉, ITO층의 노광시에 약 2μm 이상의 공통전극의 일단과 화소전극 연결배선 간의 약 2μm 이상의 오버레이 마진 (overlay margin), 및 상기 공통전극의 일측면 가장자리부와 화소전극 연결배선 간의 약 4μm 이상의 쇼트 마진(short margin)이 요구되므로, 공통전극의 면적이 줄어들어 개구율 및 투과율이 감소하게 된다.
또한, 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 6 마스크 공정, 즉 화소전극 형성용 제1 마스크 공정과, 게이트전극 형성용 제2 마스크 공정과, 액티브층과 오믹콘택층 형성용 제3 마스크 공정과, 소스 및 드레인전극 형성용 제4 마스크 공정과, 드레인전극과 화소전극을 연결하기 위한 콘택홀 형성용 제5 마스크 공정 및, 공통전극 형성용 제6 마스크 공정을 통해 횡전계 방식 액정표시장치용 어레이기판을 제조해야 하기 때문에 제조공정수가 증가하게 됨으로써 그만큼 제조 공정시간이 늘어나게 된다.
이에 본 발명은 상기 문제점들을 개선하기 위해 안출한 것으로서, 본 발명의 목적은 개구율 및 투과율을 증가시키고, 마스크 공정 수를 줄여 제조 공정을 단축시킬 수 있는 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판은, 기판의 일면에 일 방향으로 형성된 게이트배선; 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선; 상기 게이트배선과 데이터배선의 교차 지점에 구성된 박막트랜지스터; 상기 기판의 화소영역에 형성된 화소전극; 상기 화소전극과 박막트랜지스터를 포함한 기판 전면에 형성되고, 고온 실리콘질화막으로 구성된 제1 절연막과 저온 실리콘질화막으로 구성된 제2 절연막으로 구성되며, 상기 화소전극을 노출시키는 언더컷 형상의 콘택홀을 구비한 절연막; 상기 언더컷 형상의 콘택홀 내부에 형성되고, 상기 화소전극 및 박막트랜지스터와 연결되는 화소전극 연결패턴; 및 상기 절연막 상에 서로 이격되게 형성된 다수개의 공통전극;을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판 제조방법은, 기판을 준비한 단계; 상기 기판의 일면에 일 방향으로 배열되는 게이트배선과 함께 화소전극을 형성하는 단계; 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선을 형성하는 단계; 상기 게이트배선과 데이터배선의 교차 지점에 박막트랜지스터를 형성하는 단계; 상기 화소전극과 박막트랜지스터를 포함한 기판 전면에, 고온 실리콘질화막으로 구성된 제1 절연막과 저온 실리콘질화막으로 구성된 제2 절연막을 적층하는 단계; 상기 제2 절연막과 제1 절연막을 선택적으로 패터닝하여, 상기 화소전극 및 박막트랜지스터를 노출시키는 언더컷 형상의 콘택홀을 형성하는 단계; 상기 언더컷 형상의 콘택홀 내부에, 상기 화소전극 및 박막트랜지스터와 연결되는 화소전극 연결패턴을 형성하는 단계; 및 상기 제2 절연막 상에 서로 이격되는 다수개의 공통전극을 형성하는 단계;를 포함하여 구성되는 특징으로 한다.
본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면 다음과 같은 효과가 있다.
본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 이종 특성을 가진 이중 구조의 절연막, 즉 증착 온도 및 실리콘 대비 질소 함량이 다른 이중 구조인 제1 실리콘질화막과 제2 실리콘질화막을 적용하여 드레인전극과 화소전극 연결용 콘택홀을 형성하기 위한 식각 공정시에 언더컷 (under cut) 현상이 발생하도록 한다. 이로 인해, 후속 공정에서 형성되는 투명 도전물질층(즉, ITO층) 증착시에 상부 및 하부 막 간의 단차로 인해 전극 분리 현상이 발생하도록 하여 보호막과 게이트산화막 간의 고 단차를 적용한다. 또한, 상기 공통전극 형성용 투명 도전물질층의 패터닝 노광 조건에 대하여 상기 콘택홀 부위에 감광막(PR; photoresist)이 남는 현상을 적용하여 습식 식각시에 상기 감광막으로 인하여 하부의 화소전극이 유실없이 존재하게 된다.
이에 따라, 투명도전층의 노광시에 공통전극의 일단과 화소전극 연결배선 간의 오버레이 마진(overlay margin), 및 상기 공통전극의 일측면 가장자리부와 화소전극 연결배선 간의 쇼트 마진(short margin)을 최대한 줄일 수 있음으로써, 상부의 공통전극의 면적이 증가함으로 인해 개구율 및 투과율이 향상되게 된다.
또한, 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 4 마스크 공정, 즉 게이트전극과 화소전극 형성용 제1 마스크 공정과, 액티브층과 소스 및 드레인전극 형성용 제2 마스크 공정과, 드레인전극과 화소전극을 연결하기 위한 콘택홀 형성용 제3 마스크 공정 및, 공통전극 형성용 제4 마스크 공정을 통해 횡전계 방식 액정표시장치용 어레이기판 제조가 가능하기 때문에 그만큼 제조공정을 단축시킬 수 있다.
도 1은 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판의 평면도이다.
도 2a 내지 2o는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판의 제조공정 단면도들이다.
도 3은 종래기술에 따른 횡전계 방식 액정표시장치용 어레이기판의 제조공정 단면도로서, 공통전극을 패터닝하기 위한 식각시에 화소전극의 단선 불량을 설명하기 위한 공정 단면도이다.
도 4는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판의 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 단면도로서, 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판의 단면도이다.
도 6a 내지 도 6q는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판의 제조공정 단면도들이다.
이하, 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판의 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 단면도로서, 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판의 단면도이다.
본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판은, 도 4 및 도 5에 도시된 바와 같이, 기판(101) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선(105c)과; 상기 게이트배선(105c)과 교차하고, 이 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(117c)과; 상기 게이트배선 (105c)과 데이터배선(117c)의 교차지점에 마련되고, 게이트전극(105a)과 액티브층(미도시)과 소스전극(117a) 및 드레인전극(117b)을 포함하는 박막트랜지스터(T)를 포함하여 구성된다.
또한, 상기 화소영역의 전면에는 상기 게이트배선(105c)과 데이터배선 (117c)과 이격된 공간을 두고 투명한 화소전극(103b)이 배치되어 있으며, 상기 화소전극(103b) 상부에는 이종 특성을 가진 이중 구조의 절연막(미도시)을 사이에 두고 다수의 막대 형상의 투명한 공통전극(131b)들이 배치되어 있다.
이때, 상기 막대 형상의 다수의 투명한 공통전극(131b)들은 상기 데이터배선 (117c)과 평행한 방향으로 배치되어 있으며, 이들 공통전극(1311b)은 서로 일정간격만큼 이격되어 있다.
또한, 상기 화소전극(103b)은 상기 이종 특성을 가진 이중 구조의 절연막(미도시; 도 5의 123, 125 참조)에 형성된 언더컷 형상의 콘택홀(129)을 통해 상기 화소전극 연결패턴(131a)에 의해 상기 드레인전극(117b)과 전기적으로 연결되어 있다. 이때, 상기 언더컷 형상의 콘택홀(129)은 제1 절연막(123)의 테이퍼 구조와 제2 절연막(125)의 역테이퍼 구조로 구성된다. 그리고, 상기 화소전극 연결패턴 (131a)은 상기 제1 절연막(123)의 테이퍼 구조를 포함한 드레인전극(117b) 및 화소전극(103b)과 접촉되어 있다.
더욱이, 상기 다수의 막대 형상의 공통전극(131b)들의 각 양측 단은 상기 게이트배선(105c)과 일부가 평행하게 배치된 공통전극 연결패턴(131c)과 연결되어 있다. 이때, 상기 다수의 막대 형상의 공통전극(131b)은 제2 절연막(125) 상면에 일정간격 이격되게 형성되어 있다.
도 5에 도시된 바와 같이, 상기 화소전극 연결패턴(131a)은 이종 특성을 가진 이중 구조의 절연막 중 제1 절연막(123)의 테이퍼 구조 표면에 형성되고, 상기 공통전극(131b)은 상기 제1 절연막(123)과는 일정 높이의 단차를 갖는 상기 제2 절연막(125) 상부에 형성되기 때문에, 기존과 같이 공통전극과 화소전극 연결패턴 형성시의 노광 공정에서 화소전극 연결패턴과 공통전극의 일 측단 사이의 오버레이마진(M1) 또는 화소전극 연결패턴과 공통전극의 가장자리부와의 쇼트마진 (short margin) (M2)이 필요없게 된다. 즉, 본 발명의 경우에는, 화소전극 연결패턴(131a)과 거의 오버랩마진이 없는 지역, 즉 상기 제2 절연막(125)의 역 테이퍼 구조의 상부에 공통전극(131b)을 형성하더라도 상기 제1 절연막(123)과 제2 절연막(125)의 단차로 인해 상기 화소전극 연결패턴(131a)과 공통전극(131b)은 접촉되지 않게 된다.
따라서, 상기 공통전극(131b)은 상기 화소전극 연결패턴(131a)과 거의 오버랩마진이 없는 지역, 즉 상기 제2 절연막(125)의 역 테이퍼 구조의 상부에 형성할 수 있어 그만큼 공통전극의 면적이 기존에 비해 증가하게 됨으로써 개구율 및 투과율이 향상된다.
상기 구성으로 이루어지는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판 제조방법에 대해 도 6a 내지 도 6q를 참조하여 설명하면 다음과 같다.
도 6a 내지 도 6q는 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판의 제조공정 단면도들이다.
도 6a에 도시된 바와 같이, 투명성 절연기판(101) 상에 스위칭 영역을 포함하는 다수의 화소영역이 정의하고, 상기 투명성 절연기판(101) 상에 제1 투명 도전물질층(103)과 제1 도전성 금속층(105)을 스퍼터링 방법에 의해 차례로 증착한다. 이때, 상기 제1 투명 도전물질층(103)으로는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 를 포함한 그룹 중에서 선택된 어느 하나를 사용한다.
또한, 상기 제1 도전성 금속층(105)으로는, 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다.
그 다음, 상기 제1 도전성 금속층(105) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제1 감광막(105)을 형성한다.
이어서, 도 6b에 도시된 바와 같이, 광차단부(109a)와 반투과부(109b) 및 투과부(109c)로 이루어진 제1 회절마스크(109)를 이용하여 상기 제1 감광막(107)에 노광공정을 진행한다. 이때, 상기 제1 회절마스크(109)의 광차단부(109a)는 게이트전극 형성 지역과 대응하는 상기 제1 감광막(107) 상측에 위치하며, 상기 회절마스크 (109)의 반투과부(109b)는 화소전극 형성 지역과 대응하는 상기 제1 감광막 (107) 상측에 위치한다. 또한, 상기 제1 회절마스크(109) 이외에 광의 회절 효과를 이용하는 마스크, 예를 들어 하프톤 마스크(Half-ton mask) 또는 기타 다른 마스크를 사용할 수도 있다.
그 다음, 도 6c에 도시된 바와 같이, 상기 노광 공정을 진행한 다음 현상공정을 통해 상기 제1 감광막(107)을 패터닝하여 게이트전극 형성지역(107a)과 화소전극 형성지역(107b)을 형성한다. 이때, 게이트전극 형성 지역(107a)은 광이 투과되지 않은 상태이기 때문에 제1 감광막(107) 두께를 그대로 유지하고 있지만, 상기 화소전극 형성지역(107b)은 광의 일부가 투과되어 일정 두께만큼 제거된다. 즉, 상기 화소전극 형성지역(107b)은 상기 게이트전극 형성지역(107a)보다 얇은 두께를 갖는다.
이어서, 도 6d에 도시된 바와 같이, 상기 제1 감광막의 게이트전극 형성지역 (107a) 및 화소전극 형성지역(107b)을 마스크로 상기 제1 도전성 금속층(105) 및 제1 투명 도전물질층(103)을 패터닝하여 게이트배선(미도시), 이 게이트배선으로부터 돌출된 게이트전극(105a) 및 화소전극(103b)을 형성한다. 이때, 상기 제1 도전성 금속층(105) 및 제1 투명 도전물질층(103)을 패터닝시에 제1 도전성 금속층 패턴(105b) 및 제2 도전물질층 패턴(103a)도 함께 형성된다. 또한, 상기 화소전극 (103b)은, 도 4에 도시된 바와 같이, 화소영역의 전면에 상기 게이트배선(105c)과 데이터배선(117c)과 이격된 공간을 두고 배치되어 있다.
그 다음, 도 6e에 도시된 바와 같이, 에싱(ashing) 공정을 통해 상기 게이트전극(105a) 상의 게이트전극 형성지역(107a)의 두께 일부와 상기 제1 도전성 금속층패턴(105b) 상의 화소전극 형성지역(107b)을 선택적으로 식각하여 상기 화소전극 형성지역(107)을 완전히 제거한다. 이때, 상기 제1 도전성 금속층패턴(105b) 상부가 외부로 노출된다.
이어서, 도 6f에 도시된 바와 같이, 에싱 공정에 의해 두께 일부가 식각된 게이트전극 형성지역(107a)을 차단막으로 하여 상기 노출된 제1 도전성 금속층패턴 (105b)을 제거한 다음, 상기 제1 감광막의 게이트전극 형성지역(107a)도 함께 제거한다. 이때, 상기 게이트전극(105a) 하부에 있는 투명 제1 도전물질층 패턴(103a)은 식각하지 않고 그대로 남겨 둔다.
그 다음, 상기 게이트전극(105a)과 화소전극(103b)을 포함한 절연기판(101) 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 게이트절연막 (111)을 형성한다.
이어서, 도 6f에 도시된 바와 같이, 상기 게이트절연막(111)이 형성된 기판(101)의 전면에 비정질실리콘 층(a-Si:H)(113)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(115) 및 제2 도전성 금속층(117)를 차례로 적층한다. 이때, 상기 비정질실리콘 층(a-Si:H)(113)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+) (115)은 화학기상 증착법(CVD; Chemical Vapor Deposition method)으로 증착하고, 상기 제2 도전성 금속층(117)은 스퍼터링 방법으로 증착한다. 여기서는, 상기 증착 방법으로 화학기상 증착법, 스퍼터링 방법에 대해서만 기재하고 있지만, 필요에 따라서는 기타 다른 증착방법을 사용할 수도 있다. 이때, 상기 제2 도전성 금속층 (117)으로는, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다.
이어서, 도 6g에 도시된 바와 같이, 상기 제2 도전성 금속층(117) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제2 감광막(119)을 형성한다.
그 다음, 광차단부(121a)와 반투과부(121b) 및 투과부(121c)로 이루어진 제2 회절마스크(121)를 이용하여 상기 제2 감광막(119)에 노광 공정을 진행한다. 이때, 상기 제2 회절마스크(121)의 광차단부(121a)는 소스 및 드레인전극 형성 지역과 대응하는 상기 제2 감광막(119) 상측에 위치하며, 상기 제2 회절마스크(121)의 반투과부(121b)는 박막트랜지스터의 채널 형성 지역과 대응하는 상기 제2 감광막(119) 상측에 위치한다. 또한, 상기 제2 회절마스크(121) 이외에 광의 회절 효과를 이용하는 마스크, 예를 들어 하프톤 마스크(Half-ton mask) 또는 기타 다른 마스크를 사용할 수도 있다.
이어서, 도 6h에 도시된 바와 같이, 상기 노광 공정을 진행한 다음 현상공정을 통해 상기 제2 감광막(119)을 패터닝하여 소스 및 드레인전극 형성지역(119a)과 채널 형성지역(119b)을 형성한다. 이때, 상기 소스 및 드레인전극 형성지역 (119a)은 광이 투과되지 않은 상태이기 때문에 제2 감광막(119) 두께를 그대로 유지하고 있지만, 상기 채널 형성지역(119b)은 광의 일부가 투과되어 일정 두께만큼 제거된다. 즉, 상기 채널 형성지역(119a)은 상기 소스 및 드레인전극 형성지역 (119a)보다 얇은 두께를 갖는다.
그 다음, 도 6i에 도시된 바와 같이, 상기 소스 및 드레인전극 형성지역 (119a)과 채널 형성지역(119b)을 마스크로 상기 제2 도전성 금속층(117), 불순물이 포함된 비정질실리콘층(115) 및 비정질실리콘층(113)을 순차적으로 패터닝하여 상기 게이트전극(105a)에 대응하는 게이트절연막(111) 상부에 오믹콘택층(115a)과 액티브층(113a)을 형성한다.
이어서, 도 6j에 도시된 바와 같이, 에싱(ashing) 공정을 통해 상기 소스 및 드레인전극 형성지역(119a)의 두께 일부와 함께 상기 채널 형성지역(119b)을 완전히 제거한다. 이때, 상기 채널영역 상부에 오버랩되는 제2 도전층(117) 상부가 외부로 노출된다.
그 다음, 도 6k에 도시된 바와 같이, 상기 두께 일부가 제거된 제2 감광막의 소스 및 드레인전극 형성지역(119a)을 마스크로 상기 제2 도전층(117)을 패터닝하여 서로 이격된 소스전극(117a) 및 드레인전극(117b)을 각각 형성한다.
이어서, 상기 소스전극(117a) 및 드레인전극(117b) 사이에 노출된 오믹콘택층(115a)도 식각하여 서로 이격시킨다. 이때, 상기 식각된 오믹콘택층(115a) 하부에 있는 액티브층(113a)에는 채널영역이 형성된다.
그 다음, 도 6l에 도시된 바와 같이, 상기 제2 감광막의 소스 및 드레인전극 형성지역 (119a)을 제거한 다음, 기판(101) 전면에 이종 특성을 가진 제1 절연막 (123)과 제2 절연막(125)을 차례로 증착하고, 이어 상기 제2 절연막(125) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제3 감광막(127)을 형성한다.
이때, 상기 제1 절연막(123)을 질소(nitride)가 밀한 실리콘질화막으로 구성되며, 약 300 ? 800℃ 온도에서 3000 ? 5000 Å 두께 정도로 증착한다. 또한, 상기 제2 절연막(125)은 질소(nitride)가 소한 실리콘질화막으로 구성되며, 약 100 ? 300 ℃ 온도에서 1000 ? 3000 Å 두께 정도로 증착한다. 이때, 상기 실리콘질화막 (SiN)의 리치(rich) 및 푸어(poor) 조건은 기준 비율 (예를 들어, Si:3, N:4)을 기준으로 N(nitride) 비율이 높으면 리치(rich)이며, N 비율이 낮으면 푸어 (poor)이다. 여기서는 상기 제1 절연막(123)과 제2 절연막(125)의 두께를 한정하여 기재하였지만, 이에 한정하는 것은 아니고, 필요에 따라서는 이 두께 범위를 달리적용할 수도 있다.
따라서, 상기 제1 절연막(123)은 실리콘(Si)에 비해 질소(N) 비율이 높게 구성되어 있으며, 제2 절연막(125)은 실리콘(Si)에 비해 질소(N) 비율이 낮게 구성되어 있다고 볼 수 있다.
이어서, 도 6m에 도시된 바와 같이, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 상기 제3 감광막(127)을 패 터닝함으로써 제3 감광막패턴(127a)을 형성한다.
그 다음, 도 6n에 도시된 바와 같이, 제3 감광막패턴(127a)을 마스크로 상기 이중 구조의 절연막, 즉 제2 절연막(125) 및 제1 절연막(123)을 건식 식각하여 언더컷 형상의 콘택홀(129)을 형성한다. 이때, 상기 콘택홀(129) 형성시에, 상기 게이트절연막(111)의 일부도 함께 식각되어져 그 하부의 화소전극(103b) 일부도 노출된다. 또한, 상기 콘택홀(129) 형성시에, 상기 드레인전극(117b), 오믹콘택층 (115a), 액티브층(113a) 일부도 함께 노출된다.
한편, 상기 콘택홀(129) 형성시에, 상기 제2 절연막(125) 및 제1 절연막 (123)은 서로 다른 특성, 즉 증착 온도 또는 막 내에 함유된 실리콘(Si)에 대한 질소(N)의 함량이 서로 다르기 때문에, 상기 제2 절연막(125) 및 제2 절연막(123)의 건식 식각시에 이들 막의 경계면으로 갈수록 식각 속도가 빨라지게 된다. 따라서, 이들 막의 경계면으로 갈수록 식각이 많이 진행됨으로써, 상기 콘택홀(129)은 최종적으로 언더컷 형상의 단면 구조를 갖게 된다. 즉, 상기 콘택홀(129)의 제1 절연막 (123)의 내측면은 테이퍼진 구조를 가지며, 제 2 절연막(125)의 내측면은 역테이퍼진 구조를 갖게 된다. 따라서, 상기 콘택홀(129)의 중앙부의 폭은 상하부의 폭보다는 더 넓게 형성된다. 한편, 상기 제1 절연막(123)과 제2 절연막(125)은 서로 다른 특성, 예를 들어 증착 온도 또는 막 내의 질소 함유 비율 이외에도 또 다른 물리적 특성을 가질 수도 있다.
이어서, 상기 제3 감광막패턴(127a)을 제거하고, 상기 콘택홀(129)을 포함한 제2 절연막(125)의 상부에 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 를 포함한 그룹 중에서 선택된 어느 하나를 사용하여 제2 투명 도전물질층(131)을 스퍼터링 방법으로 증착한다. 이때, 상기 제2 투명 도전물질층(131) 증착시에, 하부 및 상부 단차로 인해 전극 분리 현상이 발생하게 되어, 상기 콘택홀(129) 내에는 상기 드레인전극 (117b)과 화소전극(103b)을 전기적으로 접속시켜 주는 화소전극 연결패턴(131a)이 형성된다. 상기 투명한 도전물질층(131) 증착시에 발생하는 하부 및 상부 단차로 인해 전극 분리 현상은, 상기 콘택홀(129)의 내측면이 언더컷 형상으로 이루어져 있어, 상기 제2 투명 도전물질층(131)이 상기 콘택홀(129)의 내측면 중앙부에는 증착되지 않게 됨으로써 자연히 상기 제2 투명 도전물질층(131)은 분리 형성되게 된다. 따라서, 상기 제2 투명 도전물질층(131)은 제2 절연막(125)의 상부 표면에만 형성되고, 상기 콘택홀(129) 내에는 화소전극 연결패턴(131a)만 형성된다.
그 다음, 도 6o에 도시된 바와 같이, 상기 화소전극 연결패턴(131a)이 형성된 콘택홀(129)을 포함한 상기 제2 투명 도전물질층(131) 상부에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제4 감광막(133, 133a)을 형성한다. 이때, 상기 제4 감광막(133a)은 상기 콘택홀(129) 내에 도포되는데, 상기 화소전극 연결패턴(131a)을 완전 덮게 된다.
이어서, 도 6p에 도시된 바와 같이, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 상기 제4 감광막(133)을 패 터닝함으로써 제4 감광막패턴(133b)을 형성한다. 이때, 상기 제4 감광막(133) 패터닝시에, 상기 화소전극 연결패턴(131a)은 상기 제4 감광막(131a)에 의해 완전 덮여 있기 때문에 상기 화소전극(103b)이 외부로 노출되어 유실될 염려가 없게 된다. 즉, 상기 화소전극 연결패턴(131a)은 상기 제4 감광막(131a)에 의해 완전 덮여 있기 때문에, 상기 제4 감광막(133) 패터닝시에 기존과 같이 화소전극 일부가 유실되어 단선이 발생하는 일이 없게 된다.
그 다음, 도 6q에 도시된 바와 같이, 상기 제4 감광막패턴(133b)을 마스크로 상기 제2 투명 도전층(131)을 패터닝하여 서로 이격된 다수의 막대 형상의 공통전극(131b)과 함께 이들 다수의 공통전극(131b)의 양 단을 연결시켜 주는 공통전극 연결패턴(미도시; 도 4의 131c 참조)을 동시에 형성한다.
이어서, 도면에는 도시하지 않았지만, 상기 제4 감광막패턴(133b)을 포함한 상기 콘택홀(129) 내부에 있는 제4 감광막(133a)을 제거함으로써 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판 제조공정을 완료하게 된다.
이후에, 도면에는 도시하지 않았지만, 컬러필터 기판 제조공정과 함께 어레이기판과 컬러필터 기판 사이에 액정층을 충진하는 공정을 수행함으로써 본 발명에 따른 횡전계 방식 액정표시장치를 제조하게 된다.
따라서, 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 이종 특성을 가진 이중 구조의 절연막, 즉 증착 온도 및 실리콘 대비 질소 함량이 다른 이중 구조인 제1 실리콘질화막과 제2 실리콘질화막을 적용하여 드레인전극과 화소전극 연결용 콘택홀을 형성하기 위한 식각 공정시에 언더컷 (under cut) 현상이 발생하도록 한다. 이로 인해, 후속 공정에서 형성되는 투명 도전물질층(즉, ITO층) 증착시에 상부 및 하부 막 간 단차로 인해 전극 분리 현상이 발생하도록 하여 보호막과 게이트산화막 간의 고 단차를 적용한다. 또한, 상기 공통전극 형성용 투명 도전물질층의 패터닝 노광 조건에 대하여 상기 콘택홀 부위에 감광막(PR; photoresist)이 남는 현상을 적용하여 습식 식각시에 상기 감광막으로 인하여 하부의 화소전극이 유실없이 존재하게 된다.
이에 따라, 투명도전층의 노광시에 공통전극의 일단과 화소전극 연결배선 간의 오버레이 마진(overlay margin), 및 상기 공통전극의 일측면 가장자리부와 화소전극 연결배선 간의 쇼트 마진(short margin)을 최대한 줄일 수 있음으로써, 상부의 공통전극의 면적이 증가함으로 인해 개구율 및 투과율이 향상되게 된다.
또한, 본 발명에 따른 횡전계 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 4 마스크 공정, 즉 게이트전극과 화소전극 형성용 제1 마스크 공정과, 액티브층과 소스 및 드레인전극 형성용 제2 마스크 공정과, 드레인전극과 화소전극을 연결하기 위한 콘택홀 형성용 제3 마스크 공정 및, 공통전극 형성용 제4 마스크 공정을 통해 횡전계 방식 액정표시장치용 어레이기판 제조가 가능하기 때문에 그만큼 제조공정을 단축시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
101: 절연기판 103: 제1 투명 도전물질층
103a: 화소전극 105: 제1 도전성 금속층
105a: 게이트전극 105c: 게이트 배선
107: 제1 감광막 109: 제1 회절 마스크
109a: 광차단부 109b: 반투과부
109c: 투과부 111: 게이트절연막
113a: 액티브층 115a: 오믹콘택층
117: 제2 도전성 금속층 117a: 소스전극
117b: 드레인전극 117c: 데이터 배선
119: 제2 감광막 121: 제2 회절 마스크
123: 제1 절연막 125: 제2 절연막
127: 제3 감광막 129: 콘택홀
131: 제2 투명 도전물질층 131a: 화소전극 연결패턴
131b: 공통전극 133: 제4 감광막

Claims (22)

  1. 기판;
    상기 기판의 일면에 일 방향으로 형성된 게이트배선;
    상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선;
    상기 게이트배선과 데이터배선의 교차 지점에 구성된 박막트랜지스터;
    상기 기판의 화소영역에 형성된 화소전극;
    상기 화소전극과 박막트랜지스터를 포함한 기판 전면에 형성되고, 고온 실리콘질화막으로 구성된 제1 절연막과 저온 실리콘질화막으로 구성된 제2 절연막으로 구성되며, 상기 화소전극을 노출시키는 언더컷 형상의 콘택홀을 구비한 절연막;
    상기 언더컷 형상의 콘택홀 내부에 형성되고, 상기 화소전극 및 박막트랜지스터와 연결되는 화소전극 연결패턴; 및
    상기 절연막 상에 서로 이격되게 형성된 다수개의 공통전극;을 포함하여 구성되는 횡전계 방식 액정표시장치용 어레이기판.
  2. 제1 항에 있어서, 상기 박막트랜지스터는 게이트전극과 액티브층과 소스전극 및 드레인전극을 포함하는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  3. 제1 항에 있어서, 상기 언더컷 형상의 콘택홀은 상기 제1 절연막의 테이퍼진 구조와 제2 절연막의 역테이퍼진 구조에 의해 이루어진 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  4. 제1 항에 있어서, 상기 콘택홀의 중앙부의 폭은 상기 콘택홀의 하부 및 상부의 폭보다 넓은 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  5. 제2 항에 있어서, 화소전극 연결패턴은 상기 제1 절연막의 내측면, 드레인전극, 액티브층 및 화소전극과 접촉되어 있는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  6. 제1 항에 있어서, 상기 고온 실리콘질화막으로 구성된 제1 절연막은 300 내지 800 ℃ 온도에서 형성되고, 상기 저온 실리콘질화막으로 구성된 제2 절연막은 100 내지 300 ℃ 온도에서 형성되는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  7. 제1 항에 있어서, 상기 고온 실리콘질화막으로 구성된 제1 절연막은 실리콘 (Si) 대비 질소(N) 비율이 높으며, 저온 실리콘질화막으로 구성된 제2 절연막은 실리콘(Si) 대비 질소(N) 비율이 낮은 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  8. 제1 항에 있어서, 상기 게이트전극과 소스 및 드레인전극은 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  9. 제1 항에 있어서, 상기 화소전극 연결패턴과 공통전극은 동일한 도전 물질로 구성되는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  10. 제1 항에 있어서, 상기 다수개의 공통전극들은 각 공통전극의 양측 단과 연결된 공통전극 연결패턴에 의해 연결된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판.
  11. 기판을 준비한 단계;
    상기 기판의 일면에 일 방향으로 배열되는 게이트배선과 함께 화소전극을 형성하는 단계;
    상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터배선을 형성하는 단계;
    상기 게이트배선과 데이터배선의 교차 지점에 박막트랜지스터를 형성하는 단계;
    상기 화소전극과 박막트랜지스터를 포함한 기판 전면에, 고온 실리콘질화막으로 구성된 제1 절연막과 저온 실리콘질화막으로 구성된 제2 절연막을 적층하는 단계;
    상기 제2 절연막과 제1 절연막을 선택적으로 패터닝하여, 상기 화소전극 및 박막트랜지스터를 노출시키는 언더컷 형상의 콘택홀을 형성하는 단계;
    상기 언더컷 형상의 콘택홀 내부에, 상기 화소전극 및 박막트랜지스터와 연결되는 화소전극 연결패턴을 형성하는 단계; 및
    상기 제2 절연막 상에 서로 이격되는 다수개의 공통전극을 형성하는 단계;를 포함하여 구성되는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  12. 제11 항에 있어서, 상기 게이트배선과 함께 화소전극을 형성하는 단계는,
    상기 기판 상에 제1 투명 도전물질층과 제1 도전성 금속층을 차례로 형성하는 공정과,
    상기 제1 도전성 금속층 상에 제1 감광막을 도포하는 공정과,
    제1 회절마스크를 이용한 마스크 공정을 통해 상기 제1 감광막을 패터닝하여 제1 두께와 제1 두께보다 얇은 제2 두께를 갖는 제1 감광막패턴을 형성하는 공정과,
    상기 제1 감광막패턴을 마스크로 상기 제1 도전성 금속층과 제1 투명 도전물질층을 패터닝하여 게이트배선과 함께 화소전극을 형성하는 공정과,
    에싱 공정을 실시하여 상기 제2 두께를 갖는 제1 감광막패턴을 제거하는 공정과,
    상기 제2 두께를 갖는 제1 감광막패턴이 제거된 부분 아래의 도전성 금속층을 제거하여 화소전극을 노출시키는 공정과,
    상기 제1 두께를 갖는 제1 감광막패턴을 제거하는 공정을 포함하여 이루어지는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  13. 제11 항에 있어서, 상기 박막트랜지터를 형성하는 단계는,
    상기 게이트배선과 함께 화소전극을 포함한 기판 전면에 게이트절연막과, 비정질실리콘층, 불순물을 포함한 비정질실리콘층 및 제2 도전성 금속층을 형성하는 공정과;
    상기 제2 도전성 금속층 상부에 제2 감광막을 형성한 후 제2 회절마스크를 이용한 마스크공정을 통해 패터닝하여 제1 두께와 이 제1 두께보다 얇은 제2 두께를 갖는 제2 감광막패턴을 형성하는 공정과;
    상기 제2 감광막패턴을 마스크로 상기 제2 도전성 금속층, 불순물을 포함한 비정질실리콘층 및 비정질실리콘층을 패터닝하여 제2 도전성 금속층패턴, 오믹콘택층 및 액티브층을 형성하는 공정과;
    상기 제2 두께의 감광막패턴을 에싱공정에 의해 제거하여 채널영역 상부의 상기 제2 도전성 금속층을 노출시키는 공정과;
    상기 노출된 제2 도전성 금속층과 그 아래의 오믹콘택층을 제거하여 소스 및 드레인전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  14. 제11 항에 있어서, 상기 제2 절연막과 제1 절연막을 선택적으로 패터닝하여, 상기 화소전극 및 박막트랜지스터를 노출시키는 언더컷 형상의 콘택홀을 형성하는 단계는,
    상기 제2 절연막 상에 제3 감광막을 형성한 다음 이를 패터닝하여 제3 감광막패턴을 형성하는 공정과;
    상기 제3 감광막패턴을 마스크로 상기 제2 절연막과 제1 절연막을 건식 식각하여 언더컷 형상의 콘택홀을 형성하는 공정으로 이루어지는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  15. 제11 항에 있어서,
    상기 화소전극 연결패턴과 다수개의 공통전극을 형성하는 단계는,
    상기 언더컷 형상의 콘택홀을 포함한 제2 절연막 상부에 제2 도전성 금속층과 함께, 상기 콘택홀 내부에 상기 화소전극과 박막트랜지스터를 연결시켜 주는 화소전극 연결패턴을 형성하는 공정과;
    상기 제2 도전성 금속층을 포함한 상기 콘택홀 내부에 상기 화소전극 연결패턴을 덮는 제4 감광막을 형성하는 공정과;
    상기 제2 도전성 금속층 상부의 제4 감광막을 패터닝하여 제4 감광막패턴을 형성하는 공정과;
    상기 제4 감광막패턴을 마스크로 상기 제2 도전성 금속층을 패터닝하여 다수개의 공통전극을 형성하는 공정으로 이루어지는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  16. 제11 항에 있어서, 상기 언더컷 형상의 콘택홀은 상기 제1 절연막의 테이퍼진 구조와 제2 절연막의 역테이퍼진 구조로 이루어지는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  17. 제11 항에 있어서, 상기 콘택홀의 중앙부의 폭은 상기 콘택홀의 하부 및 상부의 폭보다 넓은 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  18. 제13 항에 있어서, 상기 화소전극 연결패턴은 상기 콘택홀 내부의 제1 절연막의 내측면, 액티브층, 드레인전극 및 화소전극과 접촉되어 있는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  19. 제11 항에 있어서, 상기 고온 실리콘질화막으로 구성된 제1 절연막은 300 내지 800 ℃ 온도에서 형성되고, 상기 저온 실리콘질화막으로 구성된 제2 절연막은 100 내지 300 ℃ 온도에서 형성되는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  20. 제11 항에 있어서, 상기 고온 실리콘질화막으로 구성된 제1 절연막은 실리콘(Si) 대비 질소(N) 비율이 높으며, 저온 실리콘질화막으로 구성된 제2 절연막은 실리콘(Si) 대비 질소(N) 비율이 낮은 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  21. 제12항 또는 제13항에 있어서, 상기 제1 도전성 금속층과 제2 도전성 금속층은 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나로 형성된 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
  22. 제11 항에 있어서, 상기 화소전극 연결패턴과 공통전극은 동일한 도전 물질로 구성되는 것을 특징으로 하는 횡전계 방식 액정표시장치용 어레이기판 제조방법.
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