KR102563686B1 - 어레이 기판 및 이를 포함하는 액정표시장치 - Google Patents

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Abstract

본 발명에 따르면, 제 1 전극과 제 2 전극 사이의 보호층을 고저항층의 제 1 층과 저저항층의 제 2 층의 이중층으로 구비하게 된다. 이에 따라, dc release 시간을 감소시킬 수 있게 되어, 배향막의 고배향력을 유지하며 잔상을 효과적으로 개선할 수 있게 된다.
또한, 제 1 전극과 제 2 전극 사이의 보호층을 고저항의 제 1 층과 저저항의 제 2 층과 고저항의 제 3 층으로 구성하게 된다. 이에 따라, 이에 따라, 고배향력을 유지하며 제 1 배향막 계면의 분극현상을 억제할 수 있게 되어, 잔류 직류전압(R-DC)에 따른 잔상을 효과적으로 개선할 수 있게 된다.
나아가, 저저항층 형성에 따른 Gray offset의 증가 및 계면의 변형에 의한 콘택홀의 단선을 방지할 수 있게 된다.

Description

어레이 기판 및 이를 포함하는 액정표시장치{array substrate and liquid crystal display device including the same}
본 발명은 액정표시장치용 어레이 기판 및 이를 구비한 액정표시장치에 관한 것으로서, 보다 상세하게는, 잔상을 효과적으로 개선할 수 있는 어레이 기판 및 이를 포함하는 액정표시장치에 관한 것이다.
일반적으로 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 구동된다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판과 화소전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다.
또한, 최근에는 상하 기판 중 하나의 기판에 전극들이 교대로 배치되고 기판들 사이에 액정이 배치되어 영상을 표시하는 횡전계 방식 액정표시장치와 횡전계 액정표시장치보다 시야각 특성이 우수한 프린지 필드 스위칭(Fringe-Field Switching: FFS) 모드 액정표시장치가 제안되었다.
도 1은 종래의 프린지 필드 스위칭 모드 액정표시장치를 개략적으로 나타낸 도면이다.
도시한 바와 같이, 프린지 필드 스위칭 모드 액정표시장치(100)에는 게이트 배선(43), 게이트 배선(43)과 교차하여 화소영역(P)을 정의하는 데이터 배선(51)이 구성되고 있다.
또한, 화소영역(P)에는 상기 데이터 배선(51) 및 게이트 배선(43)과 연결되며, 게이트 전극(미도시)과 게이트 절연막(미도시)과 반도체층(미도시)과 소스 및 드레인 전극(55, 58)을 포함하는 스위칭 소자인 박막트랜지스터(Tr)가 형성되어 있다.
또한, 화소영역(P)에는 판 형태의 화소전극(60)이 형성되어 있다.
또한, 화소영역(P)을 포함하는 표시영역 전면에는 화소영역(P)에 대응하여 상기 판 형태의 화소전극(60)과 중첩하며 화소영역(P) 내에 바(bar) 형태의 다수의 개구(op)를 갖는 공통전극(70)이 형성되어 있다. 이때 상기 공통전극(70)은 표시영역 전면에 형성되나 하나의 화소영역(P)에 대응되는 부분을 일점 쇄선으로 나타내었다.
이러한 구성을 갖는 프린지 필드 스위칭 모드 액정표시장치(100)는 화소영역(P)별로 다수의 바(bar) 형태의 개구(op)를 갖는 상기 공통전극(70)과 화소전극(60)에 전압이 인가됨으로써 프린지 필드(Fringe field)를 형성하게 된다.
즉, 공통전극(70)과 화소전극(60) 사이에 전계가 형성되면, 전계의 형태는 수직 성분을 포함하는 프린지 필드가 형성되고, 이에 의해 액정 분자(미도시)가 구도된다.
도 2는 절단선 Ⅱ-Ⅱ을 따라 절단한 부분을 개략적으로 나타낸 단면도이다.
도시된 바와 같이 제 1 기판(11) 상부에 화소전극(60)이 배치되고, 화소전극(60) 상부에 보호층(80)이 배치되고, 보호층(80) 상부에 공통전극(70)이 배치된다.
여기서, 공통전극(70)과 화소전극(60)은 투명 도전성 물질 예를 들면, 인듐-틴-옥사이드(ITO)를 증착함으로써 형성한다.
또한, 공통전극(70) 상부에는 폴리이미드(polyimide) 계열의 유기물질로 이루어진 제 1 배향막(90a)이 형성된다.
여기서, 제 1 기판(11)은 액정층(99)을 사이에 두고 제 2 배향막(90b)이 형성된 제 2 기판(12)과 합착된다.
이와 같은, FFS 모드 액정표시장치(100)는 화소전극(60)과 공통전극(70)이 보호층(80)을 사이에 두고 이격되어 있으며, 액정구동시 인가되는 직류전압(DC voltage) 이 고저항층인 보호층(80)에 쌓이게 된다.
도 3은 배향막 계면에 분극현상이 나타난 사진이다.
도 3에 도시된 바와 같이, 액정셀내에 직류전압(DC)이 인가되면 액정층(도2의 99)의 불순물은 이온화되어 제 1 배향막(도2의 90a)에 적층되는 분극 현상이 나타나게 된다.
이에 따라, 액정분자들은 제 1 배향막(도2의 90a)에 흡착된 이온 때문에 자체적으로 직류전압(DC)을 보유하게 되는데, 이를 잔류 직류전압(residual DC voltage, 이하 R-DC라 한다.) 이라 한다.
이와 같은, R-DC는 제 1 배향막(도2의 90a)의 전기적 특성과 더불어 잔상을 일으키는 중요한 원인이 되는데, 이러한 R-DC는 액정셀 내의 액정분자들의 광학적 매개 변수인 프리틸트각(pretilt angle)을 변화시켜 분자의 배열방향을 변화시키게 되므로 외부에서 인가된 변화된 신호 전압에 액정분자들은 민감하게 반응하지 못하고 따라서 동일 화상을 장시간 표시할 경우 표시화면이 바뀌어도 누적된 전하에 의하여 초기 화면의 흔적이 남게 되는 문제가 발생한다.
본 발명은 이러한 종래의 문제점을 해결하기 위해 안출된 것으로, 잔류 직류전압(R-DC)에 의한 표시품질 저하 문제를 해결하고자 한다.
전술한 바와 같은 과제를 달성하기 위해, 본 발명은제 1 기판과 상기 제 1 기판 상에 배치되는 박막트랜지스터와 상기 제 1 기판 상에 위치하는 제 1 전극과 상기 제 1 전극 상에 위치하는 보호층과 상기 보호층 상에 위치하는 제 2 전극을 포함하며, 상기 보호층은 제 1 층과 제 2 층을 포함하고, 상기 제 1 층은 제 1 저항값을 가지고, 상기 제 2 층은 제 2 저항값을 가지며, 상기 제 1 층은 상기 제 1 전극과 상기 제 2 층 사이에 위치하고, 상기 제 2 저항값은 상기 제 1 저항값보다 작은 어레이 기판을 제공한다.
여기서, 상기 제 2 층의 두께는 상기 제 1 층의 두께와 같거나 상기 제 1 층의 두께보다 얇을 수 있다.
또한, 상기 제 2 전극을 덮는 배향막을 더 포함하고, 상기 배향막은 상기 제 2 전극 및 상기 제 2 층과 접촉하며, 상기 배향막은 상기 제 2 저항값과 같거나 이보다 큰 저항값을 갖을 수 있다.
여기서, 제 2 저항값은 상기 제 1 저항값의 1/1000 내지 1/10 일 수 있다.
또한, 제 1 저항값은 (Ωcm)이상일 수 있다.
그리고, 상기 보호층은 상기 제 2 전극을 공통배선과 연결시키는 콘택홀을 더 포함하고, 상기 제 2 층은 상기 콘택홀을 통하여 상기 제 2 전극과 접촉할 수 있다.
여기서, 제 1 전극 하부에 게이트 절연막이 배치될 수 있다.
또한, 박막트렌지스터는, 상기 제 1 기판상에 배치된 게이트 전극과, 상기 게이트전극 상에 배치된 게이트절연막과, 게이트절연막 상에 배치된 반도체층과, 상기 반도체층 상에 서로 이격되며 배치된 소스 전극 및 드레인 전극을 포함하며, 상기 게이트절연막 하부에 상기 제 1 전극이 배치될 수 있다.
그리고 상기 콘택홀은 상기 보호층 및 상기 게이트 절연막을 관통할 수 있다.
또한, 상기 보호층은 상기 제 1 전극을 상기 박막트랜지스터와 연결시키기 위한 점핑홀을 더 포함하고, 상기 점핑홀 상부에 배치되는 연결패턴을 통하여 상기 제 2 층은 상기 제 1 전극과 접촉할 수 있다.
여기서, 상기 제 1 전극 하부에 게이트 절연막이 배치되며, 상기 제 1 전극은 상기 박막트랜지스터와 직접 연결될 수 있다.
또한, 상기 박막트렌지스터는, 상기 제 1 기판상에 배치된 게이트 전극과, 상기 게이트전극 상에 배치된 게이트절연막과, 게이트절연막 상에 배치된 반도체층과, 상기 반도체층 상에 서로 이격되며 배치된 소스 전극 및 드레인 전극을 포함하며, 상기 게이트절연막 하부에 상기 제 1 전극이 배치되며, 상기 연결패턴은 상기 제 2 전극과 동일한 층 및 동일한 물질로 이루어지며, 상기 제 1 전극은 상기 연결패턴에 의하여 상기 드레인 전극과 연결될 수 있다.
그리고,상기 점핑홀은 상기 보호층 및 상기 게이트 절연막을 관통할 수 있다.
여기서, 상기 보호층은, 상기 제 2 층과 상기 제 2 전극 사이에 위치하며, 제 3 저항값을 갖는 제 3 층을 더 포함하며, 상기 제 3 저항값은 상기 제 2 저항값보다 클 수 있다.
또한, 상기 제 1 내지 3 층 각각은 제 1 내지 3 두께를 갖고, 상기 제 2 두께는 상기 제 1 두께와 같거나 상기 제 1 두께보다 얇고 상기 제 3 두께보다 두꺼울 수 있다.
여기서, 상기 제 2 두께는 상기 보호층의 두께의 1/2미만일 수 있다.
그리고, 제 2 두께는 3000 Å이하일 수 있다.
또한, 상기 제 2 전극을 덮는 배향막을 더 포함하고,상기 배향막은 상기 제 2 전극 및 상기 제 3 층과 접촉하며, 상기 배향막은 상기 제 2 저항값과 같거나 이보다 큰 저항값을 갖을 수 있다.
한편, 본 발명은 상기 어레이 기판과 마주하는 컬러필터 기판과 상기 컬러필터기판과 상기 어레이 기판 사이의 액정층을 포함하는 액정표시장치를 제공한다.
본 발명에서는, 화소전극과 공통전극 사이의 보호층을 고저항층과 저저항층으로 이루어진 다중층으로 구성함으로써, 액정표시장치의 잔상을 효과적으로 개선할 수 있게 된다.
따라서, 보호층을 고저항층과 저저항층으로 이루어진 이중층으로 구성하여, 배향력의 저하 없이 잔상을 효과적으로 개선할 수 있게 된다.
더욱이, 보호층을 저저항층 상에 고저항층을 더 배치한 삼중층으로 구성하여, Gray offset의 증가 및 콘택홀(CH)의 단선을 방지할 수 있게 된다.
도 1은 종래의 프린지 필드 스위칭 모드 액정표시장치를 개략적으로 나타낸 도면이다.
도 2는 절단선 Ⅱ-Ⅱ을 따라 절단한 부분을 개략적으로 나타낸 단면도이다.
도 3는 배향막 계면에 분극현상이 나타난 사진이다.
도 4는 배향막의 저항값에 대한 분극량을 나타난 그래프이다.
도 5은 본 발명의 제 1 실시예에 따른 액정표시장치를 개략적으로 도시한 단면도이다.
도 6는 본 발명의 제 1 실시예에 따른 액정표시장치의 B부분을 확대한 도면이다.
도 7은 본 발명의 제 1 실시예에 따른 액정표시장치와 종래 액정표시장치의 DC Release 를 나타낸 그래프이다.
도 8a는 본 발명의 제 1 실시예에 따른 액정표시장치의 그레이 오프셋의 변화를 나타낸 그래프이다.
도 8b는 본발명의 제 1 실시예에 따른 액정표시장치의 보호층의 단면을 나타낸 사진이다.
도 9은 본 발명의 제 2 실시예에 따른 액정표시장치의 단면도로서, 도 4의 B부분을 확대한 도면이다.
도 10는 본 발명의 제 3 실시예에 따른 액정표시장치를 개략적으로 도시한 도면이다.
도 11는 본 발명의 제 3 실시예에에 따른 액정표시장치의 단면도이다.
도 12는 종래 보호층과 본발명의 제 2 실시예에 따른 보호층의 분극량을 비교한 그래프이다.
도 13는 저항값에 따른 DC Release Time의 변화를 나타낸 그래프이다.
도 14a 및 도 14b는 제 2층의 두께에 따른 그레이 오프셋의 수치를 나타낸 그래프이다.
도 15는 제 3 실시예에 따른 액정표시장치의 보호층의 단면을 나타낸 사진이다
FFS 모드 액정표시장치(도2의 100)에서 고저항층인 보호층(도2의 80)에 쌓인 직류전압(DC voltage 이하 DC라 한다.)은 상대적으로 저항이 낮은 제 1 배향막(도2의 90a)을 통해 빠져나가게 된다(이하 DC Release라 한다).
한편, R-DC는 제 1 배향막(도2의 90a)의 분극량이 높을수록 많이 유도되므로, 제1 배향막(도2의 90a)의 빠른 DC Release가 중요하다.
여기서, 제 1 배향막(도2의 90a)을 통한 DC Release는 배향막의 저항값(Ωcm)에 의존하게 된다.
즉, 제 1 배향막(도2의 90a)의 저항값(Ωcm)이 낮을수록 제 1 배향막(도2의 90a)을 통한 DC Release가 빠르게 진행되고 이에 따라 분극형성을 억제할 수 있게 된다.
도 4는 배향막의 저항값에 대한 분극량을 나타난 그래프이다.
도 4에 도시된 바와 같이, Y축은 분극량을 나타내고 X축은 제 1 배향막(도2의 90a)의 계면에서 제 2 배향막(도2의 90a)의 계면까지의 거리(A-A?)이다.
제 1 배향막(도2의 90a)의 저항값(Ωcm)이 낮을수록 제 1 배향막(도2의 90a)의 계면(A)에 형성되는 분극량이 적어지는 것을 볼 수 있다.
따라서, 분극량이 적어지므로 R-DC가 최소화되고, R-DC에 따른 잔상을 방지할 수 있게 된다.
이와 같이, FFS 모드 액정표시장치(도2의 100)에서 잔상을 개선하기 위해서는 제 1 배향막(도2의 90a)의 저항값을 낮추고, 보호층(80)의 저항값(Ωcm)을 높이는 것이 바람직하다.
다만, 상술한 바와 같이 제 1 배향막(도2의 90a)은 폴리이미드(polyimide) 계열의 유기물질로 이루어지므로, 폴리이미드의 경우 저저항으로 형성하는 경우 배향력이 떨어지는 문제가 있어 제 1 배향막(도2의 90a)을 통한 잔상개선에는 한계가 있다.
이에, 본 발명은 제 1 배향막의 배향력의 저하 없이 잔상을 개선할 수 있는 어레이기판 및 이를 포함하는 액정표시장치를 제시한다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
<제1실시예>
도 5은 본 발명의 제 1 실시예에 따른 액정표시장치를 개략적으로 도시한 단면도이고, 도 6는 본 발명의 제 1 실시예에 따른 액정표시장치의 B부분을 확대한 도면이다.
도 5에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 액정표시장치(200) 제 1 전극(160)과 제 2 전극(170)이 형성된 제 1 기판(110)과, 제 1 기판(110)과 마주하는 제 2 기판(120)과, 이들 사이의 액정층(199)을 포함한다. 여기서, 제 1 기판(110)은 어레이 기판이라 할 수 있고, 컬러필터층을 포함하는 제 2 기판(120)은 컬러필터 기판이라 할 수 있다.
제 1 기판(110) 상의 각 화소영역(P)내의 박막트랜지스터가 형성되는 소자영역(TrA)에는 반도체층(115)과, 상기 반도체층(115) 위로 상기 기판(110) 전면에 게이트 절연막(118)이 형성되어 있으며, 상기 게이트 절연막(118) 위로 상기 반도체층(115) 중 중앙부에 대응하여 게이트 전극(112)이 형성되어 있다.
또한, 상기 게이트 전극(112) 위로 제 1 기판(110) 전면에, 상기 반도체층(115)의 양 가장자리, 즉 소스 및 드레인 영역(115b, 115c)을 각각 노출시키는 반도체층 콘택홀(125,127)을 구비한 층간절연막(123)이 형성되어 있다.
여기서, 소스 및 드레인 영역(115b, 115c)에는 고농도 불순물이 도핑될 수 있다.
도 5에서, 코플라나(co-planar) 구조의 박막트랜지스터(Tr)가 도시되었으나, 이에 한정되지는 않는다. 예를 들면, 보텀 게이트(bottom gate) 구조의 박막트랜지스터가 사용될 수도 있다.
또한, 상기 층간절연막(123) 위로 상기 반도체층 콘택홀(125,127)을 통해 상기 소스 영역(115b) 및 드레인 영역(115c)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(155, 158)이 형성되어 있으며, 상기 소스 및 드레인 전극(155, 158) 위로 상기 드레인 전극(158)을 노출시키는 드레인 콘택홀(153)을 갖는 절연층(150)이 형성될 수 있다. 절연층(150) 상부에는 제 1 전극(160) 및 제 2 전극(170)이 배치될 수 있고, 제 1 전극(160)과 제 2 전극(170) 사이에는 보호층(180)이 배치될 수 있다.
한편, 제 1 실시예에서는 드레인 콘택홀(153)을 통해 드레인 전극(155)과 제 1 전극이(160)이 접촉하고 있으나, 다른 실시예에서는 드레인 전극(155)과 제 2 전극(170)이 접촉할 수도 있다.
또한, 제 1 실시예에서는 박막트랜지스터(Tr) 상에 제 1 전극(160)이 위치하고 있으나, 다른 실시예서는 박막트랜지스터(Tr)와 제 1 전극(160)이 동일한 층에 형성될 수도 있다. 예를 들어, 제 1 전극(160)이 층간절연막(123) 상에 형성될 수 있다.
한편, 제 2 전극(170) 상에는 제 1 배향막(190a)이 형성될 수 있다.
제 1 전극(160)과 상기 제 2 전극(170) 사이에는 보호층(180)이 형성됨으로써, 전압이 인가되면 제 1 전극(160)과 제 2 전극(170) 사이에 프린지 필드(fringe field)가 형성된다.
이와 같이, 제 1 실시예에 따른 액정표시장치(200)는 프린지 필드 스위칭 모드 액정표시장치(Fringe-Field Switching: FFS)이다.
여기서, 제 1 전극(160) 및 제 2 전극(170)중 하나는 화소전극이고 나머지 하나는 공통전극일 수 있다.
한편, 제 1 기판(110)에 대향하는 제 2 기판(120) 하부에는 제 2 배향막(190b)이 형성되어 있고, 도시하지 않았으나 제 2 기판(120)과 제 2 배향막(190b) 사이에 빛의 누설을 방지하는 블랙 매트릭스(미도시)와 각 화소영역(P)에 대응하여 적색(Red), 녹색(Green) 및 청색(Blue)의 컬러필터 패턴으로 이루어진 컬러필터층(미도시)이 형성될 수 있다.
그리고, 상기 컬러필터층 하부에는 표면을 평탄화하고 컬러필터층을 보호하는 오버코트층(미도시)이 형성될 수 있다.
이와 같은, 제 1 기판(110)과 제 2 기판(120)은 액정층(199)을 사이에 두고 합착되어 프린지 필드 스위칭 모드 액정표시장치(200)가 형성될 수 있다.
전술한 프린지 필드 스위칭 모드 액정표시장치(200)의 구성은 일 예시이며, 이에 한정되는 것은 아니다.
여기서, 본 발명의 제 1 실시예에 따른 액정표시장치(200)는 제 1 전극(160)과 제 2 전극(170) 사이의 보호층(180)이 다중층으로 구성될 수 있다.
즉, 도 6 에 도시된 바와 같이, 제 1 전극(160)과 제 2 전극(170) 사이의 보호층(180)이 이중층(180a, 180b)으로 구성될 수 있다.
이에 대해 좀 더 자세히 살펴보면, 제 1 전극(160)은 판의 형상으로 절연층(150)의 상부에 배치되고 그 상부에 보호층(180)의 제 1 층(180a)이 형성된다.
또한, 보호층(180)의 제 1 층(180a) 상부로 제 2 층(180b)이 형성되고, 제 2 층 상부로는 바(bar) 형태의 다수의 개구(OP)를 가지며 제 2 전극(170)이 배치될 수 있다.
제 1 전극(160)과 제 2 전극(170) 각각은 투명 도전성 물질 예를 들면, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어질 수 있다.
또한, 제 1 전극(160)과 제 2 전극(170) 사이에 배치되는 보호층(180)의 제 1 층(180a)과 제 2 층(180b) 각각은 무기절연물질 예를 들면, 질화실리콘(SiNx)을 증착하여 형성할 수 있다.
여기서, 보호층의 제 1 층(180a)과 제 2 층(180b)이 서로 다른 저항값을 갖는다.
즉, 제 1 층(180a)은 고저항층으로 이루어진다. 예를 들면, 제 1층(180a)의 저항값은 (Ωcm) 내지 (Ωcm)일 수 있으나 이에 한정되는 것은 아니며, (Ωcm)이상의 고저항값을 가질 수 있다.
반면, 제 2 층(180b)은 저저항층으로 이루어진다. 예를 들면, 제 2 층(180b)은 제 1 층(180a)의 저항값의 1/1000 내지 1/10인 저항값을 가질 수 있으나 이에 한정되는 것은 아니다.
이와 같은, 제 1 층(180a)과 제 2 층(180b)의 저항값의 차이는 동일한 공정에서 증착조건을 변경하여 형성할 수 있다. 예를 들어, 제 1 층(180a)과 제 2 층(180b)의 형성공정에서 ⅰ) 소스가스(NH3, SiH4)의 비율 조절, ⅱ) 공정온도 조절, ⅲ) 공정압력 조절 등으로 서로 다른 저항값을 갖도록 할 수 있다.
또한, 제 2 층(180b)의 두께는 제 1 층(180a)의 두께와 같거나 제 1 층(180a)의 두께보다 얇을 수 있다.
여기서, 제 2 층(180b)의 두께는 3000Å 이하일 수 있다. 예를 들어 200Å 내지 3000Å 일 수 있으나, 이에 한정되는 것은 아니다.
그리고, 보호층(180)의 제 2 층(180b) 상부로 다수의 개구(OP)를 가지는 제 2 전극(170)이 배치될 수 있다
또한, 제 2 전극(170) 상에 제 1 배향막(190a)이 형성된다. 즉, 제 1 배향막(190a)은 제 2 전극(170) 및 제 2 층(180b)과 접촉할 수 있다.
여기서, 제 1 배향막(190a)의 형성은 고분자 박막을 도포하고 제 1 배향막(190a)을 일정한 방향으로 배열시키는 공정으로 이루어질 수 있다.
또한, 제1 배향막(190a)은 폴리이미드(polyimide) 계열의 유기물질이 사용될 수 있으나, 이에 한정되는 것은 아니다.
여기서, 제 1 배향막(190a)은 보호층(180)의 제 2 층(180b)의 저항값과 같거나 이보다 큰 저항값을 갖을 수 있다.
이와 같이, 본 발명의 제 1 실시예에 따른 액정표시장치(도5의 200)는 제 1 전극(160)과 제 2 전극(170) 사이의 보호층(180)을 고저항의 제 1 층(180a)과 저저항의 제 2 층(180b)으로 구성하게 된다.
따라서, 제 1 배향막(190a) 하부에 저저항층을 배치함으로써, 제 1 배향막(190a) 계면의 분극현상을 억제함과 동시에 액정구동시 인가되는 직류전압(DC)을 저저항층인 제 2 층(180b)을 통하여 빠르게 빠져나갈 수 있게 한다.
이에 따라, 잔류 직류전압(R-DC)에 따른 잔상을 효과적으로 개선할 수 있게 된다.
특히, 제 1 배향막(190a)의 저저항 설계시에는 배향력의 저하가 유발되므로, 제 1 배향막(190a)의 저저항 설계를 대신하여 보호층(180) 상부를 저저항층으로 형성함으로써, 제 1 배향막(190a)의 고배향력을 유지하면서 잔상을 효과적으로 개선할 수 있게 된다.
도 7은 본 발명의 제 1 실시예에 따른 액정표시장치와 종래 액정표시장치의 DC Release 를 나타낸 그래프이다.
도 7에 도시된 바와 같이, Y축은 잔류 진류전압(DC)을 나타내고 X축은 시간(sec)을 나타낸다. 종래 액정표시장치(도2의 100)의 단일 보호층(도2의 80)의 경우와 본 발명의 제 1 실시예에 따른 액정표시장치(도5의 200)의 잔류 직류전압(R-DC)의 양()과 시간당 잔류 직류전압(R-DC)의 감소속도를 비교해 볼 때, 잔류 직류전압(R-DC)의 양은 감소하고 시간당 잔류 직류전압(R-DC)의 감소속도는 증가된 것을 볼 수 있다.
이와 같이, 본 발명의 제 1 실시예는 제 1 전극(도6의 160)과 제 2 전극(도6의 170) 사이의 보호층(도6의 180)을 고저항층의 제 1 층(도6의 180a)과 저저항층의 제 2 층(도6의 180b)의 이중층으로 구성하여, 분극현상을 억제하여 잔류 직류전압(R-DC)의 양을 감소시킴과 동시에 저저항층인 제 2 층(180b)을 통하여 시간당 잔류 직류전압(R-DC)의 감소속도를 증가시켜 고배향력을 유지하면서 잔상을 효과적으로 개선할 수 있게 된다.
도 8a는 본 발명의 제 1 실시예에 따른 액정표시장치의 그레이 오프셋의 변화를 나타낸 그래프이며, 도 8b는 본발명의 제 1 실시예에 따른 액정표시장치의 보호층의 단면을 나타낸 사진이다.
도 8a에 도시된 바와 같이, 본 발명의 제 1 실시예의 경우 고저항층과 저저항층의 이중층구조의 보호층(180)을 통하여 DC Release 시간은 감소하나, 구동 Vcom으로부터 휘도곡선(bc)의 중심축(ca) 간의 전압차(이하 Gray offset)가 421mV 발생한 것을 볼 수 있다.
이 경우, 포지티브 극성과 네가티브 극성의 비대칭으로 인하여 휘도 차이를 유발할 수 있다.
도 8b에 도시된 바와 같이, 공통배선 또는 패드 등을 노출시키기 위한 콘택홀(CH)을 형성하는 과정에서 드라이 에칭 공정을 진행하는 경우, 고저항층의 제 1 층(180a)과 저저항층의 제 2층(180b)간 에치 레이트(etch rate)의 차이로 제 1 층(180a)과 제 2 층(180b)의 콘택홀이 역테이퍼 형상으로 변형되는 것을 볼 수 있다.
이 경우, 콘택홀(CH)의 단선이 발생하여, 화소불량을 유발할 수 있다.
이와 같이, 본 발명의 제 1 실시예는 제 1 전극(160)과 제 2 전극(170) 사이의 보호층(180)을 고저항층의 제 1 층(180a)과 저저항층의 제 2 층(180b)의 이중층으로 구성하여, 저저항층인 제 2 층(180b)을 통하여 잔류 직류전압(R-DC)의 DC Release 시간을 감소시킬 수 있으나, Gray offset, 패턴 공정 특성에 문제가 발생하게 된다.
< 제 2 실시예 >
본 발명의 제 2 실시예에 따른 액정표시장치는 제 1 실시예의 액정표시장치의 보호층의 구성과 차이를 갖는 것으로서, 이에 대해 이하에서 보다 상세하게 설명한다.
도 9은 본 발명의 제 2 실시예에 따른 액정표시장치의 단면도로서, 도 4의 B부분을 확대한 도면이다.
즉, 도 9 에 도시된 바와 같이, 제 1 전극(260)과 제 2 전극(270) 사이의 보호층(280)이 삼중층(280a,b,c)으로 구성될 수 있다.
이에 대해 좀 더 자세히 살펴보면, 제 1 전극(260)은 판의 형상으로 절연층 기판(250)의 상부에 배치되고 그 상부에 보호층(280)의 제 1 층(280a)이 형성된다.
또한, 보호층(280)의 제 1 층(280a) 상부로 제 2 층(280b)이 형성되고, 제 2 층(280b) 상부로는 제 3 층(280c)이 형성되며, 제 3 층(280c) 상부에 바(bar) 형태의 다수의 개구(OP)를 가지며 제 2 전극(270)이 배치될 수 있다.
즉, 제 1 실시예의 보호층(도6의 180)의 구조에서 제 2 전극(도6의 170)과 보호층(도6의 180)의 제 2 층(도6의 180b) 사이에 제 3 층(280c)이 배치되는 구성이다.
제 1 전극(260)과 제 2 전극(270)은 투명 도전성 물질 예를 들면, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어질 수 있다.
또한, 제 1 전극(260)과 제 2 전극(270) 사이에 배치되는 보호층(280)의 제 1 층 내지 제 3 층(280a,b,c)은 무기절연물질 예를 들면, 질화실리콘(SiNx)을 증착하여 형성할 수 있다.
여기서, 보호층(280)의 제 1 층(280a), 제 3 층(280c)은 제 2 층(280b)과 다른 저항값을 갖는다.
즉, 제 1 층(280a) 및 제 3 층(280c)은 고저항층으로 이루어진다. 예를 들면, 제 1 층(280a) 및 제 3 층(280c)의 저항값은 (Ωcm) 내지 (Ωcm)일 수 있으나 이에 한정되는 것은 아니며, (Ωcm)이상의 고저항값을 가질 수 있다.
반면, 제 2 층(280b)은 저저항층으로 이루어진다. 예를 들면, 제 2 층(280b)은 제 1 층(280a) 및 제 3 층(280c)의 저항값의 1/1000 내지 1/10 인 저항값을 가질 수 있으나 이에 한정되는 것은 아니다.
이와 같은, 제 1 층 내지 제 3 층(280a,b, c)의 저항값의 차이는 동일한 공정에서 증착조건을 변경하여 형성할 수 있다. 예를 들어, 제 1 층 내지 제 3 층(280a,b,c)의 형성공정에서 ⅰ) 소스가스(NH3, SiH4)의 비율 조절, ⅱ) 공정온도 조절, ⅲ) 공정압력 조절 등으로 서로 다른 저항값을 갖도록 할 수 있다.
또한, 제 2 층(280b)의 두께는 제 1 층(280a)의 두께와 같거나 제 1층(280a)의 두께보다 얇을 수 있고, 제 3층(280c)의 두께보다 두꺼울 수 있다.
또한, 제 2 층(280b)의 두께는 제 1 내지 3층(280a,b,c)을 포함하는 보호층(280)의 두께의 미만인 것이 바람직하나, 이에 한정되는 것은 아니다.
여기서, 제 2 층(280b)의 두께는 3000Å 이하일 수 있다. 예를 들어 200Å 내지 3000Å 일 수 있으나, 이에 한정되는 것은 아니다.
또한, 제 3 층(280c)은 제 1 실시예에 수반되는 과도한 Gray offset 및 패턴 공정 특성의 문제(콘택홀의 단선)를 방지하기 위한 고저항층으로 공정상 가능한 최소한의 두께로 형성되는 것이 바람직하다. 예를 들어 200Å 이나 이에 한정되는 것은 아니다.
그리고, 보호층(280)의 제 3 층(280c) 상부로 다수의 개구(OP)를 가지는 제 2 전극(270)이 배치될 수 있다
또한, 제 2 전극(270) 상에 제 1 배향막(290a)이 형성된다. 즉 제 1 배향막(290a)은 제 2 전극(270) 및 제 3 층(280c)과 접촉할 수 있다.
여기서, 제 1 배향막(290a)의 형성은 고분자 박막을 도포하고 제 1 배향막(290a)을 일정한 방향으로 배열시키는 공정으로 이루어질 수 있다.
또한, 제 1 배향막(290a)에는 폴리이미드(polyimide) 계열의 유기물질이 사용될 수 있으나, 이에 한정되는 것은 아니다.
여기서, 제 1 배향막(290a)은 보호층(280)의 제 2 층(280b)의 저항값과 같거나 이보다 큰 저항값을 갖을 수 있다.
다음으로, 서로 대향하는 제 1 기판(도4의 110)과 제 2 배향막(290b)이 형성된 제 2 기판(220)이 액정층(299)을 사이에 두고 합착되어, 본 발명의 액정표시장치가 형성될 수 있다.
여기서, 제 1 기판(도4의 110)은 어레이 기판이고 제 2 기판(220)은 컬러필터 기판일 수 있다.
이와 같이, 본 발명의 제 2 실시예에 따른 액정표시장치는 제 1 전극(260)과 제 2 전극(270) 사이의 보호층(280)을 고저항의 제 1 층(280a)과 저저항의 제 2 층(280b)과 고저항의 제 3 층(280c)으로 구성하게 된다.
따라서, 제 1 배향막(290a)의 하부에 삼중층으로 이루어진 보호층(280)을 배치함으로써, 액정구동시 인가되는 직류전압(DC)은 저저항층인 제 2 층(280b)을 통하여 빠르게 빠져나갈 수 있게 하고(DC Release 시간 감소), 저저항층인 제 2 층(280b) 상부에 고저항층인 제 3 층(280c)을 배치시킴으로써, 제 1 실시예에 수반되는 과도한 Gray offset 및 패턴 공정 특성의 문제(콘택홀의 단선)를 방지할 수 있게 된다.
또한, 제 1 배향막(290a) 계면의 분극현상을 억제할 수 있게 되어, 잔류 직류전압(R-DC)을 감소시킬 수 있게 된다.
특히, 제 1 배향막(290a)의 저저항 설계시에는 배향력의 저하가 유발되므로, 제 1 배향막(290a)의 저저항 설계를 대신하여 보호층(280)에 저저항층을 형성함으로써, 제 1 배향막(290a)의 고배향력을 유지하면서 잔상을 효과적으로 개선할 수 있게 된다.
또한, 저저항층인 제 2 층(280b) 상부에 고저항층인 제 3 층(280c)을 배치함으로써, 제 1 실시예에 수반되는 과도한 Gray offset 및 패턴 공정 특성의 문제(콘택홀의 단선)를 방지할 수 있게 된다.
< 제 3 실시예 >
설명의 편의를 위해, 이하에서는 제 1 실시예와 동일 유사한 구성에 대한 구체적인 설명은 생략될 수 있다.
도 10는 본 발명의 제 3 실시예에 따른 액정표시장치를 개략적으로 도시한 도면이고, 도 11는 본 발명의 제 3 실시예에에 따른 액정표시장치의 단면도이다.
도시된 바와 같이, 제 1 기판(310) 상에 제 1 방향으로 연장하며 일정간격 이격하는 다수의 게이트 배선(GL)이 구비되고 있으며, 상기 게이트 배선(GL)과 교차하는 제 2 방향으로 연장하며 다수의 데이터 배선(DL)이 구비되고 있다.
이때, 서로 교차하는 상기 게이트 배선(GL)과 데이터 배선(DL)에 의해 포획되며 화소영역(P)이 정의되고 있다.
한편, 상기 게이트 배선(103)과 소정간격 이격하며 나란하게 방향으로 공통배선(316)이 배치될 수도 있다.
또한, 상기 각 화소영역(P)에 있어 상기 게이트 배선(GL)과 데이터 배선(DL)의 교차하는 부근에는 이들 게이트 및 데이터 배선(GL, DL)과 연결된 스위칭 소자인 박막트랜지스터(Tr)가 형성되어 있다.
여기서, 박막트랜지스터(Tr)는 제 1 기판(310)상에 배치된 게이트 전극(312)과, 게이트전극(312) 상에 배치된 게이트절연막(318)과, 게이트절연막 상(318)에 배치된 반도체층(315)과, 반도체층(315) 상에 서로 이격되며 배치된 소스 전극(355) 및 드레인 전극(358)을 포함할 수 있다.
또한, 게이트 전극(312)과 동일한 층에 동일한 물질로 제 1 전극(360)과 공통배선(316)이 배치될 수 있다.
그리고, 박막트랜지스터(Tr) 상에는 제 1 실시예 또는 제 2 실시예에 따른 보호층(도 6의 180, 도9의 280)이 배치되고, 보호층(도 6의 180, 도9의 280) 상부에는 다수의 개구를 가지는 제 2 전극(370)이 배치된다.
이하, 보호층(380)은 제 2 실시예인 삼중층 구조(도9의 280)를 기준으로 설명하도록 한다.
한편, 보호층(380) 및 박막트랜지스터(Tr)를 관통하는 점핑홀(353)과 점핑홀(353) 상부에 배치된 연결패턴을(384)을 통해 상기 박막트랜지스터(Tr)의 드레인 전극(358)과 제 1 전극(360)을 연결시킬 수 있다.
여기서, 연결패턴(384)은 제 2 전극(380)과 동일한 물질 및 동일한 층에 형성될 수 있다.
이에 따라, 금속재질인 연결패턴(384)이 보호층(380)의 측면과 접촉할 수 있게 된다.
특히, 연결패턴(384)이 저저항층인 제 2 층(380b)과 접촉하여 액정구동시 인가되는 직류전압(DC)을 저저항층인 제 2 층(380b)과 연결패턴(384) 및 제 1 전극(360)을 통하여 통하여 효과적으로 빠져나갈 수 있게 된다(DC Release 시간 감소),
또한, 저저항층인 제 2 층(380b) 상부에 고저항층인 제 3 층(380c)을 배치시킴으로써, 점핑홀(353)을 형성할 때 역테이퍼 형상이 발생되는 것을 방지하여 연결패턴(384)이 단선되는 것을 방지할 수 있게 된다.
그리고, 보호층(380)은 제 2 전극(370)을 공통배선(316)과 연결시키는 콘택홀(354)을 더 포함할 수 있다.
여기서, 보호층(380)의 저저항층인 제 2 층(380b)은 콘택홀(354)을 통하여 상기 제 2 전극(370)과 접촉하게 된다.
전술한 바와 같이, 공통배선(316)은 게이트전극(312)과 동일한 물질로 동일한 층에 형성될 수 있고. 콘택홀(354)을 통하여 제 2 전극(370)은 공통배선(316)과 직접 접촉하게 된다.
이에 따라, 제 2 전극(370)이 보호층(380)의 측면과 접촉할 수 있게 된다.
특히, 저저항층인 제 2 층(380b)과 접촉하여 액정구동시 인가되는 직류전압(DC)을 저저항층인 제 2 층(380b))과 금속재질의 제 2 전극(370) 및 공통배선(316)을 통하여 통하여 효과적으로 빠져나갈 수 있게 된다(DC Release 시간 감소),
또한, 저저항층인 제 2 층(380b) 상부에 고저항층인 제 3 층(380c)을 배치시킴으로써, 콘택홀(354)을 형성할 때 역테이퍼 형상이 발생되는 것을 방지시켜 콘택홀(354) 영역에서 제 2 전극(370)이 단선되는 것을 방지할 수 있게 된다.
도 12는 종래 보호층과 본 발명의 제 2 실시예에 따른 보호층의 분극량을 비교한 그래프이다.
도시된 바와 같이, Y축은 분극량이며, X축은 제 1 배향막(도9의 290a)의 계면에서 제 2 배향막(도9의 290b)의 계면까지의 거리(A-A')를 나타내고 있다.
또한, 보호층(도2의 80)이 단일층인 경우 분극량을 나타낸 비교선(Ref)과 보호층(도9의 280)이 삼중층인 경우 분극량을 나타낸 실험예 1, 2, 3(Ex1,2,3)이 도시되어 있다.
본 발명의 발명자는 보호층(도2의 80)이 단일층인 경우와 비교하여 보호층(도9의 280)을 삼중층으로 구성한 경우 제 2 층(도9의 280b)의 저항비 및 두께비에 따른 분극량을 다음과 같이 실험적으로 확인하였다.
아래의 표 1은 보호층(도9의 280)을 삼중층으로 구성하는 경우 제 1 층(도9의 280a) 대비 제 2 층(도9의 280b)의 저항비 및 보호층(도9의 280) 전체의 두께 대비 제 2 층(도9의 280b)의 두께비를 나타내고 있다.
<표 1>
도 12에 도시된 바와 같이, 보호층(도2의 80)을 단일층으로 구성된 비교예(Ref) 보다 삼중층으로 구성한 실험예1,2,3(Ex1,2,3)의 경우가 분극량이 감소된 것을 볼 수 있다.
또한, 보호층(도9의 280)을 삼중층으로 구성한 경우에도 실험예1(Ex1)과 비교하여 실험예2(Ex2)의 분극량이 더 감소되고, 실험예1(Ex1)과 비교하여 실험예3(Ex3)의 분극량이 감소한 것을 볼 수 있다.
따라서, 보호층(도8의 280) 전체 두께 대비 저저항층인 제 2층(도9의 280b)의 두께가 얇을수록 분극량이 감소하고, 삼중층을 구성하는 고저항층인 제 1 층(도9의 280a) 대비 저저항층인 제 2 층(도9의 280b)의 저항값이 낮을수록 분극량이 감소되는 것을 알 수 있다.
도 13은 저항값에 따른 DC Release 시간의 변화를 나타낸 그래프이다.
도시된 바와 같이, Y축은 DC Release 시간(min)이며, X축은 LOG 저항값 을 나타낸다.
여기서, 그래프에 동그라미 표시는 보호층(도2의 80)이 단일층인 경우를 의미하며 사각형의 표시는 보호층(도9의 280)이 삼중층인 경우이다.
P1 내지 P4는 삼중층 구조의 보호층(도9의 280)에서 제 2 층(도9의 280b) 의 저항값 이다.
<표2>
표 2에 나타난 바와 같이, 단일층(Pr)과 제 2 층(도9의 280b) 의 저항값이 다른 삼중층(P1,2,3,4)의 각각의 저항값과 그에 따른 DC release 시간이다.
보호층(도2의 80)이 단일층의 경우 저항값을 을 가지며, 보호층(도9의 280)이 삼중층으로 이루어진 경우 제 1 층(도9의 280a) 및 제 3 층(도9의 280b)의 저항값은 로 동일하다
이와 같이, 보호층(도9의 280)을 삼중층으로 구성하는 경우에도 보호층(도9의 280)의 고저항층인 제 1 층(도9의 280a) 및 3 층(도9의 280c)과 대비하여 저저항층인 제 2 층(도9의 280b)의 저항이 낮아질수록 DC Release 시간이 감소되는 것을 볼 수 있다.
즉, 보호층(도9의 280)에 저저항층을 배치함으로써, 액정구동시 인가되는 직류전압(DC)을 저저항층인 제 2 층(도9의 280b)을 통하여 빠르게 빠져나갈 수 있게 하여 잔류 직류전압(R-DC)에 따른 잔상을 효과적으로 개선할 수 있게 된다.
여기서, 보호층(도9의 280)의 고저항층인 제 1 층(도9의 280a) 및 제 3 층(도9의 280c)과 대비하여 저저항층인 제 2 층(도9의 280B)의 저항은 1/1000 내지 1/10 인것이 바람직하나, 이에 한정되는 것은 아니다.
도 14a 및 도 14b는 제 2 층의 두께에 따른 그레이 오프셋의 수치를 나타낸 그래프이다.
도 14a에 의 경우, 삼중층 보호층(도9의 280)의 제 1 층(도9의 280a)의 두께는 3000Å, 제 2 층(도9의 280b)의 두께는 3000Å, 제 3 층(도9의 280c)의 두께는 200Å으로 설계한 경우이다.
도시된 바와 같이 Gray offset이 222mV가 발생되는 것을 볼 수 있다. 이 경우 양극과 포지티브 극성과 네가티브 극성간의 비대칭으로 휘도 차이가 발생될 수 있다.
도 14b 의 경우, 삼중층 보호층(도9의 280)의 제 1 층(도9의 280a)의 두께는 4000Å, 제 2 층(도9의 280b)의 두께는 2000Å, 제 3 층(도9의 280c)의 두께는 200Å으로 설계한 경우이다.
도시된 바와 같이, 구동 Vcom으로부터 휘도곡선(bc)의 중심축(ca) 간의 전압차인 Gray offset이 37mV가 발생되는 것을 볼 수 있다. 이 경우 보호층(도2의 80)을 단일층으로 구성한 경우보다 Gray offset을 최소화할 수 있게 되어 양극과 포지티브 극성과 네가티브 극성간의 비대칭으로 휘도 차이를 방지할 수 있다.
이와 같이, 보호층(도9의 280)의 전체 두께 대비 제 2 층(도9의 280b)의 두께는1/2 미만인 것이 바람직하나 이에 한정되는 것은 아니다.
따라서, 본 발명의 제 2 실시예에서는 보호층(도9의 280)을 삼중층으로 구성하고, 보호층(도9의 280) 전체의 두께 대비 제 2 층(도9의 280b)의 두께를 조정하여 제 1 실시예에서 수반되는 Gray offset에 의한 휘도 차이를 방지할 수 있게 된다.
도 15는 제 3 실시예에 따른 액정표시장치의 보호층의 단면을 나타낸 사진이다
삼중층 보호층(도11의 380)의 제 1 층(도11의 380a)의 두께는 4000Å, 제 2 층(도11의 380b)의 두께는 2000Å, 제 3 층(도11의 380c)의 두께는 200Å 으로 설계한 경우에는 도 15에 도시된 바와 같이, 보호층(도11의 380)의 제 1 층(도1의 380a)과 제 2 층(도11의 380b)의 계면의 변형이 발생되지 않은 것을 볼 수 있다. 따라서, 패턴 공정의 특성 문제에 따른 콘택홀(도11의 354)의 제 2 전극(도11의 370) 및 점핑홀(도 11의 353)의 연결패턴(도 11의 384)의 단선을 문제를 해결할 수 있게 된다.
따라서, 본 발명의 제 3 실시예에서는 보호층(도11의 380)을 삼중층으로 구성하고, 보호층(도1의 380) 전체의 두께 대비 제 2 층(도11의 380b)의 두께를 조정하여 제 1 실시예에서 수반되는 보호층(도11의 380)의 패턴 공정의 특성 문제에 따른 콘택홀(도11의 354)의 제 2 전극(도11의 370) 및 점핑홀(도 11의 353)의 연결패턴(도 11의 384)의 단선을 방지할 수 있게 된다.
이처럼, 본 발명의 제 2 및 제 3 실시예에 따르면, 보호층(도9의 280, 도11의 380)을 고저항층인 제 1 층(도9의 280a, 도11의 380a)과 제 3 층(도9의 280c, 도11의 380c) 사이에 저저항층인 제 2 층(도9의 280b, 도11의 380b)을 배치하게 된다. 이에 따라, 고배향력을 유지하며 제 1 배향막(도9의 290a) 계면의 분극현상을 억제할 수 있게 되어, 잔류 직류전압(R-DC)에 따른 잔상을 효과적으로 개선할 수 있게 된다.
또한, 고저항층인 제 3 층(도9의 280c, 도11의 280c))을 배치하여 Gray offset의 증가 및 계면의 변형에 의한 콘택홀(도11의 354)의 제 2 전극(도11의 370) 및 점핑홀(도 11의 353)의 연결패턴(도 11의 384)의 단선을 방지할 수 있게 된다.
본 발명을 설명함에 있어서, 프린지 필드 모드 액정표시장치를 일 예로 설명하였으나, 이에 한정되는 것은 아니고 전극 사이에 형성되는 보호층을 서로 다른 저항값을 갖는 다중층으로 배치할 수 있는 다양한 모드의 액정표시장치에 적용될 수 있다.
전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.
220: 제 2 기판 250: 절연층
260: 제 1 전극 270: 제 2 전극
280: 보호층 280a: 제 1층
280b: 제 2 층 280c: 제 3 층
290a: 제 1 배향막 290b: 제 2 배향막
299: 액정층 OP:개구
A-A': 제 1 배향막의 계면과 제 2 배향막의 계면까지의 거리

Claims (20)

  1. 제 1 기판과;
    상기 제 1 기판 상에 배치되는 박막트랜지스터와;
    상기 제 1 기판 상에 위치하는 제 1 전극과;
    상기 제 1 전극 상에 위치하는 보호층과;
    상기 보호층 상에 위치하는 제 2 전극
    을 포함하며,
    상기 보호층은 제 1 층과 제 2 층을 포함하고,
    상기 제 1 층은 제 1 저항값을 가지고, 상기 제 2 층은 제 2 저항값을 가지며,
    상기 제 1 층은 상기 제 1 전극과 상기 제 2 층 사이에 위치하고, 상기 제 2 저항값은 상기 제 1 저항값보다 작고,
    상기 보호층은 공통배선을 노출하는 콘택홀을 더 포함하는 어레이 기판.
  2. 제 1 항에 있어서,
    상기 제 2 층의 두께는 상기 제 1 층의 두께와 같거나 상기 제 1 층의 두께보다 얇은 어레이 기판.
  3. 제 2 항에 있어서,
    상기 제 2 전극을 덮는 배향막을 더 포함하고,
    상기 배향막은 상기 제 2 전극 및 상기 제 2 층과 접촉하며,
    상기 배향막은 상기 제 2 저항값과 같거나 이보다 큰 저항값을 갖는 어레이 기판.

  4. 제 3 항에 있어서,
    상기 제 2 저항값은 상기 제 1 저항값의 1/1000 내지 1/10 인 어레이 기판.
  5. 제 4 항에 있어서,
    상기 제 1 저항값은 (Ωcm)이상인 어레이 기판.
  6. 제 1 항에 있어서,
    상기 콘택홀은 상기 제 2 전극을 상기 공통배선과 연결시키고,
    상기 제 2 층은 상기 콘택홀을 통하여 상기 제 2 전극과 접촉하는 어레이 기판.
  7. 제 1 항에 있어서,
    상기 제 1 전극 하부에 게이트 절연막이 배치된 어레이 기판.
  8. 제 6 항에 있어서,
    상기 박막트랜지스터는, 상기 제 1 기판상에 배치된 게이트 전극과, 상기 게이트전극 상에 배치된 게이트절연막과, 게이트절연막 상에 배치된 반도체층과, 상기 반도체층 상에 서로 이격되며 배치된 소스 전극 및 드레인 전극을 포함하며,
    상기 게이트절연막 하부에 상기 제 1 전극이 배치된 어레이 기판.
  9. 제 8 항에 있어서,
    상기 콘택홀은 상기 보호층 및 상기 게이트 절연막을 관통하는 어레이 기판.
  10. 제 1 항에 있어서,
    상기 보호층은 상기 제 1 전극을 상기 박막트랜지스터와 연결시키기 위한 점핑홀을 더 포함하고,
    상기 점핑홀 상부에 배치되는 연결패턴을 통하여 상기 제 2 층은 상기 제 1 전극과 접촉하는 어레이 기판.
  11. 제 1 항에 있어서,
    상기 제 1 전극 하부에 게이트 절연막이 배치되며,
    상기 제 1 전극은 상기 박막트랜지스터와 직접 연결되는 어레이기판.
  12. 제 10 항에 있어서,
    상기 박막트랜지스터는, 상기 제 1 기판상에 배치된 게이트 전극과, 상기 게이트전극 상에 배치된 게이트절연막과, 게이트절연막 상에 배치된 반도체층과, 상기 반도체층 상에 서로 이격되며 배치된 소스 전극 및 드레인 전극을 포함하며,
    상기 게이트절연막 하부에 상기 제 1 전극이 배치되며,
    상기 연결패턴은 상기 제 2 전극과 동일한 층 및 동일한 물질로 이루어지며,
    상기 제 1 전극은 상기 연결패턴에 의하여 상기 드레인 전극과 연결되는 어레이 기판.
  13. 제 12 항에 있어서,
    상기 점핑홀은 상기 보호층 및 상기 게이트 절연막을 관통하는 어레이 기판.

  14. 제 1 항에 있어서,
    상기 보호층은, 상기 제 2 층과 상기 제 2 전극 사이에 위치하며, 제 3 저항값을 갖는 제 3 층을 더 포함하며,
    상기 제 3 저항값은 상기 제 2 저항값보다 큰 어레이 기판.
  15. 제 14 항에 있어서,
    상기 제 1 내지 3 층 각각은 제 1 내지 3 두께를 갖고,
    상기 제 2 두께는 상기 제 1 두께와 같거나 상기 제 1 두께보다 얇고 상기 제 3 두께보다 두꺼운 어레이 기판.
  16. 제 15 항에 있어서,
    상기 제 2 두께는 상기 보호층의 두께의 1/2 미만인 어레이 기판.
  17. 제 16 항에 있어서,
    상기 제 2 두께는 3000 Å이하인 어레이 기판.
  18. 제 17 항에 있어서,
    상기 제 2 전극을 덮는 배향막을 더 포함하고, 상기 배향막은 상기 제 2 전극 및 상기 제 3 층과 접촉하며,
    상기 배향막은 상기 제 2 저항값과 같거나 이보다 큰 저항값을 갖는 어레이 기판.
  19. 제 1 항 내지 제 18 항 중 어느 한 항의 어레이 기판과;
    상기 어레이 기판과 마주하는 컬러필터 기판과;
    상기 컬러필터기판과 상기 어레이 기판 사이의 액정층을
    포함하는 액정표시장치.
  20. 제 1 항에 있어서,
    상기 제 2 전극은 상기 제 2 층의 측면과 접촉하는 어레이 기판.
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