KR20120024256A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 입력 데이터를 저장하기 위한 메모리 블록들과 불량 컬럼 어드레스 정보를 저장하기 위한 CAM 블록을 포함하는 메모리 어레이와, 메모리 블록 또는 CAM 블록의 프로그램 루프를 수행하도록 구성된 동작 회로 그룹과, 선택된 메모리 셀들에 저장된 에러 비트 수를 보정 가능한 비트 수 또는 교체 판단 비트 수와 각각 비교하도록 구성된 에러 비트 체크 회로, 및 제어 회로를 포함한다. 제어 회로는 에러 비트 수가 보정 가능한 비트 수보다 적고 교체 판단 비트 수보다 많으면 에러 비트가 저장된 메모리 셀의 컬럼 어드레스를 CAM 블록에 저장된 불량 컬럼 어드레스 정보에 추가하기 위해 동작 회로 그룹을 제어하도록 구성된다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 불휘발성 메모리 장치에 적용될 수 있는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치를 제조한 후에는 테스트를 실시하여 불량 메모리 셀을 선별한다. 그리고, 불량 메모리 셀들을 리던던시 셀들로 대체하기 위하여 불량 메모리 셀들의 불량 컬럼 어드레스 정보를 불휘발성 저장 수단에 저장한다. 여기서 불휘발성 메모리 장치는 대부분 퓨즈의 커팅 상태에 따라 데이터를 저장한다. 이 때문에, 패키기 완료 후 불량 메모리 셀이 추가로 발생하여도 불량 메모리 셀의 어드레스를 불량 컬럼 어드레스 정보에 추가하기 위한 갱신 동작을 수행할 수 없다. 이러한 이유로, 불량 메모리 셀을 포함하는 메모리 블록이나 메모리 칩 전체를 사용할 수 없는 문제가 발생된다.
본 발명의 실시예는 새로이 발생되는 불량 메모리 셀의 컬럼 어드레스를 불량 컬럼 어드레스에 저장하는 갱신 동작을 수행하여 메모리 장치의 수명과 동작의 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 입력 데이터를 저장하기 위한 메모리 블록과 불량 컬럼 어드레스 정보를 저장하기 위한 CAM 블록을 포함하는 메모리 어레이와, 메모리 블록 또는 CAM 블록의 프로그램 루프를 수행하도록 구성된 동작 회로 그룹과, 선택된 메모리 셀들에 저장된 에러 비트 수를 보정 가능한 비트 수 및 교체 판단 비트 수와 각각 비교하도록 구성된 에러 비트 체크 회로, 및 에러 비트 수가 보정 가능한 비트 수보다 적고 교체 판단 비트 수보다 많으면 에러 비트가 저장된 메모리 셀의 컬럼 어드레스를 CAM 블록에 저장된 불량 컬럼 어드레스 정보에 추가하기 위해 동작 회로 그룹을 제어하도록 구성된 제어 회로를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 입력 데이터를 선택된 메모리 셀들에 저장하기 위하여 프로그램 동작 및 프로그램 검증 동작을 포함하는 프로그램 루프를 실시하는 단계와, 입력 데이터와 메모리 셀들에 저장된 데이터가 일치하지 않는 에러 비트의 수를 보정 가능한 비트 수와 비교하기 위한 제1 에러 비트 체크 동작을 실시하는 단계와, 에러 비트의 수가 보정 가능한 비트 수보다 적으면 에러 비트의 수를 교체 판단 비트 수와 비교하기 위한 제2 에러 비트 체크 동작을 실시하는 단계, 및 에러 비트의 수가 교체 판단 비트 수보다 많으면 에러 비트가 저장된 메모리 셀의 컬럼 어드레스를 추가하기 위하여 불량 컬럼 어드레스 정보를 갱신하는 단계를 포함한다.
본 발명의 실시예는 새로이 발생되는 불량 메모리 셀의 컬럼 어드레스를 불량 컬럼 어드레스에 저장하는 갱신 동작을 수행하여 메모리 장치의 수명과 동작의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 어레이(110), 메모리 어레이(110)에 포함된 메모리 셀들의 프로그램 루프, 소거 루프 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170, 180), 에러 비트 체크 회로(190), 메모리 셀들의 프로그램 루프, 소거 루프 또는 리드 동작 위해 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어 회로(120), 및 CAM 래치 회로(200)를 포함한다. 여기서, 프로그램 루프는 프로그램 동작 및 프로그램 검증 동작을 포함한다.
메모리 어레이(110)는 데이터를 저장하기 위한 복수의 메모리 블록들(110M)과 불량 컬럼 어드레스 정보와 같은 메모리 블록 정보를 포함하는 파라미터를 저장하기 위한 CAM 블록(110C)을 포함한다. 메모리 블록(110M)과 CAM 블록(110C)은 동일한 구조로 이루어질 수 있다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST0 내지 STk)을 포함한다. 즉, 스트링들(ST1 내지 STk)은 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST), 그리고 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된 복수의 메모리 셀들(Ca0 내지 Can)을 포함한다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
NAND 플래시 메모리 장치에서 각각의 메모리 블록은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0 내지 Ck0)이 하나의 물리적 페이지를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.
한편, 메모리 셀에 저장되는 데이터의 비트수에 따라 각 워드라인(또는 물리적 페이지)에 포함되는 논리적 페이지의 수가 결정된다. 예를 들어, 메모리 셀에 2비트의 데이터가 저장되는 경우 하나의 워드라인(또는 하니의 물리적 페이지)에 2개의 논리적 페이지가 포함되고, 3비트의 데이터가 저장되는 경우 하나의 워드라인에 3개의 논리적 페이지가 포함된다.
NAND 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열선택 회로(160), 입출력 회로(170), 그리고 패스/페일 체크 회로(180)를 포함한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 따라 메모리 셀들에 데이터를 저장하기 위한 프로그램 루프, 데이터를 삭제하기 위한 소거 루프 또는 데이터를 독출하기 위한 리드 동작에 필요한 다양한 레벨들의 동작 전압들을 생성하고, 생성된 동작 전압들을 로우 어드레스(RADD)에 따라 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 프로그램 루프, 소거 루프 또는 리드 동작을 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, Vpv)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가한다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(PBa~PBk)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1~ BLk)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 셀들(Ca0,..., Ck0)의 프로그램 루프, 소거 루프 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지 하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.
열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(180)는 입력 데이터와 프로그램 루프에 의해 메모리 셀들에 저장된 데이터가 일치하는지를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 즉, 패스/페일 체크 회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램 동작이 실시된 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 에러 셀의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 입력 데이터와 메모리 셀들에 저장된 데이터가 일치하지 않으면, 즉 프로그램 동작이 실시된 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 에러 셀이 검출되면, 프로그램 루프가 다시 실시될 수 있도록 제어 회로(120)로 체크 신호(PFS)를 출력한다.
에러 비트 체크 회로(190)는 프로그램 검증 동작 후 페이지 버퍼 그룹(150)의 페이지 버퍼들 마다 저장된 검증 결과값을 이용하여, 메모리 셀들에 저장된 데이터 중 입력 데이터와 일치하지 않는 에러 비트 수가 ECC(Error Checking & Correction) 처리에 의해 보정 가능한 비트 수보다 많은지 적은지를 판단한다. 이러한 에러 비트 체크 회로(190)는 프로그램 검증 동작이 실시된 후 프로그램 검증 결과에 따라 페이지 버퍼들로부터 출력되는 전류량을 보정 가능한 비트 수에 대응하는 패스 기준 전류량과 비교하여 에러 비트 수를 보정 가능한 비트 수와 비교할 수 있다. 또한, 에러 비트 체크 회로(190)에서 에러 비트수가 보정 가능한 비트 수보다 적은 것으로 판단되면, 더 이상 프로그램 루프가 실시되지 않고 완료된다.
또한, 에러 비트 체크 회로(190)는, 제어 회로(120)에 의해, 페이지 버퍼 그룹(150)의 페이지 버퍼들 마다 저장된 검증 결과값을 이용하여, 메모리 셀들에 저장된 데이터 중 입력 데이터와 일치하지 않는 에러 비트 수가 교체 판단 비트 수보다 많은지 적은지를 판단한다. 예를 들어, 에러 비트 체크 회로(190)는 프로그램 검증 결과에 따라 페이지 버퍼들로부터 출력되는 전류량을 패스 기준 전류량보다 낮은 교체 기준 전류량과 비교하여 에러 비트 수를 교체 판단 비트 수와 비교할 수 있다.
앞에서 설명한 바와 같이, 제어 회로(120)는 메모리 셀들의 데이터 입출력 동작을 위하여 동작 회로 그룹(130, 140, 150, 160, 170, 180)과 에러 체크 회로(190)를 제어한다. 예를 들어, 제어 회로(120)는 명령 신호(CMD)에 응답하여 내부명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(120)는 프로그램 검증 동작 시 패스/페일 체크 회로(180)에서 출력되는 체크 신호(PFS)에 따라 선택된 메모리 셀들의 문턱전압들이 최소한 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.
또한, 제어 회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압(Vpv)의 레벨이 변경될 수 있도록 전압 발생 회로(130)를 제어한다. 이때, 패스/페일 체크 회로(180)의 체크 신호(PFS)에 따라 제어 회로(120)가 전압 발생 회로(130)를 제어할 수도 있다.
특히, 제어 회로(120)는 에러 비트 수가 보정 가능한 비트 수보다 적고 교체 판단 비트 수보다 많으면 에러 비트가 저장된 메모리 셀의 컬럼 어드레스를 CAM 블록(110C)에 저장된 불량 컬럼 어드레스 정보에 추가하기 위해 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어한다. 구체적인 동작 설명은 후술하기로 한다.
한편, CAM 래치 회로(200)는 CAM 블록(110C)로부터 독출된 불량 컬럼 어드레스 정보를 래치하고, 데이터의 입력 동작이나 출력 동작 시 불량 컬럼이 선택되면 불량 컬럼의 메모리 셀을 리던던시 메모리 셀(Ck-10 또는 Ck0)로 대체할 수 있도록 불량 컬럼 어드레스 정보를 제어 회로(120) 또는 열선택 회로(160)로 제공한다. CAM 블록(110C)에서 불량 컬럼 어드레스 정보를 독출하여 제어 회로(120)로 제공하는 것보다 CAM 래치 회로(200)에 불량 컬럼 어드레스 정보를 래치한 후 제어 회로(120)로 제공하는 것이 동작 속도 측면에서 상당히 유리하다. 한편, 전원이 공급되기 시작할 때 제어 회로(120)의 제어에 따라 동작 회로 그룹(130, 140, 150, 160, 170, 180)은 CAM 블록(110C)으로부터 불량 컬럼 어드레스 정보를 독출하여 CAM 래치 회로(200)로 제공한다.
이하, 상기의 구성들을 포함하는 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 1 및 도 2를 참조하면, 단계(S202)에서, 전원이 공급되기 시작하면 제어 회로(120)는 CAM 블록(110C)에 저장된 불량 컬럼 어드레스 정보를 독출하고 독출된 불량 컬럼 어드레스 정보가 CAM 래치 회로(200)에 래치되도록 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어한다.
단계(S204)에서, 어드레스 신호(ADD)에 따라 선택된 메모리 셀들에 입력 데이터를 저장하기 위하여 프로그램 동작을 실시한다.
단계(S206)에서, 선택된 메모리 셀들에 저장된 데이터가 입력 데이터와 일치하는지를 확인하기 위하여 프로그램 검증 동작을 실시한다. 즉, 선택된 메모리 셀들의 문턱전압들이 목표 전압보다 높아졌는지를 확인하기 위하여 프로그램 검증 동작을 실시한다.
단계(S208)에서, 선택된 메모리 셀들에 저장된 데이터 중 입력 데이터와 일치하지 않는 에러 비트의 수를 보정 가능한 비트 수와 비교하기 위한 제1 에러 비트 체크 동작을 실시한다. 이를 위해, 앞서 설명한 바와 같이, 에러 비트 체크 회로(190)는 프로그램 검증 동작이 실시된 후 프로그램 검증 결과에 따라 페이지 버퍼들로부터 출력되는 전류량을 보정 가능한 비트 수에 대응하는 패스 기준 전류량과 비교하여 에러 비트 수를 보정 가능한 비트 수와 비교할 수 있다. 이러한 제1 에러 비트 체크 동작은 프로그램 동작 및 프로그램 검증 동작이 정해진 횟수 이상 실시된 후부터 실시될 수 있다.
에러 비트 수가 보정 가능한 비트 수보다 많으면 프로그램 페일에 해당되므로, 단계(S210)에서 프로그램 동작을 위해 메모리 셀들에 인가된 프로그램 전압을 정해진 값(스텝 전압)만큼 상승시킨다. 이어서, 프로그램 동작(S204) 및 프로그램 검증 동작(S206)을 재실시한다.
단계(S208)에서, 에러 비트 수가 보정 가능한 비트 수보다 적은 것으로 확인되면 프로그램 동작 및 프로그램 검증 동작은 더 이상 실시되지 않고 프로그램 루프가 완료된다.
그리고, 단계(S212)에서, 에러 비트의 수를 교체 판단 비트 수와 비교하기 위한 제2 에러 비트 체크 동작을 실시한다. 이를 위해, 앞서 설명한 바와 같이, 에러 비트 체크 회로(190)는 프로그램 검증 결과에 따라 페이지 버퍼들로부터 출력되는 전류량을 패스 기준 전류량보다 낮은 교체 기준 전류량과 비교하여 에러 비트 수를 교체 판단 비트 수와 비교할 수 있다.
에러 비트의 수가 교체 판단 비트 수보다 많다고 판단되면, 단계(S214)에서, 에러 비트가 저장된 메모리 셀의 컬럼 어드레스를 불량 컬럼 어드레스 정보에 추가하기 위하여 불량 컬럼 어드레스 정보를 갱신한다. 예를 들어, 에러 비트가 저장된 메모리 셀의 컬럼 어드레스를 CAM 블록(110C)에 저장된 불량 컬럼 어드레스 정보에 추가하기 위해, 제어 회로(120)는 CAM 블록(110C)의 프로그램 루프가 수행되도록 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어한다.
에러 비트의 수가 교체 판단 비트 수보다 적다고 판단되면, 불량 컬럼 어드레스 정보를 갱신할 필요가 없다.
110 : 메모리 어레이 110M : 메모리 블록
110C : CAM 블록 120 : 제어 회로
130 : 전압 생성 회로 140 : 로우 디코더
150 : 페이지 버퍼 그룹 160 : 열선택 회로
170 : 입출력 회로 180 : 페이/페일 체크 회로
190 : 에러 비트 체크 회로 200 : CAM 래치 회로

Claims (10)

  1. 입력 데이터를 선택된 메모리 셀들에 저장하기 위하여 프로그램 동작 및 프로그램 검증 동작을 포함하는 프로그램 루프를 실시하는 단계;
    상기 메모리 셀들에 저장된 데이터 중 상기 입력 데이터와 일치하지 않는 에러 비트의 수를 보정 가능한 비트 수와 비교하기 위한 제1 에러 비트 체크 동작을 실시하는 단계;
    상기 에러 비트의 수가 보정 가능한 비트 수보다 적으면 상기 에러 비트의 수를 교체 판단 비트 수와 비교하기 위한 제2 에러 비트 체크 동작을 실시하는 단계; 및
    상기 에러 비트의 수가 상기 교체 판단 비트 수보다 많으면 상기 에러 비트가 저장된 메모리 셀의 컬럼 어드레스를 추가하기 위하여 불량 컬럼 어드레스 정보를 갱신하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제1 에러 비트 체크 동작에 의해 상기 에러 비트의 수가 상기 보정 가능한 비트 수보다 적은 것으로 판단되면 상기 프로그램 루프가 중단되는 반도체 메모리 장치의 동작 방법.
  3. 제 1 항에 있어서,
    상기 제1 에러 비트 체크 동작은 상기 프로그램 루프가 정해진 횟수만큼 실시된 후부터 실시되는 반도체 메모리 장치의 동작 방법.
  4. 제 3 항에 있어서,
    상기 프로그램 루프가 실시될 때마다 상기 프로그램 동작을 위해 상기 선택된 메모리 셀들에 인가되는 프로그램 전압의 레벨이 정해진 스텝 전압만큼씩 상승되는 반도체 메모리 장치의 동작 방법.
  5. 제 1 항에 있어서,
    상기 불량 컬럼 어드레스 정보는 불휘발성 메모리 블록으로부터 독출되어 레지스터에 저장되고, 갱신된 불량 컬럼 어드레스 정보는 상기 불휘발성 메모리 블록에 저장되는 반도체 메모리 장치의 동작 방법.
  6. 입력 데이터를 저장하기 위한 메모리 블록과 불량 컬럼 어드레스 정보를 저장하기 위한 CAM 블록을 포함하는 메모리 어레이;
    상기 메모리 블록 또는 상기 CAM 블록의 프로그램 루프를 수행하도록 구성된 동작 회로 그룹;
    상기 선택된 메모리 셀들에 저장된 데이터 중 상기 입력 데이터와 일치하지 않는 에러 비트 수를 보정 가능한 비트 수 및 교체 판단 비트 수와 각각 비교하도록 구성된 에러 비트 체크 회로; 및
    상기 에러 비트 수가 상기 보정 가능한 비트 수보다 적고 상기 교체 판단 비트 수보다 많으면 상기 에러 비트가 저장된 메모리 셀의 컬럼 어드레스를 상기 CAM 블록에 저장된 상기 불량 컬럼 어드레스 정보에 추가하기 위해 상기 동작 회로 그룹을 제어하도록 구성된 제어 회로를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 CAM 블록에 저장된 상기 불량 컬럼 어드레스 정보를 래치하고, 상기 메모리 셀들의 리드 동작 시 상기 불량 컬럼 어드레스 정보를 상기 제어 회로 또는 상기 동작 회로 그룹으로 제공하도록 구성된 CAM 래치 회로를 더 포함하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제어 회로는 상기 에러 비트 수가 상기 보정 가능한 비트 수보다 적으면 상기 에러 비트 수를 상기 교체 판단 비트 수와 비교하도록 상기 에러 비트 체크 회로를 제어하는 기능을 수행하도록 구성된 반도체 메모리 장치
  9. 제 6 항에 있어서,
    상기 제어 회로는 상기 동작 회로 그룹이 상기 프로그램 루프를 정해진 횟수만큼 실시한 후부터 상기 에러 비트 수가 상기 보정 가능한 비트 수와 비교하도록 상기 에러 비트 체크 회로를 제어하는 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    상기 에러 비트가 저장된 메모리 셀의 컬럼 어드레스를 상기 CAM 블록에 저장된 상기 불량 컬럼 어드레스 정보에 추가하기 위해, 상기 동작 회로 그룹이 상기 CAM 블록의 프로그램 루프를 수행하도록 구성된 반도체 메모리 장치.
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