CN102403039B - 半导体存储器件及其操作方法 - Google Patents

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Abstract

根据本发明的一个方面，一种操作半导体存储器件的方法包括以下步骤：执行包括编程操作和编程验证操作的编程循环，以便在选中的存储器单元中储存输入数据；执行第一错误比特检查操作，用于将数据的与输入数据不同的错误比特的数量与可纠正的错误比特的数量进行比较；如果错误比特的数量等于或小于可纠正错误比特的数量，则执行第二错误检查操作，所述第二错误检查操作用于将错误比特的数量与用于替换确定的比特的参考数量进行比较；以及如果错误比特的数量大于用于替换确定的比特的参考数量，则通过将具有错误比特的存储器单元的列地址加到失效列地址信息中来更新失效列地址信息。

Description

半导体存储器件及其操作方法
相关申请的交叉引用
本申请要求2010年9月6日提交的韩国专利申请号为10-2010-0087053的优先权，其全部内容通过引用合并在本文中。
技术领域
示例性实施例涉及半导体存储器件及其操作方法，更具体而言，涉及可应用于非易失性存储器件的半导体存储器件及其操作方法。
背景技术
在制造半导体存储器件之后，可以通过执行测试来选择失效的列。为了用冗余列替换失效的列，可以使用熔丝或内容可编程存储器(CAM)来储存失效的列地址信息。然而，很多非易失性存储器件使用熔丝储存冗余信息。为此，在封装工艺之后即使出现额外的失效列，也不能执行用于将新出现的失效列地址增加到失效的列地址信息中的更新操作。因此，整个存储芯片不可用，尽管整个存储芯片仍具有冗余列。
发明内容
根据本发明的示例性实施例，可以通过执行将额外的失效列的列地址储存在失效列地址信息中的更新操作来提高存储器件的操作可靠性和存储器件的寿命。
根据本发明的一个方面，一种半导体存储器件包括：存储器阵列，被配置为包括用于储存输入数据的存储块和用于储存失效列地址信息的额外块；操作电路组，被配置为对存储块或额外快执行编程循环；错误比特检查电路，被配置为将数据的与输入数据不同的错误比特的数量与可纠正的错误比特的数量和用于替换确定的比特的参考数量中的每个进行比较；以及控制电路，被配置为如果错误比特的数量等于或小于可纠正的错误比特的数量且大于用于替换确定的比特的参考数量，则控制操作电路组，以便将具有错误比特的存储器单元的列地址增加到储存在额外块中的失效列地址信息中。
根据本发明的另一个方面，一种操作半导体存储器件的方法包括以下步骤：执行包括编程操作和编程验证操作的编程循环，以便将输入数据储存在选中的存储器单元中；执行第一错误比特检查操作，以用于将数据的与输入数据不同的错误比特的数量与可纠正的错误比特的数量进行比较；如果错误比特的数量等于或小于可纠正的错误比特的数量，则执行第二错误检查操作，以用于将错误比特的数量与用于替换确定的比特的参考数量进行比较；以及如果错误比特的数量大于用于替换确定的比特的参考数量，则通过将具有错误比特的存储器单元的列地址加到失效列地址信息中来更新失效列地址信息。
附图说明
图1是根据本发明的一个示例性实施例的半导体存储器件的电路图；以及
图2是说明操作根据本发明的一个示例性实施例的半导体存储器件的方法的流程图。
具体实施方式
下面将具体参考附图来描述本发明的一些示例性实施例。提供这些附图以允许本领域普通技术人员能理解本发明的实施例的范围。
图1是根据本发明的一个示例性实施例的半导体存储器件的电路图。
参见图1，根据本发明的示例性实施例的非易失性存储器件包括存储器阵列110、用于对存储器阵列110的存储器单元执行编程循环、擦除循环或读取操作的操作电路组(130、140、150、160、170和180)、错误比特检查电路190、用于控制所述电路组(130、140、150、160、170和180)以执行存储器单元的编程循环、擦除循环或读取操作的控制电路120、以及CAM锁存电路200。所述编程循环包括编程操作和编程验证操作。
存储器阵列110包括用于储存数据的多个存储块110M和用于储存包括存储块信息诸如失效列地址信息的参数的额外块，例如CAM块110C。存储块110M和额外块110C可以具有相同的结构。为了便利起见，图1中仅详细示出了一个存储块。每个存储块包括耦接在位线BL1至BLk与公共源极线CSL之间的多个串ST0至STk。也就是说，串ST1至STk与各个位线BL1至BLk相耦接且与公共源极限CSL相耦接。
每个串(例如ST0)包括被配置为源极与公共源极线CSL相耦接的源极选择晶体管SST、被配置为漏极与位线BL1相耦接的漏极选择晶体管DST、以及串联耦接在选择晶体管SST与DST之间的多个存储器单元Ca0至Can。源极选择晶体管SST的栅极与源极选择线SSL相耦接，存储器单元Ca0至Can的栅极与各个字线WL0至WLn相耦接，且漏极选择晶体管DST的栅极与漏极选择线DSL相耦接。
在NAND快闪存储器件中，存储块可以分成多个物理页，且每个物理页可以分成多个逻辑页。页(或偶数页和奇数页)是用于编程操作或读取操作的基本单位。
例如，与一个字线(如WL0)相耦接的存储器单元Ca0至Can构成一个物理页。另外，与一个字线(如WL0)相耦接的偶数编号的存储器单元Ca0至Can可以构成偶数物理页，而与之相耦接的奇数编号的存储器单元Cb0至Cdn可以构成一个奇数物理页。
同时，包括在每个字线或每个物理页中的逻辑页的数量由储存在存储器单元中的数据的比特的数量确定。例如，如果在存储器单元中储存2比特的数据，则可以在一个字线或一个物理页中包括两个逻辑页。如果在存储器单元中储存3比特的数据，则可以在一个字线中包括三个逻辑页。
在NAND快闪存储器件中，操作电路组包括电压供应电路(130、140)、页缓冲器组150、列选择器160、输入/输出(I/O)电路170、以及合格/失效(P/F)检查电路180。
电压供应电路(130、140)响应于由控制电路120产生的内部命令信号CMDi来产生各种电平的操作电压，以用于在存储器单元中存储数据的编程循环、用于擦除数据的擦除循环或用于读取数据的读取操作，并且响应于行地址信号RADD将所产生的操作电压提供给选中的存储块的漏极选择线DSL、字线WL0至WLn、以及源极选择线SSL。电压供应电路包括电压发生器130和行译码器140。
电压发生器130响应于控制电路120的内部命令信号CMDi来将用于编程循环、擦除循环或读取操作的操作电压输出给全局线。此外，电压发生器130在存储器单元被编程时输出用于编程的操作电压(例如Vpgm、Vpass和Vpv)。
行译码器140响应于控制电路120的行地址信号RADD，将电压发生器130产生的操作电压提供给从存储器阵列110的存储块中选出的选中的存储块的局域线DSL、WL[n:0]和SSL。
页缓冲器组150包括与各个位线BL1至BLk相耦接的页缓冲器PBa至PBk。在编程循环中，页缓冲器组150响应于控制电路120的控制信号PB SIGNALS，将用于将数据编程在存储器单元Ca0至Ck0中所需的某些电压提供给各个位线BL1至BLk。页缓冲器组150例如在存储器单元Ca0至Ck0的编程循环、擦除循环或读取操作中对位线BL1至BLk进行预充电。此外，页缓冲器组150在编程循环中根据要编程在存储器单元Ca0至Ck0中的数据来锁存某个数据，或者在读取操作中根据储存在存储器单元Ca0至Ck0中的数据来锁存某个数据。也就是说，页缓冲器组150基于要编程在存储器单元Ca0至Ck0中的数据来控制位线BL1至BLk的电压，并且检测储存在存储器单元Ca0至Ck0中的数据。
列选择器160响应于由控制电路120产生的列地址信号CADD来选择页缓冲器组150的页缓冲器。在读取操作中，将锁存在由列选择器160选中的页缓冲器中的数据输出。
当执行编程操作时，I/O电路170在控制电路120的控制下将外部输入数据传送至列选择器160以便将输入数据传送至页缓冲器组150。当列选择器160顺序地将接收的数据传送至页缓冲器组150的页缓冲器时，页缓冲器将接收的数据锁存在它们的内部锁存器中。另外，当执行读取操作时，I/O电路170将从页缓冲器组150的页缓冲器接收的数据经由列选择器160向外部输出。
P/F检查电路180检查输入数据与经由编程循环而储存在存储器单元中的数据是否相同并输出检查结果作为检查信号PFC。换言之，P/F检查电路180可以在编程操作之后执行的编程验证操作中检查在已经执行了编程操作的存储器单元中是否存在错误，例如具有低于目标电压的阈值电压的失效单元，并输出检查结果作为检查信号PFC。如果，作为检查结果，输入数据与储存在存储器单元相同(即，在已经执行了编程操作的存储器单元中存在具有低于目标电压的阈值电压的错误单元)，P/F检查电路180将检查信号PFS输出至控制电路120，从而可以再次执行编程循环。
错误比特检查电路190确定储存于存储器单元中的数据中的与输入数据不同的数据的错误比特的数量是大于、等于、还是小于可纠正的错误比特的数量。这里，可纠正的错误比特的数量可以是错误纠正码(ECC)所纠正的错误比特的最大数量。根据一个例子，错误比特检查电路190可以通过将页缓冲器在完成编程验证之后基于编程验证结果所输出的电流量与对应于可纠正错误比特的数量的参考合格电流量相比较来将错误比特的数量与可纠正错误比特的数量进行比较。另外，当错误比特检查电路190确定为错误比特的数量等于或小于可纠正错误比特的数量时，不再执行编程循环，且可以由ECC纠正错误的比特。
另外，根据一个例子，错误比特检查电路190在控制电路120的控制之下，基于为页缓冲器组150的每个页缓冲器储存的验证结果，确定储存在存储器单元中的数据之中的与输入数据不同的数据的错误比特的数量是大于用于替换确定的比特的参考数量、还是等于或小于用于替换确定比特的比特的参考数量。例如，错误比特检查电路190可以通过将页缓冲器基于编程验证结果所输出的电流量与比参考合格电流量低的参考替换电流量相比较，来将错误比特的数量与用于替换确定的比特的参考数量相比较。
如上所述，为了存储器单元的数据I/O操作，控制电路120控制操作电路组(130、140、150、160、170和180)和错误比特检查电路190。例如，控制电路120响应于命令信号CMD来产生内部命令信号CMDi并根据操作的类型来产生用于控制页缓冲器150的页缓冲器的控制信号PS SIGNALS。另外，控制电路120响应于地址信号ADD来内部地产生行地址信号RADD和列地址信号CADD。另外，控制电路120在编程验证操作中响应于P/F检查电路180的检查信号PFS来检查选中的存储器单元中的阈值电压是否上升到最小目标电压并基于检查结果来确定是否再次执行编程操作或终止编程操作。
控制电路120在选中的存储器单元的编程操作执行时控制提供给选中的字线的编程电压Vpgm的电平，并且还控制电压发生器130使得提供给选中的字线的验证电压Vpv的电平可以在执行编程验证操作时改变。这里，控制电路120可以响应于P/F检查电路180的检查信号PFS来控制电压发生器130。
具体地，当错误比特的数量等于或小于可纠正错误比特的数量而大于用于替换确定的比特的参考数量时，控制电路120控制操作电路组(130、140、150、160、170和180)以便使储存有错误比特的存储器单元的列地址添加到储存在CAM块110C中的失效列地址信息中。稍后将描述控制操作电路组的控制电路120的详细操作。
同时，CAM锁存电路200锁存从额外块诸如CAM块110C读取的失效列地址信息。另外，当在数据输入操作或数据输出操作期间选中了失效的列时，CAM锁存电路200将失效列地址信息提供给控制电路120或列选择器160，使得可以用冗余列来替换失效列。在操作速度方面，非常有利的是，CAM锁存电路锁存失效列地址信息然后将失效列地址信息提供给控制电路120，而不是额外块110C读取失效列地址信息并将读取的失效列地址信息给控制电路120。同时，当开始供电时，操作电路组(130、140、150、160、170和180)在控制电路120的控制之下从额外块读取失效列地址信息，并将所读取的失效列地址信息提供给CAM锁存电路。
下面描述如上述构造的半导体存储器件的操作方法。
图2是说明操作根据本发明的一个示例性实施例的半导体存储器件的方法的流程图。
参见图1和图2，在步骤S202，当开始供电时，控制电路120从额外块110C读取失效列地址信息并控制操作电路组(130、140、150、160、170和180)，使得读取的失效列地址信息被锁存在CAM锁存电路200中。
在步骤S204，响应于地址信号ADD而执行用于在选中的存储器单元中储存输入数据的编程操作。
在步骤S206，执行检查储存在选中的存储器单元中的数据是否与输入数据相同的操作。也就是说，执行编程验证操作以便检查选中的存储器单元的阈值电压是否高于目标电压。在步骤S208，执行第一错误比特检查操作，以便将从选中的存储器单元中储存的数据之中的与输入数据不同的数据的错误比特数量与可纠正的错误比特的数量相比较。为此，如上所述，错误比特检查电路190可以通过将页缓冲器在编程验证操作之后基于编程验证结果所输出的电流量与对应于可纠正错误比特的数量的参考通过电流量相比较来比较错误比特的数量与可纠正错误比特的数量。在执行预定数量的编程操作和编程验证操作之后可以执行第一错误比特检查操作。
如果，作为步骤S208的比较结果，错误比特的数量大于可纠正错误比特的数量，则它对应于编程失败。因此，施加给选中的存储器单元的用于编程操作的编程电压在步骤S210中被提高预定值(即，台阶电压)。接着，过程再次回到执行编程操作和编程验证操作的步骤S204和S206。
如果，作为步骤S208的比较结果，错误比特的数量等于或小于可纠正错误比特的数量，则不再执行编程操作和编程验证操作而执行第二错误比特检查操作。
在步骤S212，执行第二错误比特检查操作以便将错误比特的数量与用于替换确定的比特的参考数量进行比较。为此，如上所述，错误比特检查电路190可以通过将页缓冲器基于编程结果所输出的电流量与比参考通过电流量低的参考替换电流量进行比较来比较错误比特的数量与用于替换确定的比特的参考数量。
如果，作为步骤S212的比较结果，错误比特的数量大于用于替换确定的比特的数量，则在步骤S214通过将储存了错误比特的存储器单元的列地址加到失效列地址信息中来更新失效列地址信息。例如，为了将储存了错误比特的存储器单元的列地址加到储存在额外块110C中的失效列地址信息中，控制电路120控制操作电路组(130、140、150、160、170和180)，使得执行额外块110C的编程循环。
如果步骤S212处的比较结果是错误比特的数量等于或小于用于替换确定的比特的参考数量，则不需要更新失效列地址信息。
根据本发明的实施例，通过执行用于储存失效列地址信息中的额外的失效列的列地址来执行更新操作，可以提高存储器件的寿命和存储器件的操作的可靠性。

Claims (13)

1.一种操作半导体存储器件的方法，所述方法包括以下步骤：
执行多个编程循环，以便在选中的存储器单元中储存输入数据，所述多个编程循环中的每个编程循环包括编程操作和编程验证操作；
执行第一错误比特检查操作，用于将选中的存储器单元中储存的输入数据的与输入数据不同的错误比特的数量与可纠正的错误比特的数量进行比较；
如果错误比特的数量等于或小于可纠正错误比特的数量，则通过将对应于错误比特的数量的电流量与对应于比特的参考数量的参考替换电流量进行比较来执行第二错误比特检查操作，所述第二错误比特检查操作用于将错误比特的数量与用于替换确定的比特的参考数量进行比较；以及
如果错误比特的数量大于用于替换确定的比特的参考数量并且如果错误比特的数量等于或小于可纠正错误比特的数量，则通过将具有错误比特中的至少一个错误比特的存储器单元的列地址加到失效列地址信息中来更新失效列地址信息。
2.如权利要求1所述的方法，其中，如果错误比特的数量等于或小于可纠正错误比特的数量，则停止所述多个编程循环。
3.如权利要求1所述的方法，其中，在将所述多个编程循环执行预定的次数之后执行所述第一错误比特检查操作。
4.如权利要求3所述的方法，其中，每当执行所述多个编程循环中的一个编程循环时，将施加给用于所述多个编程循环中的所述一个编程循环的选中的存储器单元的编程电压的电平从前一编程循环提高预定的台阶电压。
5.如权利要求1所述的方法，其中，
所述失效列地址信息从非易失性存储块中读出并储存在寄存器中；以及
所述更新的失效列地址信息被储存在非易失性存储块中。
6.如权利要求1所述的方法，其中，可纠正错误比特的数量是错误纠正码所纠正的错误比特的最大数量。
7.一种半导体存储器件，包括：
存储器阵列，所述存储器阵列被配置为包括用于储存输入数据的存储块和用于储存失效列地址信息的额外块；
操作电路组，所述操作电路组被配置为对所述存储块或所述额外块执行编程循环，所述编程循环包括编程操作和编程验证操作；
错误比特检查电路，所述错误比特检查电路被配置为通过将基于编程验证操作的结果而从操作电路组输出的对应于错误比特的数量的电流量与对应于可纠正错误比特的数量的参考合格电流量进行比较来将所述存储块的选中的存储器单元中储存的输入数据的与输入数据不同的错误比特的数量、与可纠正的错误比特的数量进行比较，以及被配置为通过将所述电流量与对应于比特的参考数量的参考替换电流量进行比较来将错误比特的数量与用于替换确定的比特的参考数量进行比较；以及
控制电路，被配置为如果错误比特的数量等于或小于可纠正错误比特的数量且大于用于替换确定的比特的参考数量，则控制操作电路组，以便更新储存在额外块中的失效列地址信息。
8.如权利要求7所述的半导体存储器件，还包括锁存电路，所述锁存电路被配置为在选中的存储器单元的读取操作中将储存在所述额外块中的失效列地址信息进行锁存并将失效列地址信息提供至所述控制电路或操作电路。
9.如权利要求7所述的半导体存储器件，其中，如果错误比特的数量等于或小于可纠正错误比特的数量，则所述控制电路控制所述错误比特检查电路，使得所述错误比特检查电路将错误比特的数量与用于替换确定的比特的参考数量进行比较。
10.如权利要求7所述的半导体存储器件，其中，所述控制电路在所述操作电路组重复预定次数的编程循环之后控制所述错误比特检查电路，使得所述错误比特检查电路将错误比特的数量与可纠正错误比特的数量进行比较。
11.如权利要求7所述的半导体存储器件，其中，所述操作电路组对所述额外块执行编程循环以便将具有错误比特中的至少一个错误比特的存储器单元的列地址加到储存在所述额外块的失效列地址信息中。
12.如权利要求7所述的半导体存储器件，其中，可纠正错误比特的数量是错误纠正码纠正的比特错误的最大数量。
13.如权利要求8所述的半导体存储器件，其中，所述锁存电路包括CAM锁存器。
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