KR20120023739A

KR20120023739A - 반도체 패키지 기판용 동박 및 반도체 패키지용 기판

Info

Publication number: KR20120023739A
Application number: KR20117028898A
Authority: KR
Inventors: 후미아키 아카세
Original assignee: 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤
Priority date: 2009-06-05
Filing date: 2010-05-28
Publication date: 2012-03-13
Also published as: JP5723770B2; TW201105821A; CN102459703A; US20120107637A1; TWI645073B; MY162509A; JPWO2010140540A1; WO2010140540A1; KR101327565B1; EP2439311A4; CN107263959A; EP2439311A1

Abstract

수지와의 접착면이 되는 동박의 조화면에 형성된 크로메이트 처리층 또는 아연 또는 산화 아연과 크롬 산화물로 이루어지는 피복층 및 실란 커플링제층으로 이루어지는 반도체 패키지 기판용 동박. 상기 크로메이트 처리층의 Cr 량은, 25 ? 150 ㎍/dm² 이며, Zn 이 150 ㎍/dm² 이하인 것을 특징으로 하는 반도체 패키지 기판용 동박. 실란 커플링제층으로서, 실란 커플링제층에, 테트라알콕시실란과, 수지와의 반응성을 갖는 관능기를 구비한 알콕시실란을 적어도 1 종 이상을 함유하고 있는 것을 특징으로 하는 상기 반도체 패키지 기판용 동박. 수지 기재에 동박을 적층시키고, 황산계 에칭액을 사용하여 회로를 소프트 에칭하는 경우에 있어서, 회로 침식 현상을 효과적으로 방지할 수 있는 동박의 전해 처리 기술을 확립하는 것을 과제로 한다.

Description

반도체 패키지 기판용 동박 및 반도체 패키지용 기판{COPPER FOIL FOR SEMICONDUCTOR PACKAGE SUBSTRTATE AND SUBSRATE FOR SEMICONDUCTOR PACKAGE}

본 발명은, 내약품성 및 접착성이 우수한 반도체 패키지 기판용 동박 및 그 동박을 사용하여 제작한 반도체 패키지용 기판에 관한 것이다. 특히, 동박의 적어도 수지와의 접착면에 크로메이트 처리층 또는 아연 또는 산화 아연과 크롬 산화물로 이루어지는 피복 처리층 및 실란 커플링제층을 갖는 동박을 수지에 적층 접착시키고, 그리고 당해 동박 상에, 내에칭성 인쇄 회로를 형성한 후, 인쇄 회로 부분을 제외한 동박의 불필요 부분을 에칭에 의해 제거하여, 도전성 회로를 형성한 후, 레지스트 또는 빌드업 수지 기판과 동 (同) 회로의 동박 S 면의 밀착성을 향상시키기 위한 소프트 에칭 공정에 있어서, 상기 소프트 에칭시에 발생되는 동박 회로 단부의 침식 (회로 침식) 현상을 효과적으로 방지할 수 있는 프린트 배선판용 동박에 관한 것이다.

인쇄 회로용 동박은 일반적으로 다음과 같은 공정에 의해 제작된다. 먼저, 합성 수지 등의 기재에 동박을 고온 고압 하에서 적층 접착시킨다. 다음으로, 기판 상에 목적으로 하는 도전성 회로를 형성하기 위해서, 동박 상에 내에칭성 수지 등의 재료에 의해 회로와 동등한 회로 패턴을 인쇄한다.

그리고, 노출되어 있는 동박의 불필요부를 에칭 처리에 의해 제거한다. 에칭 후, 인쇄부를 제거하여 기판 상에 도전성 회로를 형성한다. 형성된 도전성 회로에는, 최종적으로 소정 소자를 납땜하여, 일렉트로닉스 디바이스용의 각종 인쇄 회로판을 형성한다.

일반적으로, 인쇄 배선판용 동박에 대한 품질 요구는, 수지 기재와 접착되는 접착면 (소위, 조화 (粗化) 면) 과 비접착면 (소위 광택면) 에 따라 달라서, 양자를 동시에 만족시킬 필요가 있다.

광택면에 대한 요구로는, (1) 외관이 양호할 것 및 보존시에 산화 변색이 없을 것, (2) 땜납 젖음성이 양호할 것, (3) 고온 가열시에 산화 변색이 없을 것, (4) 레지스트와의 밀착성이 양호할 것 등이 요구된다.

한편, 조화면에 대해서는, 주로 (1) 보존시에 산화 변색이 없을 것, (2) 기재와의 박리 강도가 고온 가열, 습식 처리, 납땜, 약품 처리 등의 후에도 충분할 것, (3) 기재와의 적층, 에칭 후에 발생되는, 소위 적층 오점이 없을 것 등을 들 수 있다.

또, 최근 패턴의 파인화에 따라 동박의 로우 프로파일화가 요구되고 있다.

또한, PC 나 이동 통신 등의 전자 기기에서는, 통신의 고속화, 대용량화에 수반하여 전기 신호의 고주파화가 진행되고 있어, 이것에 대응할 수 있는 프린트 배선판 및 동박이 요구되고 있다. 전기 신호의 주파수가 1 GHz 이상이 되면, 전류가 도체의 표면에만 흐르는 표피 효과의 영향이 현저해져, 표면의 요철에서 전류 전송 경로가 변화되어 임피던스가 증대되는 영향을 무시할 수 없게 된다. 이런 점에서도 동박의 표면 조도 (粗度) 가 작은 것이 요망된다.

이러한 요구에 대응하기 위해서, 인쇄 배선판용 동박에 대해 수많은 처리 방법이 제창되어 왔다.

처리 방법은, 압연 동박과 전해 동박에 따라 다르지만, 전해 동박의 처리 방법의 일례를 나타내면, 이하에 기재된 방법이 있다.

즉, 먼저 구리와 수지의 접착력 (필 강도) 을 높이기 위해, 일반적으로는 구리 및 산화동으로 이루어지는 미립자를 동박 표면에 부여한 후 (조화 처리), 내열 특성을 지니게 하기 위해 황동 또는 아연 등의 내열 처리층 (장벽층) 을 형성한다.

그리고, 마지막으로 운반 중 또는 보관 중의 표면 산화 등을 방지하기 위해, 침지 또는 전해 크로메이트 처리 또는 전해 크롬ㆍ아연 처리 등의 방청 처리를 실시함으로써 제품으로 한다.

이 중에서, 특히 내열 처리층을 형성하는 처리 방법은, 동박의 표면 성상을 결정하는 것으로서 큰 열쇠를 쥐고 있다. 그래서, 내열 처리층을 형성하는 금속 또는 합금의 예로서 Zn, Cu-Ni, Cu-Co 및 Cu-Zn 등의 피복층을 형성한 다수의 동박이 실용화되었다 (예를 들어, 특허문헌 1 참조).

이들 중에서, Cu-Zn (황동) 으로 이루어지는 내열 처리층을 형성한 동박은, 에폭시 수지 등으로 이루어지는 인쇄 회로판에 적층한 경우에 수지층의 얼룩이 없고, 또 고온 가열 후의 박리 강도의 열화가 적은 등의 우수한 특성을 가지고 있기 때문에, 공업적으로 널리 사용되고 있다.

이 황동으로 이루어지는 내열 처리층을 형성하는 방법에 대해서는, 특허문헌 2 및 특허문헌 3 에 상세하게 서술되어 있다.

이러한 황동으로 이루어지는 내열 처리층을 형성한 동박은, 이어서 인쇄 회로를 형성하기 위해 에칭 처리된다. 최근, 인쇄 회로 형성에 염산계 에칭액이 많이 사용되도록 되고 있다.

그러나, 상기 황동으로 이루어지는 내열 처리층을 형성한 동박을 사용한 인쇄 회로판을 염산계 에칭액 (예를 들어 CuCl₂, FeCl₃ 등) 으로 에칭 처리를 실시한 경우에, 회로 패턴의 양측에 이른바 회로 단부 (에지부) 의 침식 (회로 침식) 현상이 일어나, 수지 기재와의 박리 강도가 열화된다는 문제점이 있다. 또, 황산계 에칭액도 동일한 침식 문제가 발생한다.

이 회로 침식 현상이란, 상기 에칭 처리에 의해 형성된 회로의 동박과 수지 기재의 접착 경계층, 즉 황동으로 이루어지는 내열 처리층이 노출된 에칭 측면에서부터 상기 염산계 에칭액에 의해 침식되고, 또 그 이후의 수세 부족으로 인해, 통상적으로는 황색 (황동으로 이루어지기 때문에) 을 나타내는 것에 비해, 양 사이드가 침식되어 적색을 나타내고, 그 부분의 박리 강도가 현저히 열화되는 현상을 말한다. 그리고, 이런 현상이 회로 패턴 전체면에서 발생하면, 회로 패턴이 기재로부터 박리되게 되어 중대한 문제가 된다.

상기 회로 침식 현상이 일어나는 원인으로는, 예를 들어 염산계 에칭액을 사용한 경우에는, 반응 과정에 있어서 용해도가 낮은 염화 제 1 구리 (CuCl) 가 생성되고, 이것이 기재 표면에 퇴적되었을 때에, 황동 중의 아연과 반응하여 염화 아연으로서 용출되는 이른바 황동의 탈아연 현상이 주된 원인으로 생각할 수 있다. 추정되는 반응식은 이하와 같다.

2CuCl＋Zn (황동 중의 아연)→ZnCl₂＋2Cu (탈아연된 황동 중의 구리)

또, 황산계 에칭액을 사용한 경우에도, 반응식은 다르지만 동일한 침식 문제가 발생한다.

이와 같은 점에서, 동박의 표면에 조화 처리, 아연 또는 아연 합금의 방청 처리 및 크로메이트 처리를 실시한 후, 크로메이트 처리 후의 표면에, 소량의 크롬 이온을 함유시킨 실란 커플링제를 흡착시켜 내염산성을 향상시키고자 하는 제안이 이루어져 있다 (특허문헌 3 참조).

그러나, 이 경우에는, 크롬 이온은 내염산성을 향상시키는 효과는 있지만, 동박 표면에 흡착시킨 실란 커플링제 자체는 열에 약하여 열화되기 쉬운 재료이므로, 실란 커플링의 열화와 함께, 그 실란 커플링제에 함유시킨 크롬 이온이 그것에 추종하여, 그 효력을 상실시키는 문제가 있다. 즉, 안정성이 부족하다는 큰 문제를 남기고 있다.

또, 발명자들은 최근의 파인 패턴화 및 고주파화의 요구로부터, 무조화 또는 저조화 처리에 의해 동박의 조도를 저감시킨 동박을 제안해 왔다 (특허문헌 4 참조).

여기서는 무조화 또는 저조화박에 적절한 표면 처리를 실시함으로써, 고주파 대응용의 절연 수지와의 밀착력 향상이 얻어졌다. 그러나, 무조화 처리박에서는 내산성의 문제가 특히 현저하게 나타나 산처리 후에는 접착 강도가 없어지고, 또한 특허문헌 4 에서 제창한 규소계 전처리를 실시해도 내산성은 불충분하기 때문에, 개선이 요망되었다.

또한, 황동 중의 아연량을 저감시켜 내염산성을 향상시키는 제안도 하였다. 이것 자체는 어느 정도의 효과가 확인되었지만, 여전히 내산성에 충분한 효과를 향상시킬 수 없었다 (특허문헌 5 참조).

: 일본 특허공보 소54-34711호 : 일본 특허공보 소54-6701호 3)：일본 특허 제3306404호 4)：일본 특허출원 2002-170827호 5)：일본 공개특허공보 평3-122298호

본 발명의 과제는, 다른 모든 특성을 열화시키지 않고, 상기 회로 침식 현상을 회피하는 프린트 배선판용 동박을 개발하는 것이다. 특히, 수지 기재에 동박을 적층시키고, 염산계 및 황산계 에칭액을 사용하여 회로를 형성하는 경우에 있어서, 회로 침식 현상을 효과적으로 방지할 수 있는 동박의 전해 처리 기술을 확립하는 것에 있다.

상기 과제를 해결하기 위해서, 본 발명자가 동박 상에 피복층을 형성하는 조건 등에 대해서 예의 검토한 결과, 이하의 프린트 배선판용 동박이 내산성에 유효함을 알 수 있었다.

즉, 본원 발명은,

1. 수지와의 접착면이 되는 동박의 조화면에 형성된 크로메이트 처리층 또는 아연 또는 산화 아연과 크롬 산화물로 이루어지는 피복층 및 실란 커플링제층으로 이루어지는 반도체 패키지 기판용 동박

2. 동박이 전해 동박 또는 압연 동박인 것을 특징으로 하는 상기 1 에 기재된 반도체 패키지 기판용 동박

3. 크로메이트 처리층 또는 아연 또는 산화 아연과 크롬 산화물로 이루어지는 피복층은, 전해 크로메이트 피막층 또는 침지 크로메이트 피막층인 것을 특징으로 하는 상기 1 또는 2 에 기재된 반도체 패키지 기판용 동박

4. 상기 크로메이트 처리층의 Cr 량은, 25 ? 150 ㎍/dm² 이며, Zn 이 150 ㎍/dm² 이하인 것을 특징으로 하는 상기 1 ? 3 중 어느 1 항에 기재된 반도체 패키지 기판용 동박

5. 실란 커플링제층에, 테트라알콕시실란과 수지와의 반응성을 갖는 관능기를 구비한 알콕시실란을 적어도 1 종 이상을 함유하고 있는 것을 특징으로 하는 상기 1 ? 4 중 어느 1 항에 기재된 반도체 패키지 기판용 동박

6. 상기 1 ? 5 중 어느 1 항에 기재된 반도체 패키지 기판용 동박과 반도체 패키지용 수지를 접착시켜 제작한 반도체 패키지용 기판을 제공한다.

이상 나타낸 바와 같이, 본 발명의 프린트 배선판용 동박은, 고온 가열 후의 수지와의 박리 강도를 열화시키지 않기 위해, 종래에 필수 요건으로 여겨 왔던 황동으로 이루어지는 내열 처리층을 사용하지 않고, 회로 침식 현상을 효과적으로 방지할 수 있고, 내산성을 항상적으로 안정되게 효력을 발휘할 수 있다는 새로운 특성이 부여된 것으로, 최근 인쇄 회로의 파인 패턴화 및 고주파화가 진행되는 가운데 인쇄 회로용 동박으로서 매우 유효하다.

도 1 은 실시예 1 의 4 ㎛ 에칭 후의 박리 동박면의 SEM 화상의 도면이다.
도 2 는 실시예 2 의 4 ㎛ 에칭 후의 박리 동박면의 SEM 화상의 도면이다.
도 3 은 실시예 3 의 4 ㎛ 에칭 후의 박리 동박면의 SEM 화상의 도면이다.
도 4 는 실시예 4 의 4 ㎛ 에칭 후의 박리 동박면의 SEM 화상의 도면이다.
도 5 는 비교예 1 의 4 ㎛ 에칭 후의 박리 동박면의 SEM 화상의 도면이다.
도 6 은 비교예 2 의 4 ㎛ 에칭 후의 박리 동박면의 SEM 화상의 도면이다.
도 7 은 비교예 3 의 4 ㎛ 에칭 후의 박리 동박면의 SEM 화상의 도면이다.
도 8 은 비교예 4 의 4 ㎛ 에칭 후의 박리 동박면의 SEM 화상의 도면이다.

다음으로, 본 발명의 이해를 용이하게 하기 위해, 본 발명을 구체적으로 상세하게 설명한다. 본 발명에 있어서 사용하는 동박은, 전해 동박 또는 압연 동박 어느 것이어도 된다.

통상적으로, 동박의 적어도 일면에 적층 후의 동박의 박리 강도를 향상시키는 것을 목적으로 하여, 탈지 후의 동박의 표면에, 예를 들어 구리의 「매듭」형상의 전착을 실시하는 조화 처리가 실시되지만, 본 발명은, 이와 같은 조화 처리를 실시하는 경우 및 조화 처리를 실시하지 않는 무조화 처리 동박 중 어느 것에나 적용할 수 있는 것이다.

동박의 산화 방지를 위해, 그 동박의 적어도 일면에 방청층을 형성한다. 상기 방청층의 형성 방법으로는, 공지된 것은 모두 본 발명에 적용할 수 있지만, 바람직하게는 침지 크로메이트 처리층 또는 전해 크로메이트 처리층 또는 아연 또는 산화 아연과 크롬 산화물로 이루어지는 아연-크롬 산화물층으로 이루어지는 방청층을 형성한다. 방청층 중의 Cr 량은 25 ? 150 ㎍/dm² 가 바람직하다.

Cr 량이 25 ㎍/dm² 미만에서는, 방청층 효과가 없다. 또, Cr 량이 150 ㎍/dm² 를 초과하면 효과가 포화되므로 낭비가 된다. 따라서, Cr 량은 25 ? 150 ㎍/dm² 로 하는 것이 좋다.

또 Zn 량은 150 ㎍/dm² 이하가 바람직하다. Zn 량이 150 ㎍/dm² 를 초과하면, 황산과수 처리 등에 의한 회로 침식이 발생하여 밀착 강도가 저하된다.

이 방청 처리는, 내산성에 영향을 주는 인자 중 하나로서, 크로메이트 처리에 의해 내산성은 더욱 향상된다.

상기 방청층을 형성하기 위한 전해 조건 등의 일례를, 참고로 이하에 기재한다.

(a) 침지 크로메이트 처리

K₂Cr₂O₇：1 ? 5 g/ℓ, pH：2.5 ? 4.5, 온도：40 ? 60 ℃, 시간：0.5 ? 8 초

(b) 전해 크로메이트 처리 (크롬ㆍ아연 처리 (알칼리성 욕))

K₂Cr₂O₇：0.2 ? 20 g/ℓ, 산：인산, 황산, 유기산, pH：1.0 ? 3.5, 온도：20 ? 40 ℃, 전류 밀도：0.1 ? 5 A/dm², 시간：0.5 ? 8 초

(c) 전해 크롬ㆍ아연 처리 (알칼리성 욕)

K₂Cr₂O₇ (Na₂Cr₂O₇ 또는 CrO₃)：2 ? 10 g/ℓ, NaOH 또는 KOH：10 ? 50 g/ℓ, ZnOH 또는 ZnSO₄ㆍ7H₂O：0.05 ? 10 g/ℓ, pH：7 ? 13, 욕온：20 ? 80 ℃, 전류 밀도：0.05 ? 5 A/dm², 시간：5 ? 30 초

(d) 전해 크로메이트 처리 (크롬ㆍ아연 처리 (산성 욕))

K₂Cr₂O₇：2 ? 10 g/ℓ, Zn：0 ? 0.5 g/ℓ, Na₂SO₄：5 ? 20 g/ℓ, pH：3.5 ? 5.0, 욕온：20 ? 40 ℃, 전류 밀도：0.1 ? 3.0 A/dm², 시간：1 ? 30 초

방청 처리 후, 수지 기판과의 밀착성 향상, 내열성, 내습성 및 내후성 향상을 위해 실란 커플링제 처리를 실시한다. 실란 커플링제층에는, 테트라알콕시실란과, 수지와의 반응성을 갖는 관능기를 구비한 알콕시실란을 적어도 1 종 이상을 함유하고 있는 것이 바람직하다.

테트라알콕시실란은 내열성 및 내습성 향상에 유효하고, 특히 방청층 중의 Zn 량이 적은 경우에 현저한 효과를 볼 수 있다. 또, 수지와의 반응성을 갖는 관능기를 구비한 알콕시실란은 수지 중의 관능기와 반응하거나, 수지의 효과를 촉진시켜 밀착력 향상에 유효하다.

테트라알콕시실란 화합물로서는, 예를 들어 테트라메톡시실란, 테트라에톡시실란, 테트라프로폭시실란, 테트라이소프로폭시실란, 테트라부톡시실란, 테트라페녹시실란, 테트라알릴옥시실란, 테트라키스(2-에틸부톡시)실란, 테트라키스(2-에틸헥실옥시)실란, 테트라키스(2-메톡시에톡시)실란 등을 들 수 있다.

또, 수지와의 반응성을 갖는 알콕시실란으로는, 비닐기, 에폭시기, 아미노기, 메르캅토기, 할로겐기, 수산기, 이미다졸기 등의 관능기를 구비한 것이 바람직하다.

본 발명의 표면 처리제는, 그대로 직접 금속 표면에 도포해도 되지만, 물, 메탄올, 에탄올 등의 알코올류, 또한 아세톤, 아세트산에틸, 톨루엔 등의 용제로 0.001 ? 10 중량%, 바람직하게는 0.01 ? 6 중량% 가 되도록 희석하고, 이 액에 동박을 침지시키는 방법, 동박의 표면에 이 용액을 스프레이하는 방법 등으로 도포하는 것이 간편하여 바람직하다.

0.001 중량% 미만에서는, 접착성, 땜납 내열성의 개선 효과가 적고, 또 10 중량% 를 초과하면 효과가 포화됨과 함께 용해성이 나빠지므로 바람직하지 않다. 표면 처리제가 도포된 동박을 건조시키고, 이어서 프리프레그에 접합시켜, 가열ㆍ경화시켜 동장 적층판을 형성할 수 있다.

실시예

다음으로, 실시예 및 비교예에 대해 설명한다. 또한, 본 실시예는 바람직한 일례를 나타내는 것으로, 본 발명은 이들 실시예에 한정되는 것은 아니다. 따라서, 본 발명의 기술 사상에 포함되는 변형, 다른 실시예 또는 양태는 모두 본 발명에 포함된다.

또한, 본 발명과 대비하기 위해서 비교예를 게재하였다.

(실시예 1 ? 4)

두께 12 ㎛ 의 전해 동박을 사용하고 이 동박의 조면 (粗面) (매트면：M 면) 에 황산 구리 용액을 사용하여, 조화 입자를 형성하고, 표면 조도 (Rz) 3.7 ㎛ 또는 3.2 ㎛ 의 조화 처리 동박을 제작하였다.

또한, 하기에 나타낸 전해 크로메이트 처리를 실시하여, Zn 량을 바꾼 방청층을 형성시켰다. 그리고, 이 방청층 상에 실란 처리 (도포에 의함) 를 실시하였다. 실란 처리는, 테트라알콕시실란으로서 TEOS (테트라에톡시실란) 와, 적어도 1 종 이상의 수지와의 반응성을 갖는 관능기를 구비한 알콕시실란으로서 에폭시실란에 의해 실시하였다.

이하에, 방청 처리 조건을 나타낸다.

(a) 전해 크로메이트 처리 (크롬ㆍ아연 처리 (산성 욕))

K₂Cr₂O₇ (Na₂Cr₂O₇ 또는 CrO₃)：2 ? 10 g/ℓ Zn：0 ? 0.5 g/ℓ, Na₂SO₄：5 ? 20 g/ℓ, pH：3.5 ? 5.0, 욕온：20 ? 40 ℃, 전류 밀도：0.1 ? 3.0 A/dm², 시간：1 ? 30 초

이와 같이 하여 제작한 동박을, 유리 클로스 기재 BT (비스말레이미드ㆍ트리아진) 수지판에 적층 접착시키고, 이하의 항목에 대해 측정 또는 분석을 실시하였다.

(1) Zn 량 및 Cr 량의 분석

실란 커플링제층 형성 후의, 동박 최표면의 Zn 및 Cr 량의 분석 결과를 표 1 에 나타낸다.

Zn 량은 36 ? 144 ㎍/dm² 였다. 또, Cr 량은 38 ? 88 ㎍/dm² 였다.

(2) 내황산과수성 (황산과수 처리：황산：10 %, 과산화수소：2 %, 실온：30 ℃) 의 시험 결과

마스크를 부착하여 0.4 mm 폭 회로를 형성하고, 처리 전후에서의 필 강도를 측정하여 평가하였다. 이 경우, 동박 두께를 2 ㎛ 에칭한 경우와 4 ㎛ 에칭한 경우 2 가지 경우에 대해 조사하였다. 먼저, 처리 후의 조화층 에지부 침식의 양 (조화 데미지) 을 표 1 에 나타낸다. 조화 데미지의 평가로서 4 ㎛ 에칭한 동박을 수지 기판으로부터 박리시키고, 이 동박면을 SEM 화상으로 본 결과를 도 1 ? 도 4 에 나타낸다.

이 도 1 ? 도 4 에서 알 수 있는 바와 같이, 회로 에지부에 대해 동박 부분에는 데미지가 없고, 회로 에지부의 후퇴는 관찰되지 않았다. 즉, 황산과수 처리에 의한 회로 에지부에 대한 침식은 확인되지 않았다. 또, 표 1 에 나타내는 바와 같이, 2 ㎛ 에칭한 경우, 황산과수 처리 전과 처리 후에 비교한 필 강도의 열화율은 1.5 ? 19.1 % 범위이며, 4 ㎛ 에칭한 경우에는, 마찬가지로 처리 전과 처리 후의 열화율은 16.9 ? 23.6 % 범위였다. 어느 경우에나 내황산과수성으로서는 양호한 범위였다.

(3) PCT (프레셔 쿠커 테스트) 후의 필 강도

동일하게 0.4 mm 폭 회로를 형성하고, 처리 전후에서의 필 강도를 측정하여 평가하였다. 121℃, 100 %, 2 기압 조건 하에서 48 시간 두는 시험을 실시하기 전후의 필 강도를 측정했는데, 처리 후의 필은 모두 20 g/0.4mm 이상으로 양호하였다.

(4) 내염산성 시험

내염산성에 대해서도, 동일하게 0.4 mm 폭 회로를 형성하고, 처리 전후에서의 필 강도를 측정하여 평가하였다. 12 wt% 염산에 60 ℃ 에서 90 분간 침지시킨 후의 열화율을 평가하였다. 결과는 0 ? 18.2 % 로, 양호한 범위였다.

(비교예 1 ? 4)

두께 12 ㎛ 의 전해 동박을 사용하고 이 동박의 조면 (매트면：M 면) 에 황산 구리 용액을 사용하여, 조화 입자를 형성하고, 표면 조도 (Rz) 3.7 ㎛ 또는 3.2 ㎛ 의 조화 처리 동박을 제작하였다.

또한, 하기에 나타낸 전해 크로메이트 처리를 실시하여, Zn 량을 바꾼 방청층을 형성시켰다. 그리고, 이 방청층 상에 실란 처리 (도포에 의함) 를 실시하여, 실시예와 같은 평가를 실시하였다. 표 1 에 평가 결과를 나타낸다.

또, 황산과수 처리로 4 ㎛ 에칭한 동박을 수지 기판으로부터 박리시키고, 이 동박면의 SEM 화상을 도 5 ? 도 8 에 나타낸다.

내황산과수성 (황산과수 처리：황산：10 %, 과산화수소：2 %, 실온：30 ℃) 의 시험 결과에 대해서는, 동일하게 0.4 mm 폭 회로를 형성하고, 처리 전후에서의 필 강도를 측정하여 평가하였다. 이 경우, 실시예와 마찬가지로, 동박 두께를 2 ㎛ 에칭한 경우와 4 ㎛ 에칭한 경우 2 가지 경우에 대해 조사하였다.

이 도 5 ? 도 8 에 4 ㎛ 에칭한 경우의 SEM 사진을 나타낸다. 비교예 1 및 비교예 2 에 대해서는 내열, 방청층 중의 아연을 150 ㎍/dm² 이상으로 한 결과, 황산과수 처리에 의한 회로 침식이 진행되어, 에지의 7 ? 12 ㎛ 부분의 조화 입자가 용해되었음을 알 수 있다. 이 경우에는, 파인 패턴에서의 밀착성 저하, 회로 박리가 우려된다.

또, 표 1 에 나타내는 바와 같이, 2 ㎛ 에칭한 경우, 비교예 1 에서는 조화 데미지가 없었지만, 비교예 2 에서는 2.5 ㎛ 의 조화 데미지가 있었다.

또한, 표 1 에 나타내는 바와 같이, 황산과수 처리로 2 ㎛ 에칭한 경우, 처리 전과 처리 후의 감소 (Loss) 는 11.0 % ? 20.3 % 범위이며, 4 ㎛ 에칭한 경우에는, 처리 전과 처리 후의 감소는 36.7 % ? 43.9 % 범위가 되고, 어느 경우에도 내황산과수성은 열화되었다.

한편, 비교예 3 및 비교예 4 는, 실란 처리에 있어서, 테트라알콕시실란을 사용하지 않고, 에폭시실란 단독으로 실시한 경우인데, 조화 데미지는 관찰되지 않고, 내황산과수성도 실시예와 동일한 정도였는데, PCT (프레셔 쿠커 테스트) 에 의한 필 강도의 열화율이 76 % ? 94 % 로 커지는 문제가 있었다.

이상에 나타낸 바와 같이, 실시예 1 ? 4 는 황산과수 처리에 의한 회로 침식이 보이지 않고, PCT (프레셔 쿠커 테스트) 후의 필 강도의 열화도 적었지만, 비교예 1, 2 에서는 황산과수 처리에 의한 회로 침식이 현저하고, 또 비교예 3, 4 에서는 PCT (프레셔 쿠커 테스트) 후의 필 강도의 대폭적인 저하가 보이고 있어, 본 발명은, 내산성 및 내열, 내습성을 겸비한 개선에 효과가 있음이 확인되었다.

반도체 패키지 기판용 동박으로는, 수지와의 접착면이 되는 동박의 조화면에 형성된 크로메이트 처리층 또는 아연 또는 산화 아연과 크롬 산화물로 이루어지는 피복층 및 실란 커플링제층을 형성하는 것이 유효하고, 특히 실란 커플링제층에, 테트라알콕시실란과 수지와의 반응성을 갖는 관능기를 구비한 알콕시실란을 사용하는 것이 바람직함을 알 수 있다.

산업상 이용 가능성

이상에 나타낸 바와 같이, 본 발명은, 동박의 수지와의 접착면에 형성된 내열 방청층 중의 Zn 량을 저감시키고, 테트라알콕시실란과, 수지와의 반응성을 갖는 관능기를 구비한 알콕시실란 1 종 이상을 함유하는 실란 커플링제층을 형성함으로써, 회로 침식 현상을 효과적으로 달성할 수 있음을 알 수 있었다.

또, 이와 같이 하여 형성된 표면 처리 동박은, 수지 기재에 적층한 경우에, 회로 침식 현상을 효과적으로 방지할 수 있다는 새로운 특성이 부여된 것으로, 종래의 상식에서는 생각할 수 없었던 것이다. 최근 인쇄 회로의 파인 패턴화 및 고주파화가 진행되는 가운데 인쇄 회로용 동박으로서 바람직하게 사용할 수 있다.

Claims

수지와의 접착면이 되는 동박의 조화면에 형성된 크로메이트 처리층 또는 아연 또는 산화 아연과 크롬 산화물로 이루어지는 피복층 및 실란 커플링제층으로 이루어지는 반도체 패키지 기판용 동박.
제 1 항에 있어서,
동박이 전해 동박 또는 압연 동박인 것을 특징으로 하는 반도체 패키지 기판용 동박.
제 1 항 또는 제 2 항에 있어서,
크로메이트 처리층 또는 아연 또는 산화 아연과 크롬 산화물로 이루어지는 피복층은, 전해 크로메이트 피막층 또는 침지 크로메이트 피막층인 것을 특징으로 하는 반도체 패키지 기판용 동박.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 크로메이트 처리층의 Cr 량은, 25 ? 150 ㎍/dm² 이며, Zn 이 150 ㎍/dm² 이하인 것을 특징으로 하는 반도체 패키지 기판용 동박.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
실란 커플링제층에, 테트라알콕시실란과, 수지와의 반응성을 갖는 관능기를 구비한 알콕시실란을 적어도 1 종 이상을 함유하고 있는 것을 특징으로 하는 반도체 패키지 기판용 동박.
제 1 항 내지 제 5 항 중 어느 한 항에 기재된 반도체 패키지 기판용 동박과 반도체 패키지용 수지를 접착시켜 제작한 반도체 패키지용 기판.