KR20120004642A - 저저항배선 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 두꺼운 배선을 기판에 매립함으로써 저저항 배선 구조를 갖는 대면적 박막 트랜지스터 기판 및 그 제조 방법에 관련된 것이다. 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판의 표면을 패턴하여, 배선 패턴을 형성하고, 상기 배선 패턴 내부를 배선 금속물질로 채워 배선을 형성하는 단계와; 상기 배선으로 정의된 화소 영역의 일측부에 반도체 채널층을 형성하는 단계와; 상기 반도체 채널층 위에 소스-드레인 전극을 형성하고, 상기 화소 영역 내부에 상기 드레인 전극에서 연장된 화소 전극과, 상기 화소 전극과 평행하게 배열된 공통 전극을 형성하는 단계를 포함한다. 본 발명에 의한 박막 트랜지스터 기판은 배선의 두께를 두껍게 형성하되, 기판 안으로 매립되는 구조를 가짐으로써, 배선의 저항을 낮추면서 배선의 두께에 의한 단차가 박막 소자에 영향을 주지 않는 양질의 대면적 박막 트랜지스터를 얻을 수 있다.

Description

저저항배선 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate Having Low Resistance Bus Line Structure And Method For Manufacturing The Same}
본 발명은 저저항 배선 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법에 관련된 것이다. 특히, 본 발명은 두꺼운 배선을 기판에 매립함으로써 저저항 배선 구조를 갖는 대면적 박막 트랜지스터 기판 및 그 제조 방법에 관련된 것이다.
최근, 음극선관(Cathode Ray Tube: CRT)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치는 액정표시장치 (Liquid Crystal Display Device: LCD), 전계방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 (Plasma Display: PDP), 및 유기발광표시장치(Organic Light Emitting Diode Display: OLED) 등이 있다.
액정표시장치 및 유기발광표시장치와 같은 평판 표시장치들은 능동 표시장치로서 활용하기 위해 다수의 박막 트랜지스터를 구비한 기판을 포함한다. 도 1은 종래 기술에 의한 수평전계방식 액정표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 2a 내지 2e는 도 1의 절취선 I-I'으로 자른 단면으로 도시한 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
도 1 및 도 2a 내지 2e를 참조하면, 액정표시장치의 박막 트랜지스터 기판은 유리 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차부마다 형성된 박막 트랜지스터(TFT)를 구비한다. 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조에 의해 화소 영역을 정의한다. 게이트 배선(GL)은 박막 트랜지스터(TFT)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(TFT)의 드레인 전극(D)를 통해 화소전극(PXL)에 화소 신호를 공급한다. 공통 배선(CL)은 화소 영역을 사이에 두고 게이트 배선(GL)과 나란하게 형성되며, 액정 구동을 위한 기준 전압을 공통 전극(COM)에 공급한다.
박막 트랜지스터(TFT)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지되도록 한다. 화소 전극(PXL)은 박막 트랜지스터(TFT)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 공통전극(COM)은 공통 배선(CL)에 접속되어 화소 영역에 형성된다. 특히, 화소전극(PXL)과 공통전극(COM)은 화소 영역 내에서 서로 평행하도록 배치된다. 이를 위해, 공통전극(COM)은 화소 영역 내에서 수직방향 혹은 꺽은선 구조로 일정 간격 떨어져 배열된 다수의 막대 모양으로 형성되며, 화소전극(PXL)은 공통전극(COM) 사이에서 배치되는 막대 모양을 다수 개 구비한다.
게이트 배선(GL)과 데이터 배선(DL)의 일측 단부에는 각각 게이트 패드(GP)와 데이터 패드(DP)가 형성된다. 게이트 패드(GP)와 데이터 패드(DP)는 각각 게이트 패드 콘택홀(GPH)과 데이터 패드 콘택홀(DPH)을 통해 게이트 패드 단자(GPT)와 데이터 패드 단자(DPT)가 연결된다.
도 2a 내지 도 2e를 참조하여, 종래 기술에 의한 박막 트랜지스터 기판을 제조하는 공정을 살펴 보면 다음과 같다.
기판(SUB) 위에 게이트 금속 물질을 증착하고, 제1 마스크로 패턴하여 게이트 요소들을 형성한다. 게이트 요소에는 기판(SUB)의 가로방향으로 진행하는 다수 개의 게이트 배선(GL), 게이트 배선(GL)의 일측 단부에 연결된 게이트 패드(GP), 그리고 게이트 배선(GL)에서 각 화소 영역 안으로 분기된 게이트 전극(G)을 포함한다. 또한, 수평전계방식의 액정표시장치에 사용하는 박막 트랜지스터 기판이므로, 게이트 배선(GL)과 나란히 진행하는 공통 배선(CL)을 더 포함한다. (도 2a)
게이트 요소가 형성된 기판(SUB) 위에, SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 게이트 절연막(GI)를 형성한다. 연속 공정으로 비정질 실리콘과 같은 반도체 물질, 그리고 불순물이 고농도로 도핑된 n+ 실리콘과 같은 불순물 반도체 물질을 증착한다. 그리고, 제2 마스크로 반도체 물질 및 불순물 반도체 물질을 동시에 패턴하여 반도체 채널층(A)과 오믹층(n)을 형성한다. 이 때, 반도체 채널층(A)과 오믹층(n)은 게이트 절연막(GI)를 사이에 두고 게이트 전극(G)과 중첩하도록 형성한다. (도 2b)
반도체 채널층(A)과 오믹층(n)이 형성된 기판(SUB) 위에 소스-드레인 금속 물질을 전면 증착하고, 제3 마스크로 패턴하여 소스-드레인 요소들을 형성한다. 소스-드레인 요소에는 기판(SUB)의 세로 방향으로 진행하여 게이트 배선(GL)과 직교하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 연결된 데이터 패드(DP), 데이터 배선(DL)에서 각 화소 영역 안으로 분기된 소스 전극(S), 그리고, 드레인 전극(D)를 포함한다. 특히, 소스 전극(S)은 오믹층(n)의 일측부와 접촉하여 반도체 채널층(A) 및 게이트 전극(G)의 일측부와 중첩한다. 그리고 드레인 전극(D)는 소스 전극(G)과 대향하며 오믹층(n)의 타측부와 접촉하여 반도체 채널층(A) 및 게이트 전극(G)의 타측부와 중첩한다. 소스-드레인 요소를 마스크로 하여 오믹층(n)을 더 식각하여, 소스 전극(S)과 드레인 전극(D) 사이에 있는 오믹층(n)을 제거하고 반도체 채널층(A)만을 노출 시킨다. 이로써, 소스 전극(S) 및 드레인 전극(D) 각각과 반도체 채널층(A) 사이에서 오믹 접촉을 이루는 오믹 접촉층(n')을 완성한다. 그럼으로써, 소스 전극(S), 드레인 전극(D), 반도체 채널층(A), 그리고 게이트 전극(G)으로 구성된 스위칭 소자인 박막 트랜지스터(TFT)를 완성한다. (도 2c)
소스-드레인 요소가 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 보호막(PAS)를 형성한다. 제4 마스크로 보호막(PAS)를 패턴하여, 데이터 패드(DP)의 일부를 노출하는 데이터 패드 콘택홀(DPH)과 드레인 전극(D)의일부를 노출하는 드레인 콘택홀(DH)를 형성한다. 이와 동시에, 보호막(PAS) 및 게이트 절연막(GI)을 패턴하여, 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀(GPH)과 공통 배선(CL)의 일부를 노출하는 공통 배선 콘택홀(CH)을 형성한다. (도 2d)
콘택홀들이 형성된 기판(SUB) 전면에 ITO 혹은 IZO와 같은 투명 도전 물질을 증착한다. 투명 도전 물질을 제5 마스크로 패턴하여 화소 전극(PXL), 공통 전극(COM), 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 형성한다. 화소 전극(PXL)은 드레인 콘택홀(DH)를 통해 드레인 전극(D)과 접촉하고, 화소 영역 내에서 다수 개의 막대 모양이 나란하게 배열된 구조를 갖는다. 공통전극(COM)은 공통 배선 콘택홀(CH)을 통해 공통 배선(CL)과 접촉하고, 화소 영역 내에서 화소전극(PXL)과 나란히 배열된 다수 개의 막대 모양으로 형성한다. 그리고, 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 단자(GP)와 접촉하고, 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉한다.
이상 설명한 종래 기술에 의한 액정표시장치에서는 대면적화하는데 문제가 있다. 대표적으로, 박막 트랜지스터 기판이 대면적화되면, 게이트 배선, 데이터 배선 및 공통 배선의 길이가 더 길어진다. 배선의 길이가 길어지면, 배선을 구성하는 물질의 비저항(Resistivity)은 고유의 성질이므로 변하지 않지만, 배선의 저항이 커진다. 배선의 저항은 다음 수학식 1에 의해 결정된다.
Figure pat00001
여기서, R은 저항(Resistance), ρ는 비저항(Resistivity), L은 배선의 길이, 그리고 S는 배선의 단면적을 나타낸다.
즉, 대면적 박막 트랜지스터 기판에서는 L 값이 커지므로 저항이 증가한다. 저항이 증가하면, 신호 전달에 지연이 발생하여 화질에 문제가 발생한다. 이러한 문제를 해소하기 위해 배선의 저항을 낮추려면, 단면적을 크게 하거나 비저항이 낮은 물질을 사용하여야 한다. 비저항이 낮은 물질을 선택하는 것은 물질 선택이라는 제한성이 있다. 그리고, 비저항이 낮은 물질을 선택하였더라도, 배선이 길어지면 저항이 커지는 문제점이 다시 발생한다. 따라서, 가장 바람직한 방법으로는 단면적을 넓히는 것이다.
단면적을 크게 하려면, 배선의 폭을 넓게 하거나, 배선의 두께를 두껍게 형성하는 방법이 있다. 예를 들어, 게이트 배선이나 데이터 배선의 폭을 넓게 형성하면, 저항을 낮출 수는 있으나, 화소 영역의 경계를 구성하는 배선의 폭이 커지므로 유효 화소 영역이 작아지는 문제점이 있다. 이럴 경우, 개구율이 줄어들고 휘도가 저하되는 또 다른 화질 저하의 문제가 발생한다. 또 다른 방법으로 배선의 두께를 두껍게 하면, 배선 형성시 식각 시간이 증가하고, 배선 사이의 간격이 커짐으로 인해 개구율이 저하되는 문제가 발생한다. 또한, 배선의 두께를 증가시키면, 배선과 배선 이외의 부분과의 단차가 심해지는 문제가 발생하고, 이 부분에서 배향막 러빙 과정에서 불량이 발생할 가능성이 커진다.
이와 같이, 대면적 평판 표시장치용 박막 트랜지스터 기판에 있어서, 저저항 구조를 갖는 배선의 필요성은 아주 중요한 요구 사항이 되고 있다.
본 발명의 목적은 대면적 평판 표시장치에 사용할 수 있는 저저항 배선 구조를 갖는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은 전기 신호를 전달하는 배선을 두껍게 형성하여 저정항 배선을 구현하되, 단차가 발생하지 않는 구조를 갖는 저저항 배선 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은 전기 신호를 전달하는 배선을 두껍게 형성하여 저저항 배선을 구현하되, 배선의 폭은 그대로 이거나, 오히려 폭을 줄여서 개구율을 향상시킨 저저항 배선 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판의 표면을 패턴하여, 배선 패턴을 형성하고, 상기 배선 패턴 내부를 배선 금속물질로 채워 배선을 형성하는 단계와; 상기 배선으로 정의된 화소 영역의 일측부에 반도체 채널층을 형성하는 단계와; 상기 반도체 채널층 위에 소스-드레인 전극을 형성하고, 상기 화소 영역 내부에 상기 드레인 전극에서 연장된 화소 전극과, 상기 화소 전극과 평행하게 배열된 공통 전극을 형성하는 단계를 포함한다.
상기 배선을 형성하는 단계는, 상기 기판 위에 포토레지스트를 도포하는 단계와; 상기 배선 패턴에 해당하는 마스크를 이용하여 상기 포토레지스트를 패턴하는 단계와; 상기 패턴된 포토레지스트를 마스크로 사용하여 상기 기판의 표면을 식각하여 상기 배선 패턴을 형성하는 단계와; 상기 기판 전면에 상기 금속물질을 증착하여, 상기 포토레지스트 패턴 위에 상기 금속물질을 증착하고 상기 배선 패턴 내부를 상기 금속물질로 채우는 단계와; 그리고 상기 포토레지스트 패턴을 제거함으로써 상기 포토레지스트 패턴 위에 증착된 상기 금속물질을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 배선을 형성하는 단계는, 상기 기판의 일방향으로 진행하는 게이트 배선과, 상기 게이트 배선과 나란하게 진행하는 공통 배선과, 상기 게이트 배선과 상기 공통 배선 사이에서 선분 형태로 상기 일방향과 직교하는 방향으로 진행하는 데이터 배선, 그리고 상기 게이트 배선에서 상기 화소 영역으로 분기된 게이트 전극을 형성하는 것을 특징으로 한다.
상기 반도체 채널층을 형성하는 단계는, 상기 배선이 형성된 상기 기판 위에 절연물질, 반도체 물질, 그리고 불순물이 도핑된 반도체 물질을 연속으로 증착하고 패턴하여, 상기 게이트 전극 위에 중첩하는 상기 반도체 층을 형성하고; 상기 게이트 패드를 노출하는 게이트 패드 콘택홀, 상기 데이터 패드를 노출하는 데이터 패드 콘택홀, 상기 공통 배선의 일부를 노출하는 공통 배선 콘택홀, 그리고 상기 선분형태의 데이터 배선 양 단부들을 노출하는 데이터 배선 콘택홀을 더 형성하는 것을 특징으로 한다.
상기 소스-드레인 전극, 상기 화소 전극 및 상기 공통 전극을 형성하는 단계는, 상기 반도체 층이 형성된 상기 기판 전면에 소스-드레인 금속물질을 증착하고 패턴하여, 상기 반도체 층의 일측부와 접촉하는 소스 전극과, 상기 소스 전극과 대향하며 상기 반도체 층의 타측부와 접촉하는 드레인 전극과, 상기 드레인 전극에서 연장되어 상기 화소 영역 내에서 다수 개의 막대 모양으로 나란하게 배열된 화소 전극과, 그리고 상기 공통 배선 콘택홀을 통해 상기 공통 배선과 접촉하고 상기 화소 영역 내에서 상기 화소전극과 나란히 배열된 다수 개의 막대 모양을 갖는 공통 전극을 형성하고; 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자와, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자와, 그리고 상기 데이터 배선 콘택홀을 통해 이웃하는 상기 데이터 배선을 연결하는 데이터 배선 연결 단자를 더 형성하는 것을 특징으로 한다.
상기 소스-드레인 전극, 상기 화소 전극 및 상기 공통 전극을 포함하는 상기 기판 전면 위에 절연물질을 증착하고 패턴하여, 상기 게이트 패드 단자 및 상기 데이터 패드 단자를 노출하는 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 소스-드레인 금속 물질은 몰리브덴-티타늄을 포함하는 제1 금속층과 구리를 포함하는 제2 금속층을 적층하여 형성하고; 상기 보호막을 형성하는 단계는, 상기 화소 영역을 덮는 상기 보호막을 더 패턴하여 상기 화소 전극 및 상기 공통 전극을 더 노출하고; 노출된 상기 게이트 패드 단자, 상기 데이터 패드 단자, 상기 화소 전극,그리고 상기 공통 전극의 상기 제2 금속층을 제거하는 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터 기판은, 기판; 상기 기판의 표면에 기 설정된 깊이로 함몰되어 형성된 배선 패턴; 상기 배선 패턴을 채워 형성된 배선; 상기 배선을 덮는 게이트 절연막; 상기 배선으로 정의된 화소 영역의 일측부에 형성된 박막 트랜지스터; 상기 화소 영역 내부에 형성되고 상기 박막 트랜지스터에 연결되며 다수 개의 막대 모양으로 나란하게 배열된 화소 전극; 그리고 상기 공통 배선과 접촉하고 상기 화소 영역 내에서 상기 화소전극과 나란히 배열된 다수 개의 막대 모양을 갖는 공통 전극을 포함한다.
상기 배선은, 상기 기판 위에서 일방향으로 진행하는 게이트 배선, 상기 게이트 배선과 나란하게 진행하는 공통 배선, 그리고 상기 게이트 배선과 상기 공통 배선 사이에서 선분 형태로 상기 일방향과 직교하는 방향으로 진행하는 데이터 배선을 포함하고; 상기 박막 트랜지스터는, 상기 게이트 배선에서 분기하는 게이트 전극, 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하는 반도체 채널층, 상기 반도체 채널층의 일측부와 접촉하는 소스 전극, 그리고 상기 소스 전극과 대향하며 상기 반도체 채널층의 타측부와 접촉하는 드레인 전극을 포함하는 것을 특징으로 한다.
상기 게이트 배선의 일측부에 연결된 게이트 패드, 상기 게이트 패드를 노출하는 게이트 패트 콘택홀, 및 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자; 상기 데이터 배선의 일측부에 연결된 데이터 패드, 상기 데이터 패드를 노출하는 데이터 패드 콘택홀, 및 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자; 그리고 상기 데이터 배선의 양 단부를 노출하는 데이터 배선 콘택홀, 그리고 상기 게이트 절연막 위에서 상기 데이터 배선 콘택홀을 통해 이웃하는 상기 데이터 배선을 연결하는 데이터 배선 연결단자를 더 포함한다.
상기 기판 전면을 덮되, 상기 게이트 패드 단자, 상기 데이터 패드 단자, 상기 화소 전극, 및 상기 공통 전극을 노출하는 보호막을 더 포함하는 것을 특징으로 한다.
상기 소스 전극 및 드레인 전극은 몰리브덴-티타늄을 포함하는 제1 금속층과 구리를 포함하는 제2 금속층이 적층되며, 노출된 상기 게이트 패드 단자, 상기 데이터 패드 단자, 상기 화소 전극, 및 상기 공통 전극은 상기 제1 금속층이 노출된 것을 특징으로 한다.
본 발명에 의한 박막 트랜지스터 기판은 배선의 두께를 두껍게 형성하되, 기판 안으로 매립되는 구조를 갖는다. 따라서, 배선의 단면적을 더 크게 형성할 수 있으므로, 배선의 저항을 낮출 수 있다. 또한, 기판에 매립되므로 배선의 두께에 의한 단차가 박막 소자에 영향을 주지 않는다. 배선의 저항을 낮출 수 있으므로, 배선의 폭을 더 좁게 그리고 배선의 길이를 더 길게 설계할 수 있다. 따라서, 개구율이 향상된 대면적 평판 표시장치용 박막 트랜지스터를 제공할 수 있다.
도 1은 종래 기술에 의한 수평전계방식 액정표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 2a 내지 2e는 도 1의 절취선 I-I'으로 자른 단면으로 도시한 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 3은 본 발명에 의한 수평전계방식 액정표시장치용 저저항 배선 구조를 갖는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4a 내지 도 4e는 도 3의 절취선 II-II'으로 자른 단면으로 도시한 본 발명에 의한 저저항 배선 구조를 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
상기 본 발명의 목적 및 특징들은 첨부한 도면들을 참조한 실시 예의 설명을 통하여 명백하게 드러나게 될 것이다. 이하, 첨부한 도 3 및 도 4a 내지 4e를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명한다. 도 3은 본 발명에 의한 수평전계방식 액정표시장치용 저저항 배선 구조를 갖는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 4a 내지 도 4e는 도 3의 절취선 II-II'으로 자른 단면으로 도시한 본 발명에 의한 저저항 배선 구조를 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
도 3 및 도 4a 내지 4e를 참조하면, 액정표시장치의 박막 트랜지스터 기판은 유리 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차부마다 형성된 박막 트랜지스터(TFT)를 구비한다. 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조에 의해 화소 영역을 정의한다. 게이트 배선(GL)은 박막 트랜지스터(TFT)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(TFT)의 드레인 전극(D)를 통해 화소전극(PXL)에 화소 신호를 공급한다. 공통 배선(CL)은 화소 영역을 사이에 두고 게이트 배선(GL)과 나란하게 형성되며, 액정 구동을 위한 기준 전압을 공통 전극(COM)에 공급한다.
박막 트랜지스터(TFT)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지되도록 한다. 화소 전극(PXL)은 박막 트랜지스터(TFT)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 공통전극(COM)은 공통 배선(CL)에 접속되어 화소 영역에 형성된다. 특히, 화소전극(PXL)과 공통전극(COM)은 화소 영역 내에서 서로 평행하도록 배치된다. 이를 위해, 공통전극(COM)은 화소 영역 내에서 수직방향 혹은 꺽은선 구조로 일정 간격 떨어져 배열된 다수의 막대 모양으로 형성되며, 화소전극(PXL)은 공통전극(COM) 사이에서 배치되는 막대 모양을 다수 개 구비한다.
게이트 배선(GL)과 데이터 배선(DL)의 일측 단부에는 각각 게이트 패드(GP)와 데이터 패드(DP)가 형성된다. 게이트 패드(GP)와 데이터 패드(DP)는 각각 게이트 패드 콘택홀(GPH)과 데이터 패드 콘택홀(DPH)을 통해 게이트 패드 단자(GPT)와 데이터 패드 단자(DPT)가 연결된다.
특히, 본 발명에서는 게이트 배선(GL)과 공통 배선(CL)의 저항을 낮추면서도 개구율의 저하를 방지하도록 하기 위해 배선을 두껍게 형성한다. 더욱이, 배선을 두껍게 할 경우 발생할 수 있는 심한 단차에 의한 문제점을 극복하기 위해 유리 기판을 배선의 두께에 해당하는 깊이로 배선 홈부를 형성하고, 상기 홈 내부를 금속 물질로 채워서 배선을 형성하는 것이 특징이다.
또한, 게이트 배선(GL) 및 공통 배선(CL)과 직교하는 방향으로 나열되는 데이터 배선(DL)도 동일한 구조를 갖도록 형성한다. 이 경우, 데이터 배선(DL)은 각 게이트 배선(GL)과 공통 배선(CL) 사이에서 선분 형태로 형성된다. 그리고, 절연막 위에 형성된 데이터 배선 연결 단자(CN)을 이용하여 데이터 배선 콘택홀(DLH)을 통해 이웃하는 선분 형태의 데이터 배선(DL)을 전기적으로 연결한다.
도 4a 내지 도 4e를 참조하여, 본 발명에 의한 수평전계방식 액정표시장치용 저저항 배선 구조를 갖는 박막 트랜지스터 기판을 제조하는 공정을 살펴 보면 다음과 같다.
유리 기판(SUB)의 표면을 제1 마스크로 패턴하여 게이트 배선(GL), 공통 배선(CL) 및 데이터 배선(DL)이 형성될 부분을 식각한다. 유리 기판(SUB)을 식각하는 깊이는 배선들의 두께에 상응한다. 본 발명에서는 배선의 폭은 기존의 설계 값과 동일하거나, 더 바람직하게는 좁은 값을 갖도록 설계하는 것이 바람직하다. 따라서, 배선의 저항을 줄이기 위해, 배선의 단면적을 크게 하려면, 배선의 두께를 종래의 값보다 적어도 2배 이상 두껍게 형성하는 것이 바람직하다.
예를 들어, 배선의 폭이 종래의 값과 동일할 경우를 생각하면, 배선의 두께를 2배 두껍게 할 경우, 배선의 단면적이 2배 증가한다. 전술한 수학식 1에 의하면, 배선의 단면적이 2배 증가하면, 배선의 길이가 2배 더 길어져도 동일한 저항값을 갖는다. 즉, 배선의 두께를 2배 더 크게 형성함으로써 배선의 길이를 2배 더 길게 형성할 수 있으므로, 대각길이가 2배 더 커지지만 배선 저항은 동일한 대면적 평판 표시장치용 박막 트랜지스터 기판을 설계 및 제조할 수 있다.
또 다른 예로, 배선의 폭을 종래의 경우보다 50% 좁게 형성하는 경우를 생각하면, 이로 인해 배선의 단면적이 1/2로 줄어든다. 이 경우, 배선의 두께를 2배 증가하면, 배선의 단면적은 종래의 경우와 동일해 진다. 배선의 단면적을 크게하여야 하므로, 배선의 두께를 3배로 증가시키면, 수학식 1에 의해, 배선의 단면적은 1.5배로 증가한다. 즉, 배선의 두께를 3배 증가시키면, 배선의 폭을 1/2로 줄이고 배선의 길이를 1.5배 더 증가시키더라도 배선의 저항은 동일한 값을 갖는다. 따라서, 대각길이가 1.5배 더 커지지만 개구율은 더 향상되고 배선 저항은 동일한 대면적 평판 표시장치용 박막 트랜지스터 기판을 설계 및 제조할 수 있다.
결론적으로, 배선의 두께는 배선의 길이와 배선의 폭을 결정한 후에 배선의 저항이 변하지 않도록 또는 배선의 저항이 더 낮아지도록 하는 값을 수학식 1에 의거하여 선택할 수 있다.
구체적으로는, 유리 기판(SUB)을 식각한 배선 패턴은 깊이가 종래의 배선 두께 값인 2000Å보다 적어도 2배 이상 두꺼운 4000Å 이상인 것이 바람직하다. 이 경우, 배선의 폭은 동일하게 그리고 배선의 길이는 2배 정도 더 길게 형성할 수 있다. 또한, 유리 기판(SUB)을 식각한 배선 패턴은 깊이가 종래의 배선 두께 값인 2000Å보다 적어도 3배 이상 두꺼운 6000Å 이상 형성할 수 있다. 이 경우, 배선의 폭을 50% 정도 좁게 형성할 수 있고, 배선의 길이는 1.5배 정도 더 길게 형성할 수 있다. (도 4a)
이와 같이 유리 기판(SUB)에 배선 패턴을 식각한 후에 포토레지스트(PR)가 남아 있는 상태에서 배선용 금속 물질을 전면 증착한다. 그러면 포토레지스트 (PR) 위에 금속 물질이 증착됨과 동시에, 유리 기판(SUB)이 식각된 배선 패턴 내부에도 금속 물질이 채워진다. 그리고 나서, 포토레지스트(PR)를 제거하는 리프트 오프(Lift-Off) 공정을 수행하면, 포토레지스트(PR)과 포토레지스트(PR) 위에 증착된 금속 물질들만 제거된다. 그 결과, 유리 기판(SUB)에 상부 표면이 노출된 상태로 매립된 배선들이 완성된다. 배선들은 기판(SUB)의 일 방향으로 나열된 게이트 배선(GL), 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL), 게이트 배선(GL)과 공통 배선(CL) 사이에서 기판(SUB)의 타 방향으로 나열된 선분 형태의 데이터 배선(DL)을 포함한다. 특히, 게이트 배선(GL)과 데이터 배선(DL)은 서로 직교하는 방향으로 진행한다. 게이트 배선(GL)에서 화소 영역으로 분기된 게이트 전극(G)을 더 형성한다. 그리고, 게이트 배선(GL)의 일측단부에 연결된 게이트 패드(GP)와, 데이터 배선(DL)의 일측단부에 연결된 데이터 패드(DP)를 더 형성한다. 도면으로 도시하지 않았으나, 공통 배선(CL)의 일측단부에도 공통 패드가 연결될 수 있다. (도 4b)
배선들이 형성된 기판(SUB) 위에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 게이트 절연막(GI)을 형성한다. 연속 공정으로 비정질 실리콘과 같은 반도체 물질, 그리고 불순물이 고농도로 도핑된 n+ 실리콘과 같은 불순물 반도체 물질을 증착한다. 그리고, 제2 마스크로 반도체 물질 및 불순물 반도체 물질을 동시에 패턴하여 반도체 채널층(A)과 오믹층(n)을 형성한다. 이 때, 반도체 채널층(A)과 오믹층(n)은 게이트 절연막(GI)를 사이에 두고 게이트 전극(G)과 중첩하도록 형성한다. 이와 동시에, 게이트 절연막(GI)를 패턴하여, 게이트 패드(GP)를 노출하는 게이트 패드 콘택홀(GPH), 데이터 패드(DP)를 노출하는 데이터 패드 콘택홀(DPH), 선분 모양을 갖는 각 데이터 배선(DL)의 양 단부 일부를 노출하는 데이터 배선 콘택홀(DLH), 그리고 공통 배선(CL)의 일부를 노출하는 공통 배선 콘택홀(CH)을 형성한다. 여기서, 게이트 전극(G) 부분은 반도체 채널층(A)과 오믹층(n)을 형성하고, 다른 부분에서는 게이트 절연막(GI)을 동시에 패턴하여야 하므로 제2 마스크는 하프톤 마스크를 사용하는 것이 바람직하다. (도 4c)
반도체 채널층(A), 오믹층(n) 및 콘택홀들이 형성된 기판(SUB) 전면에 소스-드레인 금속물질을 증착하고 제3 마스크로 패턴하여 소스 전극(S), 드레인 전극(D), 화소 전극(PXL), 공통 전극(COM), 게이트 패드 전극(GPT), 데이터 패드 전극(DPT), 그리고 데이터 배선 연결 단자(CN)를 형성한다. 소스-드레인 금속물질은 몰리브덴-티타늄 합금(MoTi) 200~300Å을 증착하여 형성할 수 있다. 또는, 몰리브덴-티타늄 합금(MoTi) 200~300Å과 구리(Cu) 2000~3000Å이 적층된 구조를 갖도록 형성할 수 있다.
소스 전극(S)은 오믹층(n)의 일측부와 접촉하여 반도체 채널층(A) 및 게이트 전극(G)의 일측부와 중첩한다. 드레인 전극(D)는 소스 전극(G)과 대향하며 오믹층(n)의 타측부와 접촉하여 반도체 채널층(A) 및 게이트 전극(G)의 타측부와 중첩한다. 화소 전극(PXL)은 드레인 전극(D)과 일체형으로 형성되며 화소 영역 내에서 다수 개의 막대 모양이 나란하게 배열된 구조를 갖는다. 공통전극(COM)은 공통 배선 콘택홀(CH)을 통해 공통 배선(CL)과 접촉하고, 화소 영역 내에서 화소전극(PXL)과 나란히 배열된 다수 개의 막대 모양으로 형성한다. 또한, 데이터 배선 연결 단자(CN)은 이웃하는 선분 형태의 데이터 배선(DL)을 물리적 및 전기적으로 연결한다. 즉, 데이터 배선 콘택홀(DLH)을 통해 노출된 데이터 배선(DL)의 양 단부를 데이터 배선 연결 단자(CN)로 연결한다. 이 때, 도면에 도시한 바와 같이, 소스 전극(S)이 데이터 배선 연결 단자(CN)에서 분기되는 형태를 가질 수도 있다.
본 실시 예에서는, 게이트 배선(GL)을 형성하는 단계에서 데이터 배선(DL)을 함께 형성하였다. 이 경우에는 소스-드레인 금속물질을 몰리브덴-티타늄 합금(MoTi) 단일층으로 형성하여도 무방하다. 그러나, 데이터 배선(DL)을 소스-드레인 금속물질을 패턴하여 형성하고자 하는 경우에는 몰리브덴-티타늄 합금 (MoTi)과 구리(Cu)가 적층된 이중 층 구조로 형성하는 것이 바람직하다. 이는 대면적 박막 트랜지스터 기판에서 데이터 배선(DL)의 저저항을 구현하기 위한 것이다. 하지만, 가장 바람직하게는, 데이터 배선(DL)도 게이트 배선(GL)과 동일하게 형성하여야 한다.
이어서, 소스-드레인 전극을 마스크로 하여 오믹층(n)을 더 식각하여, 소스 전극(S)과 드레인 전극(D) 사이에 있는 오믹층(n)을 제거하고 반도체 채널층(A)만을 노출 시킨다. 이로써, 소스 전극(S) 및 드레인 전극(D) 각각과 반도체 채널층(A) 사이에서 오믹 접촉을 이루는 오믹 접촉층(n')을 완성한다. 그럼으로써, 소스 전극(S), 드레인 전극(D), 반도체 채널층(A), 그리고 게이트 전극(G)으로 구성된 스위칭 소자인 박막 트랜지스터(TFT)를 완성한다. (도 4d)
소스-드레인(S-D) 전극, 화소 전극(PXL), 공통 전극(COM)이 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 보호막(PAS)를 형성한다. 제4 마스크로 보호막(PAS)을 패턴하여, 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT) 전부를 노출 시킨다. 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)는 외부로부터 전기 신호를 입력 받는 부분이므로 노출되어야 한다.
그리고, 화소 영역 내부를 덮는 보호막(PAS)을 제거할 수 있다. 이 경우, 화소 영역 내에서 노출된 화소 전극(PXL)과 공통 전극(COM)의 상부에 노출된 구리(Cu) 층을 제거하는 것이 바람직하다. 이것은, 구리층이 수천 Å으로 수백 Å몰리브덴-티타늄(MoTi) 층보다 훨씬 두껍기 때문에 단차로 인해 이후에 도포되는 배향막의 단차를 줄이기 위함이다. 또한, 구리층은 데이터 배선(DL)의 저저항을 구현하기 위한 것으로 화소 전극(PXL)과 공통 전극(COM)에서는 꼭 필요한 요소가 아니므로 제거하는 것이 더 바람직하기 때문이다. 이 경우, 노출된 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)의 상부에 있는 구리층도 제거된다. 구리층이 노출된 경우 산화로 인해 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)가 손상될 수 있으므로, 구리층이 제거되는 것이 더 제품의 신뢰도를 높일 수 있다.
도면으로 도시하지 않았으나, 데이터 배선(DL)을 게이트 배선(GL)과 동일하게 형성한 경우, 소스-드레인 금속물질을 몰리브덴-티타늄 합금(MoTi) 단일층으로 형성할 수 있다. 이 경우에는, 화소 영역을 덮는 보호막(PAS)를 제거하지 않고, 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)들만 노출 시킬 수도 있다. (도 4e)
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의해 정하여져야만 할 것이다.
TFT: 박막 트랜지스터 G: 게이트 전극
S: 소스 전극 D: 드레인 전극
A: 반도체 채널층 n: 오믹 접촉층
GL: 게이트 배선 GP: 게이트 패드
GPH: 게이트 패드 콘택홀 GPT: 게이트 패드 단자
CL: 공통 배선 CH: 공통 배선 콘택홀
COM: 공통 전극 PXL: 화소 전극
DH: 드레인 콘택홀 DL: 데이터 배선
DP: 데이터 패드 DPH: 데이터 패드 콘택홀
DPT: 데이터 패드 단자 DLH: 데이터 배선 콘택홀
CN: 데이터 배선 연결단자 SUB: 기판

Claims (14)

  1. 기판의 표면을 패턴하여, 배선 패턴을 형성하고, 상기 배선 패턴 내부를 배선 금속물질로 채워 배선을 형성하는 단계와;
    상기 배선으로 정의된 화소 영역의 일측부에 반도체 채널층을 형성하는 단계와;
    상기 반도체 채널층 위에 소스-드레인 전극을 형성하고, 상기 화소 영역 내부에 상기 드레인 전극에서 연장된 화소 전극과, 상기 화소 전극과 평행하게 배열된 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판 제조 방법.
  2. 제 1 항에 있어서, 상기 배선을 형성하는 단계는,
    상기 기판 위에 포토레지스트를 도포하는 단계와;
    상기 배선 패턴에 해당하는 마스크를 이용하여 상기 포토레지스트를 패턴하는 단계와;
    상기 패턴된 포토레지스트를 마스크로 사용하여 상기 기판의 표면을 식각하여 상기 배선 패턴을 형성하는 단계와;
    상기 기판 전면에 상기 금속물질을 증착하여, 상기 포토레지스트 패턴 위에 상기 금속물질을 증착하고 상기 배선 패턴 내부를 상기 금속물질로 채우는 단계와; 그리고
    상기 포토레지스트 패턴을 제거함으로써 상기 포토레지스트 패턴 위에 증착된 상기 금속물질을 제거하는 단계를 포함하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판 제조 방법.
  3. 제 1 항에 있어서, 상기 배선을 형성하는 단계는,
    상기 기판의 일방향으로 진행하는 게이트 배선과, 상기 게이트 배선과 나란하게 진행하는 공통 배선과, 상기 게이트 배선과 상기 공통 배선 사이에서 선분 형태로 상기 일방향과 직교하는 방향으로 진행하는 데이터 배선, 그리고 상기 게이트 배선에서 상기 화소 영역으로 분기된 게이트 전극을 형성하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판 제조 방법.
  4. 제 3 항에 있어서, 상기 반도체 채널층을 형성하는 단계는,
    상기 배선이 형성된 상기 기판 위에 절연물질, 반도체 물질, 그리고 불순물이 도핑된 반도체 물질을 연속으로 증착하고 패턴하여, 상기 게이트 전극 위에 중첩하는 상기 반도체 층을 형성하고;
    상기 게이트 패드를 노출하는 게이트 패드 콘택홀, 상기 데이터 패드를 노출하는 데이터 패드 콘택홀, 상기 공통 배선의 일부를 노출하는 공통 배선 콘택홀, 그리고 상기 선분형태의 데이터 배선 양 단부들을 노출하는 데이터 배선 콘택홀을 더 형성하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판 제조 방법.
  5. 제 4 항에 있어서, 상기 소스-드레인 전극, 상기 화소 전극 및 상기 공통 전극을 형성하는 단계는,
    상기 반도체 층이 형성된 상기 기판 전면에 소스-드레인 금속물질을 증착하고 패턴하여, 상기 반도체 층의 일측부와 접촉하는 소스 전극과, 상기 소스 전극과 대향하며 상기 반도체 층의 타측부와 접촉하는 드레인 전극과, 상기 드레인 전극에서 연장되어 상기 화소 영역 내에서 다수 개의 막대 모양으로 나란하게 배열된 화소 전극과, 그리고 상기 공통 배선 콘택홀을 통해 상기 공통 배선과 접촉하고 상기 화소 영역 내에서 상기 화소전극과 나란히 배열된 다수 개의 막대 모양을 갖는 공통 전극을 형성하고;
    상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자와, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자와, 그리고 상기 데이터 배선 콘택홀을 통해 이웃하는 상기 데이터 배선을 연결하는 데이터 배선 연결 단자를 더 형성하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판 제조 방법.
  6. 제 5 항에 있어서,
    상기 소스-드레인 전극, 상기 화소 전극 및 상기 공통 전극을 포함하는 상기 기판 전면 위에 절연물질을 증착하고 패턴하여, 상기 게이트 패드 단자 및 상기 데이터 패드 단자를 노출하는 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판 제조 방법.
  7. 제 6 항에 있어서,
    상기 소스-드레인 금속 물질은 제1 금속층과 제2 금속층을 차례로 적층하여 형성하고;
    상기 보호막을 형성하는 단계는, 상기 화소 영역을 덮는 상기 보호막을 더 패턴하여 상기 화소 전극 및 상기 공통 전극을 더 노출하고;
    노출된 상기 게이트 패드 단자, 상기 데이터 패드 단자, 상기 화소 전극,그리고 상기 공통 전극의 상기 제2 금속층을 제거하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판 제조 방법.
  8. 제 7 항에 있어서,
    상기 제1 금속층은 몰리브덴 및 티타늄 중 적어도 어느 하나를 포함하고;
    상기 제2 금속층은 구리를 포함하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판 제조 방법.
  9. 기판;
    상기 기판의 표면에 기 설정된 깊이로 함몰되어 형성된 배선 패턴;
    상기 배선 패턴을 채워 형성된 배선;
    상기 배선을 덮는 게이트 절연막;
    상기 배선으로 정의된 화소 영역의 일측부에 형성된 박막 트랜지스터;
    상기 화소 영역 내부에 형성되고 상기 박막 트랜지스터에 연결되며 다수 개의 막대 모양으로 나란하게 배열된 화소 전극; 그리고
    상기 공통 배선과 접촉하고 상기 화소 영역 내에서 상기 화소전극과 나란히 배열된 다수 개의 막대 모양을 갖는 공통 전극을 포함하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판.
  10. 제 9 항에 있어서,
    상기 배선은, 상기 기판 위에서 일방향으로 진행하는 게이트 배선, 상기 게이트 배선과 나란하게 진행하는 공통 배선, 그리고 상기 게이트 배선과 상기 공통 배선 사이에서 선분 형태로 상기 일방향과 직교하는 방향으로 진행하는 데이터 배선을 포함하고;
    상기 박막 트랜지스터는, 상기 게이트 배선에서 분기하는 게이트 전극, 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하는 반도체 채널층, 상기 반도체 채널층의 일측부와 접촉하는 소스 전극, 그리고 상기 소스 전극과 대향하며 상기 반도체 채널층의 타측부와 접촉하는 드레인 전극을 포함하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판.
  11. 제 10 항에 있어서,
    상기 게이트 배선의 일측부에 연결된 게이트 패드, 상기 게이트 패드를 노출하는 게이트 패트 콘택홀, 및 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드와 접촉하는 게이트 패드 단자;
    상기 데이터 배선의 일측부에 연결된 데이터 패드, 상기 데이터 패드를 노출하는 데이터 패드 콘택홀, 및 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드와 접촉하는 데이터 패드 단자; 그리고
    상기 데이터 배선의 양 단부를 노출하는 데이터 배선 콘택홀, 그리고 상기 게이트 절연막 위에서 상기 데이터 배선 콘택홀을 통해 이웃하는 상기 데이터 배선을 연결하는 데이터 배선 연결단자를 더 포함하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판.
  12. 제 11 항에 있어서,
    상기 기판 전면을 덮되, 상기 게이트 패드 단자, 상기 데이터 패드 단자, 상기 화소 전극, 및 상기 공통 전극을 노출하는 보호막을 더 포함하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판.
  13. 제 12 항에 있어서,
    상기 소스 전극 및 드레인 전극은 제1 금속층과 제2 금속층이 적층되며,
    노출된 상기 게이트 패드 단자, 상기 데이터 패드 단자, 상기 화소 전극, 및 상기 공통 전극은 상기 제1 금속층이 노출된 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판.
  14. 제 13 항에 있어서,
    상기 제1 금속층은 몰리브덴 및 티타늄 중 적어도 어느 하나를 포함하고;
    상기 제2 금속층은 구리를 포함하는 것을 특징으로 하는 저저항 배선 구조를 갖는 박막 트랜지스터 기판.
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US13/156,809 US8592237B2 (en) 2010-07-07 2011-06-09 Method of manufacturing a thin film transistor including forming bus line patterns in a substrate and filling with metal
CN201110158453.3A CN102315166B (zh) 2010-07-07 2011-06-13 具有低电阻总线结构的薄膜晶体管基板及其制造方法
DE102011077647.8A DE102011077647B4 (de) 2010-07-07 2011-06-16 Dünnschichttransistorsubstrat mit einer widerstandsarmen Busleitungsstruktur und Herstellungsverfahren für dasselbe

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103293806A (zh) * 2012-02-22 2013-09-11 乐金显示有限公司 液晶显示装置及其修复方法
KR20150002276A (ko) * 2013-06-28 2015-01-07 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR20150135673A (ko) * 2014-05-23 2015-12-03 엘지디스플레이 주식회사 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
KR20200092520A (ko) * 2019-01-24 2020-08-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8927308B2 (en) * 2011-05-12 2015-01-06 Universal Display Corporation Method of forming bus line designs for large-area OLED lighting
CN102544029A (zh) * 2012-02-07 2012-07-04 深圳市华星光电技术有限公司 一种薄膜晶体管阵列基板及其制作方法
CN102654703B (zh) 2012-03-31 2015-01-07 京东方科技集团股份有限公司 一种阵列基板及其制造方法、以及显示设备
CN103715202B (zh) * 2013-12-23 2015-04-01 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN104392999B (zh) * 2014-09-30 2017-03-29 合肥京东方光电科技有限公司 一种阵列基板及其制作方法、显示装置
KR102374749B1 (ko) * 2015-07-15 2022-03-17 엘지디스플레이 주식회사 저 저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판 및 그 제조 방법
KR101853032B1 (ko) * 2016-07-21 2018-06-05 엘지디스플레이 주식회사 표시장치
CN106229319A (zh) * 2016-09-05 2016-12-14 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板和显示装置
CN106292109B (zh) * 2016-09-22 2019-12-06 京东方科技集团股份有限公司 阵列基板、显示面板及其制造方法、显示装置
US10295875B2 (en) 2017-05-12 2019-05-21 A.U. Vista, Inc. TFT array having conducting lines with low resistance
JP2019066719A (ja) * 2017-10-03 2019-04-25 シャープ株式会社 表示パネル
KR102473069B1 (ko) * 2018-01-02 2022-12-01 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN108469922B (zh) * 2018-03-28 2021-11-19 京东方科技集团股份有限公司 一种阵列基板及其制备方法、触控显示装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940015576A (ko) * 1992-12-10 1994-07-21 이헌조 액정표시장치 제조방법
KR20010046141A (ko) * 1999-11-10 2001-06-05 구본준 박막 트랜지스터 및 배선 제조방법
KR100620322B1 (ko) * 2000-07-10 2006-09-13 엘지.필립스 엘시디 주식회사 횡전계 방식의 액정 표시장치 및 그 제조방법
JP2004302466A (ja) * 2003-03-29 2004-10-28 Lg Philips Lcd Co Ltd 水平電界印加型液晶表示装置及びその製造方法
JP4516518B2 (ja) 2005-03-15 2010-08-04 株式会社フューチャービジョン 薄膜トランジスタを用いた液晶表示装置及びその製造方法
TWI332707B (en) 2005-08-04 2010-11-01 Au Optronics Corp Array substrate of a liquid crystal display and method of fabricating the same
KR101147267B1 (ko) * 2005-12-10 2012-05-18 엘지디스플레이 주식회사 수평 전계형 박막 트랜지스터 기판 및 그 제조 방법
KR101183434B1 (ko) * 2006-06-30 2012-09-14 엘지디스플레이 주식회사 수평 전계 인가형 박막 트랜지스터 기판
KR101384142B1 (ko) * 2007-12-28 2014-04-14 삼성디스플레이 주식회사 표시기판, 이의 제조방법 및 이를 갖는 표시장치
KR101441545B1 (ko) * 2008-01-02 2014-09-17 삼성디스플레이 주식회사 표시기판 및 이의 제조방법
KR20090100186A (ko) * 2008-03-19 2009-09-23 삼성전자주식회사 금속 배선 형성 방법
CN101677058B (zh) * 2008-09-19 2012-02-29 北京京东方光电科技有限公司 薄膜构造体的制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103293806A (zh) * 2012-02-22 2013-09-11 乐金显示有限公司 液晶显示装置及其修复方法
CN103293806B (zh) * 2012-02-22 2016-02-24 乐金显示有限公司 液晶显示装置及其修复方法
KR20150002276A (ko) * 2013-06-28 2015-01-07 엘지디스플레이 주식회사 액정표시장치용 어레이 기판 및 그 제조방법
KR20150135673A (ko) * 2014-05-23 2015-12-03 엘지디스플레이 주식회사 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
KR20200092520A (ko) * 2019-01-24 2020-08-04 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법

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