KR101183434B1 - 수평 전계 인가형 박막 트랜지스터 기판 - Google Patents

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Abstract

본 발명은 전계 왜곡 및 기생 캐패시턴스를 줄일 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 상기 게이트 라인과 나란한 공통 라인과, 공통 라인에서 수직으로 신장되고 게이트 라인과 평면상에서 교차하는 공통전극과, 박막 트랜지스터와 접속되고 공통전극과 수평 전계를 형성하도록 화소 영역에 형성된 화소 전극과, 적어도 상기 게이트 라인과 상기 공통전극이 교차하는 영역을 포함하도록 상기 게이트 라인과 상기 공통전극 사이에 형성되는 더미막을 구비한다.

Description

수평 전계 인가형 박막 트랜지스터 기판{Thin Film Transistor Substrate of Horizontal Electronic Field Applying Type}
도 1은 종래의 수평 전계 인가형 박막 트랜지스터 기판 중 한 화소 영역을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3은 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판 중 한 화소 영역을 도시한 평면도.
도 4는 도 3에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도.
< 주요 도면 부호에 대한 설명 >
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 화소 전극 18, 118 : 공통전극
16, 116 : 공통 라인 120 : 더미막
본 발명은 수평 전계를 이용하는 액정 표시 장치에 관한 것으로, 특히 전압 왜곡 현상을 방지할 수 있는 수평 전계 인가형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계 인가형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.
수평 전계 인가형 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판(하판) 및 컬러 필터 기판(상판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 기판은 화소 단위의 수평 전계 형성을 위한 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 컬러 필터 기판은 컬러 구현을 위한 컬러 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
도 1은 종래의 수평 전계 인가형 박막 트랜지스터 기판 중 한 화소 영역을 도시한 평면도이다.
도 1을 참조하면, 박막 트랜지스터 기판은 하부 기판 위에 게이트 절연막을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(14) 및 공통전극(18)과, 공통전극(18)과 접속된 공통 라인(16)을 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역을 정의한다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인(16)은 화소 영역을 사이에 두고 게이트 라인(2)과 나란하게 형성된다.
박막 트랜지스터(6)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(14)에 충전되어 유지되게 한다.
화소 전극(14)은 보호막(52)을 관통하는 컨택홀(13)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속되어 화소 영역에 형성된다. 이러한 화소 전극(14)은 드레인 전극(12)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 수평부(14A)와, 수평부(14A)로부터 화소 영역으로 신장된 핑거부(14B)를 구비한다.
공통전극(18)은 투명 도전층, 예컨대 ITO(Induim-Tin-Oxide)를 이용하여 공통 라인(16)과 접속되어 수직으로 신장된다. 따라서, 수평으로 형성된 게이트 라인과 평면상에서 중첩된다. 공통 라인(116)을 통해 공통 전압이 공급되는 공통전극(118)과 박막 트랜지스터(6)를 통해 화소 신호가 공급된 화소 전극(14)의 핑거부(14B) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
공통 라인(116)에 인가되는 공통 전압은 액정의 편향을 결정하기 위한 중요한 요소로 기준 전압이라고도 한다.
박막 트랜지스터 어레이 기판에서는 공통전극(118)과 게이트 라인(102)이 평면상에서 교차하는 구조를 지닌다. 이러한 구조로 인해서 I-I'의 단면도인 도 2에서 알 수 있듯이, 공통전극(118)과 게이트 라인(102)에 발생하는 기생 캐패시턴스로 인해 게이트 라인의 지연현상(RC delay)이 증가한다. 또한, 공통전극(118)에 인가되는 직류 전압은 게이트 라인(102)을 흐르는 교류전압의 영향으로 커플링(Coupling) 현상이 발생되어 공통전극(118)의 전압 레벨이 불안정해진다.
따라서, 본 발명의 목적은 공통전극과 게이트 라인간의 기생 캐패시턴스를 감소시키고, 공통 전극의 전압 레벨을 안정화 시킬 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 수평 전계 인가형 박막 트랜지스터 기판은 화소 영역을 정의하는 게이트 라인 및 데이터 라인과, 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와, 상기 게이트 라인과 나란한 공통 라인과, 공통 라인에서 수직으로 신장되고 게이트 라인과 평면상에서 교차하는 공통전극과, 박막 트랜지스터와 접속되고 공통전극과 수평 전계를 형성하도록 화소 영역에 형성된 화소 전극과, 적어도 상기 게이트 라인과 상기 공통전극이 교차하는 영역을 포함하도록 상기 게이트 라인과 상기 공통전극 사이에 형성되는 더미막을 구비한다.
더미막은 소스/드레인 전극과 같은 금속 재질로 형성될 수 있다. 이때 더미막은 전기적으로 플로팅 된다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 4를 참조하여 상세하게 설명하기로 한다.
도 3은 종래의 수평 전계 인가형 박막 트랜지스터 기판 중 한 화소 영역을 도시한 평면도이다.
도 3을 참조하면, 박막 트랜지스터 기판은 하부 기판 위에 게이트 절연막을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 형성하도록 형성된 화소 전극(114) 및 공통전극(118)과, 공통전극(118)과 접속된 공통 라인(116)을 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다.
액정 구동을 위한 기준 전압을 공급하는 공통 라인(116)은 화소 영역을 사이에 두고 게이트 라인(102)과 나란하게 형성된다.
박막 트랜지스터(106)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(114)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102)과 접속된 게이트 전극(108), 데이터 라인(104)과 접속된 소스 전극(110), 화소 전극(114)과 접속된 드레인 전극(112), 게이트 전극(108)과 게이트 절연막을 사이에 두고 중첩되면서 소스 전극(110) 및 드레인 전극(112) 사이에 채널을 형성하는 활성층(도시하지 않음), 소스 전극(110) 및 드레인 전극(112)과 활성층과의 오믹 접촉을 위한 오믹 컨택층(도시하지 않음)을 구비한다.
화소 전극(114)은 드레인 전극(112)과 접속되고 인접한 게이트 라인(102)과 나란하게 형성된 수평부(114A)와, 수평부(114A)로부터 화소 영역으로 신장된 핑거부(114B)를 구비한다.
공통전극(118)은 투명 도전층, 예컨대 ITO(Indium-Tin-Oxide)를 이용하여 공통 라인(116)과 접속되어 수직으로 신장된다. 따라서, 공통전극(118)은 수평으로 형성된 게이트 라인과 평면상에서 직교한다. 공통 라인(116)을 통해 공통 전압이 공급되는 공통전극(118)과 박막 트랜지스터(106)를 통해 화소 신호가 공급된 화소 전극(114)의 핑거부(114B) 사이에는 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다. 그리고, 공통전극(118)과 게이트 라인(102)이 평면상에서 직교하는 부분에서는 더미막(120)이 형성된다. 더미막(120)을 형성함에 따라 도 4에서 보는 것처럼 공통전극(118)과 게이트 라인(102)간의 간격은 더미막(120)의 두께만큼 늘어난다. 공통전극(118)과 게이트 라인(102)에 인가되는 전압에 의해 공통전극(118)과 게이트 라인(102) 사이에는 기생 캐패시턴스가 발생하는데, 이처럼 더미막(120)을 형성함에 따라서 공통전극(118)과 게이트 라인(102)에 발생하는 기생 캐패시턴스는 줄어든다.
이러한 더미막(120)은 소스/드레인 전극(112)과 같은 재질의 금속을 이용하여 형성할 수 있다. 이에 따라 더미막(120)은 소스/드레인 전극(112)을 형성하는 과정에서 동시에 형성된다. 즉, 소스/드레인 전극(112)을 형성하기 위한 마스크에서 더미막(120)을 형성하기 위한 패턴을 추가적으로 형성함으로써 더미막(120)을 형성할 수 있다. 따라서, 더미막(120)은 추가적인 재료나 공정을 필요로 하지 않고, 마스크의 패턴 하나만을 변경함으로써 수월하게 형성할 수 있다.
그리고 이러한 더미막(120)은 다른 전극과는 전기적으로 접속이 차단된 플로팅(floating) 상태를 유지한다. 즉, 더미막(120)은 도 4에서 보는 것처럼 제1 절연층(105)과 제2 절연층(107) 사이에 형성되어 전기적으로 플로팅 상태가 되도록 한다.
이러한 더미막(120)은 공통전극(118)과 게이트 라인(102) 간에 발생하는 기생 캐패시턴스를 낮출 뿐만 아니라 패널의 구조적인 면에서도 안정성을 가져온다. 박막 트랜지스터 기판과 대향하는 상부기판에는 스페이서가 형성되는데, 이는 박막 트랜지스터에 형성된 반도체 소자 패턴들 간의 단차를 줄이는 역할을 한다. 하지만, 이러한 스페이서에 의해서도 패턴들간의 단차는 존재할 수 밖에 없는데, 본 발명에 의한 더미막(120)에 의하면 패턴들간의 단차를 최소로 할 수 있어서, 패널의 구조면에서도 안정성을 가져온다.
상술한 바와 같이, 본 발명에 따른 수평 전계 인가형 박막 트랜지스터 기판에 의하면 공통전극과 게이트 라인간의 기생 캐패시턴스를 줄일 수 있다. 이에 따라, 공통전극에 인가되는 공통전압의 전계를 안정하게 할 수 있어서, 공통전압이 왜곡되면서 발생하는 화면 왜곡 현상을 방지할 수 있다. 또한, 더미막의 단차 보상으로 인해 패널의 구조에서도 안정성을 가져온다.
특히, 이러한 더미막은 소스/드레인 전극을 형성하는 과정에서 같은 재질의 금속을 이용하여 동시에 형성되므로 추가적인 공정이나 재료를 필요로 하지 않고, 수월하게 형성할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (3)

  1. 화소 영역을 정의하는 게이트 라인 및 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 게이트 라인과 나란한 공통 라인과;
    상기 데이터 라인과 접속된 소스 전극과;
    상기 화소 전극과 접속된 드레인 전극과;
    상기 공통 라인에서 수직으로 신장되고 상기 게이트 라인과 평면상에서 교차하는 공통전극과;
    상기 박막 트랜지스터와 접속되고 상기 공통전극과 수평 전계를 형성하도록 상기 화소 영역에 형성된 화소 전극과;
    적어도 상기 게이트 라인과 상기 공통전극이 교차하는 영역을 포함하도록 상기 게이트 라인과 상기 공통전극 사이에 형성되는 더미막을 구비하는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 더미막은 소스/드레인 전극과 같은 금속 재질로 형성되는 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 더미막은 전기적으로 플로팅 된 것을 특징으로 하는 수평 전계 인가형 박막 트랜지스터 기판.
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