KR20110105854A - 반도체 패키지의 제조 방법, 반도체 밀봉 방법 및 용제형 반도체 밀봉 에폭시 수지 조성물 - Google Patents

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KR20110105854A
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KR
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epoxy resin
solvent
resin
semiconductor chip
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KR1020117018355A
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가즈히로 노무라
도모키 이소베
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나가세케무텍쿠스가부시키가이샤
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Abstract

밀봉 수지 중의 보이드 발생을 억제할 수 있는 신규 공법으로, 에폭시 수지 (A), 상기 (A) 중의 에폭시기의 몰수에 대한 페놀성 수산기의 몰수가 0.8 ∼ 1.2 배가 되는 비율의 페놀류 노볼락 수지 (B), 경화 촉진제 (C) 및 용제 (D) 를 필수 성분으로 하는 용제형 반도체 밀봉 에폭시 수지 조성물을, 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되는 제 1 부재에 도포하는 공정 (1), 도포된 상기 조성물로부터 용제를 휘발시키고 조성물을 건조시키는 공정 (2), 도포되고 건조된 그 조성물을 개재하여 제 1 부재와, 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되고, 또한 제 1 부재와 반도체 칩/회로 기판의 세트 또는 반도체 칩/반도체 칩의 세트가 되는 제 2 부재를 열압착시키는 공정 (3) 을 포함하는 반도체 패키지의 제조 방법이다.

Description

반도체 패키지의 제조 방법, 반도체 밀봉 방법 및 용제형 반도체 밀봉 에폭시 수지 조성물 {METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE, METHOD FOR ENCAPSULATING SEMICONDUCTOR, AND SOLVENT-BORNE SEMICONDUCTOR ENCAPSULATING EPOXY RESIN COMPOSITION}
본 발명은 반도체 패키지의 제조 방법, 반도체 밀봉 방법 및 그것들에 사용되는 용제형 반도체 밀봉 에폭시 수지 조성물에 관한 것으로, 보다 상세하게는, 반도체 칩의 실장 방법 및 그것에 사용되는 용제형 반도체 밀봉 에폭시 수지 조성물에 관한 것이다.
반도체 칩의 실장 방법으로는, 패키지의 경박 단소화의 요청에 대응하여 플립 칩 실장이 증가되고 있다. 플립 칩 실장에 있어서는, 압접 공법으로 불리는, 기판 상에 밀봉 수지를 먼저 공급한 후, 반도체 칩 상의 금 등의 금속되어 이루어지는 범프를, 회로 기판 상의 금 도금이나 주석 땜납 도금으로 이루어지는 패드로 불리는 부분에 열압착시켜, 범프와 패드에 의한 전기적 접속과 밀봉 수지의 경화를 동시에 실시하는 방법 등을 실시하고 있다. 또한 최근, 반도체 칩을 와이어 접속에 의해 탑재한 칩에, 다른 칩을 적층 접속시키는 칩 온 칩 (COC) 공법, 반도체 칩에 관통 구멍을 형성하여 칩 표면과 칩 이면을 도통하는 전극을 형성하고, 이것을 사용하여 복수의 반도체 칩을 적층 접속시키는 Through Silicon Via (TSV) 공법 등의 고밀도 실장 공법도 검토되고 있고, 이들 기술에 있어서도 밀봉 수지의 경화와 전기적 접속이 동시에 실시되는 것이 상정되어 있다.
이와 같은 경우에 있어서, 종래에는, 두 개의 방법이 주로 채용되어 왔다.
즉, 열경화성 수지에 시트화제로서 열가소성 수지를 배합하여 이루어지는 반도체 밀봉용 수지 시트를 사용하는 방법, 및, 반도체 밀봉용 무용제형 액상 에폭시 수지를 사용하는 방법이다.
반도체 밀봉용 무용제형 액상 에폭시 수지 조성물은 각종의 것이 알려져 있고, 예를 들어, 반도체 칩을 스폿 밀봉하기 위한 액상 에폭시 수지 조성물로서 메틸헥사하이드로 무수 프탈산과 알릴화페놀노볼락을 경화제로 하는 액상 에폭시 수지 조성물이 특허문헌 1 에 개시되어 있다. 또, 테트라하이드로 무수 프탈산 등의 산무수물을 사용한 LSI 밀봉용 에폭시 수지 조성물이 특허문헌 2 에, 메틸헥사하이드로 무수 프탈산과 페놀 화합물 경화제 등을 함유하는 칩 온 필름용 액상 에폭시 수지 조성물이 특허문헌 3 에 개시되어 있다. 반도체 밀봉용 수지 시트로서 에폭시 수지와, 페놀 수지와, 다량의 열가소성 수지를 함유하여 이루어지는 접착 수지 시트가 특허문헌 4 에 개시되어 있다.
그러나, 반도체 밀봉용 무용제형 액상 에폭시 수지 조성물을 사용하는 방법에 의하면, 고온에서 칩을 접합할 때에, 경화 반응이 충분히 진행되지 않은 액상 수지 중에 있어서 보이드가 발생한다는 문제가 있었다. 또한, 액상 수지의 유동에 의해 보이드를 끌어 들인다는 문제도 있었다. 또, 수지 시트를 사용하는 방법에 의하면, 열가소성 수지의 배합에 의해 에폭시 수지의 성능이 희석되고, 밀봉제 성능이 저하된다는 문제가 있었다. 또한, 수지 시트를 사용하는 방법에 의하면, 고밀도의 배선에 대해 그 요철에 수지 시트가 추종 변형할 수 없고, 요철의 기부에 보이드를 발생시키기 쉽다는 문제가 있었다.
일본 공개특허공보 평6-306143호 일본 공개특허공보 2000-198831호 일본 공개특허공보 2008-7577호 일본 공개특허공보 2004-161886호
본 발명은 상기 서술한 과제를 해결하기 위해서 액상 밀봉 수지 중의 보이드 발생을 억제할 수 있는 신규 공법 및 그 공법에 사용하기 위한 용제형 반도체 밀봉 에폭시 수지 조성물을 제공하는 것을 목적으로 한다.
본 발명은 용제형 반도체 밀봉 에폭시 수지 조성물을 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되는 제 1 부재 (본 명세서 중, 간단히 제 1 부재라고도 한다) 에 도포하는 공정 (1), 도포된 상기 조성물로부터 용제를 휘발시키고 조성물을 건조시키는 공정 (2), 도포되고 건조된 그 조성물을 개재하여 제 1 부재와, 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되고, 또한 제 1 부재와 반도체 칩/회로 기판의 세트 또는 반도체 칩/반도체 칩의 세트가 되는 제 2 부재 (본 명세서 중, 간단히 제 2 부재라고도 한다) 를 열압착시키는 공정 (3) 을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법이다. 이하, 간단히 「본 발명의 제조 방법」이라고도 한다.
본 발명의 다른 양태에 있어서는, 용제형 반도체 밀봉 에폭시 수지 조성물을 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되는 제 1 부재에 도포하는 공정 (1), 도포된 상기 조성물로부터 용제를 휘발시키고 조성물을 건조시키는 공정 (2), 도포되고 건조된 그 조성물을 개재하여 제 1 부재와, 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되고, 또한 제 1 부재와 반도체 칩/회로 기판의 세트가 되는 제 2 부재를, 열압착시키는 공정 (3＇) 를 포함하는 것을 특징으로 하는 반도체 밀봉 방법이다. 이하, 간단히 「본 발명의 밀봉 방법」이라고도 한다. 본 발명은 또, 에폭시 수지 (A), 경화제로서의, 상기 에폭시 수지 (A) 중의 에폭시기의 몰수에 대한 페놀성 수산기의 몰수가 0.8 ∼ 1.2 배가 되는 비율의 페놀류 노볼락 수지 (B), 잠재성 경화 촉진제 (C´) 및 용제 (D) 를 필수 성분으로 하는 것을 특징으로 하는 용제형 반도체 밀봉 에폭시 수지 조성물이기도 하다. 이하, 간단히 「본 발명의 조성물」이라고도 한다.
본 발명의 제조 방법 및 본 발명의 밀봉 방법은, 상기 서술한 구성에 의해, 밀봉하기 전에 건조에 의해 용제를 휘발시킴으로써, 종래의 밀봉 방법에서는 사용이 불가능했던 용제형 에폭시 수지 조성물을 밀봉 수지로서 사용할 수 있다. 또, 수지 시트를 사용하는 경우와 같이 수지 조성물을 시트화하는 공정이 불필요하고, 또한 시트화제로서 다량으로 사용되어, 그 결과 경화물 특성을 열화시켰던 열가소성 수지를 첨가하지 않아, 경화 물성이 양호한 에폭시 수지 조성물의 제공이 가능해진다.
또, 본 발명의 제조 방법 및 본 발명의 밀봉 방법은, 상기 서술한 구성에 의해, 무용제형 액상 수지 밀봉제와 비교하여, 건조시킴으로써 밀봉시의 수지 점성을 높게 할 수 있기 때문에, 기판으로부터의 보이드 발생을 억제할 수 있다. 또, 수지 시트 첩부 (貼付) 시에 문제가 되었던 배선간 보이드의 발생이 없어진다.
도 1 은 본 발명의 제조 방법, 본 발명의 밀봉 방법에 의한 플립 칩 실장의 개념도이다.
도 2 는 실시예 1 (B 도) 및 비교예 1 (A 도) 의 가열 건조 전의 밀봉 수지의, 반도체 칩과의 접착 상태를 현미경 관찰한 도면 대용 사진이다. 도 중, 비교예 1 (A 도) 의 원으로 둘러싼 부분은 시트상 수지가 칩 표면으로부터 박리되어 있다.
이하, 본 발명을 상세하게 설명한다.
본 발명의 제조 방법 및 밀봉 방법에 있어서, 용제형 반도체 밀봉 에폭시 수지 조성물로는, 바람직하게는, 에폭시 수지 (A), 경화제로서의, 상기 에폭시 수지 (A) 중의 에폭시기의 몰수에 대한 페놀성 수산기의 몰수가 0.8 ∼ 1.2 배가 되는 비율의 페놀류 노볼락 수지 (B), 경화 촉진제 (C) 및 용제 (D) 를 필수 성분으로 하는 용제형 반도체 밀봉 에폭시 수지 조성물을 사용한다.
상기 에폭시 수지 (A) 로는, 밀봉용 수지로서 일반적으로 사용되고 있는 에폭시 수지를 적용할 수 있고, 예를 들어, 비스페놀 A 형 에폭시 수지, 비스페놀 F 형 에폭시 수지, 비스페놀 AD 형 에폭시 수지, 나프탈렌형 에폭시 수지, 비페닐형 에폭시 수지, 글리시딜아민형 에폭시 수지, 지환식 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 폴리에테르형 에폭시 수지, 실리콘 변성 에폭시 수지 등을 들 수 있다. 이들은 단독으로 사용해도 되고, 2 종 이상을 조합하여 사용해도 된다. 이들 중, 나프탈렌형 에폭시 수지, 비스페놀 A 형 에폭시 수지, 비스페놀 F 형 에폭시 수지, 비스페놀 AD 형 에폭시 수지가 바람직하고, 비스페놀 A 형 에폭시 수지, 비스페놀 F 형 에폭시 수지, 나프탈렌형 에폭시 수지가 보다 바람직하고, 나프탈렌형 에폭시 수지가 내습성의 면에서 더욱 바람직하다.
상기 페놀류 노볼락 수지 (B) 는 페놀류 (방향족 화합물의 벤젠 고리의 수소를 OH 기로 치환한 화합물, 예를 들어, 페놀, 크레졸, 나프톨, 알킬페놀, 비스페놀, 테르펜페놀 등) 와 포름알데히드를 산촉매로 축합 중합시킨 것으로, 예를 들어, 상온 (25 ℃) 에서 고형의 페놀노볼락 수지 또는 나프톨노볼락 수지를 사용할 수 있다. 고형의 페놀노볼락 수지로는 특별히 한정되지 않고, 통상적으로 사용되는 페놀노볼락 수지류를 적용할 수 있고, 구체적으로는, 예를 들어, 페놀노볼락 수지, 크레졸노볼락 수지, 아르알킬페놀노볼락 수지, 비페닐페놀노볼락 수지, 테르펜페놀노볼락 수지 등을 들 수 있다. 또, 고형의 나프톨노볼락 수지도 특별히 한정되지 않고, 통상적으로 사용되는 나프톨노볼락 수지를 적용할 수 있고, 구체적으로는, 예를 들어, α-나프톨노볼락 수지, β-나프톨노볼락 수지 등을 들 수 있다. 이들 중 내수성의 관점에서는, 나프톨노볼락 수지가 바람직하다. 이들은 단독으로 사용해도 되고, 2 종 이상을 조합하여 사용해도 된다.
상기 에폭시 수지 (A) 와 페놀류 노볼락 수지 (B) 의 배합비는, 상기 (A) 중의 에폭시기의 몰수에 대한 페놀성 수산기의 몰수가 0.8 ∼ 1.2 배가 되는 비율, 바람직하게는, 0.9 ∼ 1.1 배가 되는 비율이다. 이들 배합량은, 에폭시 수지 100 중량부당으로 나타낸다면, 수산기 당량에 따라 상이한데, 일반적으로는, 페놀류 노볼락 수지 (B) 80 ∼ 120 중량부가 바람직하고, 페놀류 노볼락 수지 (B) 90 ∼ 110 중량부가 보다 바람직하다.
상기 경화 촉진제 (C) 로는, 예를 들어, 이미다졸계 촉진제, 인계 경화 촉진제, 포스포늄염계 경화 촉진제, 쌍고리형 아미딘류와 그 유도체, 유기 금속 착물, 폴리아민의 우레아화물 등을 들 수 있다. 또, 상기 경화 촉진제 (C) 로서 잠재성 경화 촉진제 (C´) 를 바람직하게 들 수 있다. 이와 같은 잠재성 경화 촉진제 (C´) 로는, 예를 들어, 이미다졸계 촉진제, 인계 촉진제 등을 들 수 있다. 이와 같은 잠재성 경화 촉진제 (C´) 중 이미다졸 변성물이 캡슐화된 것이 바람직하다.
경화 촉진제 (C) 의 배합량은, 에폭시 수지 (A) 100 중량부에 대해, 0.2 ∼ 20 중량부가 바람직하고, 2 ∼ 10 중량부가 보다 바람직하다.
상기 용제 (D) 로는 특별히 한정되지 않고, 예를 들어, 아세톤, 메틸에틸케톤 (MEK), 메틸이소부틸케톤 (MIBK), 시클로헥사논 등의 케톤류, 메틸셀로솔브, 에틸렌글리콜디부틸에테르, 아세트산부틸셀로솔브 등의 에테르류를 들 수 있다. 이들 중에서는, 가열 경화시의 휘산성이나 취급성의 관점에서, 에테르류가 바람직하다.
용제 (D) 의 사용량은 수지 성분 100 중량부에 대해 10 ∼ 80 중량부가 바람직하고, 보다 바람직하게는 20 ∼ 30 중량부이다. 사용량이 이들 범위에 있으면, 페놀류의 석출과, 중합 후의 수지 중에 있어서의 용제의 잔류가 억제된다.
상기 용제형 반도체 밀봉 에폭시 수지 조성물에 있어서, 추가로 무기 필러를 배합할 수 있다. 상기 무기 필러로는, 예를 들어, 실리카 필러 (예를 들어, 용융 실리카, 결정 실리카 등), 금속 입자 (금, 구리, 땜납, 은 등), 석영 유리 분말, 탄산칼슘, 수산화알루미늄 등의 무기 입자를 들 수 있다. 이들 중, 바람직하게는 실리카 필러이고, 용융 실리카가 보다 바람직하다. 무기 필러의 배합량은, 수지 조성물 고형분 100 중량부에 대해, 30 ∼ 80 중량부가 바람직하고, 45 ∼ 65 중량부가 보다 바람직하다.
또, 무기 필러를 사용할 때에, 실란 커플링제를 사용할 수 있다. 상기 실란 커플링제로는, 예를 들어, 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필트리에톡시실란, 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란, 2-(3,4-에폭시시클로헥실)에틸트리에톡시실란, 비닐트리메톡시실란, 비닐트리에톡시실란 등을 들 수 있고, 이들은 단독으로 사용할 수 있는 것 외에 2 종 이상을 조합하여 사용할 수 있다.
본 발명의 조성물에는, 본 발명의 목적을 저해하지 않는 한, 소포제, 레벨링제, 안료를 사용할 수 있다.
본 발명의 조성물은, 통상적으로, 각 성분을 소정의 비율로 배합 후, 60 ∼ 120 분 교반하고, 그 후 감압으로 하여 탈포시키고 나서 사용하면 된다.
본 발명의 제조 방법 및 본 발명의 밀봉 방법에 있어서, 용제형 반도체 밀봉 에폭시 수지 조성물을 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되는 제 1 부재에 도포하는 공정 (1) 은 반도체 칩 또는 회로 기판의 접합면에 용제형 반도체 밀봉 에폭시 수지 조성물을 도포한다. 이 도포는, 예를 들어, 인쇄법, 스핀 코트법, 롤 코터법 등의 균일하게 도포할 수 있는 방법을 적용하면 된다. 회로 기판은 수지 기판, 세라믹 기판 및 실리콘 기판으로 이루어지는 군에서 선택되는 적어도 1 종이어도 된다. 상기 수지 기판으로는 특별히 한정되지 않고, 통상적으로 수지 기판에 사용되는 것을 들 수 있고, 예를 들어, 에폭시 수지 기판(유리 에폭시 기판을 포함한다), 불소 수지 기판, 비스말레이미드트리아진 기판 등을 들 수 있고, 또, 플렉시블 수지 기판 (예를 들어, 폴리이미드 수지 기판 등) 이어도 된다. 또, 상기 회로 기판은 세라믹이나 실리콘에 수지를 코팅하는 등의 유기 무기 복합 기판이어도 된다. 도포량은 밀봉하는데 필요한 양이고, 또한, 지나치게 많지 않은 필요 최소량으로 한다. 일반적으로는, 도포 두께 5 ∼ 50 ㎛ 정도이다.
다음으로, 도포된 상기 조성물로부터 용제를 휘발시키고 조성물을 건조시키는 공정 (2) 는 용제형 에폭시 수지 조성물을 건조시키는 것으로, 이 단계에서는 수지 경화 반응은 실질적으로 발생하지 않는다. 건조는, 바람직하게는 가열 건조에 의한다. 가열 건조의 조건은 수지 조성물의 성분의 종류에 따라서 다르기도하므로 한마디로 말할 수 없지만, 일반적으로는, 건조 온도로는 60 ∼ 180 ℃ 가 바람직하고, 60 ∼ 120 ℃ 가 보다 바람직하다. 또, 건조 시간으로는, 30 초 ∼ 30 분이 바람직하다. 또는, 실온 (18 ∼ 28 ℃ 정도, 바람직하게는 25 ℃) 에서 통기 건조를 실시할 수도 있다. 공정 (2) 로 건조시킨 수지는, 예를 들어, 실리콘 기판의 경우, 다이싱 가공이 가능하다. 따라서, 공정 (1) 에 있어서 실리콘 웨이퍼를 제 1 부재로 하여 수지 조성물을 도포하고 건조시킨 것을, 다이싱하여 칩 형상으로 절단하는 공정을, 공정 (2) 후에 실시해도 된다.
본 발명의 제조 방법에 있어서는, 다음으로, 도포되고 건조된 그 조성물을 개재하여 제 1 부재와, 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되고, 또한 제 1 부재와 반도체 칩/회로 기판의 세트 또는 반도체 칩/반도체 칩의 세트가 되는 제 2 부재를 열압착시키는 공정 (3) 을 실시한다. 즉, 본 발명의 제조 방법에 있어서, 제 1 부재와 제 2 부재는 반도체 칩/회로 기판의 세트이어도 되고, 또는, 반도체 칩/반도체 칩의 세트이어도 된다. 전자의 경우에는, 예를 들어, 플립 칩 접속법에 의해 반도체 칩을 회로 기판에 실장하는 경우가 해당된다. 후자의 경우에는, 예를 들어, 반도체 칩을 와이어 접속에 의해 탑재한 반도체 칩에, 다른 반도체 칩을 적층 접속시키는 COC 공법이나, 반도체 칩에 관통 구멍을 형성하여 반도체 칩 표면과 반도체 칩 이면을 도통하는 전극을 형성하고, 이것을 사용하여 반도체 칩 상에 다른 반도체 칩을 적층 접속시키는 TSV 공법 등의 고밀도 실장 공법을 적용하는 경우가 해당된다.
또, 본 발명의 밀봉 방법에 있어서는, 도포되고 건조된 그 조성물을 개재하여 제 1 부재와, 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되고, 또한 제 1 부재와 반도체 칩/회로 기판의 세트가 되는 제 2 부재를 열압착시키는 공정 (3＇) 를 실시한다.
공정 (3) 또는 공정 (3＇) 의 열압착 공정은, 통상적으로, 반도체 칩끼리 또는 반도체 칩과 회로 기판의 전기적 접속을 형성한다. 그 때, 통상적으로, 제 1 부재 또는 제 2 부재 상에 형성된 금, 구리, 땜납 등의 금속제의 범프와, 대응하는 제 2 부재 또는 제 1 부재 상에 형성된 패드로 불리는 회로 부위가, 예를 들어, 메커니컬 접속, 초음파 접속, 금-주석 공정 (共晶) 접속 등의 방법에 의해, 접속된다. 동시에, 제 1 부재와 제 2 부재 사이에 존재하는, 도포되고 건조된 용제형 반도체 밀봉 에폭시 수지 조성물이 가열 경화된다. 압착 온도로는, 150 ∼ 300 ℃ 가 일반적이고, 바람직하게는 200 ∼ 280 ℃, 보다 바람직하게는 220 ∼ 250 ℃ 이다. 압착 온도는 건조 온도보다 높은 것이 바람직하다. 압착 시간으로는 0.5 ∼ 10 초가 일반적이고, 바람직하게는 0.5 ∼ 5 초이다. 이 때, 가열에 의해, 공정 (2) 로 건조 고화되어 있던 수지 조성물이 용융 또는 연화된다. 그 때의 그 조성물의 복소 탄성률 E* 의 크기로는, 동적 점탄성 측정 장치를 사용하여 전단 속도 6.28 rad/s 의 조건으로 측정했을 때 (각속도는 이하 동일하다), 25 ℃ 에서 150 ℃ 까지의 온도 범위에서, 500 ㎩ 이상이 바람직하고, 상한은 1000000 ㎩ 이하가 바람직하고, 500 ∼ 100000 ㎩ 가 보다 바람직하고, 500 ∼ 10000 ㎩ 가 더욱 바람직하다. 본 발명의 수지 조성물은, 건조 고화된 후에 가열에 의해 용융 또는 연화될 때의 점도로서 복소 탄성률의 최저치가 500 ㎩ 이상이면, 보이드의 발생이나 열압착시의 보이드의 혼입을 억제할 수 있다. 복소 탄성률은 가열하여 그 조성물의 온도가 상승하면 그 값이 저하되어 가는데, 가열에 따라 조성물의 경화 반응이 진행되고, 그 결과, 어느 온도 이상에 있어서, 즉, 일반적으로는 25 ℃ 에서 150 ℃ 까지의 온도 범위에서 점도가 증대된다. 상기 온도 범위에 있어서의 E* 의 크기의 최저치가 500 ㎩ 이상인 것이 바람직하다. 그러나, 실제상, 80 ℃ 에 있어서의 복소 탄성률의 크기가 500 ㎩ 이상 1000000 ㎩ 이하, 나아가서는 500 ∼ 50000 ㎩ 인 것도 또한 바람직하고, 500 ∼ 10000 ㎩ 가 더욱 바람직하다. 복소 탄성률의 측정은 25 ℃ 에서 150 ℃ 까지의 온도로서 승온율 5 ℃/분으로하여 변형량 0.1 ％, 전단 속도 6.28 rad/s 의 조건으로 실시할 수 있다. 공정 (3) 후, 필요에 따라, 애프터큐어 공정을 실시할 수 있다.
본 발명에 있어서의 실장 공정을, 플립 칩 실장의 경우를 예로 들어 설명한다. 도 1 에 나타내는 바와 같이, 먼저, [1] 에 나타내는 바와 같이, 회로 (7) 를 형성한 기판 (3) 상의, 반도체 칩이 배치되는 면에, 본 발명의 조성물 (2) 을, 인쇄법이나 스핀 코트법에 의해 도포한다 (공정 (1)). 그 후, [2] 에 나타내는 바와 같이, 도포된 조성물을 가열에 의해 건조시켜, 고형상 (2＇) 으로 한다 (공정 (2)). 그 후, [3] 에 나타내는 바와 같이, 지그 (1) 에 의해 반도체 칩 (4) 이 소정 위치에 배치되고, 금, 구리, 땜납 등의 금속의 범프 (5) 를 기판의 패드 (7) (패드는 주석이나 땜납이 도금 등에 의해 배치 형성되어 있는 것이 바람직하다) 에 접촉시킴과 함께, 가열, 가압 (도 중, P 로 나타낸다) 하면서, 밀봉 수지 (2＇) 를 경화시키고, 동시에, 전기적 접속을 완료한다 (공정 (3)). 가압 조건으로는, 2 ∼ 50 g/범프가 일반적이고, 바람직하게는 5 ∼ 30 g/범프이다. 또한 원하는 바에 따라, 애프터큐어를 해도 된다. 애프터큐어의 온도, 시간 조건으로는, 120 ∼ 180 ℃ 가 바람직하고, 120 ∼ 150 ℃ 가 보다 바람직하고, 0.5 ∼ 5.0 시간이 바람직하고, 1.0 ∼ 3.0 시간이 보다 바람직하다. 이 때에, [4] 에 나타내는 바와 같이, 밀봉이 양호하게 실시되기 위해서는, 필렛 높이가 반도체 칩의 상면을 넘지 않고, 게다가, 반도체 칩 주위의 전극을 피복하는 것이 바람직하다. 반도체 칩 주위의 전극을 균일하게 피복하기 위해서, 요철이 없는 균일한 형상의 필렛 (6) 이 형성되는 것이 바람직하다. 또한, 도 1 에 있어서는, 공정 (1) 에 있어서, 기판 상에 본 발명의 조성물을 도포했지만, 이것에 한정되지 않고, 반도체 칩 쪽에 본 발명의 조성물을 도포해도 된다.
실시예
이하에 실시예를 나타내어, 본 발명을 한층 더 상세하게 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
실시예 1 ∼ 5 및 비교예 1, 2
표 1 에 나타내는 각 성분 및 조성 (중량부) 으로 각각 배합하고 25 ℃ 에서 혼합하여, 균일한 조성물을 각각 조제하였다. 배합량은 에폭시기의 몰수에 대한 페놀성 수산기의 몰수를, 각각 당량비로 하여 아울러 나타냈다. 비교예 1 의 조성물은 120 ℃, 3 분간 건조시키고 시트화시켜, 시트상 밀봉 수지 (두께 30 ㎛) 를 얻었다. 비교예 2 의 조성물은 각 성분을 혼합하여 얻었다.
복소 탄성률 E* 의 측정
실시예 1 ∼ 5 및 비교예 1 의 건조 후의 조성물의 복소 탄성률 E* 의 크기 (㎩) 를 측정하였다. 비교예 2 의 조성물은 미경화 상태에서 측정하였다. 측정은 이하와 같이 하였다. 즉, 25 ℃ 에서 150 ℃ 까지의 온도로서 승온율 5 ℃/분으로, 변형량 0.1 ％, 전단 속도 6.28 rad/s 로, 동적 점탄성 측정 장치를 사용하여 측정하였다. 80 ℃ 에서의 E* 의 크기를 표 1 에 나타냈다. 또, 실시예 1 의 필렛은 칩 주위의 전극을 균일하게 피복하고 있고, 요철이 없는 균일한 형상의 필렛이 형성되어 있었다. 비교예 2 의 조성물의 경화 후의 하기 회로 기판 상에, 실시예 1 ∼ 5 및 비교예 1 의 수지 조성물량이 각각 10 mg 이 되도록, 실시예 1 ∼ 5 의 조성물을 각각 인쇄하고, 밀봉 수지의 기판에 대한 접착 정도를, 상부로부터 광학 현미경에 의해 확인하였다. 그 후 120 ℃, 3 분간 가열 건조시켰다. 비교예 1 의 시트상 밀봉 수지는 회로 기판 상에 배치하고, 접착 상태를 상부로부터 광학 현미경에 의해 확인하였다. 모두, 하기의 기준으로 평가하였다.
다음으로, 각각에 대해, 반도체 칩과 회로 기판을 접합 밀봉한 후, 보이드의 유무를 하기 방법으로 평가하였다. 결과를 표 1 에 나타냈다. 접합 밀봉 조건은 하기와 같다. 또한 각각에 대해, 접착 강도를 하기 방법으로 평가하였다. 결과를 표 1 에 나타냈다. 비교예 2 의 조성물의 경우에는, 수지 조성물 10 mg 을 기판 상에 얹고 경화 (경화 조건 240 ℃, 5 초) 시켜 접합 후의 보이드의 유무를 평가하였다. 또, 도 2 에 반도체 칩에 대한 접착 상태의 도면 대용 사진을 나타냈다. 도 2 중의 원으로 둘러싼 부분은 밀봉 수지가 반도체 칩으로부터 박리되어 있는 지점을 나타낸다. 단, A 도 는 비교예 1 이고, B 도는 실시예 1 이다.
압접 조건 : 240 ℃, 5 초, 가압 10 g/범프 애프터큐어 : 150 ℃, 1 시간 회로 기판 : 35 ㎜ × 35 ㎜ × 0.6 ㎜ 의 에폭시 FR 기판. Au 패드 표면은 Pb프리 땜납으로 코팅 칩 : 7.3 ㎜ × 7.3 ㎜ × 0.2 ㎜ (금 범프 수 544)
접착 정도의 관찰
건조 전의 샘플에 대해서는, 상부로부터 광학 현미경에 의해 밀봉 수지와 기판의 접착 상태를 관찰하였다. 판정 기준은 이하와 같다. ○ : 밀봉 수지 중에 보이드를 볼 수 없거나, 또는, 시트상 수지가 칩 표면에 간극 없이 접착되어 있다 △ : 밀봉 수지의 일부에 보이드가 존재하거나, 또는, 시트상 수지와 칩 표면 사이에 간극이 일부에 형성되어 있다 × : 밀봉 수지의 전체에 보이드가 존재하거나, 또는, 시트상 수지와 칩 표면 사이에 간극이 넓은 범위에서 형성되어 있는 보이드의 관찰 접합 후의 샘플에 대해, IR 현미경에 의해 밀봉 수지의 보이드의 유무를 조사하였다. 판정 기준은 이하와 같다. ○ : 밀봉 수지 중에 보이드를 볼 수 없다 △ : 밀봉 수지의 일부에 보이드가 존재한다 × : 밀봉 수지의 전체에 보이드가 존재한다.
접착 강도 (N/㎟)
PET 필름 상에 120 ℃/3 min 의 경화 조건으로 20 ㎛ 두께의 접착제층을 형성시킨 후에 PET 필름과 함께 2 × 2 ㎜ 로 컷하였다. 다음으로 PET 필름으로부터 접착제층을 벗기고, 이것을, 표면에 폴리이미드 (PIX1400 히타치 화성 듀폰 제조) 가 코트된 2 장의 실리콘 칩 (2 × 2 ㎜ 의 것과 5 × 5 ㎜ 의 것) 사이에 끼워 넣고, 240 ℃/10 N/5 sec 로 열압착 후, 150 ℃/1 h 의 조건으로 후경화시켜 시험편을 제작하였다. 이 시험편을, 85 ℃/습도 85 ％ 의 항온 고습조에 24 h 방치한 후, 260 ℃ 에서의 접착 강도를 측정하였다. 비교예 2 의 조성물도 동일하게 하여 접착 강도를 측정하였다.
표 중의 용어의 의미는 이하와 같다.
에폭시 수지 (1) : 1,6-비스(2,3-에폭시프로폭시)나프탈렌
에폭시 수지 (2) : 비스페놀 A 형 디글리시딜에테르
산무수물 : 트리아르알킬테트라하이드로 무수 프탈산
노볼락 수지 (1) : 페놀노볼락 수지 (연화점 70 ∼ 120 ℃)
노볼락 수지 (2) : 나프톨노볼락 수지 (연화점 70 ∼ 120 ℃)
실리카 필러 (1) : 평균 입경 0.5 ㎛ (구상 용융 실리카)
실리카 필러 (2) : 평균 입경 2.0 ㎛ (구상 용융 실리카)
실란 커플링제 : 에폭시실란
시트화제 : 페녹시 수지
경화 촉진제 : 이미다졸계 경화 촉진제 (캡슐형 잠재성 경화 촉진제)
용제 (1) : 시클로펜타논
용제 (2) : 아세트산부틸셀로솔브
Figure pct00001
상기 실시예 1 ∼ 5 로부터, 본 발명의 조성물을 사용한 본 발명의 제조 방법, 본 발명의 밀봉 방법은 보이드의 발생이 없는 것으로 나타났다. 또, 필렛 형상이 양호하고, 요철이 없는, 균일한 형상의 필렛이 형성되어 있었다. 한편, 시트화제를 사용하여 미리 시트화시킨 비교예 1 은 기판의 요철에 대한 추수성이 나빴다. 비교예 2 는 일반적인 무용제형 산무수물 경화계 에폭시 수지 조성물을 사용하였다.
1 : 가열 가압 지그 2 : 용제형 반도체 밀봉 에폭시 수지 조성물 2＇: 건조시킨 수지 조성물 3 : 기판 4 : 반도체 칩 5 : 금 범프 6 : 가열 경화시킨 밀봉 수지의 필렛 7 : 패드 P : 가압

Claims (14)

  1. 용제형 반도체 밀봉 에폭시 수지 조성물을 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되는 제 1 부재에 도포하는 공정 (1), 도포된 상기 조성물로부터 용제를 휘발시키고 조성물을 건조시키는 공정 (2), 도포되고 건조된 그 조성물을 개재하여 제 1 부재와, 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되고, 또한 제 1 부재와 반도체 칩/회로 기판의 세트 또는 반도체 칩/반도체 칩의 세트가 되는 제 2 부재를 열압착시키는 공정 (3) 을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서,
    공정 (2) 에 있어서, 60 ∼ 180 ℃ 에서 가열 건조시키는 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    공정 (2) 에 있어서, 30 초 ∼ 30 분간 가열 건조시키는 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    회로 기판은 수지 기판, 세라믹 기판 및 실리콘 기판으로 이루어지는 군에서 선택되는 적어도 1 종인 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    공정 (3) 에 있어서, 금속제 범프와 패드를 접합시키는 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    공정 (3) 에 있어서, 25 ℃ 에서 150 ℃ 까지의 온도 범위에서, 동적 점탄성 측정 장치를 사용하여 전단 속도 6.28 rad/s 로 측정한 그 조성물의 복소 탄성률 E* 의 크기가 500 ㎩ 이상인 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    에폭시 수지 (A), 경화제로서의, 상기 에폭시 수지 (A) 중의 에폭시기의 몰수에 대한 페놀성 수산기의 몰수가 0.8 ∼ 1.2 배가 되는 비율의 페놀류 노볼락 수지 (B), 경화 촉진제 (C) 및 용제 (D) 를 필수 성분으로 하는 용제형 반도체 밀봉 에폭시 수지 조성물을 사용하는 제조 방법.
  8. 제 7 항에 있어서,
    용제 (D) 로서 에테르류를 사용하는 제조 방법.
  9. 용제형 반도체 밀봉 에폭시 수지 조성물을 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되는 제 1 부재에 도포하는 공정 (1), 도포된 상기 조성물로부터 용제를 휘발시키고 조성물을 건조시키는 공정 (2), 도포되고 건조된 그 조성물을 개재하여 제 1 부재와, 반도체 칩 및 회로 기판으로 이루어지는 군에서 선택되고, 또한 제 1 부재와 반도체 칩/회로 기판의 세트가 되는 제 2 부재를 열압착시키는 공정 (3＇) 를 포함하는 것을 특징으로 하는 반도체 밀봉 방법.
  10. 에폭시 수지 (A), 경화제로서의, 상기 에폭시 수지 (A) 중의 에폭시기의 몰수에 대한 페놀성 수산기의 몰수가 0.8 ∼ 1.2 배가 되는 비율의 페놀류 노볼락 수지 (B), 잠재성 경화 촉진제 (C＇) 및 용제 (D) 를 필수 성분으로 하는 것을 특징으로 하는 용제형 반도체 밀봉 에폭시 수지 조성물.
  11. 제 10 항에 있어서,
    에폭시 수지 (A) 는 나프탈렌형 에폭시 수지, 비스페놀 A 형 에폭시 수지 및 비스페놀 F 형 에폭시 수지로 이루어지는 군에서 선택되는 적어도 1 종인 조성물.
  12. 제 10 항 또는 제 11 항에 있어서,
    페놀류 노볼락 수지 (B) 는 페놀노볼락 수지, 아르알킬페놀노볼락 수지, 나프톨노볼락 수지 및 테르펜페놀노볼락 수지로 이루어지는 군에서 선택되는 적어도 1 종인 조성물.
  13. 제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
    추가로 무기 필러를 수지 조성물 고형분 100 중량부에 대해 30 ∼ 80 중량부 함유하는 조성물.
  14. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    용제 (D) 로서 에테르류를 사용하는 조성물.
KR1020117018355A 2009-01-09 2010-01-08 반도체 패키지의 제조 방법, 반도체 밀봉 방법 및 용제형 반도체 밀봉 에폭시 수지 조성물 KR20110105854A (ko)

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