KR20110086081A - Ｅｓｄ 보호 디바이스 및 그 제조방법 - Google Patents

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Abstract

ESD 특성의 조정이나 안정화가 용이한 ESD 보호 디바이스 및 그 제조방법을 제공한다.
ESD 보호 디바이스(10)는 (a)절연성 기판(12)과, (b)절연성 기판(12)의 내부에 형성된 공동부(13)와, (c)공동부(13) 내에 노출되어 대향하는 노출 부분을 가지는 적어도 한쌍의 방전전극(16, 18)과, (d)절연성 기판(12)의 표면에 형성되며, 방전전극(16, 18)과 접속된 외부전극(22, 24)을 가진다. 공동부(13) 내에 있어서 방전전극(16, 18)의 노출 부분 사이에, 도전성을 가지는 분말상의 보조전극재료(30)가 분산되어 있다.

Description

ＥＳＤ 보호 디바이스 및 그 제조방법{ESD PROTECTION DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 ESD 보호 디바이스 및 그 제조방법에 관한 것이며, 상세하게는 절연성 기판의 공동부(空洞部) 내에 방전전극이 대향되어 배치된 ESD 보호 디바이스에 대하여, 방전개시전압 등의 ESD 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
ESD(Electro-Static Discharge;정전기방전)란, 대전된 도전성 물체(인체 등)가 다른 도전성 물체(전자기기 등)에 접촉, 혹은 충분히 접근했을 때에 심한 방전이 발생하는 현상이다. ESD에 의해 전자기기의 손상이나 오작동 등의 문제가 발생한다. 이것을 막기 위해서는 방전시에 발생하는 과대한 전압이 전자기기의 회로에 가해지지 않도록 할 필요가 있다. 이러한 용도로 사용되는 것이 ESD 보호 디바이스이며, 서지 흡수 소자나 서지 앱소버(surge absorber)라고도 불린다.
ESD 보호 디바이스는 예를 들면 회로의 신호 선로와 그라운드(접지) 사이에 배치된다. ESD 보호 디바이스는 한쌍의 방전전극을 이간하여 대향시킨 구조이므로, 통상의 사용 상태에서는 높은 저항을 가지고 있으며, 신호가 그라운드측으로 흐르는 일은 없다. 이에 대하여, 예를 들어 휴대전화 등의 안테나로부터 정전기가 가해지는 경우와 같이 과대한 전압이 가해지면, ESD 보호 디바이스의 방전전극간에서 방전이 일어나 정전기를 그라운드측으로 유도할 수 있다. 이로 인해 ESD 디바이스보다 후단의 회로에는 정전기에 의한 전압이 인가되지 않아 회로를 보호할 수 있다.
예를 들어 도 37의 분해 사시도 및 도 38의 단면도에 나타내는 ESD 보호 디바이스는 절연성 세라믹 시트(2)가 적층되는 세라믹 다층 기판(7) 내에 공동부(5)가 형성되고, 외부전극(1)과 도통된 방전전극(6)이 공동부(5) 내에 대향 배치되며, 공동부(5)에 방전 가스가 담겨 있다. 방전전극(6) 사이에서 절연 파괴를 일으키는 전압이 인가되면, 공동부(5) 내의 방전전극(6) 사이에서 방전이 일어나고, 그 방전에 의해 과잉 전압을 그라운드로 유도하여 후단의 회로를 보호할 수 있다(예를 들면 특허문헌 1 참조).
일본국 공개특허공보 2001-43954호
그러나 이러한 ESD 보호 디바이스에서는 방전전극간의 간격의 불균일에 의해 ESD에 대한 방전 응답성(ESD 응답성)이 변동되기 쉽다. 또한 방전전극이 대향되는 영역의 면적에 따라 ESD 응답성을 조정할 필요가 있는데, 그 조정에는 제품 사이즈 등에 따른 제한 때문에 소망하는 ESD 응답성을 실현하기 어려운 경우가 있다.
본 발명이 해결하고자 하는 제1과제는 이러한 실정을 감안하여 ESD 특성의 조정이나 안정화가 용이한 ESD 보호 디바이스 및 그 제조방법을 제공하는 것이다.
또한 예를 들어 후술하는 비교예 2와 같이 방전전극 사이에 도전재료가 분산된 구성에 의해, 효율적으로 방전 현상을 일으키는 것을 생각할 수 있다. 그러나 이러한 구성에서는 방전시의 충격으로 도전재료가 비산되어 분포 밀도가 저하하기 때문에, 방전 후에 방전전압이 서서히 높아져 반복 방전에 의해 방전 특성이 열화(劣化)된다.
본 발명이 해결하고자 하는 제2과제는 이러한 실정을 감안하여 ESD 특성의 조정이나 안정화가 용이하고, 반복 방전에 의한 방전 특성의 열화를 방지할 수 있는 ESD 보호 디바이스 및 그 제조방법을 제공하는 것이다.
또한 이러한 ESD 보호 디바이스에서는 다음과 같은 문제점이 있다.
첫째, 방전개시전압의 설정은 주로 방전전극간의 간격을 조정함으로써 실시한다. 그러나 디바이스의 제작 불균일이나, 소성시에 있어서의 세라믹 다층 기판과 방전전극의 수축 거동의 차이 등으로 인해 방전전극 간격이 불균일해져, ESD 보호 디바이스의 방전개시전압이 불균일해지기 쉽다. 그 때문에 방전개시전압을 정밀도 좋게 설정할 수 없다.
둘째, 공동부에 있는 방전전극은 공동부의 기밀성의 저하나, 세라믹 다층 기판의 기재(基材)층과 방전전극의 열팽창률('열팽창계수'라고도 함)의 차이 등으로 인해 세라믹 다층 기판으로부터 박리되는 경우가 있다. 그러한 경우에는 ESD 보호 디바이스로서 기능하지 않게 되거나 방전개시전압이 변화되어 ESD 보호 디바이스의 신뢰성이 저하된다.
본 발명이 해결하고자 하는 제3과제는 이러한 실정을 감안하여 방전개시전압을 정밀도 좋게 설정할 수 있어 신뢰성이 높은 ESD 보호 디바이스 및 그 제조방법을 제공하는 것이다.
본 발명은 상기 제1과제를 해결하기 위해 아래와 같이 구성한 ESD 보호 디바이스를 제공한다.
ESD 보호 디바이스는 (a)절연성 기판과, (b)상기 절연성 기판의 내부에 형성된 공동부와, (c)상기 공동부 내에 노출되어 대향하는 노출 부분을 가지는 적어도 한쌍의 방전전극과, (d)상기 절연성 기판의 표면에 형성되며, 상기 방전전극과 접속된 외부전극을 가진다. 상기 공동부 내에 있어서 상기 방전전극의 상기 노출 부분 사이에, 도전성을 가지는 분말상의 보조전극재료가 분산되어 있다.
상기 구성에 있어서, 대향하는 방전전극의 노출 부분 사이에 도전성을 가지는 보조전극재료가 분산되어 있으므로, 공동부 내에서 전자의 이동이 일어나기 쉬워 보다 효율적으로 방전 현상을 일으킬 수 있다. 그 때문에, 방전전극의 간격의 불균일에 의한 ESD 응답성의 변동을 작게 할 수 있다.
또한 공동부 내에 분산시키는 보조전극재료의 양이나 입경 등을 조정함으로써, 용이하게 소망하는 ESD 특성(방전개시전압 등)을 얻을 수 있다.
따라서 ESD 특성의 조정이나 안정화를 꾀할 수 있다.
바람직하게는, 상기 보조전극재료는 절연재료에 의해 피복되어 있다.
이 경우, 보조전극재료가 절연재료에 의해 피복되어 있으므로, 인접하는 보조전극재료들의 접촉에 기인하여 방전전극간에서 쇼트가 발생하는 것을 방지할 수 있다.
또한 공동부 내에서의 방전 현상은 절연체와 공간 사이의 연면(沿面)에서 발생하는 연면방전이 발생하기 쉽다. 보조전극재료를 절연재료로 피복함으로써, 공동부 내에 보다 많은 연면을 형성할 수 있기 때문에 ESD 응답성을 보다 높일 수 있다.
또한 보조전극재료가 절연재료로 피복된 입자 사이의 틈을 미소하게 함으로써, 기중방전(gaseous discharge)에 의한 손실을 저감하여 방전 특성의 열화를 저감할 수 있다.
바람직하게는 상기 공동부 내에 절연재료가 분산되어 있다.
이 경우, 보조전극재료들의 접촉이, 공동부 내에 분산되어 있는 절연재료에 의해 저지된다. 그 때문에, 인접하는 보조전극재료들의 접촉에 기인하여 방전전극간에서 쇼트가 발생하는 것을 방지할 수 있다.
바람직하게는 상기 절연성 기판이 세라믹 기판이다.
이 경우, ESD 보호 디바이스의 제작이 용이하다.
바람직하게는 상기 세라믹 기판은 유리 성분을 함유한다. 상기 세라믹 기판과 상기 공동부 사이에, 상기 세라믹 기판 중의 상기 유리 성분이 상기 공동부에 침투한다.
이 경우 밀봉부재에 의해, 세라믹 기판 중의 유리 성분이 공동부에 침투하는 것을 방지할 수 있기 때문에, 공동부에 침투한 유리 성분에 의해 공동부 내의 보조전극재료가 넥킹(necking)하는 것을 억제할 수 있다.
또한 공동부에 침투한 유리 성분이 보조전극재료를 피복하고 있는 절연재료나 보조전극재료 사이에 분산된 절연재료를 침식하여 방전전극간의 절연성을 저하시키는 것을 방지할 수 있다.
상기 제2과제를 해결하기 위해, 바람직하게는, 상기 보조전극재료는 상기 공동부 내에 있어서 상기 방전전극 사이에 분산된 도전재료이며, 당해 도전재료는 상기 공동부를 형성하는 바닥면 및 천장면에 접해 있다.
상기 구성에 있어서, 외부전극간에 소정 크기 이상의 전압이 인가되면, 대향하는 방전전극의 노출 부분 사이에서 방전이 발생한다. 이 방전은 주로 공동부의 공간과 절연성 기판의 계면을 따라 발생하는 연면방전이다. 이 연면방전이 발생하는 계면, 즉 공동부를 형성하는 바닥면 및 천장면에 분산된 도전재료가 접해 있으므로 전자의 이동이 일어나기 쉬워, 보다 효율적으로 방전 현상을 일으켜 ESD 응답성을 높일 수 있다. 그 때문에, 방전전극간의 간격의 불균일에 의한 ESD 응답성의 변동을 작게 할 수 있다. 따라서 ESD 특성의 조정이나 안정화가 용이해진다.
또한 공동부를 형성하는 바닥면 및 천장면 양쪽에 연면방전을 발생시키는 도전재료가 접해 있으므로, 한쪽에만 도전재료가 분산되어 있는 경우와 비교하면, 보다 ESD 응답성을 높일 수 있다.
또한 도전재료는 공동부를 형성하는 바닥면 및 천장면과 접해 있으므로, 기판 본체로부터의 도전재료의 이탈이 방지된다. 그 때문에, 방전 현상이 반복됨에 따른 ESD 특성의 열화(예를 들면 방전개시전압의 상승 등)를 억제할 수 있다.
바람직하게는, 상기 도전재료는 상기 도전재료의 일부가 상기 절연성 기판에 매설되어 있다.
이 경우, 도전재료가 절연성 기판에 접해 있을 뿐만 아니라 매설되어 있기 때문에, 보다 효과적으로 절연성 기판으로부터의 도전재료의 이탈을 억제할 수 있다.
바람직하게는, 상기 절연성 기판은 세라믹재료와 유리재료를 포함하는 세라믹 기판이다. 상기 도전재료는 상기 유리재료에 의해 상기 절연성 기판에 고착되어 있다.
이 경우, 도전재료는 절연성 기판에 접해 있을 뿐만 아니라 유리재료에 의해 고착되어 있기 때문에, 보다 효과적으로 절연성 기판으로부터의 도전재료의 이탈을 억제할 수 있다.
또한 공동부를 형성하는 내주면(內周面)에 유리재료에 의해 유리층이 형성되면, 공동부를 형성하는 내주면의 표면 거칠기가 저하된다. 그 때문에, 연면방전할 때에 전자가 이동하는 거리가 짧아져 ESD 응답성을 더욱 향상시킬 수 있다.
상기 제3과제를 해결하기 위해, 바람직하게는 상기 방전전극의 상기 노출 부분 사이의 상기 공동부를 형성하는 내면을 따라, 상기 보조전극재료인 도전재료의 분체(粉體)가, 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층(single layer)에 배치되어 이루어지는 보조전극부가 형성되어 있다.
상기 구성에 있어서, 보조전극부의 도전재료의 분체는 공동부를 형성하는 내면으로부터 후퇴해서 배치되어 공동부 내에는 전혀 노출되지 않는 상태여도 되고, 공동부를 형성하는 내면으로부터 공동부 내에 돌출하여 공동부 내에 노출되는 부분이 있어도 된다.
상기 구성에 있어서, 보조전극부의 도전재료의 분체는 균일한 밀도로 배치되어도 되고, 예를 들면 일렬 또는 복수열의 띠형상이나, 그물코형상, 산점(散点)형상 등, 밀도를 바꾸어서 배치되어도 된다.
상기 구성에 따르면, 보조전극부의 도전재료의 양이나 종류 등을 조정함으로써 방전개시전압을 소망하는 값으로 설정할 수 있다. 이로 인해, 방전개시전압은 방전전극의 대향부간의 간격을 바꾸는 것으로만 조정하는 경우보다 정밀도 좋게 설정할 수 있다. 방전전극의 도전재료의 분체가, 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층에 배치되어 있기 때문에, 방전전극의 도전재료의 분체들의 접촉 확률이 저하되어 방전전극간의 쇼트 발생을 억제하여 쇼트 내성을 향상시킬 수 있다.
또한 방전전극의 재료와 동일 또는 유사한 도전재료를 이용해서 보조전극부를 공동부의 내면을 따라 형성함으로써, 방전전극간의 영역에 있어서 방전전극과의 수축 거동이나 열팽창률의 차이를 완화할 수 있다. 이로 인해 방전전극의 박리 등에 의한 불량이나 특성 불균일, 특성의 경년(經年) 변화를 작게 할 수 있다.
바람직하게는 상기 보조전극부의 도전재료의 분체의 적어도 일부가, 상기 공동부를 형성하는 상기 내면으로부터 상기 공동부 내에 노출되어 있다.
이 경우, 방전전극의 도전재료를 노출시킴으로써 연면방전이 보다 촉진되어, 방전개시전압의 저하, ESD 응답성의 향상 등 ESD 특성의 향상을 가져온다.
바람직하게는 상기 보조전극부의 도전재료의 분체가 비도전성 재료에 의해 피복되어 있다.
이 경우, 보조전극부의 도전재료의 분체들의 접촉을 방지하기 쉬워진다.
바람직하게는, 상기 보조전극부는 상기 절연성 기판과 상기 방전전극의 계면을 따라 형성된 부분을 포함한다.
상기 구성에 따르면, 방전전극의 노출 부분간의 소정 영역에만 보조전극부를 형성하는 경우와 비교해서, 보조전극부와 방전전극의 위치 맞춤의 정밀도를 완화할 수 있고, 방전개시전압의 불균일도 작아져 제조 비용을 저감할 수 있다.
바람직하게는, 상기 절연성 기판은 세라믹 기판이다.
상기 구성에 따르면, 소성시의 수축 거동이 방전전극의 재료와 동일 또는 유사한 도전재료를 이용해서 보조전극부를 공동부의 내면을 따라 형성함으로써, 방전전극의 노출 부분간의 영역 부근에 있어서 방전전극과 세라믹 기판의 수축 거동의 차이를 완화할 수 있다. 이로 인해, 소성시에 있어서의 방전전극의 박리 등에 의한 불량이나 특성 불균일을 작게 할 수 있다. 또한 방전전극의 간격의 불균일도 작아지므로 방전개시전압의 불균일을 작게 할 수 있다.
또한 보조전극부 부근의 열팽창률이, 방전전극의 열팽창률과 세라믹 기판의 열팽창률의 중간값이 되도록 할 수 있다. 이로 인해, 방전전극과 세라믹 기판의 열팽창률의 차이를 보조전극부로 완화할 수 있어, 방전전극의 박리 등에 의한 불량이나 특성의 경년 변화를 작게 할 수 있다.
또한 본 발명은 상기 제1과제를 해결하기 위해 아래와 같이 구성한 ESD 보호 디바이스의 제조방법을 제공한다.
ESD 보호 디바이스의 제조방법은 (i)제1절연층의 한쪽 주면(主面)과 제2절연층의 한쪽 주면 중 적어도 한쪽에, 간격을 두고 적어도 한쌍의 방전전극을 형성하는 제1공정과, (ii)제1절연층의 한쪽 주면과 제2절연층의 한쪽 주면의 상기 한쪽의 상기 방전전극 사이에, 도전성을 가지는 보조전극재료를 분산시킨 상태로 부착시키는 제2공정과, (iii)상기 제1절연층의 상기 한쪽 주면과 상기 제2절연층의 상기 한쪽 주면이 서로 대향된 상태로, 상기 제1절연층과 상기 제2절연층을 적층하는 제3공정과, (iv)상기 제3공정에 의해 얻어진 적층체의 표면에, 상기 방전전극과 접속된 외부전극을 형성하는 제4공정을 구비한다. 상기 적층체의 내부에 있어서 상기 제1절연층과 상기 제2절연층 사이에, 상기 한쌍의 방전전극의 각각의 일부가 노출되는 공동부가 형성되고, 상기 공동부 내에 상기 보조전극재료가 분산된 상태로 배치된다.
상기 방법에 따르면, 공동부 내에 있어서 대향하는 방전전극 사이에 보조전극재료가 분산되어, ESD 특성의 조정이나 안정화를 꾀할 수 있는 구성의 ESD 보호 디바이스를 용이하게 제작할 수 있다.
또한 본 발명은 상기 제2과제를 해결하기 위해 아래와 같이 구성한 ESD 보호 디바이스의 제조방법을 제공한다.
ESD 보호 디바이스의 제조방법은 (i)제1절연층의 한쪽 주면에, 도전재료를 분산한 상태로 부착시키는 제1공정과, (ii)상기 제1절연층의 상기 한쪽 주면에, 간격을 두고 적어도 한쌍의 방전전극을, 상기 방전전극 사이에 상기 제1절연층의 상기 한쪽 주면에 부착된 상기 도전재료의 적어도 일부분이 노출되도록 형성하는 제2공정과, (iii)상기 제1절연층의 상기 한쪽 주면에 제2절연층을, 상기 제2절연층의 한쪽 주면이 상기 방전전극을 피복하는 동시에 상기 도전재료와 접하도록 적층하는 제3공정과, (iv)상기 제3공정에 의해 얻어진 적층체의 표면에, 상기 방전전극과 접속된 외부전극을 형성하는 제4공정을 구비한다. 상기 제1절연층의 상기 한쪽 주면과 상기 제2절연층의 상기 한쪽 주면 사이에 공동부가 형성된다. 상기 공동부 내에 상기 한쌍의 방전전극의 각각의 일부가 노출된다. 상기 공동부 내에 있어서 상기 도전재료가 상기 제1절연층의 상기 한쪽 주면과 상기 제2절연층의 상기 한쪽 주면에 접하면서, 상기 도전재료 사이에 공극이 형성된다.
상기 방법에 따르면, 제1절연층의 한쪽 주면과 제2절연층의 한쪽 주면이, 공동부를 형성하는 천장면 및 바닥면이 되어, 공동부를 형성하는 천장면 및 바닥면에 도전재료가 접하는 구성을 용이하게 형성할 수 있다.
바람직하게는 상기 제3공정에 있어서, 상기 제1절연층의 상기 한쪽 주면에 상기 제2절연층의 상기 한쪽 주면이 압착됨으로써, 상기 도전재료의 일부가 상기 제1절연층과 상기 제1절연층 중 어느 한쪽 또는 양쪽에 매설된다.
이 경우, 도전재료가 절연성 기판에 접해 있을 뿐만 아니라 매설되어 있기 때문에, 보다 효과적으로 절연성 기판으로부터의 도전재료의 이탈을 억제할 수 있다.
바람직하게는, 상기 제1절연층 및 상기 제2절연층은 세라믹재료를 주성분으로 한다. 상기 제3공정에 의해 얻어진 상기 적층체를 소성하는 공정을 구비한다.
이 경우, 세라믹 다층 기판과 동일한 제조방법으로 ESD 보호 디바이스를 용이하게 제조할 수 있다. 또한 적층체를 소성하는 공정은 제4공정 전이어도 후여도 된다.
바람직하게는 상기 적층체를 소성하는 공정에 있어서, 상기 적층체가 적층방향으로 수축함으로써 상기 도전재료가 상기 제1절연층과 상기 제2절연층 중 어느 한쪽 또는 양쪽에 매설된다.
이 경우, 세라믹재료를 주성분으로 하는 제1절연층 및 제2절연층의 소성시의 수축을 이용해서 도전재료를 매설할 수 있다.
바람직하게는 상기 제1절연층과 상기 제2절연층 중 어느 한쪽 또는 양쪽은 유리재료를 함유하고, 상기 적층체를 소성하는 공정에 있어서 당해 절연층의 상기 한쪽 주면 중 상기 공동부가 되어야 할 부분에 대향하는 영역에 상기 유리재료에 의해 유리층이 형성된다.
이 경우, 유리재료의 침투를 이용해서 도전재료를 보다 강고하게 절연층에 고착시킬 수 있다. 또한 공동부를 형성하는 내주면의 표면 거칠기가 저하되기 때문에, 연면방전할 때에 전자가 이동하는 거리가 짧아져 ESD 응답성을 향상시킬 수 있다.
바람직하게는 상기 제1공정에 있어서, 상기 제1절연층의 상기 한쪽 주면에, 상기 도전재료와 함께 분산한 공극 형성용 재료를 부착시킨다. 상기 제3공정에 의해 얻어진 상기 적층체로부터, 상기 공극 형성용 재료를 소실시킴으로써 상기 도전재료 사이에 상기 공극을 형성한다.
이 경우, 공극 형성용 재료의 소실에 의해 도전재료 사이에 공극을 형성하여, 인접하는 도전재료끼리 접촉해서 방전전극간에서 쇼트가 발생하는 것을 방지할 수 있다.
바람직하게는 상기 제1공정에 있어서, 상기 도전재료 및 상기 공극 형성용 재료를 혼합한 상태로 상기 제1절연층의 상기 한쪽 주면에 부착시킨다.
이 경우, 도전재료가 분산된 상태로 공동 내에 배치되도록 하는 것이 용이하다.
바람직하게는 상기 제1공정에 있어서, 상기 도전재료를 포함하는 하전성 분말과 상기 공극 형성용 재료를 포함하는 하전성 분말의 혼합재료를 전자사진법에 의해 상기 제1절연층의 상기 한쪽 주면에 부착시킨다.
이 경우, 균일하게 분산시킨 도전재료와 공극 형성용 재료를 제1절연층의 한쪽 주면에 부착시킬 수 있다. 그 때문에, 도전재료간의 간격을 확실하게 유지하여 안정된 ESD 응답성을 실현할 수 있다.
바람직하게는 상기 혼합재료 중에서, 상기 도전재료를 포함하는 상기 하전 성 분말의 함유율이 20% 이상, 80% 이하이다.
도전재료를 포함하는 하전성 분말의 함유율이 20% 이상이면, 도전재료에 의해 양호한 ESD 특성을 얻기가 용이하다. 도전재료를 포함하는 하전성 분말의 함유율이 80% 이하이면, 도전재료 사이에 충분한 공극을 형성하여 방전전극간의 쇼트를 막는 것이 용이하다.
또한 본 발명은 상기 제3과제를 해결하기 위해 아래와 같이 구성한 ESD 보호 디바이스의 제조방법을 제공한다.
ESD 보호 디바이스의 제조방법은 (i)제1절연층의 한쪽 주면상에 도전재료의 분체를, 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층에 배치하여 보조전극부를 형성하는 제1공정과, (ii)상기 제1절연층의 상기 한쪽 주면상에 적어도 한쌍의 방전전극을 형성하고, 상기 방전전극 사이에 상기 보조전극부의 적어도 일부를 노출시키는 제2공정과, (iii)상기 제1절연층의 상기 한쪽 주면상에 상기 방전전극을 피복하면서, 또한 상기 방전전극 사이의 상기 보조전극부의 적어도 일부가 노출되는 노출영역에서 떨어져서 상기 노출영역을 덮도록 제2절연층을 형성하는 제3공정과, (iv)상기 제3공정에 의해 얻어진 적층체의 표면에, 상기 방전전극과 접속된 외부전극을 형성하는 제4공정을 구비한다. 상기 제2절연층과 상기 방전전극과 상기 노출영역에 의해 둘러싸인 공동부가 형성된다.
상기 방법에 따르면, 도전재료의 분체가 공동부에 노출된 상태를 용이하게 제작할 수 있다.
구체적으로는 아래와 같이 다양한 양태로 형성한다.
바람직하게는 상기 제2공정에 있어서 상기 방전전극 사이에 노출시켜야 할 상기 보조전극부의 적어도 일부분 위에, 소실재료를 포함하는 공동부 형성층을 형성한다. 상기 제3공정에 있어서 상기 공동부 형성층 위에도 상기 제2절연층을 형성한 후, 상기 공동부 형성층의 적어도 일부를 소실시킴으로써 상기 공동부를 형성한다.
바람직하게는 상기 제1공정에 있어서, 상기 보조전극부는 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층에 배치된 도전재료의 분체를 상기 제1절연층상에 전사함으로써 형성된다.
바람직하게는 상기 제1공정에 있어서, 상기 보조전극부는 전자사진법에 의해 형성된다.
바람직하게는 상기 제1공정에 있어서, 상기 제1절연층의 한쪽 주면상에, 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층에 배치되는 상기 보조전극부의 도전재료의 분체는 소실재료로 피복되어 있다.
이 경우, 보조전극부의 도전재료의 분체들의 접촉을 방지하기 쉬워진다.
본 발명에 따르면, ESD 디바이스의 ESD 특성의 조정이나 안정화가 용이하다.
또한 본 발명의 바람직한 한 양태에 따르면, ESD 디바이스의 ESD 특성의 조정이나 안정화가 용이하고, 반복 방전에 의한 방전 특성의 열화를 방지할 수 있다.
또한 본 발명의 바람직한 다른 양태에 따르면, 방전개시전압을 정밀도 좋게 설정할 수 있어 신뢰성이 높은 ESD 보호 디바이스를 제작할 수 있다.
도 1은 ESD 보호 디바이스의 단면도이다. (실시예 1-1)
도 2는 공동부의 확대 단면도이다. (실시예 1-1)
도 3은 보조전극 형성 후의 이미지 도면이다. (실시예 1-1)
도 4는 ESD 보호 디바이스의 제조 공정을 나타내는 단면도이다. (실시예 1-1)
도 5는 방전의 설명도이다. (실시예 1-1)
도 6은 공동부의 설명도이다. (실시예 1-1)
도 7은 ESD 보호 디바이스의 단면도이다. (변형예 1-1)
도 8은 공동부의 확대 단면도이다. (변형예 1-1)
도 9는 공동부의 확대 단면도이다. (실시예 1-2)
도 10은 보조전극 형성 후의 이미지 도면이다. (실시예 1-2)
도 11은 공동부의 확대 단면도이다. (변형예 1-2)
도 12는 보조전극 형성 후의 이미지 도면이다. (실시예 1-3)
도 13은 보조전극 형성 후의 이미지 도면이다. (실시예 1-4)
도 14는 ESD 보호 디바이스의 제조 공정을 나타내는 분해 단면도이다. (실시예 1-5)
도 15는 ESD 보호 디바이스의 단면도이다. (비교예 1)
도 16은 보조전극의 주요부 확대 단면도이다. (비교예 1)
도 17은 방전의 설명도이다. (비교예 1)
도 18은 ESD 보호 디바이스의 단면도이다. (실시예 2-1)
도 19는 ESD 보호 디바이스의 주요부 확대 단면도이다. (실시예 2-1)
도 20은 도 1의 선 A-A를 따라 절단한 단면도이다. (실시예 2-1)
도 21은 ESD 보호 디바이스의 단면도이다. (변형예 2-1)
도 22는 ESD 보호 디바이스의 단면도이다. (변형예 2-2)
도 23은 ESD 특성을 나타내는 그래프이다. (실시예 2-1, 비교예 2)
도 24는 공동부의 주요부 확대 단면도이다. (실시예 2-2)
도 25는 ESD 보호 디바이스의 단면도이다. (실시예 2-3)
도 26은 ESD 보호 디바이스의 제조 공정을 나타내는 단면도이다. (실시예 2-4)
도 27은 ESD 보호 디바이스의 단면도이다. (비교예 2)
도 28은 ESD 보호 디바이스의 주요부 확대 단면도이다. (비교예 2)
도 29는 ESD 보호 디바이스의 단면도이다. (실시예 3-1)
도 30은 보조전극부의 주요부 확대 단면도이다. (실시예 3-1)
도 31은 방전전극 및 보조전극부의 사시도이다. (실시예 3-1)
도 32는 보조전극부의 주요부 확대 단면도이다. (변형예 3-1)
도 33은 ESD 보호 디바이스의 단면도이다. (실시예 3-2)
도 34는 보조전극부의 주요부 확대 단면도이다. (실시예 3-2)
도 35는 ESD 보호 디바이스의 분해 사시도이다. (비교예 3)
도 36은 보조전극부의 주요부 확대 단면도이다. (비교예 3)
도 37은 ESD 보호 디바이스의 분해 사시도이다. (종래예)
도 38은 ESD 보호 디바이스의 단면도이다. (종래예)
이하, 본 발명의 실시형태에 대하여 도 1∼도 36을 참조하면서 설명한다.
<실시예 1-1> 실시예 1-1의 ESD 보호 디바이스(10)에 대하여 도 1∼도 6을 참조하면서 설명한다.
도 1은 ESD 보호 디바이스(10)의 단면도이다. 도 1에 나타내는 바와 같이, ESD 보호 디바이스(10)는 세라믹 기판의 기판 본체(12)의 내부에 공동부(13)가 형성되어 있다. 공동부(13) 내에는 한쌍의 방전전극(16, 18)의 선단(16k, 18k)측이 노출되도록 배치되어 있다. 방전전극(16, 18)은 선단(16k, 18k)끼리 서로 간격을 두고 대향하도록 형성되어 있다. 방전전극(16, 18)은 기판 본체(12)의 외주면(外周面)까지 연장되어, 기판 본체(12)의 표면에 형성된 외부전극(22, 24)에 접속되어 있다. 외부전극(22, 24)은 ESD 보호 디바이스(10)를 실장하기 위해 이용한다.
도 1에 모식적으로 나타내는 바와 같이, 공동부(13) 내에는 도전성을 가지는 분말상의 보조전극재료(30)의 표면이 절연재료(32)로 피복된 복수의 보조전극입자(15)가 배치되어 있다. 즉, 공동부(13) 내에는 도전성을 가지는 분말상의 보조전극재료(30)가 분산되어 있다.
도 2는 공동부(13)의 확대 단면도이다. 도 2에 모식적으로 나타내는 바와 같이, 공동부(13)를 형성하는 천장면(13p) 및 바닥면(13s)은 밀봉부재(14p, 14s)에 의해 형성되어 있다. 밀봉부재(14p, 14s)는 기판 본체(12)와 공동부(13) 사이에 연장되어, 세라믹 기판인 기판 본체(12) 안의 유리 성분이 공동부(13)에 침투하는 것을 방지한다. 밀봉부재(14p, 14s)는 절연성을 가진다.
ESD 보호 디바이스(10)는 외부전극(22, 24)간에 소정 크기 이상의 전압이 인가되면, 공동부(13) 내의 대향하는 방전전극(16, 18)간에서 방전이 발생한다.
다음으로 ESD 보호 디바이스(10)의 제조방법에 대하여, 도 3의 이미지 도면 및 도 4의 개략도를 참조하면서 설명한다.
(1)재료의 제작
먼저 기판 본체(12), 방전전극(16, 18), 밀봉재(14p, 14s)를 형성하기 위해 재료를 제작한다.
[세라믹 그린시트]
기판 본체(12)를 형성하기 위한 세라믹 그린시트를 제작한다. 세라믹재료에는 Ba, Al, Si를 중심으로 한 조성으로 이루어지는 재료(BAS재)를 이용한다. 각 소재를 소정의 조성이 되도록 조합, 혼합하고, 800℃∼1000℃로 가소(calcination)해서 얻어진 가소 분말을 지르코니아 볼밀로 12시간 분쇄하여 세라믹 분말을 얻는다. 이 BAS재 가소 후 세라믹 분말에, 톨루엔·에키넨(EKINEN) 등의 유기 용매를 첨가하여 혼합한다. 바인더, 가소제(plasticizer)를 더 첨가해서 혼합하여 슬러리를 얻는다. 이렇게 해서 얻어진 슬러리를 닥터 블레이드법에 의해 PET 필름상에 성형하여, 임의의 두께(10㎛∼50㎛)의 세라믹 그린시트를 얻는다.
[전극 페이스트]
방전전극(16, 18)을 형성하기 위한 전극 페이스트를 제작한다. 평균 입경 약 2㎛의 Cu 분말 80wt%와 에틸셀룰로오스 등으로 이루어지는 바인더 수지에 용제를 첨가하고 롤밀로 교반, 혼합함으로써 전극 페이스트를 얻는다.
[밀봉재용 페이스트]
밀봉재(14p, 14s)를 형성하기 위한 밀봉재 페이스트를 전극 페이스트와 동일한 수법으로 제작한다. 평균 입경 약 1㎛의 Al2O3 분말 80wt%와 에틸셀룰로오스 등으로 이루어지는 바인더 수지에 용제를 첨가하고 롤밀로 교반, 혼합함으로써 밀봉재용 페이스트(알루미나 페이스트)를 얻는다. 밀봉재로는 기판재료보다 소결 온도가 높은 재료를 선정한다.
(2)밀봉재 형성
도 4에 나타내는 바와 같이, 세라믹 그린시트(11a, 11b)의 한쪽 주면인 표면(11p, 11s)에, 스크린 인쇄로 밀봉재용 페이스트(알루미나 페이스트)를 도포하여 밀봉재(14p, 14s)를 형성한다. 밀봉재(14p, 14s)는 방전전극(16, 18)의 선단(16k, 18k)측을 위아래에서 끼우도록 배치하기 위해 2층분 제작한다.
(3)방전전극 형성
밀봉재(14p, 14s)를 형성한 세라믹 그린시트(11a, 11b)의 적어도 한쪽(11b)의 표면(11s)에 스크린 인쇄법에 의해 방전전극(16, 18)을 형성한다.
제작예에서는 방전전극(16, 18)의 폭이 100㎛, 방전갭(대향하는 방전전극(16, 18)의 선단(16k, 18k)간의 거리)이 30㎛가 되도록 띠형상으로 방전전극(16, 18)을 형성하였다.
(4)보조전극 형성(보조전극재료의 부착)
밀봉재(14s) 및 방전전극(16, 18)이 형성된 세라믹 그린시트(11b)상에, 스크린 인쇄법, 혹은 전자사진법에 의해 도 3에 이미지를 나타내는 바와 같이 보조전극재료(30)의 표면이 절연재료(32)로 피복되어 있는 보조전극입자(15)를 부착시켜 도 4에 나타내는 보조전극 형성층(15k)을 형성한다.
(a)스크린 인쇄법에 의한 보조전극재료의 부착
스크린 인쇄법에 의한 경우에는 보조전극재료를 포함하는 페이스트를 제작하고, 제작한 페이스트를 이용해서 보조전극 형성층(15k)을 형성함으로써 보조전극재료를 부착시킨다.
보조전극입자(15)를 포함하는 페이스트는 다음 방법으로 제작한다.
페이스트 조성은 평균 입경 약 5㎛의 알루미나 코팅 Cu 분말을 소정의 비율로 조합하고, 바인더 수지와 용제를 첨가하고 롤밀로 교반, 혼합함으로써 얻는다. 페이스트 중의 수지와 용제의 비율은 40wt%로 한다. 알루미나 코팅 Cu 분말은 소성 중에 소결하지 않는다. 즉, 넥킹하지 않는다. 알루미나 코팅 Cu 분말은 소성 후에도 절연성을 유지한다.
페이스트 도포량을 제어함으로써 공동부(13)의 높이를 제어할 수 있다.
(b)전자사진법에 의한 보조전극재료의 부착
전자사진법에 의해 보조전극을 형성할 경우에는 먼저 보조전극입자(15)를 포함하는 토너(toner)를 제작하고, 제작한 토너를 이용해서 보조전극 형성층을 형성한다.
[토너 제작]
토너는 다음과 같이 제작한다.
1. 알루미나 코팅 Cu 분말(평균 입경 5㎛)과 수지를 혼합하고, 표면 처리기를 이용해서 알루미나 코팅 Cu 분말의 표면에 수지를 피복한다.
2. 상기 1.의 샘플을 분급하여 미분(fine powder)과 조분(coarse powder)을 제거한다.
3. 상기 2.의 조작에 의해 얻어진 캡슐 Cu 입자와 외첨제(external additive)를 혼합하고, 표면 처리기로 캡슐 Cu 입자 표면에 외첨제를 균일하게 부착시킨다.
4. 상기 3.의 조작에 의해 얻어진 캡슐 Cu 분말과 캐리어를 혼합하여, 현상제가 되는 토너를 얻는다.
[보조전극 형성]
보조전극은 다음과 같이 형성된다.
1. 감광체를 똑같이 대전시킨다.
2. 대전된 감광체에 LED로 보조전극의 형상으로 빛을 조사하여 잠상(latent image)을 형성한다.
3. 현상 바이어스를 걸어 감광체상에 토너를 현상한다. 토너의 도포량은 현상 바이어스의 크기에 따라 제어할 수 있다.
4. 보조전극의 패턴이 현상된 감광체와 세라믹 그린시트를 포개고, 토너를 세라믹 그린시트(11b)의 밀봉재(14s)상에 전사한다.
5. 보조전극의 패턴이 전사된 세라믹 그린시트를 오븐에 넣고 토너를 정착시켜, 보조전극의 패턴이 형성된 세라믹 그린시트를 얻는다.
한편, 소성 후에도 보조전극 자체는 절연성을 유지한 상태이다.
(5)적층, 압착
도 4에서 화살표 11x로 나타내는 바와 같이, 밀봉재(14p, 14s)가 형성된 세라믹 그린시트(11a, 11b)의 표면(11p, 11s)이 서로 대향하고, 밀봉재(14p, 14s) 사이에 보조전극 형성층(15k)을 끼우도록, 세라믹 그린시트(11a, 11b)를 적층하고 압착하여 적층체를 형성한다.
제작예에서는 적층체의 두께가 0.35mm가 되고, 그 두께방향의 중앙에 방전전극과 보조전극 형성층이 배치되도록 세라믹 그린시트를 적층하였다.
(5)컷트, 단면(端面)전극 도포
ESD 보호 디바이스의 복수개분을 포함하도록 적층체를 형성할 경우에는 적층체를, LC 필터와 같은 칩 타입의 부품과 마찬가지로 금형을 이용해서 절단하여 개별 칩으로 분할한다. 제작예에서는 1.0mm×0.5mm가 되도록 컷트하였다. 그 후, 각 칩의 단면에 전극 페이스트를 도포하여 외부전극을 형성한다.
(6)소성
외부전극을 형성한 칩을 통상의 세라믹 다층부품과 마찬가지로 N2 분위기 중에서 소성한다. 세라믹 그린시트 사이에 끼인 보조전극 형성층(15k) 중의 수지 성분, 용제 성분은 소성시에 소실되고 이로 인해 공동부(13)의 공간이 형성된다.
ESD에 대한 응답전압을 내리기 위해 공동부(13)에 Ar, Ne 등의 희가스(inert gas)를 도입할 경우에는 세라믹재료의 수축, 소결이 이루어지는 온도영역을 Ar, Ne 등의 희가스 분위기에서 소성하면 된다. 산화하지 않는 전극재료(Ag 등)일 경우에는 대기 분위기여도 상관없다.
(8)도금
소성 후의 칩의 외부전극상에, LC 필터와 같은 칩 타입의 부품과 마찬가지로, 전해 Ni, Sn 도금을 실시하여 ESD 보호 디바이스가 완성된다.
이상과 같이, 세라믹 기판을 이용해서 ESD 보호 디바이스를 용이하게 제작할 수 있다.
기판 본체(12)의 세라믹재료는 특히 상기한 재료에 한정되는 것은 아니며, 절연성이면 되기 때문에, 포오스테라이트(forsterite)에 유리를 첨가한 것이나, CaZrO3에 유리를 첨가한 것 등 다른 것을 이용해도 된다.
방전전극(16, 18)의 전극재료도 Cu뿐만 아니라 Ag, Pd, Pt, Al, Ni, W나 이들의 조합이어도 된다.
보조전극재료(30)는 Cu뿐만 아니라 Ni, Co, Ag, Pd, Rh, Ru, Au, Pt, Ir 등의 천이금속군에서 선택된 적어도 1종류의 금속(도전재료)으로 하는 것이 바람직하다. 또한 이들 금속을 단체(單體)로 사용해도 되지만 합금으로서 사용하는 것도 가능하다. 또한 이들 금속의 산화물(저항재료)을 사용해도 된다. 또는 SiC와 같은 반도체재료여도 된다.
또한 이들 보조전극재료(30)의 표면에 Al2O3, Zr02, SiO2 등의 무기재료나 BAS와 같은 혼합 가소재료, 고융점의 유리 등의 절연재료(32)를 피복함으로써 보조전극입자(15)를 형성한다. 보조전극재료(30)의 표면을 피복하는 절연재료(32)는 보조전극재료(30)의 소결을 저해하는 것이며, 절연성을 가지는 절연재료라면 예시한 것 이외여도 된다.
보조전극재료(30)의 평균 입자경은 0.05㎛∼10㎛의 범위가 바람직하다. 보다 바람직한 범위는 1㎛∼5㎛이다. 입자경이 작을수록 표면적이 커지고 방전개시전압이 저하하여, ESD에 대한 응답 특성이 향상되고 방전 특성의 열화가 저감된다.
밀봉재(14p, 14s)는 기판 본체(12)에 이용하고 있는 세라믹보다 소결 온도가 높은 세라믹재료가 바람직하다. 기판 본체(12)로부터의 유리를 차단하여, 자신이 유리를 생성하지 않는 절연물이면 되고, 질화물 등이어도 된다.
실시예 1-1의 ESD 보호 디바이스(10)는 공동부(13) 내에 보조전극재료(30)가 분산되어 있기 때문에, 방전개시전압의 저하와 ESD에 대한 응답 특성 향상이 얻어진다.
즉, 대향한 전극간의 방전 현상은 공동(기상;氣相)과 기판(절연물)의 경계를 이동하는 연면방전이 주로 발생한다(다른 방전 현상도 일어남). 연면방전이란, 물질(절연물)의 표면을 타고 전류가 흐르는 형태의 방전 현상이다. 전자가 흐른다고 표현했지만 실제로는 전자가 표면을 튀어올라(hopping), 기체의 이온화를 일으켜 이동한다고 생각되고 있다. 그리고 절연물의 표면에 도전성 분말이 존재하면 전자가 튀어오르는 외관상의 거리를 줄이고 방향성을 부여하여, 연면방전 현상을 보다 적극적으로 발생시킨다.
실시예 1-1의 ESD 보호 디바이스(10)에서는 대향하는 방전전극(16, 18) 사이에, 도전성을 가지는 보조전극재료(30)의 표면이 절연재료(32)로 피복된 보조전극입자(15)가 분산되어 충전되어 있다. 이 보조전극입자(15)가 배치되어 있는 부분, 즉 보조전극에 있어서, 보조전극재료(30)는 소성 후에도 미소결인 상태, 즉 넥킹을 일으키지 않는 상태를 유지하고 있다. 방전보조재료(30)를 포함하는 각각의 보조전극입자(15)는 쌓여 있는 상태, 즉 접촉된 상태일 뿐이다. 그 결과, 도 6에 나타내는 바와 같이, 보조전극입자(15)간에는 틈(15y)이 존재한다.
실시예 1-1의 구성에서는 쌓아올린 보조전극입자(15)의 표면, 즉 보조전극재료(30)의 표면을 피복하는 절연재료(32)의 표면과, 인접하는 보조전극입자(15)간의 틈에서 연면방전이 발생한다. 실시예 1-1에서는 도 5의 설명도에서 화살표 82, 84, 86으로 나타내는 바와 같이, 연면방전의 경로가 다수개 있으므로 후술하는 비교예 1보다 연면방전이 발생하기 쉽다. 즉, 보다 효율적으로 방전 현상을 일으킬 수 있다. 그 때문에, 방전전극(16, 18)간의 간격을 작게 하거나, 방전전극(16, 18) 간격의 불균일에 의한 ESD 응답성의 변동을 작게 할 수 있다.
또한 실시예 1-1의 구성에서는 보조전극입자(15)간의 틈이 미소하므로, 비교예 1보다 기중방전에 의한 손실을 저감한다. 그 때문에, 비교예 1보다 방전 특성의 열화를 저감할 수 있다.
또한 공동부 내에 분산시키는 보조전극재료의 양이나 입경 등을 조정함으로써, 용이하게 소망하는 ESD 특성(방전개시전압 등)을 얻을 수 있다.
따라서 ESD 특성의 조정이나 안정화가 용이하다.
또한 밀봉재(14p, 14s)가 존재함으로 인해, 세라믹 기판 본체(12)로부터의 유리 성분의 침투를 차단한다. 그 때문에, 보조전극재료(30)를 피복하는 절연재료(32)가 유리 성분에 침식되어 보조전극재료(30)의 소결이 발생하는 것이나, 보조전극재료(30) 자체가 기판 본체(12)의 세라믹에 포함되는 것을 방지한다. 그 결과, 보조전극입자(15)간의 틈을 유지할 수 있어 ESD 보호 특성을 향상시킬 수 있다.
<비교예 1> 비교예 1의 ESD 보호 디바이스(10x)에 대하여 도 15∼도 17을 참조하면서 설명한다.
도 15는 ESD 보호 디바이스(10x)의 단면도이다. 도 16은 도 15에 있어서 쇄선으로 나타낸 영역(11)을 모식적으로 나타내는 주요부 확대 단면도이다. 도 17은 방전의 설명도이다.
도 15에 나타내는 바와 같이, ESD 보호 디바이스(10x)는 실시예 1-1과 마찬가지로, 세라믹 다층 기판의 기판 본체(12x)의 내부에 공동부(13x)가 형성되고, 공동부(13x) 내에 방전전극(16, 18)의 일부(17, 19)가 노출되도록 되어 있다. 방전전극(16, 18)은 기판 본체(12x)의 표면에 형성된 외부전극(22, 24)에 접속되어 있다.
ESD 보호 디바이스(10x)는 실시예 1-1과 달리, 방전전극(16, 18) 사이의 부분에 인접하여 보조전극(14x)이 형성되어 있다. 보조전극(14x)은 도 16에 나타내는 바와 같이, 기판 본체(12x)를 형성하는 절연재료 중에 금속재료(20x)가 분산되어 있는 부분이며, 전체적으로 절연성을 가지고 있다. 금속재료(20x)의 일부는 공동부(13x) 내에 노출되어 있다. 보조전극(14x)은 예를 들면 세라믹재료와 금속재료를 포함하는 보조전극용 페이스트를 세라믹 그린시트에 도포함으로써 형성한다.
비교예 1에서는 도 17에서 화살표 80으로 나타내는 바와 같이, 보조전극(14x)과 공동부(13x)의 계면에서 연면방전이 생긴다.
방전의 충격으로 공동부(13x)에 노출되어 있는 보조전극(14x)의 금속재료(20x)가 이탈되면 방전 특성이 열화된다. 그 때문에, 비교예 1에서는 방전 특성이 열화되기 쉽다.
<제작예>
비교예 1과 실시예 1-1의 ESD 보호 디바이스의 제작예에 대하여 ESD 보호 특성을 비교하였다.
구체적으로는, 실시예 1-1의 제작예에서는 보조전극 형성부를 스크린 인쇄에 의해 형성하였다. 비교예의 제작예에서는 금속재료를 포함하는 페이스트를 이용해서 스크린 인쇄에 의해 보조전극을 형성하였다. 실시예 1-1의 제작예와 비교예 1의 제작예는 보조전극 이외에는 같은 치수·형상으로 하고 소성 조건도 같게 하였다.
방전전극간의 ESD에 대한 방전 응답성을 100개씩의 시료로 평가하였다. ESD에 대한 방전 응답성은 IEC의 규격, IEC 61000-4-2에 정해져 있는 정전기방전 이뮤니티(immunity) 시험에 의해 실시하였다. 접촉방전으로 2kV∼8kv 인가하여 시료의 방전전극간에서 방전이 발생하는지 여부를 조사하였다.
비교 결과를 다음 표 1에 나타낸다.
보조전극 구조 비교

ESD 방전 응답성
1kV 2kV 4kV 6kV 8kV
비교예 1 - - - ○ ○
실시예 1 ○ ○ ○ ○ ○
표 1에서 ○ 표시는 시료의 방전전극간에서 방전이 발생하여 ESD 보호 기능이 작동한 것을 나타낸다.
표 1로부터, 공동부 내에 보조전극재료가 분산되어 있는 실시예 1-1쪽이, 금속재료가 분산된 보조전극이 공동부에 인접하여 형성되어 있는 비교예 1보다, ESD에 대한 방전 응답성이 뛰어나 ESD 보호 특성의 향상을 얻을 수 있음을 알 수 있다.
<변형예 1-1> 변형예 1-1에 대하여 도 7 및 도 8을 참조하면서 설명한다.
변형예 1-1은 실시예 1-1의 변형예이다. 이하에서는 실시예 1-1과 같은 구성인 부분에는 같은 부호를 이용하고, 실시예 1-1과의 상이점을 중심으로 설명한다.
도 7은 변형예 1-1의 ESD 보호 디바이스(10a)의 단면도이다. 도 8은 변형예 1-1의 ESD 보호 디바이스(10a)의 공동부(13a)의 주요부 확대 단면도이다.
도 7 및 도 8에 나타내는 바와 같이, 변형예 1-1의 ESD 보호 디바이스(10a)는 보조전극재료가 분산되어 있는 공동부(13a)의 높이가, 방전전극(16, 18)의 두께 정도로 되어 있다. 즉, 공동부(13a)의 천장면(13q)을 형성하는 밀봉재(14q)는 평면형상으로 연장되어 있다.
연면방전이 가장 발생하기 쉬운 것은 세라믹 기판 본체(12)와 보조전극의 경계부이다. 변형예 1-1의 ESD 보호 디바이스(10a)는 공동부(13a)의 높이를 낮게 함으로써, 방전전극(16, 18)간을 연결하는 경계부의 거리가 줄어들기 때문에 ESD 보호 특성이 한층 더 향상된다.
<실시예 1-2> 실시예 1-2의 ESD 보호 디바이스에 대하여 도 9 및 도 10을 참조하면서 설명한다.
실시예 1-2의 ESD 보호 디바이스는 실시예 1-1의 ESD 보호 디바이스(10)와 거의 같은 구성이다. 이하에서는 실시예 1-1과 같은 구성인 부분에는 같은 부호를 이용하고, 실시예 1-1과의 상이점을 중심으로 설명한다.
도 9는 공동부(13)의 주요부 확대 단면도이다. 도 9에 나타내는 바와 같이, 실시예 1-2의 ESD 보호 디바이스는 공동부(13) 내에 보조전극재료를 함유하는 보조전극입자(15)에 더해, 절연성을 가지는 절연성 입자(15s)도 분산되어 있는 점이 실시예 1-1의 ESD 보호 디바이스(10)와 다르다. 즉, 보조전극입자(15)와 절연성 입자(15s)의 혼합체에 의해 보조전극이 형성된다. 공동부 내에 배치되어 보조전극을 형성하는 입자(15, 15s)끼리는 미소결 상태이고, 절연을 유지한 상태이면 된다.
보조전극입자(15)가 함유하는 보조전극재료는 Cu, Ni, Co, Ag, Pd, Rh, Ru, Au, Pt, Ir 등의 천이금속군에서 선택된 적어도 1종류의 금속으로 하는 것이 바람직하다. 또한 이들 금속을 단체로 사용해도 되지만, 합금으로서 사용하는 것도 가능하다. 나아가 이들 금속의 산화물을 사용해도 된다. 혹은 보조전극입자의 보조전극재료로서, SiC와 같은 반도체재료를 사용해도 된다. 금속 입자와 반도체 입자를 혼합해서 사용해도 된다.
실시예 1-2에서는 보조전극입자(15) 사이에 절연성 입자(15s)가 개재됨으로써 방전전극의 절연성을 확보할 수 있기 때문에, 보조전극입자(15)는 도전성을 가지는 보조전극재료로만 구성해도 된다.
보조전극재료의 표면을 절연성 재료로 피복한 보조전극입자를 이용하면, 방전전극의 절연 신뢰성이 향상되므로 바람직하다. 보조전극재료를 피복하는 절연재료로는 도전성 분말의 소결을 저해시키기 위해 Al2O3, Zr02, SiO2 등의 무기재료, BAS와 같은 혼합 가소재료, 고융점의 유리 등, 절연성을 가지는 코팅재를 이용한다.
절연성 입자(15s)는 보조전극입자(15)와 소결하지 않고, 절연성 입자(15s)끼리도 소결하지 않는 것이면 된다. 예를 들면 기판의 소성 온도보다 소결 온도가 높은 세라믹 분말(Al2O3, Zr02, SiO2 등)과 같은 무기물이 바람직하다.
다음으로 실시예 1-2의 ESD 보호 디바이스의 제조방법에 대하여 설명한다.
(1)재료의 제작
기판 본체를 형성하기 위한 세라믹 그린시트와, 방전전극을 형성하기 위한 전극 페이스트와, 밀봉재를 형성하기 위해 밀봉재용 페이스트를 실시예 1-1과 같은 방법으로 제작한다.
(2)밀봉재 형성
밀봉재용 페이스트를 이용해서, 세라믹 그린시트상에 밀봉재를 실시예 1-1과 같은 방법으로 형성한다.
(3)방전전극 형성
전극용 페이스트를 이용해서, 세라믹 그린시트상에 방전전극을 실시예 1-1과 같은 방법으로 형성한다.
(4)방전보조전극 형성
밀봉재 및 방전전극을 형성한 그린시트상에 보조전극 형성층을 스크린 인쇄법 혹은 전자사진법에 의해 형성한다.
(a)스크린 인쇄법에 의한 방전보조전극 형성
스크린 인쇄법에 의한 경우에는 보조전극입자와 절연성 입자를 포함하는 페이스트를 제작하고, 제작한 페이스트를 이용해서 실시예 1-1과 같은 방법으로 보조전극 형성층을 형성한다.
보조전극입자와 절연성 입자를 포함하는 페이스트는 다음 방법으로 제작한다.
페이스트 조성은 평균 입경 약 5㎛의 알루미나 코팅 Cu 입자와 알루미나 입자를 소정의 비율로 조합하고, 바인더 수지와 용제를 첨가하여 롤밀로 교반, 혼합함으로써 얻는다. 알루미나 코팅 Cu 입자와 알루미나 입자는 체적비율로 1:1로 한다. 페이스트 중의 수지와 용제의 비율은 40wt%로 한다. 알루미나 코팅 Cu 분말 및 알루미나 입자는 소성 중에 소결하지 않는다. 즉, 넥킹하지 않는다. 알루미나 코팅 Cu 입자 및 알루미나 입자는 소성 후에도 절연성을 유지한다.
(b)전자사진법에 의한 방전보조전극 형성
전자사진법에 의해 보조전극을 형성할 경우에는 보조전극입자와 절연성 입자를 포함하는 토너를 제작하고, 제작한 토너를 이용해서 실시예 1-1과 같은 방법으로 보조전극 형성층을 형성한다.
보조전극입자와 절연성 입자를 포함하는 토너는 다음과 같이 제작한다.
1. 알루미나 코팅 Cu 입자(평균 입경 5㎛)와 수지를 혼합하고, 표면 처리기를 이용해서 구리 분말 표면에 수지를 피복한다.
2. 상기 1.의 샘플을 분급하여 미분과 조분을 제거한다.
3. 상기 2.의 조작에 의해 얻어진 캡슐 Cu 입자와 외첨제를 혼합하고, 표면 처리기로 캡슐 Cu 입자 표면에 외첨제를 균일하게 부착시킨다.
4. 상기 3.의 조작에 의해 얻어진 캡슐 Cu 입자와 캐리어를 혼합하여 현상제를 얻는다.
5. 동일한 순서로 제작한 알루미나 입자 토너를 Cu 분말 토너와 체적비 1:1로 혼합한다.
(5)적층, 압착
세라믹 그린시트를 실시예 1-1과 같은 방법으로 적층하고 압착하여 적층체를 형성한다.
(6)컷트, 단면전극 도포
실시예 1-1과 같은 방법으로 적층체를 개별 칩으로 분할한 후 외부전극을 형성한다.
(7)소성
외부전극을 형성한 칩을 실시예 1-1과 같은 방법으로 소성한다.
(8)도금
소성 후의 칩의 외부전극상에 실시예 1-1과 같이, 전해 Ni, Sn 도금을 실시하여 ESD 보호 디바이스를 완성한다.
실시예 1-2의 ESD 보호 디바이스는 실시예 1-1과 마찬가지로, 보조전극입자(15)에 의해 ESD 보호 특성을 향상시킬 수 있다.
나아가 실시예 1-2의 ESD 보호 디바이스는 절연성의 미소결 세라믹재료 등의 절연성 입자(15s)를 첨가함으로써, 실시예 1-1보다 보조전극의 절연 신뢰성이 향상된다.
<변형예 1-2> 변형예 1-2에 대하여 도 11을 참조하면서 설명한다.
변형예 1-2는 실시예 1-2의 변형예이다. 변형예 1-2의 ESD 보호 디바이스는 도 11의 주요부 확대 단면도에 나타내는 바와 같이, 보조전극입자(15)와 절연성 입자(15s)가 분산되어 있는 공동부(13a)의 높이가 방전전극(16, 18)의 두께 정도로 되어 있다. 즉, 공동부(13a)의 천장면(13q)을 형성하는 밀봉재(14q)는 평면형상으로 연장되어 있다.
연면방전이 가장 생기기 쉬운 것은 세라믹 기판 본체(12)와 보조전극(16, 18)의 경계부이다. 변형예 1-2의 ESD 보호 디바이스는 공동부(13a)의 높이를 낮게 함으로써, 방전전극(16, 18)간을 연결하는 경계부의 거리가 줄어들기 때문에, 실시예 1-2보다 연면방전이 생기기 쉬워 ESD 보호 특성의 한층 더한 향상을 얻을 수 있다.
<실시예 1-3> 실시예 1-3의 ESD 보호 디바이스에 대하여 도 12를 참조하면서 설명한다.
실시예 1-3의 ESD 보호 디바이스는 실시예 1-1의 ESD 보호 디바이스(10)와 거의 같은 구성이다. 이하에서는 실시예 1-1과 같은 구성인 부분에는 같은 부호를 이용하고, 실시예 1-1과의 상이점을 중심으로 설명한다.
도 12는 방전전극 형성층을 형성한 공동부의 소성 전의 이미지 도면이다. 도 12에 나타내는 바와 같이, 실시예 1-3의 ESD 보호 디바이스는 밀봉재(14)상에 보조전극재료를 포함하는 보조전극입자(15)에 더해, 소성 후에 소실되는 소실입자(15x)가 배치되는 점이 실시예 1-1의 ESD 보호 디바이스(10)와 다르다. 즉, 보조전극입자(15)와 소실입자(15x)의 혼합체에 의해 보조전극 형성층이 형성되고, 소성 후에는 공동부 내에 보조전극입자(15)가 분산된 상태가 된다.
다음으로 실시예 1-3의 ESD 보호 디바이스의 제조방법에 대하여 설명한다.
(1)재료의 제작
기판 본체를 형성하기 위한 세라믹 그린시트와, 방전전극을 형성하기 위한 전극 페이스트와, 밀봉재를 형성하기 위한 밀봉재용 페이스트를 실시예 1-1과 같은 방법으로 제작한다.
(2)밀봉재 형성
밀봉재용 페이스트를 이용해서, 세라믹 그린시트상에 밀봉재를 실시예 1-1과 같은 방법으로 형성한다.
(3)방전전극 형성
전극용 페이스트를 이용해서, 세라믹 그린시트상에 방전전극을 실시예 1-1과 같은 방법으로 형성한다.
(4)방전보조전극 형성
밀봉재 및 방전전극을 형성한 그린시트상에 보조전극 형성층을 스크린 인쇄법 혹은 전자사진법에 의해 형성한다.
(a)스크린 인쇄법에 의한 방전보조전극 형성
스크린 인쇄법에 의한 경우에는 보조전극입자와 소실입자를 포함하는 페이스트를 제작하고, 제작한 페이스트를 이용해서 실시예 1-1과 같은 방법으로 보조전극 형성층을 형성한다.
보조전극입자와 소실입자를 포함하는 페이스트는 다음 방법으로 제작한다.
1. 페이스트 조성은 평균 입경 약 5㎛의 알루미나 코팅 Cu 입자와 아크릴수지 비즈를 소정 비율로 조합하고, 바인더 수지와 용제를 첨가하여 롤밀로 교반, 혼합함으로써 얻는다.
2. Cu 입자와 아크릴수지 비즈는 체적비율로 1:1로 한다.
3. 페이스트 중의 수지와 용제의 비율은 40wt%로 한다.
4. 알루미나 코팅 Cu 입자는 보조전극입자이며, 소성 후에도 절연성을 유지한다.
5. 아크릴수지 비즈는 소성 중에 소실되는 소실입자이다.
(b)전자사진법에 의한 방전보조전극 형성
전자사진법에 의해 보조전극을 형성할 경우에는 먼저 보조전극입자와 소실입자를 포함하는 토너를 제작하고, 제작한 토너를 이용해서 실시예 1-1과 같은 방법으로 보조전극 형성층을 형성한다.
보조전극입자와 절연성 입자와 소실입자를 포함하는 토너는 다음과 같이 제작한다.
1. 보조전극입자인 알루미나 코팅 Cu 입자(평균 입경 5㎛)와 수지를 혼합하고, 표면 처리기를 이용해서 구리 분말 표면에 수지를 피복한다.
2. 상기 1.의 샘플을 분급하여 미분과 응집 분말(cohered powder)을 제거한다.
3. 상기 2.의 조작에 의해 얻어진 캡슐 Cu 입자와 외첨제를 혼합하고, 표면 처리기로 캡슐 Cu 입자 표면에 외첨제를 균일하게 부착시킨다.
4. 상기 3.의 조작에 의해 얻어진 캡슐 Cu 입자와 캐리어를 혼합하여 현상제가 되는 토너를 얻는다.
5. 소실입자인 아크릴수지 비즈를 포함하는 토너를 동일한 순서로 제작하여, 알루미나 코팅 Cu 입자를 포함하는 토너와 체적비 1:1로 혼합한다.
(6)컷트, 단면전극 도포
실시예 1-1과 같은 방법으로 적층체를 개별 칩으로 분할한 후 외부전극을 형성한다.
(7)소성
외부전극을 형성한 칩을 실시예 1-1과 같은 방법으로 소성한다.
(8)도금
소성 후의 칩의 외부전극상에 실시예 1-1과 같이, 전해 Ni, Sn 도금을 실시하여 ESD 보호 디바이스를 완성한다.
수지 비즈는 평균 입자경 0.05㎛∼10㎛의 범위가 바람직하고, 더욱 바람직한 범위는 1㎛∼5㎛이다. 소실입자는 수지가 아니더라도, 카본 등 소성으로 소실되는 것이면 된다.
보조전극입자와 수지 비즈의 혼합체인 보조전극 형성층은 배치된 입자끼리 미소결인 상태이며, 절연을 유지한 상태이면 된다.
보조전극입자가 함유하는 보조전극재료는 Cu뿐만 아니라, Ni, Co, Ag, Pd, Rh, Ru, Au, Pt, Ir 등의 천이금속군에서 선택된 적어도 1종류의 금속으로 하는 것이 바람직하다. 또한 이들 금속을 단체로 사용해도 되지만, 합금으로서 사용하는 것도 가능하다. 나아가 이들 금속의 산화물을 사용해도 된다. 혹은 SiC와 같은 반도체재료를 사용해도 된다. 금속 입자와 반도체 입자를 혼합해서 사용해도 된다.
보조전극입자는 보조전극재료를 함유하기만 해도 되지만, 보조전극재료의 소결을 저해시키기 위해 Al2O3, Zr02, SiO2 등의 무기재료, BAS와 같은 혼합 가소재료, 고융점의 유리 등, 절연성을 가지는 코팅재를 이용해서 보조전극재료를 피복하면 더 좋다.
실시예 1-3의 ESD 보호 디바이스는 실시예 1-1과 마찬가지로, 보조전극입자(15)에 의해 ESD 보호 특성을 향상시킬 수 있다.
게다가 실시예 1-3의 ESD 보호 디바이스는 첨가한 수지 비즈가, 방전보조전극의 각 입자의 접촉을 저해하여 소결(넥킹)을 방지한 결과, 실시예 1-1보다 방전보조전극의 절연 신뢰성이 향상된다.
한편 소실입자가 소실되어도, 소성에 의해 세라믹 기판 본체가 수축하여 공동부가 작아지기 때문에, 공동부 내에 보조전극입자와 절연성 입자가 서로 접해 적당한 틈이 마련되도록 할 수 있다.
<실시예 1-4> 실시예 1-4에 대하여 도 13을 참조하면서 설명한다.
도 13은 방전전극 형성층을 형성한 공동부의 소성 전의 이미지 도면이다. 실시예 1-4는 공동부 내에 입자를 배치하는 양태가 실시예 1-1∼실시예 1-3과 다르다.
도 13(a)의 예에서는 알루미나 밀봉재(14)상에, 도전재료를 포함하는 보조전극입자인 Cu 입자(15a)와, 절연성 입자인 알루미나 입자(15s)와, 소실입자인 아크릴수지 비즈(15x)가 분산되어 있다.
도 13(b)의 예에서는 알루미나 밀봉재(14)상에, 도전재료의 표면이 절연재료로 피복된 보조전극입자인 알루미나 코팅 Cu 입자(15)와, 절연성 입자인 알루미나 입자(15s)와, 소실입자인 아크릴수지 비즈(15x)가 분산되어 있다.
도 13(c)의 예에서는 알루미나 밀봉재(14)상에, 반도체재료를 포함하는 보조전극입자인 SiC 입자(15b)와, 절연성 입자인 알루미나 입자(15s)와, 소실입자인 아크릴수지 비즈(15x)가 분산되어 있다.
도 13(d)의 예에서는 알루미나 밀봉재(14)상에, 도전재료의 표면이 절연재료로 피복된 보조전극입자인 알루미나 코팅 Cu 입자(15)와, 반도체재료를 포함하는 보조전극입자인 SiC 입자(15b)와, 절연성 입자인 알루미나 입자(15s)와, 아크릴수지 비즈(15x)가 분산되어 있다.
도 13(a)∼(d)와 같이 입자가 배치된 보조전극 형성층은 실시예 1-2의 제조방법과 실시예 1-3의 제조방법을 조합시킴으로써 형성할 수 있다.
실시예 1-4의 ESD 보호 디바이스는 실시예 1-1과 마찬가지로, 보조전극입자(15)에 의해 ESD 보호 특성을 향상시킬 수 있다.
게다가 실시예 4의 ESD 보호 디바이스는 절연성 입자를 첨가함으로써, 실시예 1-1보다 보조전극의 절연 신뢰성이 향상된다.
나아가 실시예 1-4의 ESD 보호 디바이스는 첨가한 수지 비즈가 방전보조전극의 각 입자의 접촉을 저해하여 소결(넥킹)을 방지한 결과, 실시예 1-1보다 방전보조전극의 절연 신뢰성이 향상된다.
<실시예 1-5> 실시예 1-5의 ESD 보호 디바이스에 대하여 도 14를 참조하면서 설명한다.
실시예 1-5의 ESD 보호 디바이스는 기판 본체가 수지 기판인 점이 실시예 1-1∼실시예 1-4와 다르다.
실시예 1-5의 ESD 보호 디바이스의 제조방법에 대하여 도 14의 분해 단면도를 참조하면서 설명한다.
(1)기판 A 제작
도 14(a)에 나타내는 기판 A를 제작한다. 즉, 프리프레그(prepreg)(11s)상에 Cu박을 적층하고, 포토리소그래피 공법으로 Cu박을 패터닝하여 방전전극(16a, 18a)을 형성한다.
(2)기판 B 제작
도 14(b)에 모식적으로 나타내는 기판 B를 제작한다. 즉, 프리프레그(11t)상에, 실시예 1-1과 마찬가지로 전자사진법에 의해 보조전극입자를 함유하는 토너(60)를 배치한다.
(3)기판 A, B 합체
화살표 88로 나타내는 바와 같이, 기판 A(완전 경화체)와 기판 B(반경화체)를 포개고, 기판 B의 완전 경화에 의해 기판 A와 접착시킨다. 기판 A의 Cu박의 두께분에 의해, 방전전극(16a)의 선단(16t)과 방전전극(18a)의 선단(18t) 사이에 공동부가 형성된다. 보조전극입자를 함유하는 토너(60)는 공동부 내에 배치된다.
한편 기판 B를 완전 경화시킨 후, 접착제로 기판 A와 기판 B를 포개 접착해도 된다.
(4)외부전극 도포
접착한 기판의 단면에 베이킹(baking) 전극 또는 도전성 수지전극을 형성하고 도금 처리를 실시하여 외부전극으로 한다.
이상에 의해, 실시예 1-4의 ESD 보호 디바이스가 완성된다.
실시예 1-4의 ESD 보호 디바이스는 실시예 1-1의 ESD 보호 디바이스와 마찬가지로, 보조전극입자를 함유하는 토너(60)에 의해 ESD 보호 특성을 향상시킬 수 있다.
또한 실시예 1-4의 ESD 보호 디바이스는 수지의 기판 본체로부터 유리가 침투하지 않기 때문에, 실시예 1-1의 ESD 보호 디바이스가 구비하고 있는 밀봉재는 불필요해진다.
<실시예 2-1> 실시예 2-1의 ESD 보호 디바이스(110)에 대하여 도 18∼도 20을 참조하면서 설명한다. 도 18은 ESD 보호 디바이스(110)의 단면도이다. 도 19는 ESD 보호 디바이스(110)의 공동부(113)의 주요부 확대 단면도이다. 도 20은 도 19의 선 A-A를 따라 절단한 단면도이다.
도 18∼도 20에 나타내는 바와 같이, ESD 보호 디바이스(110)는 세라믹 다층 기판의 기판 본체(112)의 내부에 공동부(113)가 형성되어 있다. 공동부(113) 내에는 한쌍의 방전전극(116, 118)의 선단(116k, 118k)측이 노출되도록 배치되어 있다. 방전전극(116, 118)은 기판 본체(112)의 외주면까지 연장되어, 기판 본체(112)의 표면에 형성된 외부전극(122, 124)에 접속되어 있다. 외부전극(122, 124)은 ESD 보호 디바이스(110)를 실장하기 위해 이용한다.
도 18 및 도 20에 나타내는 바와 같이, 방전전극(116, 118)은 공동부(113) 내에 노출되는 선단(116k, 118k)이 서로 간격을 두고 대향하도록 형성되어 있다.
도 18∼도 20에 모식적으로 나타내는 바와 같이, 공동부(113)의 내부에는 도전재료(120)가 배치되어 있다. 도전재료(120)는 공동부(113)를 형성하는 천장면(114a) 및 바닥면(114b) 사이에 끼여 있다. 도전재료(120)는 분말이며, 분산되어 배치되어 있다. 도전재료(120)가 배치된 부분(이하, '보조전극'이라고도 함)은 전체적으로 절연성이 유지되고 있다.
도전재료(120)는 Cu, Ni, Co, Ag, Pd, Rh, Ru, Au, Pt, Ir 등의 천이금속군에서 선택된 적어도 1종류의 금속으로 하는 것이 바람직하다. 또한 이들 금속을 단체로 사용해도 되지만, 합금으로서 사용하는 것도 가능하다. 나아가 이들 금속의 산화물을 사용해도 된다. 또는 SiC와 같은 반도체재료여도 된다.
또한 이들 금속에 Al2O3, Zr02, SiO2 등의 무기재료나, 자세한 내용은 후술하는 BAS재와 같은 혼합 가소재료를 코팅한 것을 도전재료(120) 대신에 사용해도 된다. 혹은 수지 등의 유기재료를 코팅한 것을 도전재료(120) 대신에 사용해도 된다. 이들 코팅 분말을 사용함으로써, 도전재료끼리의 접촉을 저해하여 쇼트 내성을 향상시킬 수 있다.
ESD 보호 디바이스(110)는 외부전극(122, 124)간에 소정 크기 이상의 전압이 인가되면, 공동부(113) 내에 있어서, 대향하는 방전전극(116, 118) 사이에서 방전이 발생한다. 공동부(113)를 형성하는 천장면(114a) 및 바닥면(114b)에 도전재료(120)가 접해 있으므로, 전자의 이동이 일어나기 쉬워져, 보다 효율적으로 방전 현상을 일으킬 수 있다.
즉, 방전전극(116, 118)간의 방전 현상은 공동부(113)의 기상과 절연물인 기판 본체(112)의 계면(즉, 공동부(113)를 형성하는 천장면(114a) 및 바닥면(114b)을 포함하는 내주면)을 이동하는 연면방전이 주로 발생한다. 연면방전이란, 물질(절연물)의 표면을 타고 전류가 흐르는 형태의 방전 현상이다. 전자가 흐른다고 표현했지만 실제로는 전자가 표면을 튀어올라, 기체의 이온화를 일으켜 이동한다고 생각되고 있다. 그리고 절연물의 표면에 도전성 분말이 존재하면 전자가 튀어오르는 외관상의 거리를 줄이고 방향성을 부여하여, 연면방전 현상을 보다 적극적으로 발생시키고 있다고 추측되고 있다.
방전전극(116, 118)간에서 효율적으로 방전 현상이 발생하면, 방전전극(116, 118)간의 간격을 작게 할 수 있다. 또한 방전전극(116, 118)간의 간격의 불균일에 의한 ESD 응답성의 변동이 작아진다. 따라서 안정된 ESD 응답성을 실현할 수 있다.
또한 도전재료(120)는 공동부(113)를 형성하는 천장면(114a) 및 바닥면(114b)에 접해 있기 때문에, 방전시의 충격으로 기판 본체(112)로부터 이탈하지 않는다. 그 때문에, 반복 방전 후에 ESD 방전 특성이 열화되지 않는다. 게다가 도 19에 나타내는 바와 같이 도전재료(120)의 일부가 기판 본체(112)의 절연층(112a, 112b)에 매설되어 있기 때문에, 보다 확실하게 도전재료(120)의 이탈이 억제된다.
또한 공동부(113)를 형성하는 천장면(114a) 및 바닥면(114b)의 양쪽에 도전재료(120)가 접해 있기 때문에, 천장면(114a) 및 바닥면(114b)의 양쪽에서 연면방전이 발생하기 쉽다. 그 때문에, 후술하는 비교예 2와 같이 바닥면측에만 도전재료가 분산되어 있는 경우와 비교하면, 연면방전이 발생하는 면적이 2배가 되어 연면방전이 보다 발생하기 쉬워지기 때문에 ESD 방전 특성을 보다 향상시킬 수 있다.
다음으로 ESD 보호 디바이스(110)의 제조방법에 대하여 설명한다.
(1)재료의 제작
먼저, 기판 본체(112), 공동부(113) 및 도전재료(120), 방전전극(116, 118)을 형성하기 위한 재료를 제작한다.
『세라믹 그린시트』
기판 본체(112)를 형성하기 위한 세라믹 그린시트를 다음과 같이 제작한다.
세라믹재료에는 Ba, Al, Si를 중심으로 한 조성으로 이루어지는 재료(BAS재)를 이용한다. 각 소재를 소정의 조성이 되도록 조합, 혼합하고, 800℃∼1000℃로 가소하여 얻어진 가소 분말을 지르코니아 볼밀로 12시간 분쇄하여 세라믹 분말을 얻는다. 이 BAS재 가소 후 세라믹 분말에 톨루엔·에키넨 등의 유기 용매를 첨가하여 혼합한다. 또한 바인더, 가소제를 첨가해서 혼합하여 슬러리를 얻는다. 이와 같이 해서 얻어진 슬러리를 닥터 블레이드법에 의해 PET 필름상에 성형하여 두께 50㎛의 세라믹 그린시트를 얻는다.
세라믹재료는 특별히 본 재료에 한정되는 것은 아니며, 절연성인 것이면 되기 때문에, 포오스테라이트에 유리를 첨가한 것이나 CaZrO3에 유리를 첨가한 것 등, 다른 것을 이용해도 된다.
『보조전극 형성용 하전성 분말(토너)』
공동부(113) 내에 배치하기 위한 도전재료(120)를 포함하는 하전성 분말인 보조전극용 토너를 다음과 같이 제작한다.
1. 표면산화 구리 분말(평균 입경 14㎛)과 아크릴수지를 혼합하여 표면 처리기로 구리 분말 표면에 수지를 피복한다.
2. 상기 1의 샘플을 분급기를 이용해서 미분과 조분을 컷트한다.
3. 상기 2의 조작에 의해 얻어진 구리 표면에 아크릴수지가 피복된 복합 분말을, 분산제를 녹인 수용액 중에 분산시켜 침강시킨 후 상등액(supernatant)을 제거하고 진공건조 오븐에서 건조시킨다.
4. 상기 3의 조작에 의해 얻어진 복합 분말과 외첨제(실리카 분말)를 혼합하고, 표면 처리기를 이용해서 복합 분말 표면에 외첨제를 균일하게 부착시켜 보조전극용 토너를 얻는다.
보조전극용 토너를 구성하는 도전성 재료인 도전재료로서는 Cu, Ni, Co, Ag, Pd, Rh, Ru, Au, Pt, Ir 등의 천이금속군에서 선택된 적어도 1종류의 금속으로 하는 것이 바람직하다. 또한 이들 금속을 단체로 사용해도 되지만, 합금으로서 사용하는 것도 가능하다. 나아가 이들 금속의 산화물을 사용해도 된다. 또한 SiC 등의 반도체재료나 저항재료여도 된다.
보조전극용 토너의 평균 입자경은 3㎛∼30㎛가 바람직하다. 보다 바람직한 평균 입경은 5㎛∼20㎛이다. 보조전극용 토너의 평균 입자경이 20㎛ 이하이면, 방전전극간의 쇼트가 발생하지 않도록 분산시키기가 용이하다. 보조전극용 토너의 평균 입자경이 5㎛ 이상이면, 보조전극용 토너를 상하방향에서 끼우는 세라믹층의 간격을 충분히 확보하여, 소성시에 상하의 세라믹층의 틈이 유리로 메워지지 않도록 할 수 있다.
보조전극용 토너는 도전재료의 함유율이 10wt%∼95wt%인 것이 바람직하다. 보다 바람직한 함유율은 30wt%∼70wt%이다. 도전재료의 함유율이 95wt% 이하이면, 토너 중의 수지 부족으로 표면에 도전재료가 노출되어 대전성이 악화되지 않도록 하기가 용이하다. 도전재료의 함유율이 10wt% 이상이면, 보조전극에 의해 효율적으로 방전 현상이 발생하도록 하는 것이 용이하다.
토너 피복 수지로서는 아크릴계, 스티렌알릴계, 폴리올레핀계, 폴리에스테르계, 폴리프로필렌계, 부티랄계 등의 양호한 대전 특성을 가지며, 또한 소성 중에 연소, 분해, 용융, 기화 등에 의해 소실되어 도전재료의 표면이 노출되게 되는 것이 바람직하다. 단, 완전히 소실되지 않고 10nm 두께 정도 남아도 된다.
『공동 형성용 하전성 분말(토너)』
공동부(113)의 공간을 형성하기 위한 공동 형성용 하전성 분말인 공동 형성용 토너는 아크릴 비즈(평균 입경:15㎛)와 외첨제를 혼합하고, 표면 처리기로 아크릴 비즈 표면에 외첨제를 균일하게 부착시킴으로써 제작한다.
공동 형성용 토너를 구성하는 수지재료로서는 아크릴계, 스티렌아크릴계, 폴리올레핀계, 폴리에스테르계, 부티랄계 등의 연소되어 소실되는 수지 또는 고온이 되면 모노머로 분해되는 수지 중에서 선택된 적어도 1종류의 수지로 하는 것이 바람직하다. 또한 이들 수지를 단체로 사용해도 되지만, 혼합해서 사용하는 것도 가능하다.
공동 형성용 토너의 평균 입자경은 3㎛∼30㎛가 바람직하다. 보다 바람직한 평균 입경은 5㎛∼20㎛이다. 공동 형성용 토너의 평균 입자경을 20㎛ 이하로 하면, 패턴 이외의 배경부에 공동 형성용 토너가 비산된 경우라도 소성 후에 큰 보이드가 되지 않도록 하기가 용이하다. 공동 형성용 토너의 평균 입자경이 5㎛ 이상이면, 보조전극용 토너를 상하방향에서 끼우는 세라믹층의 간격을 충분히 확보하여, 소성시에 상하의 세라믹층의 틈이 유리로 메워지는 일이 없도록 할 수 있다.
공동 형성용 토너의 입자경은 보조전극용 토너와 동등한 것이 바람직하다.
공동 형성용 토너를 구성하는 재료는 세라믹 중의 유리가 유동하는 온도(600∼700℃) 이하에서 소실되는 것이 바람직하다. 공동 형성용 토너가 소실되어 공동이 형성된 후에 유리가 유동하여, 도전성 재료를 보유하는 것이나 연면의 표면 거칠기를 작게 하는 것이 가능하다.
반대로, 공동 형성용 토너를 구성하는 재료가 소실되는 온도가 세라믹 중의 유리가 유동하는 온도(600∼700℃) 이상일 경우에는 세라믹층에서 스며나온 유리가 공동을 메워버리는 것을 방지할 수 있다. 이 경우, 공동 형성용 토너를 구성하여 소실되는 재료로는 예를 들면 카본 등을 사용할 수 있다.
『방전전극용 페이스트』
방전전극(116, 118)을 형성하기 위한 방전전극용 페이스트는 평균 입경 2㎛의 Cu 분말 80wt%와 에틸셀룰로오스 등으로 이루어지는 바인더 수지에 용제를 첨가하여 얻어진 샘플을 접반, 혼합함으로써 제작한다.
방전전극용 페이스트의 도전성 재료로서는 Cu, Ni, Co, Ag, Pd, Rh, Ru, Au, Pt, Ir 등의 천이금속군에서 선택된 적어도 1종류의 금속으로 하는 것이 바람직하다. 또한 이들 금속을 단체로 사용해도 되지만, 합금으로서 사용하는 것도 가능하다. 나아가 이들 금속의 산화물을 사용해도 된다.
(2)도전재료의 부착
제작한 세라믹 그린시트에 전자사진법에 의해 다음과 같이 도전재료를 부착시킨다.
1. 도전재료를 함유하는 보조전극용 토너와 공동 형성용 토너를 체적비가 1:1이 되도록 혼합한다.
2. 상기 1에서 얻어진 혼합 토너와 캐리어(carrier)를 혼합하여 전사용 토너를 제작한다.
3. 감광체를 똑같이 대전시킨다.
4. LED로 대전한 감광체에 보조전극의 패턴형상으로 빛을 조사하여 잠상을 형성한다. 제작예에서는 보조전극의 패턴은 방전전극간의 갭과 동일 사이즈인 30㎛×100㎛로 하였다.
5. 현상 바이어스를 걸어 감광체상에 전사용 토너를 현상한다.
6. 전사용 토너의 패턴이 현상된 감광체와 세라믹 그린시트를 포개, 전사용 토너를 세라믹 그린시트에 전사한다.
7. 전사용 토너의 패턴이 전사된 세라믹 그린시트를 오븐에 넣어 토너를 정착시키고, 공동부가 되어야 할 영역에, 도전재료를 함유하는 보조전극용 토너와 공동 형성용 토너가 배치된 세라믹 그린시트를 얻는다.
도전재료를 함유하는 보조전극용 토너와 공동 형성용 토너가 균일하게 혼합된 전사용 토너를 세라믹 그린시트에 전사함으로써 도전재료간의 간격을 확실하게 유지하여, 안정된 ESD 응답성을 실현할 수 있다.
전사용 토너는 도전재료를 함유하는 보조전극용 토너와 공동 형성용 토너의 혼합비율이 체적비로 10∼90%의 범위인 것이 바람직하다. 더욱 바람직한 범위는 전사용 토너 중의 보조전극용 토너의 함유율이 20∼80%인 범위이다. 전사용 토너 중의 보조전극용 토너의 함유율이 20% 이상이면, 도전재료(도전성 분말)에 의해 양호한 ESD 방전 특성을 얻기가 용이하다. 전사용 토너 중의 보조전극용 토너의 함유율이 80% 이하이면, 도전재료(도전성 분말) 사이에 충분히 공극을 형성하여 방전전극간의 쇼트를 방지하기가 용이하다.
제작예에서는 전사용 토너가 배치되는 보조전극의 패턴 사이즈를 방전전극간의 갭과 동일 사이즈로 했지만, 인쇄 어긋남(printing displacement)을 고려하여 10㎛∼50㎛ 정도 크게 설계해도 된다. 반대로, 방전전극의 패턴을 전사용 토너가 배치되는 보조전극의 패턴에 대하여 10㎛∼50㎛ 정도 크게 해도 상관없다.
(3)방전전극의 형성
방전전극을 스크린 인쇄에 의해 형성한다. 즉, 전사용 토너로 보조전극의 패턴이 전사된 세라믹 그린시트에 대하여, 보조전극의 패턴이 전사된 면에 스크린 인쇄로 방전전극 패턴을 형성한다. 제작예에서는 방전전극의 굵기가 100㎛, 방전갭 폭(방전전극의 선단간의 거리)이 30㎛가 되도록 형성하였다.
제작예에서는 스크린 인쇄에 의해 방전전극 패턴을 형성하였지만, 그 밖에 전자사진 인쇄, 잉크젯 인쇄, 열전사 인쇄, 그라비어 인쇄, 직접묘화 인쇄 등의 공지의 배선 패턴 형성법을 바람직하게 이용할 수 있다.
(4)시트 적층∼소성
이어서 다음과 같이 세라믹 그린시트를 적층하여 소성한다.
1. 필요한 층의 세라믹 그린시트에 대하여 방전전극의 패턴 형성을 실시한다.
2. 모든 층의 세라믹 그린시트를 적층하고 압착하여 적층체를 형성한다.
3. LC 필터와 같은 칩 타입의 부품과 마찬가지로 금형을 이용해서 적층체를 컷트하여 각 칩으로 분할한다. 제작예에서는 1.0mm×0.5mm가 되도록 컷트하였다.
4. 칩의 단면에 전극 페이스트를 도포하여 외부전극을 형성한다.
5. N2 분위기로 소성을 실시한다. ESD에 대한 대응전압을 내리기 위해 공동부에 Ar, Ne 등의 희가스를 도입할 경우에는 세라믹재료의 수축, 소결이 이루어지는 온도영역을 Ar, Ne 등의 희가스 분위기로 소성하면 된다. 산화하지 않는 전극재료(Ag 등)일 경우에는 대기 분위기여도 상관없다.
소성시에 공동 형성용 수지 토너는 소실되기 때문에, 공동 형성용 수지 토너가 존재했던 장소는 공동이 된다.
소성시에 세라믹재료가 수축함으로써, 보조전극용 토너에 포함되어 있던 도전재료를 상하방향에서 끼워넣는 힘이 발생하여 도전재료의 유지력이 향상된다.
소성시의 세라믹 수축에 의해 공동부의 높이는 소성 전의 공동부에 대응하는 부분의 높이의 약 60∼80%가 된다. 즉, 수축한 20∼40%분만큼 도전재료가 상하의 세라믹층에 먹혀들어가 세라믹층에 매설되어, 세라믹층으로 도전재료가 유지되게 된다.
(5)도금
소성 후, 외부전극상에 Ni, Sn 도금을 실시하여 ESD 보호 디바이스를 완성한다.
상기와 같이 세라믹 기판을 이용해서 ESD 보호 디바이스를 제작하면, 공동부나, 공동부를 형성하는 천장면 및 바닥면에 끼인 동시에 분산된 도전재료를 형성하기가 용이하다.
제작예에서는 공동 형성용 토너에 수지를 사용했지만, 수지가 아니더라도 카본 등, 소성으로 소실되는 것이면 된다.
도전재료(120)가 배치되는 영역의 폭은 방전전극의 폭보다 같아도 작아도 된다. 즉, 제작예에서는 도 20에서 쇄선으로 나타내는 방전전극(116, 118)의 선단(116k, 118k)끼리 대향하는 영역(113k)에만 도전재료(120)가 배치되어 있지만, 도 20과 같이 쇄선의 영역(113k)의 외측까지 도전재료(120)가 배치되어도 되고, 반대로 쇄선의 영역(113k) 내의 일부분에만 도전재료(120)가 배치되어도 된다.
<비교예 2> 비교예 2의 ESD 보호 디바이스(110x)에 대하여 도 27 및 도 28을 참조하면서 설명한다.
도 27은 ESD 보호 디바이스(110x)의 단면도이다. 도 28은 도 27에서 쇄선으로 나타낸 영역(111)을 모식적으로 나타내는 주요부 확대 단면도이다.
도 27에 나타내는 바와 같이, ESD 보호 디바이스(110x)는 실시예 2-1과 마찬가지로, 세라믹 다층 기판의 기판 본체(112x)의 내부에 공동부(13)가 형성되고, 공동부(113) 내에 방전전극(116, 118)의 일부(117, 119)가 노출되게 되어 있다. 방전전극(116, 118)은 기판 본체(112x)의 표면에 형성된 외부전극(122, 124)에 접속되어 있다.
ESD 보호 디바이스(110x)는 실시예 2-1과 달리, 방전전극(116, 118) 사이의 부분(115)에 인접하여 보조전극(114x)이 형성되어 있다. 보조전극(114x)은 도 28에 나타내는 바와 같이, 기판 본체(112x)를 형성하는 절연재료 중에 도전재료(120x)가 분산되어 있는 부분이며, 전체적으로 절연성을 가지고 있다. 도전재료(120x)의 일부는 공동부(113) 내에 노출되어 있다. 보조전극(114x)은 예를 들면 세라믹재료와 도전재료를 포함하는 보조전극용 페이스트를 세라믹 그린시트에 도포함으로써 형성한다.
ESD 보호 디바이스(110x)는 방전시의 충격으로 보조전극(114x) 중의 도전재료(120x)의 일부가 비산되어 도전재료(120x)의 분포 밀도가 저하되는 경우가 있다. 그 때문에, 반복 방전 후에 방전전압이 서서히 높아져 ESD 방전 특성이 열화되는 경우가 있다.
<제작예>
기판 본체가 세라믹 다층 기판인 비교예 2와 실시예 2-1의 ESD 보호 디바이스를 제작하고, 100개씩의 시료에 대하여 8kV의 전압 인가를 반복했을 때의 방전전압을 계측하였다. 도 23에 계측 결과를 나타낸다.
도 23으로부터, 실시예 2-1과 같이 기판 본체의 절연층 사이에 도전재료를 끼우는 구조로 함으로써, 비교예 2보다 반복 방전시의 ESD 특성의 열화를 방지할 수 있음을 알 수 있다.
또한 실시예 2-1은 비교예 2보다 방전전압(방전개시전압)이 저하되어 있어, 실시예 2-1은 비교예 2보다 ESD 방전 특성을 개선할 수 있음을 알 수 있다.
<변형예 2-1> 도 20과 동일한 단면도인 도 21에 나타내는 바와 같이, 공동부(113) 내에 크기가 다른 도전재료(120a, 120b, 120c)를 혼합해서 배치하여, 공동부(113)를 형성하는 천장면 및 바닥면 사이에 끼이도록 해도 된다.
<변형예 2-2> 도 20과 동일한 단면도인 도 22에 나타내는 바와 같이, 공동부(113) 내에 다각형 형상의 도전재료(120s, 120t)를 배치하고, 공동부(113)를 형성하는 천장면 및 바닥면 사이에 끼이도록 해도 된다.
<실시예 2-2> 실시예 2-2의 ESD 보호 디바이스에 대하여 도 24를 참조하면서 설명한다.
실시예 2-2는 실시예 2-1과 거의 동일한 구성이다. 이하에서는 실시예 2-1과 같은 구성인 부분에는 같은 부호를 이용하고, 실시예 2-1과의 상이점을 중심으로 설명한다.
실시예 2-2의 ESD 보호 디바이스의 기판 본체는 세라믹재료와 유리재료를 포함하는 세라믹 다층 기판이다. 도 24에 나타내는 바와 같이, 소성시에 세라믹재료를 주성분으로 하는 기판 본체의 절연층(112p, 112q)으로부터 공동부(113p) 내에 흘러나온 유리재료에 의해 유리층(115a, 115b)이 형성되어 있다. 공동부(113p)의 천장면(114p) 및 바닥면(114q)은 이 유리층(115a, 115b)에 의해 형성되어 있다.
유리층(115a, 115b)은 소성시의 분위기(O2 농도, H2 농도 등)를 조정함으로써 세라믹층(112p, 112q)으로부터 유리가 스며나오는 양을 조정함으로써 소망하는 두께로 형성하는 것이 가능하다. 도전재료(120)를 모두 유리로 덮어버리면 ESD 방전 특성이 저하되므로, 도전재료(120)의 위아래만 유리로 덮이도록 소성 분위기를 조정한다.
유리가 지나치게 스며나오면 공동부를 메워버려 ESD 방전 특성을 저하시키기 때문에, 공동부의 높이는 5㎛∼30㎛ 정도 확보하는 것이 바람직하다.
도전재료(120)를 사이에 끼우는 세라믹층(112p, 112q)에 대하여 세라믹재료의 조성을 변경함으로써, 유리가 스며나오는 양을 조정할 수도 있다. 세라믹재료에 적극적으로 유리를 첨가해도 된다.
첨가하는 유리는 붕규산 유리, 보로실리케이트(borosilicate) 유리, 장석계 결정성 유리, 코디어라이트(cordierite)계 유리, 디옵사이드(diopside)계 유리, 티탄산 란타노이도계 유리 등의 각종 유리를 사용할 수 있다.
실시예 2-2는 실시예 2-1과 동등 이상의 효과가 얻어진다.
즉, 공동부(113p)를 형성하는 천장면(114p) 및 바닥면(114q)에 접해 있는 도전재료(120)에 의해 ESD 응답성을 높일 수 있기 때문에 ESD 특성의 조정이나 안정화가 용이해진다. 게다가 공동부(113p)를 형성하는 천장면(114p) 및 바닥면(114q)은 유리층(115a, 115b)으로 형성됨으로 인해 표면 거칠기가 작아진다. 그 때문에 연면방전할 때에 전자가 이동하는 거리가 짧아져 ESD 응답성을 더욱 향상시킬 수 있다.
또한 공동부(113p)를 형성하는 천장면(114p) 및 바닥면(114q)의 양쪽에 도전재료(120)가 접해 있으므로, 한쪽에만 도전재료가 분산되어 있는 경우와 비교하면 보다 ESD 응답성을 높일 수 있다.
나아가 도전재료(120)는 유리층(115a, 115b)에 의해 기판 본체에 고착된다. 그 때문에 도전재료(120)는 단순히 기판 본체에 접해 있는 경우에 비해, 보다 효과적으로 기판 본체로부터의 이탈이 억제된다. 그 때문에, 방전 현상이 반복됨에 따른 ESD 특성의 열화(예를 들면 방전개시전압의 상승 등)를 한층 억제할 수 있다.
<실시예 2-3> 실시예 2-3의 ESD 보호 디바이스(110a)에 대하여 도 25를 참조하면서 설명한다.
도 25의 단면도에 나타내는 바와 같이, 공동부(113a)를 형성하는 천장면(114s) 및 바닥면(114t) 사이에는 실시예 2-1과 달리, 도전재료의 응집체(130, 132, 134)가 끼여 있다. 도전재료의 응집체(130, 132, 134)는 공동부(113a) 내에 분산되어 있다.
실시예 2-3에 의해서도 실시예 2-1과 동일한 효과가 얻어진다.
즉, 공동부(113a)를 형성하는 천장면(114s) 및 바닥면(114t)에 접해 있는 도전재료의 응집체(130, 132, 134)에 의해 ESD 응답성을 높일 수 있기 때문에 ESD 특성의 조정이나 안정화가 용이해진다.
또한 공동부(113a)를 형성하는 천장면(114s) 및 바닥면(114t) 양쪽에 도전재료의 응집체(130, 132, 134)가 접해 있으므로, 한쪽에만 도전재료가 분산되어 있을 경우와 비교하면 보다 ESD 응답성을 높일 수 있다.
나아가 도전재료의 응집체(130, 132, 134)는 공동부(113a)를 형성하는 천장면(114s) 및 바닥면(114t) 양쪽에 접해 있으므로, 기판 본체(112a)로부터의 이탈이 방지된다. 그 때문에, 방전 현상이 반복됨에 따른 ESD 특성의 열화(예를 들면 방전개시전압의 상승 등)를 억제할 수 있다.
<실시예 2-4> 실시예 2-4의 ESD 보호 디바이스에 대하여 도 26을 참조하면서 설명한다.
실시예 2-4의 ESD 보호 디바이스는 기판 본체가 수지로 형성되어 있는 점이 실시예 2-1과 다르다.
실시예 2-4의 ESD 보호 디바이스의 제조방법에 대하여 도 26의 분해 단면도를 참조하면서 설명한다.
(1)기판 A 제작
도 26(a)에 모식적으로 나타내는 기판 A를 제작한다. 즉, 프리프레그(112s)상에 Cu박을 적층하고, 포토리소그래피 공법으로 Cu박을 패터닝하여 방전전극(116a, 118a)을 형성한다.
(2)기판 B 제작
도 26(b)에 모식적으로 나타내는 기판 B를 제작한다. 프리프레그(112t)상에 전자사진 공법에 의해, 도전재료를 함유하는 하전성 분말(이하 '도전재료함유 토너'라고 함)(160)을 분산시킨 상태로 배치한다.
(3)기판 A, B 합체
화살표 180으로 나타내는 바와 같이, 기판 A(완전 경화체)와 기판 B(반경화체)를 포개, 기판 B의 완전 경화에 의해 기판 A와 접착한다. 기판 A의 Cu박의 두께 분에 의해, 방전전극(116a)의 선단(116t)과 방전전극(118a)의 선단(118t) 사이에 공동부가 형성된다. 도전재료함유 토너(160)는 공동부 내에 있어서, 기판 A와 기판 B에 끼인 상태로 지지된다.
기판 B를 완전 경화시킨 후, 접착제로 기판 A와 기판 B를 포개 접착해도 된다.
(4)외부전극 도포
접착한 기판의 단면에 베이킹 전극 또는 도전성 수지전극을 형성하고, 도금 처리를 실시하여 외부전극으로 한다.
이상에 의해, ESD 보호 디바이스가 완성된다.
실시예 2-4에 의해서도 실시예 2-1과 동일한 효과가 얻어진다.
즉, 공동부를 형성하는 천장면 및 바닥면(기판 A 및 기판 B)에 접해 있는 도전재료함유 토너(160)로 인해 ESD 응답성을 높일 수 있기 때문에 ESD 특성의 조정이나 안정화가 용이해진다.
또한 공동부를 형성하는 천장면 및 바닥면(기판 A 및 기판 B)의 양쪽에 도전재료함유 토너(160)가 접해 있으므로, 한쪽에만 도전재료가 분산되어 있는 경우와 비교하면 보다 ESD 응답성을 높일 수 있다.
나아가 도전재료함유 토너(160)는 공동부를 형성하는 천장면 및 바닥면(기판 A 및 기판 B) 양쪽에 접해 있으므로, 기판 A 및 기판 B로부터의 이탈이 방지된다. 그 때문에, 방전 현상이 반복됨에 따른 ESD 특성의 열화(예를 들면 방전개시전압의 상승 등)를 억제할 수 있다.
<실시예 3-1> 실시예 3-1의 ESD 보호 디바이스(210)에 대하여 도 29∼도 32를 참조하면서 설명한다. 도 29는 ESD 보호 디바이스(210)의 단면도이다.
도 29에 나타내는 바와 같이, ESD 보호 디바이스(210)는 세라믹 다층 기판의 기판 본체(212)의 내부에 공동부(213)가 형성되어 있다. 공동부(213) 내에는 한쌍의 방전전극(216, 218)의 선단(216k, 218k)측이 노출되도록 배치되어 있다. 방전전극(216, 218)은 기판 본체(212)의 외주면까지 연장되어, 기판 본체(212)의 표면에 형성된 외부전극(222, 224)에 접속되어 있다. 외부전극(222, 224)은 ESD 보호 디바이스(210)를 실장하기 위해 이용한다.
방전전극(216, 218)의 선단(216k, 218k)측은 서로 간격을 두고 대향하고 있다. 외부전극(222, 224)으로부터 소정값 이상의 전압이 인가되면, 공동부(213) 내에 있어서 방전전극(216, 218)간에서 방전이 발생한다.
공동부(213)를 형성하는 내면 중 방전전극(216, 218)간의 영역의 내면(213s) 및 방전전극(216, 218)과 기판 본체(212) 사이의 계면을 따라 쇄선으로 나타내는 보조전극부(214)가 형성되어 있다.
상세하게는 도 30의 주요부 확대 단면도에 모식적으로 나타내는 바와 같이, 보조전극부(214)에서는 도전성 분말인 도전재료의 분체(260)가, 두께방향으로 도전재료의 분체(260) 입자를 1개만 포함하는 일층에 배치되어 있다. 이로 인해, 후술하는 비교예 3과 같이 도전재료의 분체가 혼합되어 3차원적으로 도전재료의 분체 입자가 분산되는 구조의 보조전극부와 비교해서, 도전재료의 분체(260)끼리 서로 떨어져 있을 확률이 커지도록 배치할 수 있어, 방전전극(216, 218)간의 쇼트 발생을 억제하여 쇼트 내성을 향상시킬 수 있다.
도 30 및 도 31의 사시도에 나타내는 바와 같이, 도전재료의 분체(260)는 방전전극(216, 218)간의 영역의 내면(213s)으로부터 그 일부가 공동부(213) 내에 돌출되고, 다른 부분은 기판 본체(212) 내에 채워넣어져 있다. 도전재료의 분체(260)가 공동부(213) 내의 방전전극(216, 218)간의 내면(213s)에 노출되어 있으면, 연면방전이 보다 촉진되어 방전개시전압의 저하, ESD 응답성의 향상 등 ESD 특성의 향상을 가져온다.
단, 도전재료의 분체(260)가 완전히 기판 본체(212) 내에 채워넣어져, 공동부(213) 내에 노출되는 부분이 전혀 없도록 해도 상관없다.
보조전극부(214)는 적어도 방전전극(216, 218)간의 영역에 도전재료의 분체(260)가 배치되어 있으면 된다. 나아가 그 외측까지, 즉 기판 본체(212)와 방전전극(216, 218) 사이의 계면을 따라 도전재료의 분체(260)가 배치되어 보조전극부(214)가 형성되면, 방전전극(216, 218)간의 영역에만 도전재료의 분체(260)가 배치되어 보조전극부가 형성되는 경우와 비교해서, 보조전극부(214)와 방전전극(216, 218)의 위치 맞춤의 정밀도를 완화할 수 있고, 방전개시전압의 불균일도 작아져 제조 비용을 저감할 수 있다.
도전재료의 분체(260)는 방전전극(216, 218)간의 영역이나 그 주변에 균일한 밀도로 배치되어도 되며, 예를 들면 일렬 또는 복수열의 띠형상이나, 그물코형상, 산점형상 등, 밀도를 바꾸어서 배치되어도 된다.
보조전극부(214)의 기재 중의 세라믹재료는 보조전극부(214) 이외의 기판 본체(212)의 세라믹재료와 같은 것이어도 다른 것이어도 되는데, 같은 것으로 하면 수축 거동 등을 기판 본체(212)에 맞추기가 용이해져 사용하는 재료의 종류를 적게 할 수 있다. 또한 보조전극부(214)에 포함되는 도전재료의 분체(260)는 방전전극(216, 218)과 같은 것이어도 다른 것이어도 되는데, 같은 것으로 하면 수축 거동 등을 방전전극(216, 218)에 맞추기가 용이해져 사용하는 재료의 종류를 적게 할 수 있다.
보조전극부(214)는 도전재료의 분체(260)와 세라믹재료를 포함하므로 보조전극부(214)의 소성시의 수축 거동이, 방전전극(216, 218)과 기판 본체(212)의 중간 상태가 되도록 할 수 있다. 이로 인해, 방전전극(216, 218)과 기판 본체(212)의 소성시의 수축 거동의 차이를 보조전극부(214)로 완화할 수 있다. 그 결과, 방전전극(216, 218)의 박리 등에 의한 불량이나 특성 불균일을 작게 할 수 있다. 또한 방전전극(216, 218)간에 간격의 불균일도 작아지므로, 방전개시전압 등의 특성의 불균일을 작게 할 수 있다.
또한 보조전극부(214)의 열팽창률이, 방전전극(216, 218)과 기판 본체(212)의 중간값이 되도록 할 수 있다. 이로 인해 방전전극(216, 218)과 기판 본체(212)의 열팽창률의 차이를 보조전극부(214)로 완화할 수 있다. 그 결과, 방전전극(216, 218)의 박리 등에 의한 불량이나 특성의 경년 변화를 작게 할 수 있다.
나아가 보조전극부(214)에 포함되는 도전재료의 분체(260)의 양이나 종류 등을 조정함으로써 방전개시전압을 소망하는 값으로 설정할 수 있다. 이로 인해 방전개시전압을 방전전극(216, 218)간의 간격으로만 조정하는 경우보다 정밀도 좋게 방전개시전압을 설정할 수 있다.
다음으로 ESD 보호 디바이스(210)의 제조방법에 대하여 설명한다.
(1)재료의 제작
세라믹재료로는 Ba, Al, Si를 중심으로 한 조성으로 이루어지는 재료(BAS재)를 이용하였다.
각 소재를 소정의 조성이 되도록 조합, 혼합하고 800℃∼1000℃로 가소한다. 얻어진 가소 분말을 지르코니아 볼밀로 12시간 분쇄하여 세라믹 분말을 얻는다. 이 세라믹 분말에 톨루엔·에키넨 등의 유기 용매를 첨가하여 혼합한다. 또한 바인더, 가소제를 첨가해서 혼합하여 슬러리를 얻는다. 이와 같이 해서 얻어진 슬러리를 닥터 블레이드법에 의해 성형하여 두께 50㎛의 그린시트를 얻는다.
다음으로 전극 페이스트를 제작한다. 평균 입경 약 2㎛의 Cu 분말 80wt%와 에틸셀룰로오스 등으로 이루어지는 바인더 수지에 용제를 첨가하고, 3롤밀로 교반, 혼합함으로써 전극 페이스트를 얻는다.
또한 소실재료로서, 수지와 용제로만 이루어지는 수지 페이스트를 동일한 방법으로 제작한다. 수지재료로는 소성시에 연소, 분해, 용융, 기화 등에 의해 소실되는 수지를 사용한다. 예를 들면 PET, 폴리프로필렌, 에틸셀룰로오스, 아크릴수지 등이다.
(2)보조전극부 형성
보조전극부는 전자사진법 혹은 전사법으로 그린시트상에 형성한다.
Cu 입자의 노출량은 체적의 10%∼95%인 것을 제작할 수 있지만, 20%∼80%로 제어하는 것이 바람직하다. 노출량이 너무 적으면 양호한 ESD 방전 응답 특성이 얻어지지 않고, 노출량이 너무 많으면(채워넣는 양이 너무 적으면) 기판으로부터 Cu 입자가 떨어져 나간다.
보조전극부는 전자사진법이나 전사법으로 형성한다.
[전자사진법] 전자사진법으로 형성할 경우에는 도전재료의 분체를 토너로 가공하고, 제작한 토너를 이용해서 방전전극을 형성한다.
토너의 제작은 구체적으로는 다음과 같다.
1. Cu 분말(평균 입경 3㎛)과 수지를 혼합하고, 표면 처리기를 이용해서 구리 분말 표면에 수지를 피복한다.
2. 상기 1.에서 얻어진 샘플을 분급하여 미분과 조분을 제거한다.
3. 상기 2.의 조작에 의해 얻어진 캡슐 Cu 분말과 외첨제를 혼합하고, 표면 처리기로 캡슐 Cu 분말 표면에 외첨제를 균일하게 부착시킨다.
4. 상기 3.의 조작에 의해 얻어진 캡슐 Cu 분말과 캐리어를 혼합하여 현상제를 얻는다.
보조전극부의 형성은 구체적으로는 다음과 같다.
1. 감광체를 똑같이 대전시킨다.
2. 대전된 감광체에 LED로, 보조전극부의 형상으로 빛을 조사하여 잠상을 형성한다.
3. 감광체에 현상 바이어스를 걸어 감광체상에 토너를 현상한다. 토너의 도포량은 바이어스로 제어한다.
4. 보조전극부 패턴이 현상된 감광체와 세라믹 그린시트를 포개, 토너를 세라믹 그린시트에 전사한다.
5. 보조전극부 패턴이 전사된 세라믹 그린시트를 오븐에 넣어 토너를 정착시켜, 보조전극부 패턴이 형성된 세라믹 그린시트를 얻는다.
6. 도전재료의 분체의 공동부에의 노출량(채워넣는 량)은 감광체와 세라믹 그린시트를 포개, 토너를 세라믹 그린시트에 전사할 때에 부가하는 압력을 조정함으로써 제어한다. 혹은 토너를 세라믹 그린시트에 전사한 후에, 토너가 전사된 세라믹 그린시트의 표면에 롤러 등으로 부가하는 압력을 조정함으로써 제어한다.
[전사법] 전사법에 의한 경우에는 다음과 같이 보조전극부를 형성한다.
1. 감광성 점착 시트에 보조전극부의 형상으로 빛을 조사하여 패턴을 형성한다.
2. 감광성 점착 시트상에 Cu 분말(평균 입경 3㎛)을 배치하고, 감광성 점착 시트의 패턴에 Cu 분말을 부착시킨다. 패턴을 메쉬형상으로 구분함으로써 도전재료의 분체의 도포량을 제어한다.
3. Cu 분말을 배치한 감광성 점착 시트를 세라믹 그린시트에 전사하여 보조전극부 패턴을 형성한다.
4. 공동부에의 Cu 분말의 노출량은 전사시의 압력에 의해 제어한다.
(3)스크린 인쇄에 의한 방전전극, 수지 페이스트의 도포
보조전극부를 형성한 그린시트상에 스크린 인쇄로 전극 페이스트를 도포하고, 방전전극간에 방전갭을 가지는 방전전극을 형성한다. 여기서는 방전전극의 폭을 100㎛, 방전갭(방전전극간의 치수)을 30㎛가 되도록 형성하였다. 나아가 그 위에, 공동부를 형성해야 할 위치에 수지 페이스트를 도포한다.
(4)적층, 압착
통상의 다층 제품과 마찬가지로 적층하여 압착한다. 여기서는 두께 0.35mm, 그 중앙에 방전전극과, 공동부에 대응하는 수지 페이스트가 배치되도록 적층하였다.
(5)컷트, 단면전극 도포
LC 필터와 같은 칩 타입의 제품과 마찬가지로 금형을 이용해서 절단하여 각 개별 칩으로 분할한다. 여기서는 1.0mm×0.5mm가 되도록 컷트하였다. 그 후 단면에 전극 페이스트를 도포하여 외부전극을 형성한다.
(6)소성
통상의 다층 제품과 마찬가지로 N2 분위기 중에서 소성한다. 소성 중에 수지 페이스트가 소실되어 공동부가 형성된다.
ESD에 대한 응답전압을 내리기 위해 공동부에 Ar, Ne 등의 희가스를 도입할 경우에는 세라믹재료의 수축, 소결이 이루어지는 온도영역을 Ar, Ne 등의 희가스 분위기에서 소성하면 된다. 산화되지 않는 전극재료(Ag 등)일 경우에는 대기 분위기여도 상관없다.
(7)도금
LC 필터와 같은 칩 타입의 제품과 마찬가지로, 외부전극상에 전해 Ni, Sn 도금을 실시한다.
이상에 의해 ESD 보호 디바이스가 완성된다.
기판 본체의 세라믹재료는 상기한 재료에 특별히 한정되는 것은 아니며, 절연성인 것이면 되기 때문에, 포오스테라이트에 유리를 첨가한 것이나 CaZrO3에 유리를 첨가한 것 등, 다른 것을 이용해도 된다.
방전전극의 전극재료도 Cu뿐만 아니라 Ag, Pd, Pt, AI, Ni, W나 이들의 조합이어도 된다.
보조전극부에 이용하는 도전재료의 분체는 Cu뿐만 아니라 Ni, Co, Ag, Pd, Rh, Ru, Au, Pt, Ir 등의 천이금속군에서 선택된 적어도 1종류의 금속으로 하는 것이 바람직하다. 또한 이들 금속을 단체로 사용해도 되지만, 합금으로서 사용하는 것도 가능하다. 나아가 이들 금속의 산화물을 사용해도 된다. 또한 도전재료로서 반도체재료나 저항재료 등의 도전성이 낮은 재료를 사용하는 것도 가능하다.
또한 보조전극부의 형성에는 도 32의 주요부 확대 단면도에 모식적으로 나타내는 바와 같이, 이들 금속의 분체(260)의 표면에, Al2O3, Zr02, SiO2 등의 무기재료나 BAS와 같은 혼합 가소재료를 코팅하여 피복층(262)을 형성한 입자(264)를 이용해도 된다. 혹은 수지 등의 유기재료를 코팅하여 피복층(262)을 형성한 입자를 이용해도 된다. 이들 코팅 분말을 이용함으로써 도전재료의 분체들의 접촉을 저해하여 쇼트 내성을 향상시킬 수 있다.
코팅재는 소성 중에 연소, 분해, 용융, 기화 등에 의해 소실되어, 도전재료의 분체 표면이 노출되는 것이 바람직하지만, 완전히 소실되지 않고 예를 들면 10nm 두께 정도가 남아 있어도 된다.
도전재료의 분체의 평균 입자경은 0.05㎛∼10㎛의 범위가 바람직하고, 더욱 바람직한 범위는 0.1㎛∼5㎛이다. 입경은 작을수록 공동부에 노출되는 도전재료의 분체의 표면적이 커지며, 방전개시전압의 저하와 ESD에 대한 응답 특성 향상을 얻을 수 있다.
공동부를 형성하기 위해 수지 페이스트를 도포하였지만, 수지가 아니더라도 카본 등 소성으로 소실되는 것이면 된다. 또한 페이스트화하여 인쇄로 형성하지 않고, 수지 필름 등을, 공동부를 형성해야 할 소정의 위치에만 부착하도록 해서 배치해도 된다.
<비교예 3> 비교예 3의 ESD 보호 디바이스(210x)에 대하여 도 35 및 도 36을 참조하면서 설명한다.
도 35의 단면도에 나타내는 바와 같이, 비교예 3의 ESD 보호 디바이스(210x)는 실시예 3-1의 ESD 보호 디바이스(210)와 거의 동일하게 구성되어 있지만, 방전전극(216, 218)간의 공동부(213)의 내면(213s) 근방에 형성되는 보조전극부(214x)의 구성이 실시예 3-1과 다르다.
즉 도 36의 주요부 단면도에 나타내는 바와 같이, 비교예 3의 ESD 보호 디바이스(210x)의 보조전극부(214x)는 도전재료의 분체(260)가, 두께방향으로 도전재료의 분체(260) 입자를 1개만 포함하는 1층에 배치되는 것이 아니라, 기재 중에 혼합되어 3차원으로 랜덤하게 분산되어 배치된 상태로 되어 있다.
<제작예>
비교예 3과 실시예 3-1의 ESD 보호 디바이스를 제작하여 비교하였다.
구체적으로는, 보조전극부의 면적에 대하여 보조전극부의 도전재료(Cu)가 공동부 내에 노출되어 있는 면적의 비율(Cu 비율)이 다른 시료를 각 100개 제작하고, 방전전극간의 쇼트, ESD에 대한 방전 응답성을 평가하였다.
ESD에 대한 방전 응답성은 IEC의 규격, IEC 61000-4-2에 정해져 있는 정전기 방전 이뮤니트 시험으로 실시하였다. 접촉방전으로 2kV∼8kv 인가하여 시료의 방전전극간에서 방전이 발생하는지 여부를 조사하였다.
결과를 다음 표 2에 나타낸다.


Cu 비율
쇼트율		 ESD 방전 응답성
2kV 4kV 6kV 8kV
비교예 A 20% 0% - - - ○
비교예 B 35% 10% - - ○ ○
비교예 C 50% 20% - ○ ○ ○
비교예 D 65% 30% ○ ○ ○ ○
실시예 1 65% 0% ○ ○ ○ ○
여기서 Cu 비율=(공동부에 노출된 Cu 분말의 면적)/(보조전극부의 면적)이다.
표 2로부터, 도전재료의 분체가, 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층에 배치된 보조전극부를 가지는 실시예 3-1의 구조로 함으로써, 쇼트 내성을 향상시키면서, 도전재료의 분체가 랜덤하게 혼합되어 배치된 보조전극부를 가지는 비교예 3과 동등 이상의 ESD 방전 응답성을 얻을 수 있음을 알 수 있다.
이상과 같이 보조전극부에 대하여, 도전재료의 분체를, 두께방향으로 1개의 입자만 배치된 일층에 나열하는 구조로 함으로써, 방전개시전압을 정밀도 좋게 설정할 수 있어, 도전재료의 분체들의 접촉 확률을 저하시켜 쇼트 내성 향상을 얻을 수 있다. 그리고 도전재료의 분체가 공동부에 그 일부가 노출된 상태(공동부에 노출된 표면적이 큰 상태)로 함으로써, 방전 현상을 보다 촉진하여, 한층 더한 방전개시전압의 저하와 ESD에 대한 응답 특성 향상을 얻을 수 있다.
<실시예 3-2> 실시예 3-2의 ESD 보호 디바이스(210a)에 대하여 도 33을 참조하면서 설명한다.
도 33은 실시예 3-2의 ESD 보호 디바이스(210a)의 단면도이다. 도 33에 나타내는 바와 같이, 실시예 3-2의 ESD 보호 디바이스(210a)는 실시예 3-1의 ESD 보호 디바이스(210)와 거의 같은 구성이다.
즉, 기판 본체(212a)의 내부에 공동부(213a)가 형성되고, 공동부(213a) 내에는 대향하는 한쌍의 방전전극(216a, 218a)의 선단(216t, 218t)이 노출되어 있다. 방전전극(216a, 218a)은 기판 본체(212a)의 표면에 형성된 외부전극(222, 224)에 접속되어 있다. 보조전극부(214a)는 도전재료의 분체(260)가, 방전전극(216a, 218a)간의 공동부(213a)의 내면(213t)과, 방전전극(216a, 218a)과 기판 본체(212a)의 계면을 따라, 두께방향으로 도전재료의 분체(260)의 1개의 입자만 배치된 일층에 배치되어 있다.
단, 기판 본체(212a)의 기판재료는 세라믹이 아니라 수지 기판인 점이 실시예 3-1의 ESD 보호 디바이스(210)와 다르다.
다음으로 실시예 3-2의 ESD 보호 디바이스(210a)의 제조방법에 대하여 도 34의 분해 단면도를 참조하면서 설명한다.
(1)기판 A 제작
도 34(a)에 나타내는 기판 A를 제작한다. 즉, 프리프레그(212s)상에 Cu박을 적층하고, 포토리소그래피 공법으로 Cu박을 패터닝하여 방전전극(216a, 218a)을 형성한다.
(2)기판 B 제작
도 34(b)에 나타내는 기판 B를 제작한다. 프리프레그(212t)상에 도전재료의 분체(260)(예를 들면 Cu 분말)를, 두께방향으로 도전재료의 분체(260) 입자를 1개만 포함하는 일층에 나열하도록 배치하여 보조전극부(214a)를 형성한다. 배치 방법은 실시예 3-1과 마찬가지로 전자사진 공법이나 전사 공법을 이용한다.
(3)기판 A, B 합체
기판 A(완전 경화체)와 기판 B(반경화체)를 포개, 기판 B의 완전 경화에 의해 기판 A와 접착한다. 기판 A의 Cu박의 두께분에 의해 공동부(213a)가 형성된다. 기판 B를 완전 경화시킨 후, 접착제로 기판 A와 기판 B를 포개 접착해도 된다.
(4)외부전극 도포
접착된 기판의 단면에 베이킹 전극 또는 도전성 수지전극을 형성하고, 도금 처리를 실시하여 외부전극으로 한다.
이상에 의해 ESD 보호 디바이스(210a)가 완성된다.
실시예 3-2에 의해서도 실시예 3-1과 동일한 효과가 얻어진다. 즉, 도전재료의 분체를 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층에 나열하는 구조로 함으로써, 분말끼리의 접촉 확률을 저하시켜 쇼트 내성 향상을 얻을 수 있다. 그리고 도전재료의 분체가 공동부에 그 일부가 노출된 상태(공동부에 노출된 표면적이 큰 상태)로 함으로써, 방전 현상을 보다 촉진하여, 한층 더한 방전개시전압의 저하와 ESD에 대한 응답 특성 향상을 얻을 수 있다.
<정리> 이상에 설명한 바와 같이, 기판 본체의 내부에 형성된 공동부 내에, 도전성을 가지는 보조전극재료를 포함하는 보조전극입자가 분산됨으로써 ESD에 대한 방전 응답성을 높일 수 있다. 그 때문에, 방전전극간의 간격의 불균일에 의한 ESD 응답성의 변동을 작게 할 수 있다. 따라서 ESD 특성의 조정이나 안정화가 용이해진다.
또한 공동부를 형성하는 바닥면 및 천장면 사이에 도전재료가 끼이는 구성으로 함으로써 ESD 특성의 조정이나 안정화가 용이하며, 반복 방전에 의한 방전 특성의 열화를 방지할 수 있다.
또한 도전재료의 분체가, 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층에 배치된 보조전극부를 형성함으로써, 방전개시전압을 정밀도 좋게 설정할 수 있어, 신뢰성이 높은 ESD 보호 디바이스를 제조할 수 있다.
한편, 본 발명은 상기 실시형태에 한정되지 않으며, 다양한 변경을 가하여 실시할 수 있다.
예를 들면, 기판 본체는 세라믹이나 수지 이외의 절연성을 가지는 재료로 형성된 절연성 기판이어도 된다.
10, 10a, 10x ESD 보호 디바이스
11a, 11b 세라믹 그린시트(절연층)
11s, 11t 프리프레그(절연층)
12, 12a 기판 본체(절연성 기판)
13, 13a, 13x 공동부
14, 14p, 14q, 14s 밀봉재
15, 15a, 15b 보조전극입자
15s 알루미나 입자(절연성 입자)
15x 아크릴수지 비즈(소실입자)
16, 16a 방전전극
18, 18a 방전전극
22, 24 외부전극
30 보조전극재료
32 절연재료
110, 110a, 110x ESD 보호 디바이스
112 기판 본체(절연성 기판)
112a, 112b 절연층
112s, 112t 프리프레그(절연층)
113, 113a, 113p 공동부
113p, 113q 천장면
114a 천장면
114b 바닥면
114p 천장면
114q 바닥면
114s 천장면
114t 바닥면
116, 116a 방전전극
118, 118a 방전전극
120, 120a, 120b, 120c, 120s, 120t 도전재료
122, 124 외부전극
130, 132, 134 도전재료의 응집체
210, 210a ESD 보호 디바이스
212, 212a 기판 본체(절연성 기판)
213, 213a 공동부
213s, 213t 내면
214, 214a 보조전극부
216, 216a 방전전극
218, 218a 방전전극
260 금속분체
262 피복층
264 분체

Claims (28)

  1. 절연성 기판과,
    상기 절연성 기판의 내부에 형성된 공동부(空洞部)와,
    상기 공동부 내에 노출되어 대향하는 노출 부분을 가지는 적어도 한쌍의 방전전극과,
    상기 절연성 기판의 표면에 형성되며, 상기 방전전극과 접속된 외부전극을 가지는 ESD 보호 디바이스로서,
    상기 공동부 내에 있어서 상기 방전전극의 상기 노출 부분 사이에, 도전성을 가지는 분말상의 보조전극재료가 분산되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
  2. 제1항에 있어서,
    상기 보조전극재료는 절연재료에 의해 피복되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 공동부 내에 절연재료가 분산되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연성 기판이 세라믹 기판인 것을 특징으로 하는 ESD 보호 디바이스.
  5. 제4항에 있어서,
    상기 세라믹 기판은 유리 성분을 함유하고,
    상기 세라믹 기판과 상기 공동부 사이에, 상기 세라믹 기판 중의 상기 유리 성분이 상기 공동부에 침투하는 것을 방지하는 밀봉부재를 포함하고 있는 것을 특징으로 하는 ESD 보호 디바이스.
  6. 제1항에 있어서,
    상기 보조전극재료는 상기 공동부 내에 있어서 상기 방전전극 사이에 분산된 도전재료이고, 상기 도전재료는 상기 공동부를 형성하는 바닥면 및 천장면에 접해 있는 것을 특징으로 하는 ESD 보호 디바이스.
  7. 제6항에 있어서,
    상기 도전재료는 상기 도전재료의 일부가 상기 절연성 기판에 매설되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
  8. 제6항 또는 제7항에 있어서,
    상기 절연성 기판은 세라믹재료와 유리재료를 포함하는 세라믹 기판이고,
    상기 도전재료는 상기 유리재료에 의해 상기 절연성 기판에 고착되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
  9. 제1항에 있어서,
    상기 방전전극의 상기 노출 부분 사이의 상기 공동부를 형성하는 내면을 따라, 상기 보조전극재료인 도전재료의 분체가, 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층에 배치되어 이루어지는 보조전극부가 형성되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
  10. 제9항에 있어서,
    상기 보조전극부의 도전재료의 분체의 적어도 일부가, 상기 공동부를 형성하는 상기 내면에서 상기 공동부 내에 노출되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
  11. 제9항 또는 제10항에 있어서,
    상기 보조전극부의 도전재료의 분체가, 비도전성 재료에 의해 피복되어 있는 것을 특징으로 하는 ESD 보호 디바이스.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 보조전극부는 상기 절연성 기판과 상기 방전전극의 계면을 따라 형성된 부분을 포함하는 것을 특징으로 하는 ESD 보호 디바이스.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 절연성 기판이 세라믹 기판인 것을 특징으로 하는 ESD 보호 디바이스.
  14. 제1절연층의 한쪽 주면(主面)과 제2절연층의 한쪽 주면의 적어도 한쪽에, 간격을 두고 적어도 한쌍의 방전전극을 형성하는 제1공정과,
    제1절연층의 한쪽 주면과 제2절연층의 한쪽 주면의 상기 한쪽의 상기 방전전극 사이에, 도전성을 가지는 보조전극재료를 분산한 상태로 부착시키는 제2공정과,
    상기 제1절연층의 상기 한쪽 주면과 상기 제2절연층의 상기 한쪽 주면이 서로 대향된 상태로, 상기 제1절연층과 상기 제2절연층을 적층하는 제3공정과,
    상기 제3공정에 의해 얻어진 적층체의 표면에, 상기 방전전극과 접속된 외부전극을 형성하는 제4공정을 포함하며,
    상기 적층체의 내부에 있어서 상기 제1절연층과 상기 제2절연층 사이에, 상기 한쌍의 방전전극의 각각의 일부가 노출되는 공동부가 형성되고, 상기 공동부 내에 상기 보조전극재료가 분산된 상태로 배치되는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  15. 제1절연층의 한쪽 주면에, 도전재료를 분산시킨 상태로 부착시키는 제1공정과,
    상기 제1절연층의 상기 한쪽 주면에, 간격을 두고 적어도 한쌍의 방전전극을, 상기 방전전극 사이에 상기 제1절연층의 상기 한쪽 주면에 부착된 상기 도전재료의 적어도 일부분이 노출되도록 형성하는 제2공정과,
    상기 제1절연층의 상기 한쪽 주면에, 제2절연층을, 상기 제2절연층의 한쪽 주면이 상기 방전전극을 피복하는 동시에 상기 도전재료와 접하도록 적층하는 제3공정과,
    상기 제3공정에 의해 얻어진 적층체의 표면에, 상기 방전전극과 접속된 외부전극을 형성하는 제4공정을 포함하고,
    상기 제1절연층의 상기 한쪽 주면과 상기 제2절연층의 상기 한쪽 주면 사이에 공동부가 형성되며,
    상기 공동부 내에 상기 한쌍의 방전전극의 각각의 일부가 노출되고,
    상기 공동부 내에 있어서 상기 도전재료가 상기 제1절연층의 상기 한쪽 주면과 상기 제2절연층의 상기 한쪽 주면에 접하면서, 또한 상기 도전재료 사이에 공극이 형성되는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  16. 제15항에 있어서,
    상기 제3공정에 있어서, 상기 제1절연층의 상기 한쪽 주면에 상기 제2절연층의 상기 한쪽 주면이 압착됨으로써, 상기 도전재료의 일부가 상기 제1절연층과 상기 제1절연층 중 어느 한쪽 또는 양쪽에 매설되는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  17. 제15항 또는 제16항에 있어서,
    상기 제1절연층 및 상기 제2절연층은 세라믹재료로 하고,
    상기 제3공정에 의해 얻어진 상기 적층체를 소성하는 공정을 포함하는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  18. 제17항에 있어서,
    상기 적층체를 소성하는 공정에 있어서, 상기 적층체가 적층방향으로 수축함으로써 상기 도전재료가 상기 제1절연층과 상기 제2절연층 중 어느 한쪽 또는 양쪽에 매설되는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  19. 제17항 또는 제18항에 있어서,
    상기 제1절연층과 상기 제2절연층 중 어느 한쪽 또는 양쪽은 유리재료를 함유하고, 상기 적층체를 소성하는 공정에 있어서 상기 절연층의 상기 한쪽 주면 중 상기 공동부가 되어야 할 부분에 대향하는 영역에 상기 유리재료에 의해 유리층이 형성되는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  20. 제15항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1공정에 있어서, 상기 제1절연층의 상기 한쪽 주면에, 상기 도전재료와 함께 분산시킨 공극 형성용 재료를 부착시키고,
    상기 제3공정에 의해 얻어진 상기 적층체로부터 상기 공극 형성용 재료를 소실시킴으로써 상기 도전재료 사이에 상기 공극을 형성하는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  21. 제20항에 있어서,
    상기 제1공정에 있어서, 상기 도전재료 및 상기 공극 형성용 재료를 혼합한 상태로, 상기 제1절연층의 상기 한쪽 주면에 부착시키는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  22. 제21항에 있어서,
    상기 제1공정에 있어서, 상기 도전재료를 포함하는 하전성 분말과 상기 공극 형성용 재료를 포함하는 하전성 분말의 혼합재료를, 전자사진법에 의해 상기 제1절연층의 상기 한쪽 주면에 부착시키는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  23. 제21항 또는 제22항에 있어서,
    상기 혼합재료 중에 있어서, 상기 도전재료를 포함하는 상기 하전성 분말의 함유율이 20% 이상, 80% 이하인 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  24. 제1절연층의 한쪽 주면상에, 도전재료의 분체를, 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층에 배치하여 보조전극부를 형성하는 제1공정과,
    상기 제1절연층의 상기 한쪽 주면상에, 적어도 한쌍의 방전전극을 형성하고, 상기 방전전극 사이에 상기 보조전극부의 적어도 일부를 노출시키는 제2공정과,
    상기 제1절연층의 상기 한쪽 주면상에, 상기 방전전극을 피복하면서, 또한 상기 방전전극 사이의 상기 보조전극부의 적어도 일부가 노출되는 노출영역에서 떨어져서 상기 노출영역을 덮도록 제2절연층을 형성하는 제3공정과,
    상기 제3공정에 의해 얻어진 적층체의 표면에, 상기 방전전극과 접속된 외부전극을 형성하는 제4공정을 포함하고,
    상기 제2절연층과 상기 방전전극과 상기 노출영역에 의해 둘러싸인 공동부가 형성되는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  25. 제24항에 있어서,
    상기 제2공정에 있어서 상기 방전전극 사이에 노출시켜야 할 상기 보조전극부의 적어도 일부분 위에 소실재료로 이루어지는 공동부 형성층을 형성하고,
    상기 제3공정에 있어서 상기 공동부 형성층 위에도 상기 제2절연층을 형성한 후, 상기 공동부 형성층의 적어도 일부를 소실시킴으로써 상기 공동부를 형성하는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  26. 제24항 또는 제25항에 있어서,
    상기 제1공정에 있어서, 상기 보조전극부는 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층에 배치된 도전재료의 분체를, 상기 제1절연층상에 전사함으로써 형성되는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  27. 제24항 또는 제25항에 있어서,
    상기 제1공정에 있어서, 상기 보조전극부는 전자사진법에 의해 형성되는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
  28. 제24항 내지 제27항 중 어느 한 항에 있어서,
    상기 제1공정에 있어서, 상기 제1절연층의 한쪽 주면상에, 두께방향으로 도전재료의 분체 입자를 1개만 포함하는 일층에 배치되는 상기 보조전극부의 도전재료의 분체는 소실재료에 의해 피복되어 있는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160131867A (ko) * 2015-05-07 2016-11-16 주식회사 모다이노칩 감전 방지 소자

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4984011B2 (ja) * 2009-09-30 2012-07-25 株式会社村田製作所 Ｅｓｄ保護デバイスおよびその製造方法
KR101439398B1 (ko) * 2010-02-04 2014-09-11 가부시키가이샤 무라타 세이사쿠쇼 Ｅｓｄ 보호장치의 제조방법 및 ｅｓｄ 보호장치
JP5590122B2 (ja) 2010-05-20 2014-09-17 株式会社村田製作所 Ｅｓｄ保護デバイス
JP5477473B2 (ja) * 2010-09-10 2014-04-23 株式会社村田製作所 Ｅｓｄ保護構造およびその製造方法
JP5531869B2 (ja) * 2010-09-10 2014-06-25 株式会社村田製作所 放電特性テスト装置および放電特性テスト方法
GB2497252A (en) * 2010-09-29 2013-06-05 Murata Manufacturing Co ESD protection device and method of manufacturing thereof
JP5649391B2 (ja) * 2010-09-29 2015-01-07 株式会社村田製作所 Ｅｓｄ保護デバイス
CN103140997B (zh) * 2010-09-30 2015-04-08 Tdk株式会社 抗静电元件
TWI506900B (zh) * 2010-10-15 2015-11-01 Murata Manufacturing Co Electrostatic discharge protection device
CN103270656B (zh) 2010-12-27 2015-04-01 株式会社村田制作所 Esd保护装置及其制造方法
JP5648696B2 (ja) * 2010-12-27 2015-01-07 株式会社村田製作所 Ｅｓｄ保護装置及びその製造方法
WO2012105497A1 (ja) * 2011-02-02 2012-08-09 株式会社村田製作所 Ｅｓｄ保護装置
WO2012111456A1 (ja) * 2011-02-14 2012-08-23 株式会社村田製作所 Ｅｓｄ保護装置及びその製造方法
JP5459295B2 (ja) 2011-03-14 2014-04-02 株式会社村田製作所 Ｅｓｄ保護デバイスおよびその製造方法
US8724284B2 (en) 2011-05-25 2014-05-13 Tdk Corporation Electrostatic protection component
US8885324B2 (en) * 2011-07-08 2014-11-11 Kemet Electronics Corporation Overvoltage protection component
JP5637314B2 (ja) * 2011-07-15 2014-12-10 株式会社村田製作所 Ｅｓｄ保護デバイスおよびその製造方法
JP5799656B2 (ja) * 2011-08-18 2015-10-28 株式会社村田製作所 電力伝送システム
JP2013080694A (ja) * 2011-09-22 2013-05-02 Tdk Corp 静電気対策素子
JP5741708B2 (ja) * 2011-11-01 2015-07-01 株式会社村田製作所 Ｅｓｄ保護デバイス
JP2013145738A (ja) * 2011-12-12 2013-07-25 Tdk Corp 静電気対策素子
JP2013175443A (ja) * 2012-01-27 2013-09-05 Tdk Corp 静電気対策素子
JP2013219019A (ja) * 2012-03-13 2013-10-24 Tdk Corp 静電気対策素子
WO2013146189A1 (ja) * 2012-03-28 2013-10-03 株式会社村田製作所 Ｅｓｄ保護装置
JP5733480B2 (ja) * 2012-08-26 2015-06-10 株式会社村田製作所 Ｅｓｄ保護デバイスおよびその製造方法
JP6119371B2 (ja) * 2013-03-28 2017-04-26 株式会社村田製作所 Ｅｓｄ保護装置及びその製造方法
CN105324891B (zh) * 2013-06-24 2017-08-08 株式会社村田制作所 Esd保护装置
KR101775921B1 (ko) * 2013-07-03 2017-09-07 가부시키가이샤 무라타 세이사쿠쇼 서지 보호 디바이스, 그 제조방법 및 그것을 포함하는 전자부품
WO2015005100A1 (ja) * 2013-07-08 2015-01-15 株式会社村田製作所 Ｅｓｄ保護装置
JP5614563B2 (ja) * 2013-10-28 2014-10-29 株式会社村田製作所 Ｅｓｄ保護デバイスの製造方法
KR20150135909A (ko) * 2014-05-26 2015-12-04 삼성전기주식회사 복합 전자부품, 제조방법, 그 실장 기판 및 포장체
CN206302053U (zh) * 2014-06-24 2017-07-04 株式会社村田制作所 静电放电保护设备
US10181718B2 (en) * 2015-01-22 2019-01-15 Littelfuse, Inc. Surface-mountable electrical circuit protection device
JP6274361B2 (ja) * 2015-07-01 2018-02-07 株式会社村田製作所 Ｅｓｄ保護デバイスおよびその製造方法
DE102015116278A1 (de) * 2015-09-25 2017-03-30 Epcos Ag Überspannungsschutzbauelement und Verfahren zur Herstellung eines Überspannungsschutzbauelements
US9380688B1 (en) * 2015-12-31 2016-06-28 International Business Machines Corporation Air gap electrostatic discharge structure for high speed circuits
US9711500B1 (en) * 2016-02-16 2017-07-18 Darryl G. Walker Package including a plurality of stacked semiconductor devices having area efficient ESD protection
KR20170109782A (ko) 2016-03-22 2017-10-10 삼성전기주식회사 복합 전자 부품
JP6390816B2 (ja) * 2016-04-01 2018-09-19 株式会社村田製作所 Ｅｓｄ保護装置
DE102016108604A1 (de) * 2016-05-10 2017-11-16 Epcos Ag Vielschichtbauelement und Verfahren zur Herstellung eines Vielschichtbauelements
KR102609147B1 (ko) 2016-05-30 2023-12-05 삼성전기주식회사 복합 전자 부품
KR102347961B1 (ko) * 2016-10-28 2022-01-06 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
DE102019125819A1 (de) * 2019-04-17 2020-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterverarbeitungsvorrichtung und verfahren unter einsatz einer elektrostatischen entladungs-(esd)- verhinderungsschicht
CN110474617B (zh) * 2019-08-14 2024-01-05 天华通信科技有限公司 利用esd保护元件来提高共模滤波器的滤波特性的滤波器
WO2021108415A1 (en) 2019-11-26 2021-06-03 Nutech Ventures, Inc. Conductive concrete structure for doorless access to electromagnetic shielded structures
TWI832526B (zh) * 2022-11-01 2024-02-11 興勤電子工業股份有限公司 抗靜電保護元件

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3045143A (en) 1959-07-03 1962-07-17 Gen Electric Spark gap protector
US3480836A (en) 1966-08-11 1969-11-25 Ibm Component mounted in a printed circuit
US3588638A (en) 1969-05-27 1971-06-28 Energy Conversion Devices Inc Current controlling device including v02
US3766308A (en) 1972-05-25 1973-10-16 Microsystems Int Ltd Joining conductive elements on microelectronic devices
US4359414A (en) 1972-12-22 1982-11-16 E. I. Du Pont De Nemours And Company Insulative composition for forming polymeric electric current regulating junctions
US4096541A (en) 1976-02-13 1978-06-20 Etat Francaise Miniature lightning protector
US4144418A (en) 1977-05-27 1979-03-13 General Electric Company Voltage responsive switch
JPS55126983A (en) 1979-03-26 1980-10-01 Hitachi Ltd Discharge gap
US4466850A (en) 1980-12-29 1984-08-21 General Electric Company Method for fabricating a one-time electrically activated switch
US4506311A (en) 1983-09-22 1985-03-19 Dayton-Granger, Inc. Lightning diverter strip with diamond-shaped conducting segments
US4809044A (en) 1986-08-22 1989-02-28 Energy Conversion Devices, Inc. Thin film overvoltage protection devices
DE3889700D1 (de) 1987-08-28 1994-06-30 Eev Ltd Funkenstreckenvorrichtung.
JPH01175190A (ja) 1987-12-28 1989-07-11 Murata Mfg Co Ltd チップ型アレスタ
US4977357A (en) 1988-01-11 1990-12-11 Shrier Karen P Overvoltage protection device and material
JPH02220406A (ja) 1989-02-21 1990-09-03 Murata Mfg Co Ltd 多極型バリスタ
US4944004A (en) 1989-03-16 1990-07-24 Northern Telecom Limited Interface circuit with transient event tolerance
JPH0697626B2 (ja) 1989-12-25 1994-11-30 岡谷電機産業株式会社 放電型サージ吸収素子
US5195010A (en) 1990-01-23 1993-03-16 Thomson, S.A. Electrostatic discharge voltage protection circuit for a solid state instrument
US5216325A (en) 1990-01-24 1993-06-01 Magnavox Government And Industrial Electronics Company Spark gap device with insulated trigger electrode
WO1991014279A1 (en) 1990-03-13 1991-09-19 Morrill Glasstek, Inc. Electrical component (fuse) and method of making it
US5624741A (en) 1990-05-31 1997-04-29 E. I. Du Pont De Nemours And Company Interconnect structure having electrical conduction paths formable therein
US5189387A (en) 1991-07-11 1993-02-23 Electromer Corporation Surface mount device with foldback switching overvoltage protection feature
JP2594853B2 (ja) 1991-09-30 1997-03-26 岡谷電機産業株式会社 放電型サージ吸収素子
US5294374A (en) * 1992-03-20 1994-03-15 Leviton Manufacturing Co., Inc. Electrical overstress materials and method of manufacture
JP2648649B2 (ja) 1992-04-06 1997-09-03 株式会社コンド電機 サージ吸収素子
US5246388A (en) 1992-06-30 1993-09-21 Amp Incorporated Electrical over stress device and connector
US5404126A (en) 1992-09-15 1995-04-04 Okaya Electric Industries Co., Ltd. Fuse Resistor, and discharging-type surge absorbing device with security mechanism
US5340641A (en) 1993-02-01 1994-08-23 Antai Xu Electrical overstress pulse protection
US5357397A (en) 1993-03-15 1994-10-18 Hewlett-Packard Company Electric field emitter device for electrostatic discharge protection of integrated circuits
US6191928B1 (en) 1994-05-27 2001-02-20 Littelfuse, Inc. Surface-mountable device for protection against electrostatic damage to electronic components
JPH08138828A (ja) * 1994-11-02 1996-05-31 Okaya Electric Ind Co Ltd 放電型サージ吸収素子の製造方法及び放電型サージ吸収素子
JP2819388B2 (ja) * 1994-06-29 1998-10-30 岡谷電機産業株式会社 放電型サージ吸収素子及びその製造方法
US6172590B1 (en) 1996-01-22 2001-01-09 Surgx Corporation Over-voltage protection device and method for making same
JPH10208845A (ja) * 1997-01-22 1998-08-07 Matsushita Electric Ind Co Ltd サージ吸収器
JPH11354926A (ja) * 1998-06-12 1999-12-24 Murata Mfg Co Ltd セラミック電子部品の製造方法
JP2000277229A (ja) * 1999-03-23 2000-10-06 Tokin Corp 表面実装型サージ吸収素子の製造方法
JP2001043954A (ja) 1999-07-30 2001-02-16 Tokin Corp サージ吸収素子及びその製造方法
TW478229B (en) * 1999-11-30 2002-03-01 Mitsubishi Materials Corp Chip type surge absorbing device and its manufacturing method
JP4140173B2 (ja) * 2000-05-31 2008-08-27 三菱マテリアル株式会社 チップ型サージアブソーバおよびその製造方法
JP2002329872A (ja) 2001-04-25 2002-11-15 Kaho Kagi Kofun Yugenkoshi 過渡過電圧保護素子の材料
JP2003059616A (ja) * 2001-08-21 2003-02-28 Sakurai New Research:Kk サージ吸収素子
JP2004014466A (ja) 2002-06-11 2004-01-15 Mitsubishi Materials Corp チップ型サージアブソーバ及びその製造方法
JP2005071974A (ja) 2003-08-06 2005-03-17 Teikoku Tsushin Kogyo Co Ltd サージアブソーバ
JP2005276666A (ja) * 2004-03-25 2005-10-06 Mitsubishi Materials Corp サージアブソーバ
CN101427326B (zh) * 2006-04-24 2013-03-27 Abb研究有限公司 基于微变阻器的过电压保护的装置和方法
EP2024998A1 (en) * 2006-06-05 2009-02-18 Dow Corning Corporation Electronic package and method of preparing same
EP2061123B1 (en) 2007-05-28 2014-12-03 Murata Manufacturing Co. Ltd. Esd protection device
CN201126924Y (zh) * 2007-12-12 2008-10-01 佳邦科技股份有限公司 微气隙纳米放电保护组件
WO2009098944A1 (ja) * 2008-02-05 2009-08-13 Murata Manufacturing Co., Ltd. Ｅｓｄ保護デバイス

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160131867A (ko) * 2015-05-07 2016-11-16 주식회사 모다이노칩 감전 방지 소자

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