KR101392455B1 - Esd 보호 디바이스 및 그 제조 방법 - Google Patents

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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

반복하여 정전기를 인가하더라도 특성의 열화를 일으키지 않는 안정된 특성을 포함한 ESD 보호 디바이스 및 그 제조 방법을 제공한다.
세라믹 기재(1)의 내부에, 대향하도록 형성된 일방측 대향 전극(2a)와 타방측 대향 전극(2b)를 포함하여 이루어지는 대향 전극(2)과, 일방측 대향 전극과 타방측 대향 전극의 각각과 접하고, 일방측 대향 전극으로부터 타방측 대향 전극에 걸치도록 배치된 방전 보조 전극(3)을 포함하고, 방전 보조 전극은 금속 입자와 반도체 입자 및 유리질을 포함하고, 아울러 금속 입자 사이, 반도체 입자 사이, 및 금속 입자와 반도체 입자의 사이가, 유리질을 개재하여 결합되어 있음과 아울러, 금속 입자의 평균 입자 직경 X가 1.0μm 이상이고, 방전 보조 전극의 두께 Y와 금속 입자의 평균 입자 직경 X의 관계가, 0.5≤Y/X≤3의 요건을 만족하는 구성으로 한다.

Description

ESD 보호 디바이스 및 그 제조 방법{ESD PROTECTION DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 장치 등을 정전기 파괴로부터 보호하는 ESD 보호 디바이스 및 그 제조 방법에 관한 것이다.
근래, 민생 기기를 사용함에 있어서, 입출력 인터페이스인 케이블의 탈착 회수가 증가하는 경향이 있으며, 입출력 커넥터부에 정전기가 인가되기 쉬운 상황에 있다. 또한, 신호 주파수의 고주파화에 따라서, 설계 룰의 미세화로 인해 패스(path)를 만들기 어렵게 되어, LSI 자체가 정전기에 대하여 취약하게 되어 있다.
그 때문에, 정전기 방전(ESD)(Electron-Statics Discharge)으로부터, LSI 등의 반도체 장치를 보호하는 ESD 보호 디바이스가 널리 사용되기에 이르고 있다.
이와 같은 ESD 보호 디바이스로서, 제1 전극과 제2 전극의 사이에 접속되고, 아울러, 비도체 분말(탄화 규소 분말)과 금속 도체 분말(Cu분말)과 점착제(유리)를 포함한 과전압 보호 소자의 재료를 사용하여 소성 처리하여 생성된 다공 구조부를 포함한 과전압 보호 소자가 제안되어 있다.
그러나, 이 과전압 보호 소자의 경우, 점착재(유리)의 첨가가 불가결하기 때문에, 이하의 문제가 생길 가능성이 있다.
(1) 유리의 분산 불량에 의해, 제품의 특성에 편차가 커지는 경향이 있으며, 신뢰성이 높은 제품을 제공하는 것이 곤란하다.
(2) 유리의 분산 불량에 의해, 반복 ESD가 인가되면 쇼트 내성이 열화하는 경향이 있다.
일본 특허공개 2008-85284호 공보
본 발명은 상기 실정을 감안하여 이루어진 것으로, 안정된 특성을 포함하고, 반복하여 정전기를 인가하더라도 특성의 열화를 일으키지 않는 ESD 보호 디바이스 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명의 ESD 보호 디바이스는 세라믹 기재의 내부에, 선단부가 간격을 두어 대향하도록 형성된 일방측 대향 전극과 타방측 대향 전극을 포함하여 이루어지는 대향 전극과,
상기 대향 전극을 구성하는 상기 일방측 대향 전극과 상기 타방측 대향 전극의 각각과 접하고, 상기 일방측 대향 전극으로부터 상기 타방측 대향 전극에 걸치도록 배치된 방전 보조 전극을 포함하고,
상기 방전 보조 전극은 금속 입자와 반도체 입자 및 유리질을 포함하고, 아울러,
상기 금속 입자 사이, 상기 반도체 입자 사이, 및 상기 금속 입자와 상기 반도체 입자의 사이가, 상기 유리질을 개재하여 결합되어 있음과 아울러,
상기 금속 입자의 평균 입자 직경 X가 1.0μm이상이고, 상기 방전 보조 전극의 두께 Y와 상기 금속 입자의 평균 입자 직경 X의 관계가 0.5≤Y/X≤3의 요건을 만족하는 것을 특징으로 하고 있다.
상기 금속 입자는 Cu 입자인 것이 바람직하고, 또한, 상기 반도체 입자는 탄화 규소 입자인 것이 바람직하다.
또한, 상기 유리질은 상기 금속 입자와 상기 반도체 입자의 반응에 의해 생기는 것임이 바람직하다.
또한, 상기 대향 전극을 구성하는 상기 일방측 대향 전극과 상기 타방측 대향 전극의 선단부가 서로 대향하는 방전 갭부 및 상기 방전 보조 전극의 상기 방전 갭부에 위치하는 영역이, 상기 세라믹 기재 내부에 형성된 캐버티부에 면해 있는 것이 바람직하다.
또한, 본 발명의 ESD 보호 디바이스의 제조 방법은
제1 세라믹 그린 시트의 한쪽 주면 상에, 평균 입자 직경이 1.0μm이상인 금속 입자와, 반도체 입자와, 유기 비히클을 포함함과 아울러, 상기 금속 입자와 상기 반도체 입자의 적어도 한쪽이, 표면에 유리의 망목(網目) 형성 성분을 가지며, 아울러 상기 금속 입자와 상기 반도체 입자를 합한 것이 차지하는 비율이 7체적% ~ 25체적%인 방전 보조 전극 페이스트를 인쇄함으로써, 미소성(未燒成)의 방전 보조 전극을 형성하는 공정과,
상기 제1 세라믹 그린 시트의 한쪽 주면 상에, 대향 전극 페이스트를 인쇄하함으로써, 각각이, 상기 방전 보조 전극의 일부를 덮음과 아울러, 서로 간격을 두어 배치된 일방측 대향 전극과 타방측 대향 전극을 포함하는 미소성의 대향 전극을 형성하는 공정과,
상기 제1 세라믹 그린 시트의 한쪽 주면 상에, 제2 세라믹 그린 시트를 적층하여 미소성의 적층체를 형성하는 공정과,
상기 적층체를 소성하고, 상기 방전 보조 전극의 상기 금속 입자의 표면과 상기 반도체 입자의 표면을 반응시킴으로써, 유리질을 생성시키는 공정을 포함하고 있다.
또한, 상기 방전 보조 전극에 포함되는 금속 입자가 알루미나 코트 Cu 입자이며, 상기 반도체 입자가 탄화 규소 입자인 것을 특징으로 하고 있다.
본 발명의 ESD 보호 디바이스는 서로 대향하는 일방측 대향 전극과 타방측 대향 전극을 포함한 대향 전극과, 일방측 대향 전극과 타방측 대향 전극의 일부와 접하고, 일방측 대향 전극으로부터 타방측 대향 전극에 걸치도록 배치된 방전 보조 전극을 포함하고 있으며, 방전 보조 전극은 적어도, 금속 입자, 반도체 입자 및 유리질을 포함하고, 아울러 금속 입자 사이, 반도체 입자 사이, 금속 입자와 반도체 입자의 사이가, 유리질을 개재하여 결합되어 있음과 아울러, 금속 입자의 평균 입자 직경 X가 1.0μm이상, 방전 보조 전극의 두께 Y와 금속 입자의 평균 입자 직경 X의 관계가, 0.5≤Y/X≤3의 요건을 만족하고 있으므로, 안정된 특성을 포함하고, 반복하여 정전기를 인가하더라도 특성의 열화를 일으키지 않는 ESD 보호 디바이스를 제공하는 것이 가능해진다.
또한, 본 발명에 있어서, 금속 입자 사이, 반도체 입자 사이, 및 금속 입자와 반도체 입자 사이가, 유리질을 개재하여 결합하고 있다는 것은
(a) 각 입자 사이에 충만하는 유리질에 의해 각 입자가 결합되어 있는 경우,
(b) 각 입자의 전체가 유리질에 의해 덮이고, 아울러 상기 유리질에 의해 각 입자가 결합되어 있는 경우,
(c) 유리질이 각 입자의 전체를 덮거나, 각 입자 사이에 충만하거나 하지 않고, 예를 들면, 각 입자의 표면에 점재하는 유리질에 의해 각 입자가 결합되어 있는 경우, 등을 포함한 넓은 개념이다.
본 발명의 ESD 보호 디바이스에 대해서는 금속 입자는 Cu 입자인 것이 바람직하지만, 이것은 금속 입자로서 Cu 입자를 사용함으로써, 방전 개시 전압 및 피크 전압을 낮게 하는 것이 가능한 ESD 보호 디바이스를 구성할 수 있는 것에 의한다.
또한, 반도체 입자로서는 탄화 규소 입자를 사용하는 것이 바람직하지만, 이것은 반도체 입자로서 탄화 규소 입자를 사용함으로써, 클램프 전압을 낮게 하는 것이 가능하게 되는 것에 의한다.
또한, 본 발명의 ESD 보호 디바이스에 있어서, 유리질이, 금속 입자와 반도체 입자의 반응에 의해 생성되는 것인 경우, 원료에 별도 유리 성분을 첨가하는 것을 필요로 하지 않고, 유리질이 균일하게 분산된 방전 보조 전극을 효율성 좋게 그리고 확실하게 형성할 수 있다.
또한, 대향 전극을 구성하는 일방측 대향 전극과 타방측 대향 전극의 선단부가 서로 대향하는 방전 갭부 및 방전 보조 전극의 방전 갭부에 위치하는 영역이, 세라믹 기재 내부에 형성된 캐버티부에 면하도록 한 경우, ESD 인가시에 캐버티부에서도 방전 현상이 일어나기 때문에, 캐버티부가 없는 경우보다 방전 능력을 향상시키는 것이 가능하게 되어, 의의가 있다.
또한, 본 발명의 ESD 보호 디바이스의 제조 방법은 제1 세라믹 그린 시트의 한쪽 주면 상에, 평균 입자 직경이 1.0μm이상인 금속 입자와, 반도체 입자와, 유기 비히클을 포함함과 아울러, 금속 입자와 반도체 입자의 적어도 한쪽이 표면에 유리의 망목 형성 성분을 가지며, 아울러, 상기 금속 입자와 상기 반도체 입자를 합한 것이 차지하는 비율이 7체적%~25체적%인 방전 보조 전극 페이스트를 인쇄함으로써 미소성의 방전 보조 전극을 형성하는 공정과, 방전 보조 전극의 일부를 덮음과 아울러, 서로 간격을 두어, 대향 전극 페이스트를 인쇄함으로써, 간격을 두어 배치된 일방측 대향 전극과 타방측 대향 전극을 포함하는 미소성의 대향 전극을 형성하는 공정과, 제1 세라믹 그린 시트의 한쪽 주면 상에 제2 세라믹 그린 시트를 적층하여 미소성의 적층체를 형성하는 공정과, 적층체를 소성하여, 방전 보조 전극의 금속 입자의 표면과 반도체 입자의 표면을 반응시킴으로써 유리질을 생성시키는 공정을 포함하고 있으므로, 본 발명의 구성을 포함한 ESD 보호 디바이스를 효율성 좋게, 그리고 확실하게 제조하는 것이 가능하게 된다.
또한, 상기 적층체를 소성하는 공정의 전에, 미소성의 적층체의 표면에, 대향 전극과 접속하도록 외부 전극 페이스트를 인쇄하고, 그 후에 소성함으로써 외부 전극을 포함한 ESD 보호 디바이스를 얻도록 하는 것도 가능하고, 또한, 상기 적층체의 소성 후에, 적층체의 표면에 외부 전극 페이스트를 인쇄하고, 베이킹함으로써 외부 전극을 형성하는 것도 가능하다.
또한, 본 발명의 ESD 보호 디바이스의 제조 방법에 있어서, 금속 입자와 반도체 입자의 적어도 한쪽이 표면에 가지고 있는 유리의 망목 형성 성분이란, 그 성분 단독으로도 유리가 되는 것이고, 예를 들면, SiO2, B2O3, Al2O3, P2O5, ZrO2, V2O5, TiO2, ZnO, GeO2, As2O5, Sb2O5,PbO, BeO 등을 예시할 수 있다.
또한, 방전 보조 전극에 포함되는 금속 입자로서 알루미나 코트 Cu 입자를 사용하고, 반도체 입자용의 원료로서 탄화 규소 입자를 사용한 경우, 알루미나(Al2O3) 또는 탄화 규소의 표면에 통상 존재하게 되는 미량의 산화 규소 등이 유리의 망목 형성 성분으로서 기능하고, 방전 보조 전극을 구성하는 금속 입자 사이, 반도체 입자 사이, 혹은 금속 입자와 반도체 입자의 사이가, 유리질을 개재하여 결합된, 안정된 특성을 포함하고 반복하여 정전기를 인가하더라도 특성의 열화를 일으키지 않는 ESD 보호 디바이스를 효율적으로 제조하는 것이 가능하게 된다.
도 1은 본 발명의 실시예에 따른 ESD 보호 디바이스의 구성을 모식적으로 나타낸 정면 단면도이다.
도 2는 본 발명의 실시예에 따른 ESD 보호 디바이스의 주요부를 확대하여 나타낸 주요부 확대 정면 단면도이다.
도 3은 본 발명의 실시예에 따른 ESD 보호 디바이스의 내부 구성을 나타낸 평면도이다.
이하, 본 발명의 실시예를 나타내여, 본 발명이 특징으로 하는 바를 더욱 상세히 설명한다.
실시예 1
[실시예에 따른 ESD 보호 디바이스의 구성]
도 1은 본 발명의 일실시예에 따른 ESD 보호 디바이스의 구조를 모식적으로 나타낸 단면도이며, 도 2는 그 주요부를 확대하여 나타낸 주요부 확대 정면 단면도, 도 3은 본 발명의 일실시예에 따른 ESD 보호 디바이스의 평면 단면도이다.
이 ESD 보호 디바이스는 도 1~도 3에 나타낸 바와 같이, 세라믹 기재(1)와, 세라믹 기재(1) 내의 동일 평면에 형성된, 선단부가 서로 대향하는 일방측 대향 전극 (2a)과, 타방측 대향 전극(2b)으로 이루어지는 대향 전극(인출 전극)(2)과, 일방측 대향 전극(2a)와 타방측 대향 전극(2b)의 일부와 접하고, 일방측 대향 전극(2a)으로부터 타방측 대향 전극(2b)에 걸치도록 형성된 방전 보조 전극(3)과, 세라믹 기재(1)의 양단부에, 대향 전극(2)를 구성하는 일방측 대향 전극(2a) 및 타방측 대향 전극(2b)과 도통하도록 배치된, 외부와의 전기적인 접속을 위한 외부 전극(5a, 5b)를 포함하고 있다.
방전 보조 전극(3)은 금속 입자, 반도체 입자 및 유리질을 포함하고 있으며, 금속 입자 사이, 반도체 입자 사이, 및 금속 입자와 반도체 입자의 사이가, 유리질을 개재하여 결합되어 있다. 또한, 이 유리질은 금속 입자와 반도체 입자와의 반응에 의해 생긴 반응 생성물이다.
또한, 금속 입자로서는 Cu 입자가 사용되고 있으며, 반도체 입자로서는 탄화 규소 입자가 사용되고 있다.
그리고, 본 발명의 ESD 보호 디바이스에 있어서는 방전 보조 전극(3)의 두께 Y와 금속 입자의 평균 입자 직경 X의 관계가, 0.5≤Y/X≤3의 요건(즉 본 발명의 요건)을 만족하도록 구성되어 있다.
또한, 대향 전극(2)를 구성하는 일방측 대향 전극(2a)와 타방측 대향 전극(2b)의 서로 대향하는 방전 갭부(10), 방전 보조 전극(3)의 방전 갭부(10)에 위치하는 영역은 세라믹 기재(1)의 내부에 형성된 캐버티부(12)에 면하도록 배치되어 있다. 즉, 이 ESD 보호 디바이스에 있어서는, 방전 갭부(10) 및 일방측 대향 전극(2a)와 타방측 대향 전극(2b)를 접속하는 방전 보조 전극(3) 등의, ESD 보호 디바이스로서의 기능을 수행해야 하는 기능부가, 세라믹 기재의 내부의 캐버티부(12)에 면하도록 배치되어 있다.
또한, 이 ESD 보호 디바이스에 있어서는, 일방측 대향 전극(2a)와 타방측 대향 전극(2b)의 대향 부분(방전 갭부(10)), 대향 전극(2)과 방전 보조 전극(3)의 접속부, 및 방전 보조 전극(3)의 방전 갭부(10)에 위치하는 영역, 캐버티부(12) 등을 덮도록, 씰층(11)이 배치되어 있다. 이 씰층(11)은 알루미나 등의 세라믹 입자로 이루어지는 다공질 층에서, 세라믹 기재(1)에 포함되어 있는 유리 성분 및 소성 공정에서 세라믹 기재(1)에서 생성되는 유리 성분을 흡수 유지(트랩)하여, 유리 성분이 캐버티부(12) 및 그 내부의 방전 갭부(10) 등에 흘러드는 것을 방지하는 기능을 수행한다. 그리고, 그 결과, 방전 보조 전극(3)에 유리 성분이 흘러들어, 소결이 너무 진행되고, 방전 보조 전극(3)의 도전성이 너무 높아져서 쇼트 불량을 일으키는 것을 방지하거나 캐버티부로의 유리 성분의 흘러들어감을 저지하여, 캐버티부를 확보하고, 캐버티부에서도 방전 현상이 일어나도록 하여 높은 방전 능력을 확보하는 것이 가능해진다.
또한, 이 실시 예의 ESD 보호 디바이스에 있어서는, 세라믹 기재(1)로서 평면 형상이 사각형으로, 길이 1.0mm, 폭 0.5mm, 두께 0.3mm의 Ba, Al, Si의 산화물을 주성분으로 하는 유리 세라믹 기판이 사용되고 있다.
다만, 세라믹 기재(1)의 구성 재료에 제약은 없고, 경우에 따라서는 알루미나 기판, 실리콘 기판 등 다른 종류의 것을 사용하는 것도 가능하다. 또한, 세라믹 기재(1)로서는, 비유전률이 50이하, 바람직하게는 10이하인 것을 사용하는 것이 바람직하다.
이하에, 상술한 바와 같은 구조를 갖는 ESD 보호 디바이스의 제조 방법에 대하여 설명한다.
[ESD 보호 디바이스의 제조]
(1) 세라믹 그린 시트의 제작
세라믹 기재(1)의 재료가 되는 세라믹 재료로서 Ba, Al, Si를 주된 성분으로 하는 재료를 준비한다.
그리고, 각 재료를 소정의 조성이 되도록 조합하고, 800~1000℃에서 하소(calcination)한다. 얻어진 하소 분말을 산화 지르코늄 볼 밀로 12시간 분쇄하고, 세라믹 분말을 얻는다.
이 세라믹 분말에, 톨루엔 또는 엑키넨(ekinen) 등의 유기 용매를 첨가하여 혼합한 후, 바인더, 가소제를 더 첨가하고, 혼합함으로써 슬러리를 제작한다.
이 슬러리를 닥터 블레이드법에 의해 성형하고, 두께 50μm의 세라믹 그린 시트를 제작했다.
(2) 대향 전극 페이스트의 제작
또한, 한 쌍의 대향 전극(2a, 2b)을 형성하기 위한 대향 전극 페이스트로서, 평균 입경 약 2μm의 Cu 분말 80 중량%과, 에틸 셀룰로오스 등으로 이루어지는 바인더 수지를 조합하고, 용제를 첨가하여 3개 롤에 의해 교반, 혼합함으로써 대향 전극 페이스트를 제작했다. 또한, 상기의 Cu 분말의 평균 입경이란, 마이크로 트랙에 의한 입도 분포 측정으로부터 구한 중심 입경(D50)을 말한다.
(3) 방전 보조 전극 페이스트의 제작
또한, 방전 보조 전극(3)을 형성하기 위한 방전 보조 전극 페이스트로서, 금속 입자(금속 도체 분말)와 반도체 입자(반도체 분말)를 소정의 비율로 배합하고, 비히클(vehicle)을 첨가하여 3개 롤에 의해 교반, 혼합함으로써 방전 보조 전극 페이스트를 제작했다.
또한, 방전 보조 전극 페이스트는 비히클의 체적분율이 75~95vol%, 금속 입자, 반도체 입자의 체적분율이 나머지의 5~25vol%가 되도록 했다.
또한, 평가에 사용한 금속 입자(금속 도체 분말) 종류를 표 1에 나타낸다.
표 1 중의 Al2O3 코팅량(중량%), 및 ZrO2 코팅량(중량%)은 코트 Cu 입자 전체에 차지하는 코팅 종류의 중량 비율이며, 나머지는 금속 입자(금속 도체 분말)이다.
또한, 평가에 사용한 반도체 입자(반도체 분말) 종류를 표 2에 나타낸다. 또한, 표 2에는 비교 평가에 사용한 절연체 입자(절연체 분말) 종류를 함께 나타낸다.
또한, 비히클의 조성, 즉 바인더의 종류, 용제 종류, 분산제 종류, 및 이들의 배합 비율을 표 3에 나타낸다.
또한, 금속 입자, 및 반도체 입자, 절연체 입자, 비히클를 사용하여 제작한 방전 보조 전극 페이스트의 조성(vol%)을 표 4 및 표 5에 나타낸다.
Figure 112012023462790-pct00001
Figure 112012023462790-pct00002
Figure 112012023462790-pct00003
Figure 112012023462790-pct00004
Figure 112012023462790-pct00005
(4) 씰층을 형성하기 위하여 사용되는 씰층 페이스트의 제작
상술한 씰층을 형성하기 위한 페이스트로서, 알루미나와 유기 비히클를 포함한 씰층 페이스트를 준비했다.
(5) 캐버티부 형성용의 수지 페이스트의 제작
상술한 캐버티부(12)를 형성하기 위한 페이스트로서, 수지, 유기 용제, 유기 바인더 등, 소성 공정에서 분해, 연소하여 소실되는 수지 페이스트를 제작했다.
(6) 각 페이스트의 인쇄
상술한 방전 보조 전극 페이스트, 대향 전극 페이스트, 씰층 페이스트, 및 캐버티부 형성용의 수지 페이스트를, 제1 세라믹 그린 시트 상에 인쇄한다.
구체적으로는 먼저, 제1 세라믹 그린 시트에 씰층 페이스트를 도포한다.
그리고, 씰층 페이스트 상에 방전 보조 전극 페이스트를 소정의 패턴이 되도록, 스크린 인쇄법에 의해 인쇄하고, 건조시킴으로써, 미소성의 방전 보조 전극을 형성한다. 본 발명에서는 여기서, 얻어지는 ESD 보호 디바이스에 있어서, 방전 보조 전극을 구성하는 금속 입자의 평균 입자 직경 X가 1.0μm이상이며, 상기 방전 보조 전극의 두께 Y와 상기 금속 입자의 평균 입자 직경 X의 관계가, 0.5≤Y/X≤3의 요건을 만족하도록 한다.
또한, 대향 전극 페이스트를 도포하여, 대향 전극을 구성하는 미소성의 일방측 대향 전극, 타방측 대향 전극을 형성한다. 이에 따라, 일방측 대향 전극(2a)와 타방측 대향 전극(2b)의 서로 대향하는 선단부끼리 사이에는 방전 갭(10)이 형성된다.
또한, 이 실시예에서는, 소성 후의 단계에서, 대향 전극(2)을 구성하는 일방측 대향 전극(2a), 타방측 대향 전극(2b)의 폭 W(도 3)가 100μm, 방전 갭(10)의 치수 G(도 3)가 30μm가 되도록 했다.
그리고, 대향 전극(2) 및 방전 보조 전극(3)의 위로부터, 캐버티부(12)를 형성해야 할 영역에, 캐버티부 형성용의 수지 페이스트를 도포한다.
또한, 그 위로부터 캐버티부 형성용의 수지 페이스트를 덮도록, 씰층 페이스트를 도포하여 미소성의 씰층을 형성한다.
(7) 적층, 압착
상술한 바와 같이 하여, 씰층 페이스트, 방전 보조 전극 페이스트, 대향 전극 페이스트, 수지 페이스트, 씰층 페이스트의 순서로 각 페이스트를 도포한 제1 세라믹 그린 시트 상에, 페이스트가 도포되지 않은 제2 세라믹 그린 시트를 적층하고, 압착한다. 여기에서는 소성 후에 두께가 0.3mm가 되는 적층체가 형성되도록 했다.
(8) 컷, 외부 전극 페이스트의 도포
적층체를 마이크로 컷터로 컷하여, 각 칩으로 분할한다. 여기에서는, 소성 후에, 길이 1.0mm, 폭 0.5mm가 되도록 컷했다. 그 후, 단면에 외부 전극 페이스트를 도포하여 미소성의 외부 전극을 형성했다.
(9) 소성
이어서, 외부 전극 페이스트를 도포한 칩을 N2 분위기 중에서 소성한다.
또한, ESD에 대한 응답 전압을 내리기 위하여, 캐버티부(12)에 Ar, Ne 등의 희가스를 도입하는 경우에는 세라믹 재료의 수축, 소결이 행해지는 온도 영역에 있어서의 소성 공정을 Ar, Ne 등의 희가스 분위기 중에서 실시해도 무방하다. 산화하지 않는 전극 재료를 사용하는 경우에는 대기 분위기에서 소성하는 것도 가능하다.
(10) 도금
상기 (9)의 소성 공정에서 형성된 외부 전극 상에 전해 도금에 의해 Ni 및 Sn 도금의 순으로 도금을 실시한다. 이에 따라, Ni 도금막 및 Sn 도금막을 포함하고, 납땜성 등의 특성이 뛰어난 외부 전극이 형성된다.
이에 따라, 도 1~도 3에 나타낸 구조를 갖는 ESD 보호 디바이스가 얻어진다.
[특성의 평가]
다음으로, 상술한 바와 같이 하여 제작한 ESD 보호 디바이스에 대하여, 이하의 방법으로 각 특성을 조사했다.
(1) 쇼트 내성
쇼트 내성은 접촉 방전에서 8kV 인가를 50회, 4kV 인가를 10회, 2kV 인가를 10회, 1kV 인가를 10회, 0.5kV 인가를 10회, 0.2kV 인가를 10회 행한 후의 IR을 조사함으로써 평가했다.
IR가 106Ω 미만인 것에 대해서는 ESD 인가에 의한 쇼트 내성이 불량(× 표시)이라고 판정하고, 106Ω 이상인 것에 대해서는 쇼트 내성이 양호(○ 표시)라고 판정했다.
(2) ESD 방전 응답성
반복 ESD에 대한 응답성인 ESD 방전 응답성(ESD 반복 내성)의 평가를 행함에 있어서는, 먼저 각각 100개의 시료에 대하여, IEC의 규격, IEC61000-4-2에 규정되어 있는 정전기 방전 내성 시험(electrostatic discharge immunity test)을 행하고, 그 평균값을 구했다. 그리고, 각 시료에 대하여, 상기 (1)의 경우와 마찬가지로, 접촉 방전에서 8kV 인가를 50회, 4kV 인가를 10회, 2kV 인가를 10회, 1kV 인가를 10회, 0.5kV 인가를 10회, 0.2kV 인가를 10회 행한 후, 정전기 방전 내성 시험을 행하고, ESD 방전 응답성(ESD 반복 내성)을 조사했다.
반복하여 정전기를 인가한 후의 정전기 방전 내성 시험에 있어서, 보호 회로측에서 검출된 피크 전압이 900V를 넘는 것에 대해서는, ESD 방전 응답성이 불량(× 표시)이라고 판정하고, 피크 전압이 900V 이하인 것에 대해서는 ESD 방전 응답성이 양호(○ 표시)라고 판정했다.
또한, 소성 후의 적층체 10개에 대하여, 대향 전극의 W=1/2의 지점에서 적층 방향으로 컷하고, 방전 보조 전극을 노출시키고, 그 단면을 연마했다. 다음으로, 단면에 노출시킨 방전 보조 전극을 금속 현미경을 사용하여 관찰하고, 관찰된 개개의 금속 입자의 원 상당 직경을 화상 처리 소프트를 사용하여 길이를 측정하고, 그 평균값을 방전 보조 전극을 구성하는 금속 입자의 평균 입자 직경 X라고 정의했다. 또한, 마찬가지로 하여 개개의 방전 보조 전극의 두께를 화상 처리 소프트로 길이를 측정하고, 그 평균값을 방전 보조 전극의 두께 Y라고 정의했다. 그리고, 이 평균 입자 직경 X와 방전 보조 전극의 두께 Y의 값으로부터, 양자의 관계 Y/X를 구하였다.
(3) 종합 판정
상기의 쇼트 내성과 ESD 방전 응답성의 2개의 특성 평가 결과의 양쪽 모두가 양호한 것을 종합 판정 양호(○ 표시)라고 평가하고, 어느 한쪽 또는 양쪽 모두가 불량인 것을 종합 판정 불량(× 표시)이라고 평가했다.
표 6 및 표 7에, 방전 보조 전극 페이스트의 조건, 평균 입자 직경 X와 방전 보조 전극의 두께 Y의 관계, 특성 평가 결과 등을 나타낸다.
표 6 및 표 7에 있어서, 시료 번호에 *를 붙인 것은 본 발명의 요건을 포함하지 않는 시료이다.
Figure 112012023462790-pct00006
Figure 112012023462790-pct00007
표 6 및 표 7로부터, 방전 보조 전극에 포함되는 금속 입자의 평균 입자 직경 X가 1.0μm 미만인 점에서, 본 발명의 요건을 포함하지 않은 시료 번호 1~10의 ESD 보호 디바이스에서는, 쇼트 내성 및 ESD 방전 응답성이 반복 ESD 인가에 의해, 열화하는 것이 확인되었다.
또한, 방전 보조 전극의 두께 Y와 금속의 평균 입자 직경 X의 관계가, 0.5>Y/X인 점에서, 본 발명의 요건을 만족하지 않는 시료 번호 11, 16, 21, 25, 29, 33, 34 및 38의 ESD 보호 디바이스에서는, 쇼트 내성이 열화하는 것이 확인되었다.
한편, 방전 보조 전극에 포함되는 금속 입자의 평균 입자 직경 X가, 1.0μm이상이고, 아울러 방전 보조 전극의 두께 Y와 금속의 평균 입자 직경 X의 관계가, 0.5≤Y/X≤3인 점에서, 본 발명의 요건을 포함한 시료 번호 12~15, 17~20, 22~24, 26~28, 30~32, 35~37, 및 39~49의 ESD 보호 디바이스의 경우, 쇼트 내성이 양호하고, 아울러 ESD 방전 응답성이 양호했다.
또한, 반도체 입자 SiC 대신에, 절연체 입자 Al2O3를 사용한 시료 번호 50~52의 ESD 보호 디바이스에서는, 쇼트 내성이 열화하는 것이 확인되었다.
이것은 방전 보조 전극 중의 Cu 밀도가 국소적으로 높아진 것이 원인이라고 생각된다. 즉, 방전 보조 전극 중에 국소적으로 존재하는 미립의 Al2O3에 의해 과잉인 액상 성분이 형성되고, 국소적으로 Cu 입자가 과소결 상태가 된 것에 의한 것이라고 추측된다.
상기 실시예의 결과로부터, 방전 보조 전극을 구성하는 금속 입자의 평균 입자 직경 X가 1.0μm 이상이고, 방전 보조 전극의 두께 Y와 금속 입자의 평균 입자 직경 X의 관계가 0.5≤Y/X≤3의 요건을 만족하는 경우에는
(a) 반복 ESD 인가에 의한 쇼트 내성이 양호한 것,
(b) 유리를 첨가하지 않더라도, 소성 공정에서 방전 보조 전극을 구성하는 금속 입자의 표면과 반도체 입자의 표면이 반응하여 유리질이 생성되고, 금속 입자 사이, 반도체 입자 사이, 및 금속 입자와 반도체 입자의 사이가 이 유리질에 의해 결합된 방전 보조 전극이 형성되기 때문에, 반복하여 정전기를 인가한 경우에도 쇼트 내성이 양호하게 유지되는 것이 확인되었다.
상기 실시예에서는 씰층 및 캐버티부를 포함한 ESD 보호 디바이스를 예를 들어 설명했지만, 본 발명은 씰층 및 캐버티부의 어느 한쪽을 포함하지 않는 구성이나, 씰층 및 캐버티부의 어느 것도 포함하지 않는 구성으로 하는 것도 가능하다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 대향 전극의 구성 재료, 그 구체적인 형상, 방전 보조 전극의 구체적인 형상, 방전 보조 전극을 구성하는 금속 입자, 반도체 입자의 종류, 금속 입자 사이, 반도체 입자 사이, 및 금속 입자와 반도체 입자의 사이를 결합시키는 기능을 수행하는 유리질의 종류, 씰층 및 캐버티부의 형성 방법 등에 관하여, 발명의 범위 내에 있어서, 여러 가지의 응용, 변형을 가하는 것이 가능하다.
상술한 바와 같이, 본 발명에 의하면, 안정된 특성을 포함하고, 반복하여 정전기를 인가하더라도 특성의 열화를 일으키지 않는 ESD 보호 디바이스를 제공하는 것이 가능해진다. 따라서, 본 발명은 반도체 장치 등을 비롯하여 여러 가지의 기기, 장치의 보호를 위하여 사용되는 ESD 보호 디바이스의 분야에 널리 적용하는 것이 가능하다.
1: 세라믹 기재
2: 대향 전극
2a: 대향 전극을 구성하는 일방측 대향 전극
2b: 대향 전극을 구성하는 타방측 대향 전극
3: 방전 보조 전극
5a, 5b: 외부 전극
11: 씰층
12: 캐버티부
10: 방전 갭부
W: 대향 전극의 폭
G: 방전 갭부의 치수

Claims (8)

  1. 삭제
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  3. 삭제
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  5. 삭제
  6. 제1 세라믹 그린 시트의 한쪽 주면 상에, 평균 입자 직경이 1.0μm 이상인 금속 입자와, 반도체 입자 및 유기 비히클을 포함함과 아울러, 상기 금속 입자와 상기 반도체 입자 중 적어도 하나의 표면에 유리의 망목 형성 성분을 가지며, 아울러 상기 금속 입자와 상기 반도체 입자를 합한 것이 차지하는 비율이 7체적%~25체적%인 방전 보조 전극 페이스트를 인쇄함으로써, 미소성(未燒成)의 방전 보조 전극을 형성하는 공정과,
    상기 제1 세라믹 그린 시트의 한쪽 주면 상에, 대향 전극 페이스트를 인쇄함으로써, 각각이, 상기 방전 보조 전극의 일부를 덮음과 아울러, 서로 간격을 두어 배치된 일방측 대향 전극과 타방측 대향 전극을 포함하는 미소성의 대향 전극을 형성하는 공정과,
    상기 제1 세라믹 그린 시트의 한쪽 주면 상에, 제2 세라믹 그린 시트를 적층하여 미소성의 적층체를 형성하는 공정과,
    상기 적층체를 소성하고, 상기 방전 보조 전극의 상기 금속 입자의 표면과 상기 반도체 입자의 표면을 반응시킴으로써 유리질을 생성시키는 공정을 포함하며,
    상기 미소성(未燒成)의 방전 보조 전극을 형성하는 공정은,
    상기 방전 보조 전극의 두께의 평균값 Y와 상기 금속 입자의 평균 입자 직경 X의 관계가, 0.5≤Y/X≤3의 요건을 만족하도록 형성하는 것을 특징으로 하는 ESD 보호 디바이스의 제조 방법.
  7. 제6항에 있어서,
    상기 방전 보조 전극에 포함되는 금속 입자가 알루미나 코트 Cu 입자이고, 상기 반도체 입자가 탄화 규소 입자인 것을 특징으로 하는 ESD 보호 디바이스의 제조 방법.
  8. 세라믹 기재의 내부에, 선단부가 간격을 두어 대향하도록 형성된 일방측 대향 전극과 타방측 대향 전극을 포함하여 이루어지는 대향 전극과,
    상기 대향 전극을 구성하는 상기 일방측 대향 전극과 상기 타방측 대향 전극의 각각과 접하고, 상기 일방측 대향 전극으로부터 상기 타방측 대향 전극에 걸치도록 배치된 방전 보조 전극을 포함하는 ESD 보호 디바이스로서,
    상기 ESD 보호 디바이스는 제6항 또는 7항에 따른 방법으로 제조되는 것을 특징으로 하는 ESD 보호 디바이스.
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