KR20110077788A - 내부전극용 도전성 페이스트 조성물 및 이를 이용한 적층 세라믹 커패시터의제조방법 - Google Patents
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Abstract
본 발명은 내부전극용 도전성 페이스트 조성물 및 이를 이용한 적층 세라믹 커패시터의 제조방법에 관한 것으로, 본 발명에 따른 내부전극용 도전성 페이스트 조성물은 평균입경이 50 내지 300nm인 금속 분말; 및 상기 금속 분말 100 중량부에 대하여 중량평균분자량이 25만 내지 40만인 고분자량의 폴리비닐부티랄수지, 중량평균 분자량이 5만 내지 15만인 저분자량의 폴리비닐부티랄수지 및 로진 에스테르로 이루어진 군으로부터 선택되는 하나 이상의 수지를 함유하는 바인더 수지 4 내지 10 중량부;를 포함하며, 분산 처리된 것이다. 본 발명에 따른 내부전극용 도전성 페이스트 조성물은 유전체층과의 접착력및 인쇄성이 우수하다.
내부전극, 폴리비닐부티랄, 로진에스테르, 점도, 적층 세라믹 커패시터.
Description
본 발명은 내부전극용 도전성 페이스트 조성물 및 이를 이용한 적층 세라믹 커패시터의 제조방법에 관한 것으로, 보다 상세하게는 유전체층과의 접착력 및 인쇄성이 우수한 내부전극용 도전성 페이스트 조성물 및 이를 이용한 적층 세라믹 커패시터의 제조방법에 관한 것이다.
각종 전자기기의 소형화에 따라 전자기기의 내부에 장착되는 전자부품의 소형화 및 고성능화가 진행되고 있다. 전자부품의 하나인 세라믹 전자부품도 소형화 및 고성능화가 요구되고 있다.
세라믹 전자부품 중 적층 세라믹 커패시터의 소형화 및 고용량화를 진행시키기 위해서, 적층 세라믹 커패시터를 구성하는 유전체층의 박층화가 강하게 요구되고 있다. 최근에는, 유전체층을 구성하는 유전체 그린시트의 두께가 수㎛이하로 되고 있다. 일반적으로 유전체 그린시트를 제조하기 위해서 우선, 세라믹 분체, 바인더(아크릴계 수지, 부티랄계 수지 등), 가소제(프탈산 에스테르류, 글리콜류, 아디핀산, 인산 에스테르류) 및 유기용제(톨루엔, MEK, 아세톤 등)로 이루어지는 세라믹 페이스트를 준비한다. 다음에, 세라믹 페이스트를 닥터블레이드법 등을 이용하여 캐리어 시트(PET, PP제의 지지체) 상에 도포하고, 가열 건조시켜 제조한다.
이후, 세라믹 그린시트 상에 금속 분말, 바인더 등을 포함하는 내부전극용 도전성 페이스트를 소정 패턴으로 인쇄하고, 건조시켜서 내부전극 패턴을 형성한다. 그 후, 내부전극 패턴이 형성된 세라믹 그린 시트를 원하는 층수까지 적층하여 세라믹 적층체를 제조한다. 이후, 세라믹 적층체를 칩 형상으로 절단하여 그린 칩을 제조하고, 그린 칩을 소성하고, 외부전극을 형성하여 적층 세라믹 커패시터를 제조한다.
종래의 인쇄법에 사용되어 온 내부전극용 페이스트는 금속 분말, 에틸 셀룰로오스계 수지와 다양한 유기 첨가제로 구성되었다. 그러나 에틸 셀룰로오스계의 수지는 강도가 낮고 접착력이 낮기 때문에 적층 세라믹 커패시터의 제조과정 중 유전체층과의 박리(delamination) 현상이 발생할 수 있다.
또한, 적층 세라믹 커패시터의 소형화 및 대용량화를 위해서는 유전체층의 박층화와 함께 내부 전극층의 박층화 및 평활화도 요구되고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 유전체층과의 접착력 및 인쇄성이 우수한 내부전극용 도전성 페이스트 조성물 및 이를 이용한 적층 세라믹 커패시터의 제조방법을 제공하는 것이다.
상기의 과제를 해결하기 위한 수단으로써, 본 발명의 일 실시 형태는 평균입경이 50 내지 300nm인 금속 분말; 및 상기 금속 분말 100 중량부에 대하여 중량평균분자량이 25만 내지 40만인 고분자량의 폴리비닐부티랄수지, 중량평균 분자량이 5만 내지 15만인 저분자량의 폴리비닐부티랄수지 및 로진 에스테르로 이루어진 군으로부터 선택되는 하나 이상의 수지를 함유하는 바인더 수지 4 내지 10 중량부;를 포함하며, 분산 처리된 내부전극용 도전성 페이스트 조성물을 제공한다.
상기 저분자량의 폴리비닐부티랄 수지는 상기 고분자량의 폴리비닐부티랄수지 보다 1.5배 이하의 함량으로 포함될 수 있다.
상기 로진에스테르는 상기 고분자량 및 저분자량의 폴리비닐부티랄 수지 함량의 합 보다 1.5배 이하의 함량으로 포함될 수 있다.
상기 금속 분말은 니켈 또는 니켈 합금일 수 있다.
본 발명의 다른 실시 형태는 복수의 세라믹 그린 시트를 마련하는 단계; 평균입경이 50 내지 300nm인 금속 분말 및 상기 금속 분말 100 중량부에 대하여 중량평균분자량이 25만 내지 40만인 고분자량의 폴리비닐부티랄수지, 중량평균 분자량 이 5만 내지 15만인 저분자량의 폴리비닐부티랄수지 및 로진 에스테르로 이루어진 군으로부터 선택되는 하나 이상의 수지를 함유하는 바인더 수지 4 내지 10 중량부를 포함하며, 분산 처리된 내부전극용 도전성 페이스트 조성물을 제조하는 단계; 상기 세라믹 그린시트에 상기 내부전극용 도전성 페이스트 조성물로 제1 및 제2 내부전극 패턴을 형성하는 단계; 상기 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 및 상기 제1 및 제2 내부전극의 일단과 전기적으로 연결되도록 상기 세라믹 소체의 측면에 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조방법을 제공한다.
상기 저분자량의 폴리비닐부티랄 수지는 상기 고분자량의 폴리비닐부티랄수지 보다 1.5배 이하의 함량으로 포함될 수 있다.
상기 로진 에스테르는 상기 고분자량 및 저분자량의 폴리비닐부티랄 수지 함량의 합 보다 1.5배 이하의 함량으로 포함될 수 있다.
상기 금속 분말은 니켈 또는 니켈 합금일 수 있다.
본 발명에 따른 내부전극용 도전성 페이스트 조성물은 유전체층과의 접착력및 인쇄성이 우수하다. 이에 따라, 적층 세라믹 커패시터의 제조과정에서 유전체층과의 박리(delamination)현상이 발생하지 않고, 가소 및 소성 후에도 크랙이 발 생하지 않는다. 따라서, 본 발명에 따른 내부전극용 도전성 페이스트 조성물을 이용하는 경우, 신뢰성이 우수한 적층 세라믹 커패시터를 제조할 수 있다.
또한, 본 발명에 따른 내부전극용 도전성 페이스트 조성물은 스크린 인쇄 또는 그라비아 인쇄등의 다양한 인쇄법에 따라 적절한 점도의 조절이 용이하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 A-A'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 소체(110); 상기 세라믹 소체(110) 내부에 형성된 제1 및 제2 내부전극(130a, 130b), 상기 제1 및 제2 내부전극(130a, 130b)과 전기적으로 연결된 제1 및 제2 외부전극(120a, 120b)을 포함한다.
상기 세라믹 소체(110)는 복수의 세라믹 유전체층(111)을 적층한 후에 소결시킨 것으로, 인접하는 유전체층끼리는 경계를 확인할 수 없을 정도로 일체화되어 있다.
상기 세라믹 유전체층(111)은 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니나, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 제1 및 제2 내부전극(130a, 130b)은 상기 복수의 유전체층의 적층 과정에서 상기 일 유전체층 사이에 형성된 것으로, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 소체 내부에 형성된다.
상기 제1 및 제2 내부전극(130a, 130b)은 서로 다른 극성을 갖는 한 쌍의 전극으로써, 유전체층의 적층 방향에 따라 대향 배치되어 유전체층에 의해 서로 전기적으로 절연되어 있다.
제1 및 제2 내부전극(130a, 130b)의 일단은 서로 교대로 상기 세라믹 소체의 양 측면으로 노출된다. 상기 세라믹 소체의 측면으로 노출되는 제1 및 제2 내부전극(130a, 130b)의 일단은 각각 제1 및 제2 외부전극(120a, 120b)과 각각 전기적으로 연결된다.
상기 제1 및 제2 외부전극(120a, 120b)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부전극(130a, 130b) 사이에는 전하가 축적되고, 적층 세라믹 커패시터의 정전용량은 서로 향하는 제1 및 제2 내부전극(130a, 130b)의 면적의 크기에 비례한다.
상기 제1 및 제2 내부전극(130a, 130b)은 일반적으로 도전성 금속, 세라믹 공재, 바인더 및 용제을 포함하는 페이스트의 소성에 의하여 형성된다.
보다 구체적으로, 본 발명의 일 실시형태에 따른 내부 전극용 도전성 페이스트 조성물은 평균입경이 50 내지 300nm인 금속 분말; 및 상기 금속 분말 100 중량부에 대하여 중량평균분자량이 25만 내지 40만인 고분자량의 폴리비닐부티랄수지, 중량평균 분자량이 5만 내지 15만인 저분자량의 폴리비닐부티랄수지 및 로진 에스테르로 이루어진 군으로부터 선택되는 하나 이상의 바인더 수지를 포함하며, 상기 도전성 페이스트 조성물은 분산 처리된 것을 특징으로 한다.
분산 처리는 특별히 제한되지 않으며, 예를 들면, 3-롤 밀, 비드 밀 등을 이용하여 수행될 수 있다. 분산 처리에 의하여 금속 분말에 대한 분산성을 개선시킬 수 있어, 겔화나 상분리의 문제가 발생하지 않는다.
본 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 유전체층과의 접착력이 우수하고, 인쇄성이 우수하다. 이에 따라 적층 세라믹 커패시터의 제조과정에서 유전체층과의 박리(delamination)현상이 발생하지 않고, 가소, 소성 후에도 크랙이 발생하지 않아, 신뢰성이 우수한 적층 세라믹 커패시터를 제조할 수 있다.
상기 금속 분말은 이에 제한되는 것은 아니나, 예를 들면, Ni 또는 Ni 합금으로 이루어진 것을 사용할 수 있다. 상기 Ni 합금으로는 Ni와 함께 Mn, Cr, Co 또는 Al을 함유하는 것일 수 있다. 또한 상기 금속 분말은 평균입경이 50 내지 300nm인 것을 사용할 수 있고, 보다 구체적으로는 평균입경이 50 내지 100nm인 금속 분말, 평균입경이 100 내지 200nm인 금속 분말, 또는 평균입경이 200 내지 300nm인 금속 분말을 사용할 수 있다. 상기 금속 분말의 평균 입경에 따라 원하는 점도를 구현하기 위하여 상기 바인더 수지에 함유되는 수지의 종류 및 함량은 적절히 조절될 수 있다. 예를 들면, 평균입경이 큰 금속 분말을 이용하는 경우에는 비표면적이 낮아지므로, 바인더 수지의 총 함량을 낮출 수 있다.
본 실시형태에서, 바인더 수지는 중량평균분자량이 25만 내지 40만인 고분자량의 폴리비닐부티랄수지, 중량평균 분자량이 5만 내지 15만인 저분자량의 폴리비닐부티랄수지 및 로진 에스테르 중 하나 이상의 수지를 포함할 수 있다.
상기 바인더 수지의 총 함량은 상기 금속 분말 100 중량부에 대하여 4 내지 10 중량부일 수 있다.
상기 바인더 수지의 함량이 4 중량부 미만이면, 금속 분말의 전체 비표면적 대비 수지의 함량이 부족하여 분산성 및 인쇄성이 저하될 우려가 있고, 상기 함량이 10 중량부를 초과하면 가소 및 소성 중에 잔여 탄소가 남을 수 있어 적층 세라믹 커패시터의 특성을 저하시킬 우려가 있고, 전극의 연결성 및 커버리 지(coverage)를 감소시킬 수 있다.
본 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 상기 바인더 수지에 포함되는 3종류 수지 간의 함량비를 조절하여 다양한 범위의 점도를 구현할 수 있다.
일반적으로, 내부전극은 스크린 인쇄 또는 그라비아 인쇄 등의 방법으로 형성되는데, 본 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 적용하고자 하는 스크린 인쇄 또는 그라비아 인쇄등의 다양한 인쇄법에 따라 적절한 점도를 구현하는 것이 용이하다.
본 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 고분자량의 폴리비닐부티랄수지의 함량비가 높은 경우, 고점도를 구현할 수 있으며, 이는 스크린 인쇄에 적합할 수 있다. 예를 들면, 고분자량의 폴리비닐부티랄 수지만을 포함하여 3.0 내지 30Pa.s의 점도를 구현할 수 있으며, 이는 스크린 인쇄에 적합하다.
또한, 본 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 중량평균분자량이 5만 내지 15만인 저분자량의 폴리비닐부티랄수지를 포함하고, 이의 함량을 높여 점도를 낮출 수 있다. 이의 경우, 유전체층에 대한 접착력의 감소없이 점도를 감소시킬 수 있다.
예를 들면, 그라비아 인쇄에 적용하기 위해서는 0.1 내지 2.0 Pa.s의 점도를 갖는 페이스트 조성물이 요구되는데, 상기 5만 내지 15만인 저분자량의 폴리비닐부 티랄수지를 상기 고분자량의 폴리비닐부티랄 수지 보다 1.5배 이하의 함량으로 첨가되어 저점도의 페이스트를 형성할 수 있다.
또한, 본 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 로진에스테르(rosin ester)를 포함하고, 이의 함량을 높여 점도를 낮출 수 있다. 이의 경우, 유전체층과의 점착력의 저하 및 인쇄성의 저하없이 점도를 낮출 수 있다.
상기 로진에스테르는 이에 제한되는 것은 아니나, 예를 들면 연화점이 80℃이하이고, Tg가 50℃이며, 중량평균분자량이 500 내지 2000인 것을 사용할 수 있다. 상기 로진에스테르는 상기 고분자량의 폴리비닐부티랄 수지와 상기 저분자량의 폴리비닐부티랄 수지의 함량의 합 보다 1.5배 이하로 첨가될 수 있고, 이에 따라, 저점도의 페이스트를 형성할 수 있다.
본 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 상기 성분 이외에 세라믹 공재를 포함할 수 있으며, 세라믹 공재의 함량은 금속 분말 100 중량부에 대하여 2 내지 6중량부를 포함할 수 있다. 상술한 바와 같이, 본 실시형태에 따른 내부전극용 도전성 페이스트 조성물은 분산 처리에 의하여 금속 분말과 세라믹 공재의 분산성이 우수하여 겔화나 상분리의 문제가 발생하지 않는다.
또한, 내부전극용 도전성 페이스트 조성물의 용제는 특별히 제한되지 않으며, 예를 들면, 테르피네올, 디하이드로테르피네올, 부틸카르비톨, 케로신 등을 사 용할 수 있다.
상기 제1 및 제2 외부전극(120a, 120b)은 도전성 금속으로 형성되며, 이에 제한되는 것은 아니나, 예를 들면, 구리, 구리 합금, 니켈, 니켈 합금, 은, 팔라듐 등으로 이루어진 수 있다.
이하, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
우선, 복수의 세라믹 그린시트를 준비한다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작한다.
그리고, 세라믹 그린시트의 표면에, 내부전극용 도전성 페이스트를 도포하여 제1 및 제2 내부전극 패턴을 형성한다.
상기 제1 및 제2 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
상술한 바와 같이, 상기 내부전극용 도전성 페이스트는 평균입경이 50 내지 300nm인 금속 분말; 및 상기 금속 분말 100 중량부에 대하여 중량평균분자량이 25만 내지 40만인 고분자량의 폴리비닐부티랄수지, 중량평균 분자량이 5만 내지 15만인 저분자량의 폴리비닐부티랄수지 및 로진 에스테르로 이루어진 군으로부터 선택되는 하나 이상의 수지를 함유하는 바인더 수지 4 내지 10 중량부를 혼합하고, 분 산 처리하여 제조된다. 또한, 상기 내부전극용 도전성 페이스트 조성물은 세라믹 공재, 용제 등 포함할 수 있다.
보다 구체적으로, 내부전극용 도전성 페이스트는 3.0 내지 30Pa.s의 점도로 제조되고, 스크린 인쇄법에 의하여 내부전극 패턴을 형성할 수 있다.
또는, 내부전극용 도전성 페이스트를 0.1 내지 2.0Pa.s의 점도로 제조한 후, 그라비아 인쇄법에 의하여 내부전극 패턴을 형성할 수 있다.
상술한 바와 같이, 상기 내부전극용 도전성 페이스트 조성물에 중량평균분자량이 5만 내지 15만인 저분자량의 폴리비닐부티랄수지 또는 로진에스테르(rosin ester)를 첨가하고, 이의 함량을 조절하여 0.1 내지 2.0Pa.s의 점도를 갖는 페이스트로 제조할 수 있다.
다음으로, 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층방향으로부터 가압하여, 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킨다. 이렇게 하여, 세라믹 그린시트와 내부전극 페이스트가 교대로 적층된 세라믹 적층체를 제조한다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화한다. 이때, 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단한다.
이 후, 칩화한 적층체를 예를 들면 1200℃ 정도로 소성하여 세라믹 소체를 제조한다. 세라믹 소체를 물 및 연마매체를 포함하는 배럴(barrel) 내에서 처리하여 표면 연마를 한다. 표면연마는 세라믹 적층체의 제조단계에서 행하여도 좋다.
다음으로, 세라믹 소체의 측면으로 덮으며, 세라믹 소체의 측면으로 노출된 제1 및 제2 내부전극과 전기적으로 연결되도록 제1 및 제2 외부전극을 형성한다. 이 후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 실시할 수 있다.
하기 표 1과 같은 조건으로, 내부전극용 페이스트를 제조하고, 이를 포함하는 적층 세라믹 커패시터를 제조하였다.
| Ni size (nm) |
Ni 함량 (중량%) |
고분자량폴리비닐부티랄 (중량%) |
저분자량폴리비닐부티랄 (중량%) |
로진에스테르 (중량%) |
고분자량폴리비닐부티랄/저분자량폴리비닐부티랄 | 폴리비닐부티랄/로진에스테르 | 점도 (Pa·s) |
|
| 실시예1 | 50~100 | 50 | 2.5 | 0 | 0 | - | - | 6.0 |
| 실시예2 | 50~100 | 50 | 3.0 | 0 | 0 | - | - | 8.0 |
| 실시예3 | 50~100 | 50 | 3.5 | 0 | 0 | - | - | 15.0 |
| 실시예4 | 50~100 | 50 | 2.0 | 1.0 | 0 | 2/1 | - | 5.0 |
| 실시예5 | 50~100 | 50 | 1.5 | 1.5 | 0 | 1/1 | - | 1.5 |
| 실시예6 | 50~100 | 50 | 1.6 | 2.4 | 0 | 2/3 | - | 2.0 |
| 실시예7 | 50~100 | 50 | 1.0 | 0 | 1.5 | - | 2/3 | 0.4 |
| 실시예8 | 50~100 | 50 | 1.2 | 0 | 1.8 | - | 2/3 | 1.0 |
| 실시예9 | 50~100 | 50 | 1.0 | 1.0 | 1.5 | 1/1 | 4/3 | 1.2 |
| 실시예10 | 100~200 | 50 | 2.0 | 0 | 0 | - | - | 3.0 |
| 실시예11 | 100~200 | 50 | 2.5 | 0 | 0 | - | - | 5.0 |
| 실시예12 | 100~200 | 50 | 3.0 | 0 | 0 | - | - | 7.0 |
| 실시예13 | 100~200 | 50 | 3.5 | 0 | 0 | - | - | 12.0 |
| 실시예14 | 100~200 | 50 | 2.0 | 1.0 | 0 | 2/1 | - | 4.0 |
| 실시예15 | 100~200 | 50 | 1.5 | 1.5 | 0 | 1/1 | - | 1.2 |
| 실시예16 | 100~200 | 50 | 1.6 | 2.4 | 0 | 2/3 | - | 1.7 |
| 실시예17 | 100~200 | 50 | 1.0 | 0 | 1.5 | - | 2/3 | 0.3 |
| 실시예18 | 100~200 | 50 | 1.2 | 0 | 1.8 | - | 2/3 | 0.8 |
| 실시예19 | 100~200 | 50 | 1.0 | 1.0 | 1.5 | 1/1 | 4/3 | 1.0 |
| 실시예20 | 200~300 | 50 | 2.0 | 0 | 0 | - | - | 3.0 |
| 실시예21 | 200~300 | 50 | 2.5 | 0 | 0 | - | - | 4.0 |
| 실시예22 | 200~300 | 50 | 3.0 | 0 | 0 | - | - | 6.0 |
| 실시예23 | 200~300 | 50 | 3.5 | 0 | 0 | - | - | 10.0 |
| 실시예24 | 200~300 | 50 | 2.0 | 1.0 | 0 | 2/1 | - | 3.5 |
| 실시예25 | 200~300 | 50 | 1.5 | 1.5 | 0 | 1/1 | - | 1.1 |
| 실시예26 | 200~300 | 50 | 1.6 | 2.4 | 0 | 2/3 | - | 1.5 |
| 실시예27 | 200~300 | 50 | 1.0 | 0 | 1.5 | - | 2/3 | 0.3 |
| 실시예28 | 200~300 | 50 | 1.2 | 0 | 1.8 | - | 2/3 | 0.6 |
| 실시예29 | 200~300 | 50 | 1.0 | 1.0 | 1.5 | 1/1 | 4/3 | 0.8 |
제조된 적층 세라믹 커패시터의 건조막 조도로 인쇄성을 평가하고, 접착력, 적층성, 절단후 박리 여부를 하기와 같은 기준으로 평가하고, 이의 결과를 하기 표 2에 나타내었다.
* 접착력, 인쇄성, 적층성
◎: 매우 우수, ○: 우수
| 접착력 | 인쇄성 | 적층성 | 절단 후 박리여부 | |
| 실시예1 | ○ | ◎ | ○ | 無 |
| 실시예 2 | ◎ | ◎ | ◎ | 無 |
| 실시예 3 | ◎ | ◎ | ○ | 無 |
| 실시예 4 | ○ | ◎ | ○ | 無 |
| 실시예 5 | ○ | ○ | ○ | 無 |
| 실시예 6 | ◎ | ◎ | ◎ | 無 |
| 실시예 7 | ○ | ◎ | ○ | 無 |
| 실시예 8 | ○ | ○ | ○ | 無 |
| 실시예 9 | ◎ | ◎ | ◎ | 無 |
| 실시예 10 | ○ | ○ | ○ | 無 |
| 실시예 11 | ◎ | ◎ | ○ | 無 |
| 실시예 12 | ◎ | ◎ | ◎ | 無 |
| 실시예 13 | ◎ | ◎ | ○ | 無 |
| 실시예 14 | ◎ | ◎ | ○ | 無 |
| 실시예 15 | ◎ | ○ | ○ | 無 |
| 실시예 16 | ◎ | ◎ | ◎ | 無 |
| 실시예 17 | ○ | ◎ | ○ | 無 |
| 실시예 18 | ○ | ○ | ○ | 無 |
| 실시예 19 | ◎ | ◎ | ◎ | 無 |
| 실시예 20 | ○ | ○ | ◎ | 無 |
| 실시예 21 | ◎ | ◎ | ◎ | 無 |
| 실시예 22 | ◎ | ○ | ○ | 無 |
| 실시예 23 | ◎ | ○ | ○ | 無 |
| 실시예 24 | ◎ | ○ | ○ | 無 |
| 실시예 25 | ○ | ○ | ○ | 無 |
| 실시예 26 | ◎ | ◎ | ◎ | 無 |
| 실시예 27 | ○ | ◎ | ◎ | 無 |
| 실시예 28 | ◎ | ◎ | ◎ | 無 |
| 실시예 29 | ◎ | ◎ | ◎ | 無 |
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이며, 이 또한 첨부된 청구범위에 기재된 기술적 사상에 속한다 할 것이다.
도 1는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이다.
도 2는 도 1a의 A-A'를 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 적층 세라믹 커패시터 110: 세라믹 소체
111: 유전체층 120a, 120b: 제1 및 제2 외부전극
130a, 130b: 제1 및 제2 내부전극
Claims (8)
- 평균입경이 50 내지 300nm인 금속 분말; 및상기 금속 분말 100 중량부에 대하여 중량평균분자량이 25만 내지 40만인 고분자량의 폴리비닐부티랄수지, 중량평균 분자량이 5만 내지 15만인 저분자량의 폴리비닐부티랄수지 및 로진 에스테르로 이루어진 군으로부터 선택되는 하나 이상의 수지를 함유하는 바인더 수지 4 내지 10 중량부;를 포함하며, 분산 처리된 내부전극용 도전성 페이스트 조성물.
- 제1항에 있어서,상기 저분자량의 폴리비닐부티랄 수지는 상기 고분자량의 폴리비닐부티랄수지 보다 1.5배 이하의 함량으로 포함되는 것을 특징으로 하는 내부전극용 도전성 페이스트 조성물.
- 제1항에 있어서,상기 로진 에스테르는 상기 고분자량 및 저분자량의 폴리비닐부티랄 수지 함량의 합 보다 1.5배 이하의 함량으로 포함되는 것을 특징으로 하는 내부전극용 도전성 페이스트 조성물.
- 제1항에 있어서,상기 금속 분말은 니켈 또는 니켈 합금인 것을 특징으로 하는 내부전극용 도전성 페이스트 조성물.
- 복수의 세라믹 그린 시트를 마련하는 단계;평균입경이 50 내지 300nm인 금속 분말 및 상기 금속 분말 100 중량부에 대하여 중량평균분자량이 25만 내지 40만인 고분자량의 폴리비닐부티랄수지, 중량평균 분자량이 5만 내지 15만인 저분자량의 폴리비닐부티랄수지 및 로진 에스테르로 이루어진 군으로부터 선택되는 하나 이상의 수지를 함유하는 바인더 수지 4 내지 10 중량부를 포함하며, 분산 처리된 내부전극용 도전성 페이스트 조성물을 제조하는 단계;상기 세라믹 그린시트에 상기 내부전극용 도전성 페이스트 조성물로 제1 및 제2 내부전극 패턴을 형성하는 단계;상기 제1 및 제2 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;상기 제1 및 제2 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 상기 세라믹 적층체를 절단하고 소성하여 세라믹 소체를 형성하는 단계; 및상기 제1 및 제2 내부전극의 일단과 전기적으로 연결되도록 상기 세라믹 소체의 측면에 제1 및 제2 외부전극을 형성하는 단계;를 포함하는 적층 세라믹 커패시터의 제조방법.
- 제5항에 있어서,상기 저분자량의 폴리비닐부티랄 수지는 상기 고분자량의 폴리비닐부티랄수지 보다 1.5배 이하의 함량으로 포함되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
- 제5항에 있어서,상기 로진 에스테르는 상기 고분자량 및 저분자량의 폴리비닐부티랄 수지 함량의 합 보다 1.5배 이하의 함량으로 포함되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
- 제5항에 있어서,상기 금속 분말은 니켈 또는 니켈 합금인 것을 특징으로 하는 적층 세라믹 커패시터의 제조방법.
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