KR20110076510A - 반도체 소자의 매립 게이트 및 그 형성방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 매립 게이트 형성방법은, 반도체 기판의 활성영역 내에 게이트 트렌치를 형성하는 단계; 게이트 트렌치를 장벽 금속막 및 금속막으로 매립하는 단계; 금속막 및 장벽 금속막을 리세스하여 게이트 트렌치를 일부 매립하는 매립 게이트 전극을 형성하는 단계; 매립 게이트 전극의 장벽 금속막을 금속막의 표면보다 낮은 위치까지 리세스 시키는 단계; 및 매립 게이트 전극 및 게이트 트렌치의 노출 부분을 캡핑막으로 매립하는 단계를 포함한다.
매립 게이트, 장벽 금속막, 인산
Description
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자의 매립 게이트 및 그 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 디자인 룰(design rule) 또한 축소됨에 따라 반도체 소자를 구성하는 트랜지스터의 게이트의 크기 또한 점점 감소하고 있다. 이에 따라 소스 영역 및 드레인 영역 사이의 전계의 세기도 커지고 있다. 이와 같이 증가된 전계의 세기에 의해, 소스 영역과 드레인 영역 사이에서 전자가 가속되어 드레인 영역 근처의 게이트 절연막을 어택(attack)하는 핫 캐리어(hot carrier)가 다수 발생하게 된다. 그리고 이와 같은 핫 캐리어는 소자의 전기적인 특성들을 열화시키는 것으로 알려져 있다. 특히 디램(DRAM)과 같은 반도체 메모리 소자의 경우, 소스 영역과 드레인 영역 사이의 전계의 세기가 증가함에 따라 누설전류가 발생하고, 이는 디램의 중요한 특성들 중의 하나인 리프레시(refresh) 특성에 나쁜 영향을 끼치고 있다. 이러한 구조적인 문제 외에도, 소스 영역 및 드레인 영역 사이의 거리가 좁아짐에 따라 펀치스루(punch-through)에 대한 마진(margin) 또한 줄어들면서 트랜지스터의 단채널 효과(short channel effect) 및 누설전류가 증가하는 문제가 나타나고 있다.
이와 같이 트랜지스터의 게이트의 크기가 감소함에 따라 발생하는 문제점을 해결하기 위해 반도체 기판 내에 형성된 트렌치와 중첩하여 게이트를 형성하는 리세스 게이트(recess gate)가 제안되어 적용하고 있다. 리세스 게이트는 통상의 평판형(planar type) 게이트에 비하여 유효 채널 길이가 증가하여 단채널 효과 및 누설전류를 감소시킬 수 있다. 그러나 리세스 게이트는 워드라인과 비트라인이 오버랩(overlap)되고, 워드라인 스페이서에 의해 워드라인과 비트라인이 분리되는 구조를 가진다. 이에 따라 워드라인 및 비트라인의 오버랩에 의해 기생 캐패시턴스 값이 증가하는 문제가 있다. 기생 캐패시턴스 값이 증가하면 비트라인 센싱 마진(sensing margin)을 확보하기 위한 셀 캐패시턴스 값이 감소하여 반도체 소자의 리프레시 특성을 저하된다. 이에 따라 리세스 게이트를 적용하는 과정에서 유발되는 문제를 개선하면서 반도체 소자의 리프레시 특성을 개선할 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 매립 게이트를 형성하는데 있어서, 게이트와 비트라인, 게이트와 스토리지노드 사이의 자기정렬컨택 불량에 의한 전기적 단락을 방지할 수 있는 반도체 소자의 매립 게이트 형성방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 매립 게이트 형성방법은, 반도체 기판의 활성영역 내에 게이트 트렌치를 형성하는 단계; 상기 게이트 트렌치를 장벽 금속막 및 금속막으로 매립하는 단계; 상기 금속막 및 장벽 금속막을 리세스하여 상기 게이트 트렌치를 일부 매립하는 매립 게이트 전극을 형성하는 단계; 상기 매립 게이트 전극의 장벽 금속막을 상기 금속막의 표면보다 낮은 위치까지 리세스 시키는 단계; 및 상기 매립 게이트 전극 및 상기 게이트 트렌치의 노출 부분을 캡핑막으로 매립하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 캡핑막을 매립하는 단계 이후에, 상기 매립 게이트 전극 사이의 활성영역을 노출시키는 컨택홀을 포함하는 층간절연막을 형성하는 단계; 및 상기 컨택홀을 도전성막으로 매립하여 컨택 플러그를 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 장벽 금속막은 티타늄나이트라이드(TiN)를 포함하고, 상기 금속막은 텅스텐(W)을 포함하여 형성할 수 있고, 상기 장벽 금속막 및 금속막은 차례로 적층된 구조로 형성하는 것이 바람직하다.
상기 장벽 금속막을 리세스시키는 단계는, 상기 장벽 금속막 상에 인산(H3PO4) 용액을 공급하면서 수분(H2O)을 첨가하여 질화물이 포함된 상기 장벽 금속막의 식각 반응을 유도한다.
상기 인산(H3PO4) 용액은 150℃ 내지 170℃의 온도를 유지하고, 상기 인산(H3PO4) 용액에 공급하는 수분(H2O)은 분당 30cc 내지 70cc의 공급량으로 공급하는 것이 바람직하다.
상기 장벽 금속막은 상기 금속막의 표면으로부터 200Å의 두께를 넘지 않는 두께로 리세스 시키는 것이 바람직하다.
본 발명에 따른 반도체 소자의 매립 게이트는, 반도체 기판에 배치되어 활성영역을 정의하는 소자분리막; 상기 활성영역을 가로지르며 상기 소자분리막에 연장된 게이트 트렌치의 일부분을 채우는 금속막 및 상기 금속막을 둘러싸면서 상기 금속막의 표면보다 낮은 위치에 형성된 장벽 금속막으로 이루어진 매립 게이트 전극; 및 상기 매립 게이트 전극 상에 배치되면서 상기 게이트 트렌치를 매립하는 캡핑막을 포함하여 형성하는 것을 특징으로 한다.
본 발명에 있어서, 상기 장벽 금속막은 티타늄나이트라이드(TiN)를 포함하고, 상기 금속막은 텅스텐(W)을 포함하여 형성되고, 상기 장벽 금속막 및 금속막은 차례로 적층된 구조로 형성된다.
본 발명에 따르면, 장벽 금속막을 선택적으로 리세스시킴으로써 자기정렬컨택 불량에 의한 전기적 단락을 방지할 수 있다. 또한 장벽 금속막을 리세스시키는 과정에서 금속막에 대한 영향을 배제하여 게이트 저항을 그대로 유지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 매립 게이트 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 1을 참조하면, 게이트 트렌치(125)가 형성된 반도체 기판(100)을 준비한다. 게이트 트렌치(125)는 소자분리막(115)으로 둘러싸인 활성영역 내에 형성되어 있으며, 활성영역을 가로지르는 라인(line) 형상으로 구성할 수 있다. 게이트 트렌치(125)가 라인 형상으로 형성되면서 소자분리막(115) 내에도 게이트 트렌치(125)가 배치된다. 소자분리용 트렌치(105) 및 게이트 트렌치(125)의 노출면은 절연막(110)을 더 포함하여 형성되며, 절연막(110)은 열 산화 공정을 진행하여 산화막으로 형성할 수 있으나, 이에 한정되는 것은 아니다. 소자분리막(115)은 유동성막, 예를 들어, 스핀 온 절연막(SOD; Spin on dielectric)으로 형성할 수 있다. 게이트 트렌치(125) 상에 형성된 마스크막 패턴(120)은 식각배리어막으로 게이트 트렌치(125)가 형성되는 영역을 제외한 나머지 영역을 차단한다. 마스크막 패턴(120)은 TEOS(Tetra Ethyl ortho silicate)막을 포함하여 형성할 수 있다.
도 2를 참조하면, 반도체 기판(100) 상에 게이트 전극 물질막(140)을 형성한다. 구체적으로, 게이트 트렌치(125) 위에 형성된 절연막(110) 위에 장벽 금속막(130)을 형성한다. 장벽 금속막(130)은 티타늄나이트라이드(TiN)막으로 50Å 내지 70Å의 두께로 형성할 수 있다. 다음에 장벽 금속막(130) 위에 금속막(135)을 형성하여 장벽 금속막(130) 및 금속막(135)이 차례로 적층된 게이트 전극 물질막(140)을 형성한다. 금속막(135)은 텅스텐(W)막으로 형성한다. 금속막(135)은 게이트 트렌치(125)를 모두 매립하는 두께로 형성하며, 1300Å 내지 1700Å의 두께로 형성한다. 이에 따라 게이트 전극 물질막(140)은 금속막(135)을 장벽 금속막(130)이 둘러싼 형상으로 구성된다. 게이트 전극 물질막(140)은 티타늄나이트라이드(TiN)막 및 텅스텐(W)막을 각각 단일막으로 형성할 수도 있으나 게이트의 저항 특성을 향상시키기 위해 장벽 금속막(130) 및 금속막(135)이 차례로 적층된 구조로 형성하는 것이 바람직하다.
도 3을 참조하면, 장벽 금속막(130) 및 금속막(135)으로 이루어진 게이트 전극 물질막(140, 도 2 참조)을 리세스시켜 게이트 트렌치(125)를 일부 매립하는 매립 게이트 전극(140a)을 형성한다. 이를 위해 먼저 게이트 전극 물질막(140)이 형성된 반도체 기판(100) 상에 평탄화 공정을 진행한다. 평탄화 공정은 게이트 전극 물질막(140)을 균일한 두께로 리세스 시키기 위해 게이트 전극 물질막(140)의 표면을 연마하는 공정이다. 이러한 평탄화 공정은 화학적기계적연마(CMP; Chemical mechanical polishing) 방식으로 진행할 수 있다.
다음에 평탄화 공정으로 표면이 연마된 게이트 전극 물질막(140)을 표면으로부터 일정 깊이만큼 리세스시켜 매립 게이트 전극(140a)을 형성한다. 리세스 공정은 에치백(etch back) 공정으로 진행할 수 있다. 여기서 에치백 공정은 장벽 금속막(130) 및 금속막(135)의 식각선택비가 1:1에 가까운 건식 식각 방식으로 진행한다. 이러한 리세스 공정은 게이트의 라인 저항(Rs)을 확보하기 위해 매립 게이트 전극(140a)이 600Å 내지 800Å의 두께만큼 남아 있을 때까지 진행한다. 이 경우 장벽 금속막(130)은 리세스 과정에서 금속막(135)의 표면에 대해 일정 높이(d)만큼 돌출하게 남게 된다.
이와 같이 장벽 금속막(130)이 금속막(135)의 표면에 대해 돌출하거나 평행한 상태에서 후속 컨택 플러그를 형성하는 경우, 자기정렬컨택(SAC; Self alignment contact) 공정을 위한 공간 마진이 협소하여 게이트와 비트라인 컨택플러그 또는 게이트와 스토리지노드 컨택플러그 사이에 전기적 단락(short)이 발생하는 문제가 있다. 특히 컨택 플러그를 형성될 영역을 정의하는 마스크 패턴을 형성하는 과정에서 마스크 패턴의 위치가 오정렬(misalign)되는 경우, 식각 공정을 진행하면 장벽 금속막(130)이 돌출된 부분까지 식각되어 노출되므로 후속 컨택플러그 형성 공정에서 전기적 단락이 발생하게 된다. 이를 개선하기 위해 장벽 금속막(130) 및 금속막(135)에 대해 과도하게 식각을 진행하게 되면 게이트의 저항이 상승하게 된다.
도 4를 참조하면, 장벽 금속막(130)을 금속막(135)의 표면보다 낮은 위치까 지 리세스 시킨다. 구체적으로, 장벽 금속막(130) 상에 인산(H3PO4) 용액을 공급하면서 수분(H2O)을 첨가한다. 인산(H3PO4) 용액에 일정량의 수분(H2O)을 첨가하면, 질화물(nitrogen)이 포함되어 있는 물질에 대해 식각 반응을 일으킨다. 이러한 작용에 의해 텅스텐(W)막으로 이루어진 금속막(135)에 대해서는 영향을 미치지 않지만, 질화물을 포함하는 티타늄나이트라이드(TiN)막으로 이루어진 장벽 금속막(130)에 대해서는 선택적으로 식각 반응을 통해 리세스시킬 수 있다.
인산(H3PO4) 용액은 150℃ 내지 170℃의 온도로 공급한다. 인산(H3PO4) 용액에 공급하는 수분(H2O)은 분당 30cc 내지 70cc의 공급량으로 공급하는 것이 바람직하다. 그리고 장벽 금속막(130)에 인산(H3PO4) 용액을 공급하면서 수분(H2O)을 첨가하는 리세스 공정은 180초 내지 600초 동안 진행하는 것이 바람직하다. 이러한 리세스 과정에 의해 장벽 금속막(130)은 금속막(135)의 표면보다 돌출된 표면으로부터 100Å 내지 200Å의 두께만큼 리세스 되어 도 4에 도시한 바와 같이, 금속막(135)의 표면보다 낮은 위치에 형성된다. 이 경우, 장벽 금속막(130)은 금속막(135)의 표면보다 돌출된 표면으로부터 200Å을 넘지 않는 두께로 리세스 시키는 것이 바람직하다. 돌출된 표면으로부터 200Å을 넘게 리세스되는 경우에는 게이트의 정상적인 동작을 위한 저항을 유지할 수 없기 때문이다.
질화물이 포함되어 있는 물질에 대해서만 식각이 진행되는 반응에 의해 장벽 금속막(130)이외의 물질, 예컨대 금속막(135)에 대해서는 리세스 과정에서 영향을 미치지 않는다. 한편, 리세스 과정을 진행하는 동안 소자분리막(115)에 대해서도 리세스가 이루어져 마스크막 패턴(120)의 측벽으로부터 내측으로 일정 두께, 예를 들어 20Å 내지 100Å의 두께만큼 제거된다. 이에 따라 소자분리영역에 배치된 게이트 트렌치(125b)의 상부 부분의 폭이 넓어진다. 이는 TEOS막으로 이루어진 마스크막 패턴(120) 및 활성영역의 측벽에 형성된 절연막(110)의 산화막과 비교하여 인산(H3PO4) 용액에서의 습식 식각율(wet etch rate)이 10배 이상 빠르기 때문이다. 이러한 리세스 공정으로 확보할 수 있는 횡측 방향 영역(lateral area, a)의 크기는 20Å로써 30nm 급의 반도체 소자 제조 공정에서 10%의 자기정렬공정에서 마진을 확보할 수 있다. 이 영역(a)은 이후 캡핑막에 의해 메워지기 때문에 자기정렬컨택 불량(SAC fail)을 방지하는데 보다 효과적이게 된다. 한편, 리세스 공정에서 일반적으로 적용하는 SPM(Sulfuric acid peroxide mixture) 용액 또는 암모니아(NH4OH) 용액, 과산화수소(H2O2) 및 물(H2O)을 혼합한 SC-1용액을 적용하는 경우, 금속막(135)에 대해서도 식각 반응이 나타난다. 이에 따라 장벽 금속막(130)에 대해서만 선택적으로 식각 반응을 유도하기 위해 인산(H3PO4) 용액을 사용하는 것이 바람직하다.
도 5를 참조하면, 리세스 공정을 진행하여 횡측 방향으로 공간이 넓어진 게이트 트렌치(125a, 125b)의 노출 부분을 캡핑막(145)으로 매립한다. 캡핑막(145)은 질화막으로 600Å 내지 900Å의 두께로 형성한다. 여기서 리세스 공정에서 확보된 횡측 방향 영역(a, 도 4 참조) 또한 캡핑막에 의해 메워지기 때문에 자기정렬컨택 불량(SAC fail)을 방지하는데 보다 효과적으로 작용한다.
도 6을 참조하면, 마스크막 패턴(120) 및 캡핑막(145)의 노출면 상에 층간절연막(150)을 형성한다. 층간절연막(150)은 고밀도 플라즈마(HDP; High density plasma) 방식을 이용한 산화막으로 형성할 수 있다. 층간절연막(150)은 1300Å 내지 1800Å의 두께로 형성한다. 여기서 층간절연막(150)은 반도체 기판(100)의 활성영역과 후속 공정의 비트라인 및 스토리지노드와 연결하는 비트라인 컨택플러그 및 스토리지노드 컨택플러그가 형성될 영역이다. 다음에 층간절연막(150) 위에 매립 게이트 전극(140a) 사이에 컨택플러그가 형성될 영역을 정의하는 레지스트 패턴(155)을 형성한다.
도 7을 참조하면, 레지스트 패턴(155)으로 노출 부분을 식각하여 매립 게이트 전극(140a) 사이의 활성영역 부분을 노출시키는 컨택홀(160)을 형성한다. 그리고 컨택홀(160)을 도전성 물질, 예를 들어 폴리실리콘으로 매립하여 후속 공정의 비트라인 또는 스토리지노드와 연결되는 컨택 플러그(165)를 형성한다. 이 경우 컨택홀(160)을 형성하기 위한 식각 공정에서 레지스트 패턴(155, 도 6 참조)이 오정렬되더라도 상술한 리세스 공정에 의해 장벽 금속막(130)이 금속막(135)의 표면 아래에 위치함에 따라 횡측 방향 영역(a, 도 참조)에 의해 'b' 두께만큼의 공정 여유를 확보하고 있으므로 자기정렬컨택 불량(SAC fail)에 의한 전기적 단락 현상을 방지할 수 있다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 매립 게이트 형성방법을 설명하기 위해 나타내보인 도면들이다.
Claims (10)
- 반도체 기판의 활성영역 내에 게이트 트렌치를 형성하는 단계;상기 게이트 트렌치를 장벽 금속막 및 금속막으로 매립하는 단계;상기 금속막 및 장벽 금속막을 리세스하여 상기 게이트 트렌치를 일부 매립하는 매립 게이트 전극을 형성하는 단계;상기 매립 게이트 전극의 장벽 금속막을 상기 금속막의 표면보다 낮은 위치까지 리세스 시키는 단계; 및상기 매립 게이트 전극 및 상기 게이트 트렌치의 노출 부분을 캡핑막으로 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 매립 게이트 형성방법.
- 제1항에 있어서,상기 캡핑막을 매립하는 단계 이후에, 상기 매립 게이트 전극 사이의 활성영역을 노출시키는 컨택홀을 포함하는 층간절연막을 형성하는 단계; 및상기 컨택홀을 도전성막으로 매립하여 컨택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 매립 게이트 형성방법.
- 제1항에 있어서,상기 장벽 금속막은 티타늄나이트라이드(TiN)를 포함하고, 상기 금속막은 텅스텐(W)을 포함하여 형성하는 반도체 소자의 매립 게이트 형성방법.
- 제1항에 있어서,상기 장벽 금속막 및 금속막은 차례로 적층된 구조로 형성하는 반도체 소자의 매립 게이트 형성방법.
- 제1항에 있어서, 상기 장벽 금속막을 리세스시키는 단계는,상기 장벽 금속막 상에 인산(H3PO4) 용액을 공급하면서 수분(H2O)을 첨가하여 질화물이 포함된 상기 장벽 금속막의 식각 반응을 유도하는 반도체 소자의 매립 게이트 형성방법.
- 제5항에 있어서,상기 인산(H3PO4) 용액은 150℃ 내지 170℃의 온도를 유지하고, 상기 인산(H3PO4) 용액에 공급하는 수분(H2O)은 분당 30cc 내지 70cc의 공급량으로 공급하는 반도체 소자의 매립 게이트 형성방법.
- 제1항에 있어서,상기 장벽 금속막은 상기 금속막의 표면으로부터 200Å의 두께를 넘지 않는 두께로 리세스시키는 반도체 소자의 매립 게이트 형성방법.
- 반도체 기판에 배치되어 활성영역을 정의하는 소자분리막;상기 활성영역을 가로지르며 상기 소자분리막에 연장된 게이트 트렌치의 일부분을 채우는 금속막 및 상기 금속막을 둘러싸면서 상기 금속막의 표면보다 낮은 위치에 형성된 장벽 금속막으로 이루어진 매립 게이트 전극; 및상기 매립 게이트 전극 상에 배치되면서 상기 게이트 트렌치를 매립하는 캡핑막을 포함하여 형성된 것을 특징으로 하는 반도체 소자의 매립 게이트.
- 제8항에 있어서,상기 장벽 금속막은 티타늄나이트라이드(TiN)를 포함하고, 상기 금속막은 텅스텐(W)을 포함하여 형성된 반도체 소자의 매립 게이트.
- 제8항에 있어서,상기 장벽 금속막 및 금속막은 차례로 적층된 구조로 형성된 반도체 소자의 매립 게이트.
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