KR20110073354A - 전력 증폭 회로, ｄｃ-ｄｃ 컨버터, 피크 홀딩 회로, 및 피크 홀딩 회로를 포함하는 출력 전압 제어 회로 - Google Patents

전력 증폭 회로, ｄｃ-ｄｃ 컨버터, 피크 홀딩 회로, 및 피크 홀딩 회로를 포함하는 출력 전압 제어 회로 Download PDF

Info

Publication number
KR20110073354A
KR20110073354A KR1020100132503A KR20100132503A KR20110073354A KR 20110073354 A KR20110073354 A KR 20110073354A KR 1020100132503 A KR1020100132503 A KR 1020100132503A KR 20100132503 A KR20100132503 A KR 20100132503A KR 20110073354 A KR20110073354 A KR 20110073354A
Authority
KR
South Korea
Prior art keywords
voltage
field effect
effect transistor
power line
circuit
Prior art date
Application number
KR1020100132503A
Other languages
English (en)
Other versions
KR101118867B1 (ko
Inventor
노부아끼 쯔지
Original Assignee
야마하 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2009291501A external-priority patent/JP2011135659A/ja
Priority claimed from JP2009291350A external-priority patent/JP2011135224A/ja
Priority claimed from JP2009293998A external-priority patent/JP2011135411A/ja
Priority claimed from JP2009294003A external-priority patent/JP2011135413A/ja
Application filed by 야마하 가부시키가이샤 filed Critical 야마하 가부시키가이샤
Publication of KR20110073354A publication Critical patent/KR20110073354A/ko
Application granted granted Critical
Publication of KR101118867B1 publication Critical patent/KR101118867B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H03F3/2173—Class D power amplifiers; Switching amplifiers of the bridge type
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/68—Combinations of amplifiers, e.g. multi-channel amplifiers for stereophonics
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0083—Converters characterised by their input or output configuration
    • H02M1/009—Converters characterised by their input or output configuration having two or more independently controlled outputs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Dc-Dc Converters (AREA)

Abstract

전력 증폭 회로는, 직렬로 접속되고, 고전위의 전력선과 저전위의 전력선 사이에 개재되고, 부하를 구동하는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터; 입력 신호에 응답하여, 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터에 각각 인가되는 게이트 전압을 생성하는 전치 구동기; 및 소스 전압을 상기 고전위의 전력선 및 상기 저전위의 전력선으로 각각 공급하고, 상기 소스 전압을 제어하도록 구성되는 가변 전원을 포함한다.

Description

전력 증폭 회로, ＤＣ-ＤＣ 컨버터, 피크 홀딩 회로, 및 피크 홀딩 회로를 포함하는 출력 전압 제어 회로{POWER AMPLIFYING CIRCUIT, DC-DC CONVERTER, PEAK HOLDING CIRCUIT, AND OUTPUT VOLTAGE CONTROL CIRCUIT INCLUDING THE PEAK HOLDING CIRCUIT}
본 발명은 헤드폰 및 이동 전화기에 제공되는 스피커 등을 기동하는 데 적합한 전력 증폭 회로에 관한 것이다.
또한, 본 발명은 DC 전압을 DC 전압으로 변환하기 위한 DC-DC 컨버터에 관한 것이며, 보다 구체적으로 단일 DC 전압을 양 및 음의 DC 전압으로 변환하기 위한 DC-DC 컨버터에 관한 것이다.
또한, 본 발명은 전하 펌프와 유사하게 출력 전압이 조정될 수 있는 전원 회로의 출력 전압을 제어하기 위한 기술에 관한 것이다.
헤드폰 및 이동 전화기에 제공되는 스피커 등을 기동하는 데 사용되는 전력 증폭 회로는 낮은 전압 및 낮은 전력 소비로 동작되는 것이 요구된다. 이러한 이유로 스피커와 같은 부하를 기동하는데 사용되는 전력 소비 외의 무효 전력 소비는 최대한 회피되어야 한다. 관련 기술에서, 전력 증폭 회로의 소스 전압은 무용한 전력 소비를 최소화하기 위해 전력 증폭 회로의 출력 신호 또는 입력 신호의 레벨에 따라 스위칭된다. 도 21은 이러한 유형의 관련 전력 증폭 회로의 예시적인 구성을 나타내는 회로도이다. 전력 증폭 회로는 가변 전원(820), 전치 구동기(830) 및 부하 구동 섹션(840)을 갖는다. 도면의 복잡성을 방지하기 위해, 부하 구동 섹션(840)과 전치 구동기(830)의 직접 접속만을 도 21에 나타낸다.
가변 전원(820)에는 배터리(도시 생략)와 같은 전원으로부터 소스 전압으로 공급되며, 낮은 전위의 전력선(822)과 접지선(823) 사이에 음의 소스 전압 VSS를 인가할 뿐만 아니라, 높은 전위의 전력선(821)과 접지선(823) 사이에 양의 소스 전압 VDD를 인가한다. 부하 구동 섹션(840)은 P 채널 전계 효과 트랜지스터(이하, 단순히 "트랜지스터"라 칭함)(841) 및 N 채널 트랜지스터(842)를 갖는다. P 채널 트랜지스터(841)의 소스는 높은 전위의 전력선(821)에 접속되고, N 채널 트랜지스터(842)의 소스는 낮은 전위의 전력선(822)에 접속된다. P 채널 트랜지스터(841)의 드레인과 N 채널 트랜지스터(842)의 드레인은 함께 접속되고, 부하인 스피커(850)는 접지선과, P 채널 트랜지스터(841)와 N 채널 트랜지스터(842)의 드레인 사이의 노드 간에 개재된다. 전치 구동기(830)는 도시하지 않은 이전 스테이지로부터 공급되는 오디오 신호에 따라 부하 구동 섹션(840)을 기동하는 회로이다. 전치 구동기(830)는 P 채널 트랜지스터(841)를 기동하기 위한 회로로서, 높은 전위의 전력선(821)과 낮은 전위의 전력선(822) 사이에 직렬로 개재되는 정전류원(832)과 P 채널 트랜지스터(831)를 갖는다. 또한, 전치 구동기(830)는 N 채널 트랜지스터(842)를 기동하기 위한 회로로서, 높은 전위의 전력선(821)과 낮은 전위의 전력선(822) 사이에 직렬로 개재되는 N 채널 트랜지스터(834)와 정전류원(833)을 갖는다. 전력 증폭 회로는, 부하인 스피커(850)의 구동 파형이 소스 전압 VDD와 VSS 사이의 범위에 드는 방식으로, 스피커(850)의 구동 파형의 피크 레벨의 증가 또는 감소에 따라, 가변 전원(820)으로부터 출력되는 소스 전압 VDD 및 VSS를 증가 또는 감소시키기 위한 제어를 수행한다.
[특허 문헌 1]JP-A-2008-306269
[특허 문헌 2]JP-A-2008-306270
또한, 관련된 전력 증폭 회로에서, 높은 전위의 전력선(821)의 소스 전압과 낮은 전위의 전력선(822)의 소스 전압이 P 채널 트랜지스터(841)의 임계 전압의 절대값보다 충분히 더 크지 않은 경우에, 전치 구동기(830)는 P 채널 트랜지스터(841)를 기동하기 위한 게이트 전압을 생성할 수 없다. 소스 전압이 N 채널 트랜지스터(842)의 임계 전압보다 충분히 더 크지 않는 경우에, 전치 구동기(830)는 N 채널 트랜지스터(842)를 기동하기 위한 게이트 전압을 생성할 수 없다. 상술한 바와 같이, 전치 구동기(830)의 정상 동작을 보장하기 위해, 관련된 전력 증폭 회로는 높은 전위의 전력선(821)의 소스 전압과 낮은 전위의 전력선(822)의 소스 전압을 소정의 레벨 이상으로 보유해야 하며, 전력 소비를 충분히 줄이지 못하는 문제에 직면한다.
또한, 단일 소스 전압으로부터의 양 및 음의 소스 전압을 생성하기 위한 DC-DC 컨버터가 제공된다. 도 22a 내지 22c는 각각의 예시적인 DC-DC 컨버터를 나타낸다. 도 22a에 나타낸 DC-DC 컨버터에서, 스위치(SW51, SW52)가 소스 전압 VDD를 받는 입력 전력선과 기준 전력선(예로서 접지선) 사이에 직렬로 개재된다. 또한, 인덕터(L53) 및 커패시터(C54)가 스위치들(SW51, SW52) 사이의 공통 노드와, 기준 전력선 사이에 직렬로 개재된다. 인덕터(L53)와 커패시터(C54) 사이의 공통 노드는 소스 전압 VPP를 출력하기 위한 제1 전압 출력 단자로서의 역할을 한다. DC-DC 컨버터에서, 스위치(SW55) 및 인덕터(L56)는 입력 전력선과 기준 전력선 사이에 직렬로 개재된다. 스위치(SW57)와 커패시터(C58)는 스위치(SW55)와 인덕터(L56) 사이의 공통 노드와 기준 전력선 사이에 직렬로 개재된다. 스위치(SW57)와 커패시터(C58) 사이의 공통 노드는 소스 전압 VMM을 출력하기 위한 제2 전압 출력 단자로서의 역할을 한다. DC-DC 컨버터는 스위치(SW51)를 켜고 스위치(SW52)를 꺼서 커패시터(C54)를 향해 흐르는 전류가 인덕터(L53)로 흐르게 하여, 인덕터(L53)에 전기 에너지를 저장하는 동작과, 스위치(SW51)를 끄고 스위치(SW52)를 켜서 인덕터(L53)에 저장된 전기 에너지를 방전하여 커패시터(C54)를 향해 흐르는 전류가 인덕터(L53)로부터 흐르게 하는 동작을 교대로 반복한다. 그 결과, 제1 전압 출력 단자는 양의 소스 전압 VPP를 출력한다. 이러한 동작에 병행하여, 또한 DC-DC 컨버터는 스위치(SW55)를 켜고 스위치(SW57)를 꺼서 기준 전력선을 향해 흐르는 전류가 인덕터(L56)로 흐르게 하여, 인덕터(L56)에 전기 에너지를 저장하는 동작과, 스위치(SW55)를 끄고 스위치(SW57)를 켜서 인덕터(L56)에 저장된 전기 에너지를 방전하여 기준 전력선을 향해 흐르는 전류를 인덕터(L56)를 경유하여 커패시터(C58)로부터 흐르게 하는 동작을 교대로 반복한다. 그 결과, 제2 전압 출력 단자는 음의 소스 전압 VMM을 출력한다.
도 22b 및 22c에 나타낸 DC-DC 컨버터는 전하 펌프라 칭한다. 도 22b에 나타낸 DC-DC 컨버터에서, 스위치(SW61), 커패시터(C62) 및 스위치(SW63)는 소스 전압 VDD를 받는 입력 전력선과 기준 전력선(예로써 접지선) 사이에 직렬로 개재된다. 또한, 스위치(SW64)는 스위치(SW61)와 커패시터(C62) 사이의 공통 노드와, 기준 전력선 사이에 개재된다. 스위치(SW65) 및 커패시터(C66)는 스위치(SW61)와 커패시터(C62) 사이의 공통 노드와, 기준 전력선 사이에 직렬로 개재된다. 스위치(SW65)와 커패시터(C66) 사이의 공통 노드는 전원 전압 VPP를 출력하기 위한 제1 전압 출력 단자로서의 역할을 한다. 또한, 스위치(SW67) 및 커패시터(C68)는 스위치(SW63)와 커패시터(C62) 사이의 공통 노드와, 기준 전력선 사이에 직렬로 개재된다. 스위치(SW67)와 커패시터(C68) 사이의 공통 노드는 제2 전압 VMM을 출력하기 위한 제2 전압 출력 단자로서의 역할을 한다. DC-DC 컨버터는, 예를 들어, 스위치(SW61, SW63, SW65)를 켜고 다른 스위치들을 꺼서 소스 전압 VDD를 커패시터(C66, C62)에 인가하는 동작과, 스위치(SW64, SW67)를 켜고 다른 스위치들을 꺼서 커패시터(C62)가 전압 -VDD를 커패시터(C68)에 인가하게 하는 동작을 교대로 수행한다. 그 결과, 제1 전압 출력 단자는 양의 소스 전압 VPP=VDD를 출력하고, 제2 전압 출력 단자는 음의 소스 전압 VMM=-VDD를 출력한다.
도 22c에 나타낸 DC-DC 컨버터에서, 스위치(SW71, SW72)는 소스 전압 VDD를 받는 입력 전력선과 기준 전력선(예를 들어, 접지선) 사이에 직렬로 개재된다. 커패시터(C73) 및 스위치(SW74)는 기준 전력선과, 스위치들(SW71, SW72) 사이의 공통 노드 사이에 직렬로 개재된다. 또한, 스위치(SW75) 및 커패시터(C76)는 기준 전력선과, 스위치들(SW71, SW72) 사이의 공통 노드 사이에 직렬로 개재된다. 스위치(SW75)와 커패시터(C76) 사이의 공통 노드는 소스 전압 VPP를 출력하기 위한 제1 전압 출력 단자로서 기능한다. 또한, 스위치(SW77) 및 커패시터(C78)는 커패시터(C73)와 스위치(SW74) 사이의 공통 노드와, 기준 전력선 사이에 직렬로 개재된다. 스위치(SW77)와 커패시터(C78) 사이의 공통 노드는 소스 전압 VMM을 출력하기 위한 제2 전압 출력 단자로서 기능한다. 또한, 스위치(SW79)는 스위치(SW75)와 커패시터(C76) 사이의 공통 노드와, 커패시터(C73)와 스위치(SW74) 사이의 공통 노드 사이에 개재된다. DC-DC 컨버터는 2개의 동작 모드를 갖는다. 제1 동작 모드에서, DC-DC 컨버터는 스위치(SW71, SW74, SW75)를 켜고 다른 스위치들을 꺼서 소스 전압 VDD를 커패시터(C73, C76)에 인가하는 동작과, 스위치(SW72, SW77)를 켜고 다른 스위치들을 꺼서 커패시터(C73)가 전압 -VDD를 커패시터(C78)에 인가하게 하는 동작을 교대로 수행한다. 그 결과, 제1 전압 출력 단자는 양의 소스 전압 VPP=VDD를 출력하고, 제2 전압 출력 단자는 음의 소스 전압 VMM=-VDD를 출력한다. 제2 동작 모드에서, DC-DC 컨버터는 스위치(SW71, SW79)를 켜고 다른 스위치들을 꺼서 전압 VDD/2를 각각의 커패시터(C73, C76)에 인가하는 동작과, 스위치(SW72, SW77)를 켜고 다른 스위치들을 꺼서 커패시터(C73)가 전압 -VDD/2를 커패시터(C78)에 인가하게 하는 동작을 교대로 수행한다. 제1 전압 출력 단자는 양의 소스 전압 VPP=VDD/2를 출력하고, 제2 전압 출력 단자는 음의 소스 전압 VMM=-VDD/2를 출력한다. 예를 들어, JP-A-06-165482호는 전하 펌프와 관련된 문서로서 이용할 수 있다.
또한, 관련된 DC-DC 컨버터 중에서 도 22b 및 도 22c에 나타낸 전하 펌프는 소스 전압 VDD와 레벨이 동등한 소스 전압 또는 소스 전압 VDD의 정약수(integral sub-multiple)인 소스 전압만을 출력할 수 있는 문제점에 직면한다. 도 22a에 나타낸 DC-DC 컨버터는, 스위치(SW51)가 켜져 있는 시간을 제어함으로써 양의 소스 전압 VPP를 제어할 수 있고, 또한 스위치(SW55)가 켜져 있는 시간을 제어함으로써 음의 소스 전압 VMM을 제어할 수 있다. 양의 소스 전압 VPP와 음의 소스 전압 VMM을 생성하기 위해, 2개의 인덕터(L53, L56)가 요구된다. 이러한 이유로, 외부 인덕터를 포함하는 DC-DC 컨버터가 구성되는 경우, 인덕터가 설치되어야 하는 단자의 개수가 증가하는 문제점이 발생한다. 또한, 탑재된 인덕터를 포함하는 DC-DC 컨버터가 반도체 집적 회로로서 구현되는 경우, 칩 면적이 증가하는 문제점이 발생한다.
전하 펌프는, 증폭기와 동작 전압을 공유하는 전원 회로로서, 스테레오 헤드폰, 이동 전화기 등에 포함되는 스피커를 기동하는 증폭기에 종종 사용될 수 있다(예를 들어, JP-A-2008-306269호 참조). 전하 펌프가 출력 전압을 제어할 수 있으므로, 증폭기에 인가되는 전압이 출력 신호의 레벨 및 증폭기의 입력 신호의 레벨에 따라 조정될 수 있는 한, 전체 시스템의 전력 소비가 감소될 수 있다. 소위 피크 홀딩 회로를 포함하는 출력 전압 제어 회로(도 23a 내지 23c 참조)는 이러한 출력 전압을 조정하기 위해 종종 사용된다.
도 23a 내지 23c는, 하이 레벨 전압 VPP를 증폭기(30L)에 출력하고 로우 레벨 전압 VMM을 증폭기(30R)에 출력하는 전원 회로(20)의 출력을 제어하는(하이 레벨 전압 VPP의 출력을 보다 정밀하게 제어) 출력 전압 제어 회로의 예시적인 구성을 나타내는 도면이다. 도 23a에 나타낸 출력 전압 제어 회로에서, 비교기(612)는 좌측 채널 스피커(40L)를 기동하는 증폭기(30L)의 출력 신호 OUTL과 우측 채널 스피커(40R)를 기동하는 증폭기(30R)의 출력 신호 OUTR을 비교한다. 스위치(614)는 비교 결과에 따라 스위칭된다. 도 23a에 나타낸 출력 전압 제어 회로는 신호 OUTL 또는 신호 OUTR 중 더 큰 어느 하나가 신호 N1로서 출력되는 방식으로 스위치(614)를 스위칭한다. 즉, 비교기(612) 및 스위치(614)는 도 23a에 나타낸 구성으로 피크 홀딩 회로를 이룬다. 도 23a에 나타낸 연산 증폭기(616)는, 전원 회로(20)의 하이 레벨 출력 전압 VPP와 신호 N1 사이의 레벨 차이(즉, VPP-N1)에 연관되는 제어 신호 CVPP를 생성하고, 이렇게 생성된 제어 신호를 전원 회로(20)에 출력한다. 따라서, 제어 신호 CVPP의 신호 레벨이 작아지는 방식으로 전원 회로(20)가 하이 레벨 출력 전압 VPP를 조정하기 위한 처리를 수행하게 하도록 구성이 형성되는 한, 하이 레벨 출력 전압 VPP는 증폭기(30L)의 출력 신호 OUTL 또는 증폭기(30R)의 출력 신호 OUTR 중 더 큰 어느 하나를 따르게 된다.
도 23b에 나타낸 출력 전압 제어 회로의 구성은 도 23a에 나타낸 출력 전압 제어 회로에 부가된 정전류원(620) 및 저항(618)을 포함한다. 출력 전압 제어 회로에 의해 제어되는 전력 회로, 전력 회로와 동작 전압을 공유하는 증폭기 및 다른 것들은 도 23b에서 생략된다. 도 23b에 나타낸 정전류(620) 및 저항(618)은 비교기(612) 및 스위치(614)와 함께 피크 홀딩 회로를 이룬다. 도 23b에 나타낸 바와 같이, 저항(618) 및 정전류원(620)은 스위치(614)와 접지 사이에 직렬로 개재되고, 저항(618)과 정전류원(620) 사이의 공통 노드에 나타나는 전압이 연산 증폭기(616)에 신호 N1로서 주어진다. 신호 N1은 정전류원(620)의 전류값 I와 신호 N2(신호 OUTL 또는 신호 OUTR 중 더 큰 어느 하나)로부터 감산되는 저항(618)의 저항값 R에 연관되는 오프셋(R×I)으로부터 귀결되는 값을 상정한다. 따라서, 도 23b에 나타낸 출력 전압 제어 회로는 전력 회로의 하이 레벨 출력 전압 VPP와 신호 N1(N2-R×I) 사이의 레벨 차이(VPP-N1)에 따라 전력 회로의 출력을 제어한다.
도 23c에 나타낸 출력 전압 제어 회로의 구성은 비교기(622) 및 스위치(624)와 함께 추가적으로 제공된, 도 23b에 나타낸 출력 전압 제어 회로를 포함한다. 도 23c에 나타낸 비교기(622) 및 스위치(624)는, 비교기(612), 스위치(614), 저항(618) 및 정전류원(620)과 함께 피크 홀딩 회로를 이룬다. 도 23c에 나타낸 비교기(622)는 신호 N3(신호 OUTL 또는 신호 OUTR 중 더 큰 어느 하나)과 접지 전위 VSS를 비교한다. 스위치(624)는 비교 결과에 따라 스위칭된다. 구체적으로, 스위치(624)는 신호 N3 또는 접지 전위 VSS 중 더 큰 어느 하나가 신호 N2로서 출력되는 방식으로 스위칭된다. 후속하는 동작은 도 23b에 나타낸 출력 전압 제어 회로의 동작과 동일하다.
그러나, 도 23a 내지 23c에 나타낸 출력 전압 제어 회로의 각각은 출력 전압 제어 회로의 주요 섹션을 이루는 피크 홀딩 회로 내의 스위치 및 비교기를 각각 포함한다. 비교기 및 스위치는 비교적 큰 회로 면적의 원인이 되므로, 구성 요소로서 이들을 포함하는 피크 홀딩 회로의 회로 면적 또한 커진다. 출력 전압 제어 회로를 소형화하기 어려운 문제에 직면한다.
본 발명은 이러한 상황을 고려하여 고안되었으며, 전계 효과 트랜지스터의 부하 구동 섹션의 소스 전압을 임계 전압 이하로 감소시킬 수 있고 전력 소비를 충분히 감소시킬 수 있는 전력 증폭 회로를 제공하는 것을 목적으로 한다.
또한, 본 발명은 단지 하나의 인덕터를 필요로 하고, 양 그리고 음의 소스 전압을 모두 생성할 수 있고, 각 소스 전압의 크기를 임의로 조정할 수 있는 DC-DC 컨버터를 제공하는 것을 목적으로 한다.
또한, 본 발명은, 전력 증폭 회로의 동작 조건에 따라서, 스피커 증폭기와 같은 전력 증폭 회로에 동작 전압을 공급하는 전력 회로의 출력 전압을 제어하는 출력 전압 제어 회로의 소형화를 가능하게 하는 기술을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위하여, 본 발명에 따르면,
직렬로 접속되고, 고전위의 전력선과 저전위의 전력선 사이에 개재되고, 부하를 구동하는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터;
입력 신호에 응답하여, 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터에 각각 인가되는 게이트 전압을 생성하는 전치 구동기; 및
소스 전압을 상기 고전위의 전력선 및 상기 저전위의 전력선으로 각각 공급하고, 상기 소스 전압을 제어하도록 구성되는 가변 전원
을 포함하는, 전력 증폭 회로가 제공된다.
바람직하게는, 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터는 동일한 도전형이고, 상기 제1 전계 효과 트랜지스터의 드레인은 상기 고전위의 전력선과 상기 저전위의 전력선 중 하나에 접속되고, 상기 제2 전계 효과 트랜지스터의 소스는 상기 고전위의 전력선과 상기 저전위의 전력선 중 다른 하나에 접속되고, 상기 제1 전계 효과 트랜지스터의 소스와 상기 제2 전계 효과 트랜지스터의 드레인 사이의 공통 노드는 상기 부하에 접속된다.
바람직하게는, 상기 가변 전원은, 상기 부하에 인가되는 구동 전압이 상기 고전위의 전력선과 상기 저전위의 전력선 사이의 전압 범위 내에 들도록 상기 소스 전압을 제어한다.
상술한 구성에 의하면, 전력 증폭 회로는 전치 구동기에 대한 소스 전압에 대한 제약에 구속받지 않고도, 전치 구동기에 공급된 소스 전압에 관계 없이, 부하 구동부에 공급되는 소스 전압을 제어할 수 있다. 따라서, 부하 구동부에 인가되는 소스 전압은, 전력 소비가 충분히 감소될 수 있도록 필요한 만큼, 전계 효과 트랜지스터의 임계 전압 또는 그 이하인 레벨로 감소될 수 있다.
본 발명에 따르면, 입력 전력선과 기준 전력선 사이에 인가되는 입력 소스 전압에 기초하여, 제1 전압 출력 단자와 상기 기준 전력선 사이에 제1 출력 전압을 생성하고, 제2 전압 출력 단자와 상기 기준 전력선 사이에 제2 출력 전압을 생성하고,
상기 제1 전압 출력 단자에 접속된 하나의 전극과 상기 기준 전력선에 접속된 다른 하나의 전극을 갖는 제1 커패시터;
상기 제2 전압 출력 단자에 접속된 하나의 전극과 상기 기준 전력선에 접속된 다른 하나의 전극을 갖는 제2 커패시터;
인덕터; 및
제어 신호에 기초하여, 제1 전류 경로 내지 제4 전류 경로 중 하나를 선택적으로 형성하는 스위칭 회로
를 포함하고,
제1 전류 경로는, 전류가 제1 방향으로 상기 인덕터로 흐르도록, 상기 인덕터를 통해 상기 입력 전력선을 상기 기준 전력선에 접속시키고, 제2 전류 경로는 직렬로 접속된 상기 인덕터와 상기 제1 커패시터로 전류가 흐르는 루프형 경로이고, 상기 제3 전류 경로는, 전류가 상기 제1 방향과 반대인 제2 방향으로 상기 인덕터로 흐르도록, 상기 인덕터를 통해 상기 입력 전력선을 상기 기준 전력선에 접속시키고, 제4 전류 경로는 직렬로 접속된 상기 인덕터와 상기 제2 커패시터로 전류가 흐르는 루프형 경로인, DC-DC 컨버터도 제공된다.
본 발명에 따르면, 입력 전력선과 기준 전력선 사이에 인가되는 입력 소스 전압에 기초하여, 제1 전압 출력 단자와 상기 기준 전력선 사이에 제1 출력 전압을 생성하고, 제2 전압 출력 단자와 상기 기준 전력선 사이에 제2 출력 전압을 생성하고,
제1 커패시터가 접속되는 제1 노드 및 제2 노드 -상기 제1 노드는 상기 제1 전압 출력 단자에 접속되고, 상기 제2 노드는 상기 기준 전력선에 접속됨-;
제2 커패시터가 접속되는 제3 노드 및 제4 노드 -상기 제3 노드는 상기 제2 전압 출력 단자에 접속되고, 상기 제4 노드는 상기 기준 전력선에 접속됨-;
인덕터가 접속되는 제5 노드 및 제6 노드; 및
제어 신호에 기초하여 제1 전류 경로 내지 제4 전류 경로 중 하나를 선택적으로 형성하는 스위칭 회로
를 포함하고,
상기 제1 커패시터, 상기 제2 커패시터 및 상기 인덕터가 각각 대응하는 노드에 연결되는 경우에, 제1 전류 경로는, 전류가 제1 방향으로 상기 인덕터로 흐르도록, 상기 인덕터를 통해 상기 입력 전력선을 상기 기준 전력선에 접속시키고, 제2 전류 경로는 직렬로 접속된 상기 인덕터와 상기 제1 커패시터로 전류가 흐르는 루프형 경로이고, 제3 전류 경로는, 전류가 상기 제1 방향과 반대인 제2 방향으로 상기 인덕터로 흐르도록, 상기 인덕터를 통해 상기 입력 전력선을 상기 기준 전력선에 접속시키고, 제4 전류 경로는 직렬로 접속된 상기 인덕터와 상기 제2 커패시터로 전류가 흐르는 루프형 경로인, DC-DC 컨버터도 제공된다.
바람직하게는, DC-DC 컨버터는, 하나의 기간에서, 상기 제1 전류 경로, 상기 제2 전류 경로, 상기 제3 전류 경로 및 상기 제4 전류 경로를 순차적으로 형성하기 위한 제어 신호를 주기적으로 생성하는 제어부를 더 포함한다.
바람직하게는, 상기 제어부는 상기 제1 전류 경로 및 상기 제2 전류 경로가 순차적으로 형성되는 동안의 기간과 상기 제3 전류 경로 및 상기 제4 전류 경로가 순차적으로 형성되는 동안의 기간 사이에, 제1 전류 경로 내지 제4 전류 경로 중 어느 것도 형성되지 않는 동안의 기간을 생성한다.
바람직하게는, 상기 제어부는, 상기 제1 방향으로 상기 인덕터로 흐르는 전류가 제로가 되는 것이 검출되었을 때, 상기 제2 전류 경로를 개방하고, 상기 제2 방향으로 상기 인덕터로 흐르는 전류가 제로가 되는 것이 검출되었을 때, 상기 제4 전류 경로를 개방하는 스위치부를 포함한다.
바람직하게는, 상기 제어부는, 외부로부터 인가된 신호에 따라, 상기 제1 전류 경로가 형성되는 동안의 시간 또는 상기 제2 전류 경로가 형성되는 동안의 시간을 조정하는 조정부를 포함한다.
상술한 구성에 따르면, 본 발명은, 제1 전류 경로가 형성되는 동안의 시간을 조정함으로써 제1 출력 전압의 크기를 조정하고, 제3 전류 경로가 형성되는 동안의 시간을 조정함으로써 제2 출력 전압의 크기를 조정할 수 있게 한다. 따라서, 하나의 인덕터만을 필요로 하고, 양 및 음의 소스 전압을 생성할 수 있고, 각각의 소스 전압의 크기를 임의로 조정할 수 있는 DC-DC 컨버터를 구현할 수 있다.
본 발명에 따르면,
소스들이 서로 공통으로 접속된 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터 및 제3 전계 효과 트랜지스터를 포함하고,
제1 전압이 상기 제1 전계 효과 트랜지스터의 게이트에 인가되고, 상기 제1 전압 부근에서 변동하는 제2 전압 OUTL이 상기 제2 전계 효과 트랜지스터의 게이트에 인가되고, 상기 제1 전압 부근에서 변동하는 제3 전압이 상기 제3 전계 효과 트랜지스터의 게이트에 인가되고,
제4 전압이 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 각각의 드레인에 인가되고, 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 소스들 중 공통 노드에서의 전압이 출력되는, 피크 홀딩 회로도 제공된다.
본 발명에 따르면,
제1 전압 및 제2 전압을 공급받아서, 제3 전압 및 제4 전압을 생성하여 상기 제3 전압과 상기 제4 전압 사이의 전압차를 동작 전압으로서 제1 전력 증폭 회로 및 제2 전력 증폭 회로에 인가하는 전원 회로의 동작을 제어하기 위한 출력 전압 제어 회로로서, 상기 제1 전력 증폭 회로 및 상기 제2 전력 증폭 회로는 인가된 동작 전압에 따라 입력 신호를 증폭하여 상기 제1 전압 부근에서 전압이 변동하는 출력 신호를 각각 생성하고, 상기 출력 전압 제어 회로는,
상기 제3 전압과 상기 제4 전압 중 하나가 제어될 전압으로서 채택되는 피크 홀딩 회로 - 상기 피크 홀딩 회로는, 소스들이 서로 공통으로 접속된 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터 및 제3 전계 효과 트랜지스터를 포함하고, 상기 제1 전압이 상기 제1 전계 효과 트랜지스터의 게이트에 인가되고, 상기 출력 신호가 상기 제2 전계 효과 트랜지스터의 게이트에 인가되고, 상기 출력 신호가 상기 제3 전계 효과 트랜지스터의 게이트에 인가되고, 상기 제4 전압이 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 각 드레인에 인가되고, 상기 피크 홀딩 회로는 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 소스들 중 공통의 노드에 전압을 출력함-; 및
상기 제2 전압이 인가되는 드레인과 상기 제어될 전압에 연관된 전압이 인가되는 게이트를 갖는 제4 전계 효과 트랜지스터를 포함하고, 상기 피크 홀딩 회로로부터 출력된 전압과 상기 제4 전계 효과 트랜지스터의 소스의 전압 사이의 전압차가 작아지도록 상기 제어될 전압의 조정을 지시하기 위한 제어 신호를 생성하고, 상기 전원 회로로 상기 제어 신호를 출력하는 제어 신호 생성부
를 포함하는, 출력 전압 제어 회로도 제공된다.
본 발명의 피크 홀딩 회로에 포함된 제1, 제2 및 제3 전계 효과 트랜지스터는, 제1, 제2 및 제3 전계 효과 트랜지스터의 드레인 전압이 제4 전압으로 고정되고, 전계 효과 트랜지스터의 각각의 게이트에 인가된 입력 전압(즉, 제1, 제2 또는 제3 전압)에 연관된 전압을 출력하는 드레인-접지 증폭 회로(소스 팔로워 회로)로서 동작한다. 제1, 제2 및 제3 전계 효과 트랜지스터의 각 소스들은 공통으로 접속된다. 따라서, 3개의 전계 효과 트랜지스터 모두가 N 채널 전계 효과 트랜지스터이면, 제1, 제2 및 제3 전압 중 최대 전압에 연관된 전압이 3개의 전계 효과 트랜지스터 중 소스들의 공통 노드에 나타난다. 모든 트랜지스터가 P 채널 전계 효과 트랜지스터이면, 제1, 제2 및 제3 전압의 최소 전압에 연관된 전압이 공통 노드에 나타난다. 상술한 바와 같이, 본 발명의 피크 홀딩 회로는, 스위치 및 비교기를 사용하지 않고도, 비교되는 3개의 전압(제1, 제2 및 제3 전압) 중 최대의(최소의) 하나를 선택적으로 출력할 수 있게 한다. 본 발명의 고려할 수 있는 또 다른 모드는 구성 요소로서 피크 홀딩 회로를 포함하는 출력 전압 제어 회로를 제공하는 것이다.
본 발명에 따르면,
소스들이 서로 공통으로 접속된 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터 및 제3 전계 효과 트랜지스터를 포함하고,
제1 전압이 상기 제1 전계 효과 트랜지스터의 드레인과 게이트 사이의 공통 노드에 인가되고, 제2 전압이 상기 제2 전계 효과 트랜지스터와 상기 제3 전계 효과 트랜지스터의 각각의 드레인에 인가되고, 상기 제1 전압 부근에서 변동하는 제3 전압이 상기 제2 전계 효과 트랜지스터의 게이트에 인가되고, 상기 제1 전압 부근에서 변동하는 제4 전압이 상기 제3 전계 효과 트랜지스터의 게이트에 인가되고,
상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 소스들 중 공통 노드의 전압이 출력되는, 피크 홀딩 회로도 제공된다.
본 발명에 따르면,
제1 전압 및 제2 전압을 공급받아서, 제3 전압 및 제4 전압을 생성하여 상기 제3 전압과 상기 제4 전압 사이의 전압차를 동작 전압으로서 제1 전력 증폭 회로 및 제2 전력 증폭 회로에 인가하는 전원 회로의 동작을 제어하기 위한 출력 전압 제어 회로로서, 상기 제1 전력 증폭 회로 및 상기 제2 전력 증폭 회로는 인가된 동작 전압에 따라 입력 신호를 증폭하여 상기 제1 전압 부근에서 전압이 변동하는 출력 신호를 각각 생성하고, 상기 출력 전압 제어 회로는,
피크 홀딩 회로 -상기 제3 전압과 상기 제4 전압 중 하나가 제어될 전압으로서 채택되고, 소스들이 서로 공통으로 접속된 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터 및 제3 전계 효과 트랜지스터를 포함하고, 상기 제1 전압이 상기 제1 전계 효과 트랜지스터의 드레인과 게이트 사이의 공통 노드에 인가되고, 상기 제어될 전압이 상기 제2 전계 효과 트랜지스터와 상기 제3 전계 효과 트랜지스터의 각각의 드레인에 인가되고, 상기 제1 전력 증폭 회로의 출력 신호가 상기 제2 전계 효과 트랜지스터의 게이트에 인가되고, 상기 제2 전력 증폭 회로의 출력 신호가 상기 제3 전계 효과 트랜지스터의 게이트에 인가되고, 상기 피크 홀딩 회로는 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 소스들 중의 공통 노드의 전압을 출력함-; 및
상기 제어될 전압과 연관된 전압이 인가되는 드레인과 게이트를 갖는 제4 전계 효과 트랜지스터를 포함하고, 상기 피크 홀딩 회로로부터 출력된 전압과 상기 제4 전계 효과 트랜지스터의 소스의 전압 사이의 전압차가 작아지도록 상기 제어될 전압의 조정을 지시하기 위한 제어 신호를 생성하고, 상기 전원 회로로 상기 제어 신호를 출력하는 제어 신호 생성부
를 포함하는, 출력 전압 제어 회로도 제공된다.
제2 및 제3 전계 효과 트랜지스터의 드레인 전압이 제2 전압으로 고정되고, 전계 효과 트랜지스터의 각각의 게이트에 인가되는 입력 전압(즉, 제2 전압 또는 제3 전압)에 연관되는 출력 전압이 소스에서 나타나는, 본 발명의 피크 홀딩 회로에 제2 및 제3 전계 효과 트랜지스터가 포함된다. 반대로, 제1 전계 효과 트랜지스터의 드레인 전압 및 게이트 전압은 제1 전압에 고정되고, 게이트 전압에 연관된 전압은 소스에 나타난다. 제1, 제2 및 제3 전계 효과 트랜지스터의 각각의 소스들은 공통으로 접속된다. 따라서, 3개의 전계 효과 트랜지스터가 모두 N 채널 전계 효과 트랜지스터이면, 제1, 제2 및 제3 전계 효과 트랜지스터 중 최대 전압에 연관된 전압이 3개의 전계 효과 트랜지스터 중 소스의 공통 노드에 나타난다. 모든 트랜지스터가 P 채널 전계 효과 트랜지스터이면, 제1, 제3 및 제4 전압의 최소 전압에 연관된 전압이 공통 노드에 나타난다. 상술한 바와 같이, 본 발명의 피크 홀딩 회로는, 스위치 및 비교기를 사용하지 않고도, 비교되는 3개의 전압(제1, 제3 및 제4 전압) 중 최대의(최소의) 하나를 출력할 수 있게 한다. 본 발명의 고려할 수 있는 또 다른 모드는 구성 요소로서 피크 홀딩 회로를 포함하는 출력 전압 제어 회로를 제공하는 것이다.
상술한 본 발명의 목적 및 이점들은 첨부된 도면을 참조하여 그 바람직한 실시예를 상세하게 설명함으로써 더욱 명백해질 것이다.
도 1은 본 발명의 제1 실시예인 전력 증폭 회로의 구성을 나타내는 회로도.
도 2는 제1 실시예의 소스 전압을 제어하기 위한 예시적인 방법을 나타내는 도면.
도 3은 제1 실시예의 소스 전압을 제어하기 위한 또 다른 예시적인 방법을 나타내는 도면.
도 4는 제1 실시예의 전치 구동기의 구체적인 예시적인 구성을 나타내는 회로도.
도 5a 및 5d는 제1 실시예의 각 섹션의 파형을 나타내는 파형 차트.
도 6은 본 발명의 제2 실시예인 DC-DC 컨버터의 구성을 나타내는 회로도.
도 7은 제2 실시예의 동작을 나타내는 타이밍 차트.
도 8은 제2 DC-DC 컨버터의 구체적인 예인 DC-DC 컨버터의 구성을 나타내는 회로도.
도 9는 DC-DC 컨버터의 동작을 나타내는 타이밍 차트.
도 10은 DC-DC 컨버터의 예시적인 용법을 나타내는 블록도.
도 11은 제2 실시예의 제1 변형의 구성을 나타내는 회로도.
도 12는 제2 실시예의 제2 변형의 구성을 나타내는 회로도.
도 13은 제2 실시예의 제2 변형의 동작을 나타내는 타이밍 차트.
도 14는 본 발명의 제3 실시예인 출력 전압 제어 회로를 포함하는 스피커 시스템의 예시적인 구성을 나타내는 블록도.
도 15a 및 15b는 제3 실시예의 출력 전압 제어 회로에 의해 수행되는 예시적인 출력 제어를 나타내는 도면.
도 16은 제3 실시예의 출력 전압 제어 회로의 VPP 제어 회로의 예시적인 구성을 나타내는 블록도.
도 17은 제3 실시예의 출력 전압 제어 회로의 VMM 제어 회로의 예시적인 구성을 나타내는 블록도.
도 18은 VPP 제어 회로 또는 VMM 제어 회로에 대한 동작 전압의 결합 변화를 나타내는 도면.
도 19는 VMM 제어 회로의 또 다른 예시적인 구성을 나타내는 블록도.
도 20은 VPP 제어 회로의 또 다른 예시적인 구성을 나타내는 블록도.
도 21은 관련된 전력 증폭 회로의 예시적인 구성을 나타내는 회로도.
도 22a, 22b 및 22c는 관련된 DC-DC 컨버터의 예시적인 구성을 나타내는 회로도.
도 23a, 23b 및 23c는 관련된 출력 전압 제어 회로의 예시적인 구성을 나타내는 도면.
이하, 본 발명을 구현하는 모드에 대해 도면을 참조하여 설명한다.
도 1은 본 발명의 제1 실시예인 전력 증폭 회로의 구성을 나타내는 회로도이다. 전력 증폭 회로는 가변 전원(701), 전치 구동기(703, 704), 부하 구동 섹션(705, 706) 및 전압 검출 회로(707, 708)를 포함한다.
가변 전원(701)은 배터리(도시 생략)와 같은 전원으로부터 소스 전압 BVDD를 공급받고; 높은 전위의 전력선(701P)과 접지선(701G) 사이에, 전압 검출 회로(707)로부터 공급되는 제어 전압 VP에 연관되는 양의 소스 전압 VPP를 인가하고; 낮은 전위의 전력선(701M)과 접지선(701G) 사이에, 전압 검출 회로(708)로부터 공급되는 제어 전압 VM에 연관되는 음의 소스 전압 VMM을 인가한다.
부하 구동 섹션(705)은 헤드폰의 L 채널 스피커(801)를 기동하는 회로이다. 부하 구동 섹션(705)은 고전위 전력선(701P)과 저전위 전력선(701M) 사이에 직렬로 개재된 동일한 도전형(본 실시예에서는 N 채널)의 트랜지스터(705A, 705B)를 갖는다. N 채널 트랜지스터(705A)의 드레인은 고전위 전력선(701P)에 접속되고, 동일한 트랜지스터의 게이트는 전치 구동기(703)에 접속된다. N 채널 트랜지스터의 소스(705B)는 저전위 전력선(701M)에 접속되고, 동일한 트랜지스터의 게이트는 전치 구동기(703)에 접속된다. N 채널 트랜지스터(705A)의 소스와 N 채널 트랜지스터(705B)의 드레인은 서로 공통으로 접속된다. 공통 노드는 부하인 스피커(801)의 일 단부에 접속되고, 스피커(801)의 나머지 단부는 접지에 접속된다. 즉, N 채널 트랜지스터(705A) 및 스피커(801)는 소스 팔로워(드레인-접지 증폭 회로)를 이룬다. N 채널 트랜지스터(705B) 및 스피커(801)는 소스-접지 증폭 회로를 이룬다.
부하 구동 섹션(706)은 헤드폰의 R 채널 스피커(802)를 기동하기 위한 회로이다. 부하 구동 섹션(705)과 같이, 부하 구동 섹션(706)은 고전위 전력선(701P) 및 저전위 전력선(701M) 사이에 직렬로 개재된 N 채널 트랜지스터(706A, 706B)를 갖는다.
전치 구동기(703)는 양 및 음의 위상의 2개의 L 채널 입력 신호를 증폭하여, N 채널 트랜지스터(705A, 705B)에 인가되는 게이트 전압을 생성하는 회로이다. 소스 전압 BVDD는 고전위 전력선(701P)과는 다른 고전위 전력선(702)을 경유하여 전치 구동기(703)의 양의 전력 단자에 인가되고, 소스 전압 VMM은 저전위 전력선(701M)을 경유하여 전치 구동기(703)의 음의 전력 단자에 인가된다. 전치 구동기(703)는 전원으로서 양의 전력 단자와 음의 전력 단자 사이에 나타나는 전압으로 동작한다.
전치 구동기(704)는 양 및 음의 위상의 2개의 R 채널 입력 신호를 증폭하여, N 채널 트랜지스터(706A, 706B)에 인가되는 게이트 전압을 생성하는 회로이다. 전치 구동기(703)와 같이, 소스 전압 BVDD가 전치 구동기(704)의 양의 전력 단자에 인가되고, 소스 전압 VMM이 전치 구동기(704)의 음의 전력 단자에 인가된다. 전치 구동기(704)는 전원으로서 양의 전력 단자와 음의 전력 단자 사이에 나타나는 전압으로 동작한다.
전압 검출 회로(707)는 부하 구동 섹션(705)의 출력 전압 OUTL 부하 구동 섹션(706)의 출력 전압 OUTR 및 0V 중에서 가장 높은 전압을 검출하여, 검출된 전압과 양의 오프셋 전압을 가산한 결과인 제어 전압 VP를 가변 전원(701)에 출력한다. 전압 검출 회로(708)는 부하 구동 섹션(705)의 출력 전압 OUTL 부하 구동 섹션(706)의 출력 전압 OUTR, 및 0V 중에서 가장 낮은 전압을 검출하여, 검출된 전압과 음의 오프셋 전압을 가산한 결과인 제어 전압 VM을 가변 전원(701)에 출력한다. 양의 오프셋 전압은 약 +0.2V이고, 음의 오프셋 전압은 약 -0.2V이다.
가변 전원(701)은 각종의 고려할 수 있는 모드들을 포함한다. 도 2에 나타낸 바와 같이, 제1 모드에서, 가변 전원(701)은 제어 전압 VP와 동등한 소스 전압 VPP를 출력하고, 제어 전압 VM과 동등한 소스 전압 VMM을 출력한다. 도 3에 나타낸 바와 같이, 제2 모드에서, 제어 전압 VP의 절대값과 제어 전압 VM의 절대값이 임계값 Vth=BVDD/2보다 작은 경우에, 가변 전원(701)은 소스 전압 VPP=BVDD/2 및 소스 전압 VMM=-BVDD/2를 출력한다. 제어 전압 VP의 절대값과 제어 전압 VM의 절대값이 임계값 Vth=BVDD/2 이상인 경우, 가변 전원(701)은 소스 전압 VPP=BVDD 및 소스 전압 VMM=-BVDD를 출력한다. 어떠한 모드에서도, 부하인 스피커(801, 802)에 인가되는 출력 신호의 진폭이 작은 경우에는, 작은 전압값인 소스 전압 VPP 및 VMM이 부하 구동 섹션(705, 706)에 부여된다. 트랜지스터(705A, 705B, 706A, 706B)에 의해 소비되는 무용한 전력이 감소되어, 효율이 향상될 수 있다.
본 실시예에서는 부하 구동 섹션(705, 706)의 소스 전압 VPP-VMM이, 전치 구동기(703, 704)의 소스 전압 BVDD-VMM이 하이 레벨로 유지되는 동안 자유롭게 제어될 수 있다. 따라서, N 채널 트랜지스터(705A, 705B, 706A, 706B)의 전력 소비가 효과적으로 감소될 수 있다. 결론적인 이점을 구체적인 예를 참조하여 아래와 같이 설명한다.
구체적인 예에서, 소스 전압 BVDD는 3.7V이다. 가변 전원(701)은 출력 신호 OUTL의 진폭 및 출력 신호 OUTR의 진폭에 따라 소스 전압 VPP를 0.2V에서 1.8V로 변화시킴으로써 소스 전압 VMM을 -0.2V에서 -1.8V로 변화시킨다. 이 경우에, 예를 들어 소스-팔로워 회로를 이루는 N 채널 트랜지스터(705A)를 기동하기 위해서, N 채널 트랜지스터(705A)의 임계 전압, 출력 전압 OUTL의 최대값인 1.8V, 및 소정의 오버드라이브 전압(대략 0.2V)을 가산한 결과 이상인 게이트 전압 NG1이 전치 구동기(703)로부터 N 채널 트랜지스터(705A)로 출력되어야 한다. 소스 전압 BVDD=3.7V가 전치 구동기(703)에 인가된다. 이러한 소스 전압이 인가되는 한, 기존의 기술을 이용하는 통상의 전치 구동기(703)가 요건을 충족하는 게이트 전압 NG1을 충분히 출력할 수 있다. N 채널 트랜지스터(705B)를 기동하기 위해서, N 채널 트랜지스터(705B)의 임계 전압과 소스 전압 VMM에 대한 소정의 오버드라이브 전압(대략 0.2V)을 가산한 결과 이상인 게이트 전압 NG2가 전치 구동기(703)로부터 N 채널 트랜지스터(705B)로 출력되어야 한다. 소스 전압 BVDD=3.7V가 전치 구동기(703)로부터 인가되므로, 이러한 게이트 전압 NG2가 전치 구동기(703)로부터 N 채널 트랜지스터(705B)로 출력될 수 있다. 부하 구동 섹션(705)과 전치 구동기(703) 사이의 관계를 예로 들어 설명하였다. 하지만, 부하 구동 섹션(706)과 전치 구동기(704) 사이에 관계에도 동일한 사항이 적용된다.
부하 구동 섹션(705, 706)의 각각은 동일한 도전형(본 실시예에서는 N 채널형)의 2개의 트랜지스터로 이루어져 있으므로, 본 실시예는, 상이한 도전형의 2개의 트랜지스터에 의해 획득되는 최소값에 비해, 고전위 전력선(701P)과 저전위 전력선(701M) 사이에 나타나는 소스 전압의 최소값을 감소시킬 수 있는 이점을 갖는다. 예를 들어, 부하 구동 섹션(705)의 N 채널 트랜지스터(705A)가 P 채널 트랜지스터로 교체되면, P 채널 트랜지스터를 켜기 위해, 전치 구동기(703)는 P 채널 트랜지스터의 임계 전압의 절대값과 소정의 오버드라이브 전압을 가산한 것과 동등한 크기만큼 고전위 전력선(701P)의 전압 VPP보다 더 낮은 게이트 전압 NG1을 출력해야 한다. 전치 구동기(703)가 이러한 게이트 전압 NG1을 출력하게 하도록, 적어도 P 채널 트랜지스터의 임계 전압의 절대값과 소정의 오버드라이브 전압의 합과 레벨이 동등한 전압이 고전위 전력선(701P)과 저전위 전력선(701M) 사이에 발생되어야 한다. 고전위 전력선(701P)과 저전위 전력선(701M) 사이에 존재하는 소스 전압이 이 전압보다 낮게 되는 경우, P 채널 트랜지스터는 기동될 수 없으므로, 통상의 증폭 동작이 수행되지 않는다. 반대로, 본 실시예에서는 부하 구동 섹션(705, 706)의 각각이 동일한 도전형(본 실시예에서는 N 채널형)의 2개의 트랜지스터로 이루어져 있다. 따라서, 고전위 전력선(701P)과 저전위 전력선(701M) 사이에 나타나는 소스 전압은 이러한 제한을 받지 않고도 충분히 감소될 수 있다. 예를 들어, 고전위 전력선(701P)의 소스 전압 VPP도 0.2V로 설정될 수 있으면서, 저전위 전력선(701M)의 소스 전압 VMM도 -0.2V로 설정될 수 있다. 이러한 이유는, 이러한 설정이 채용되더라도, 전치 구동기(703, 704)에 대한 소스 전압 BVDD가 충분히 크게 되는 한, 각각의 N 채널 트랜지스터(705A, 705B, 706A, 706B)를 켜기 위한 각각의 게이트 전압이 전치 구동기(703, 704)로부터 출력될 수 있기 때문이다. 따라서, 본 실시예에 따르면, 고전위 전력선(701P)과 저전위 전력선(701M) 사이에 나타나는 소스 전압의 최소값이, 부하 구동 섹션(705, 706) 각각이 상이한 도전형의 2개의 트랜지스터로 이루어진 경우에 달성되는 것보다 더 작게 될 수 있다.
도 4는 본 실시예의 전치 구동기(703)의 예시적인 구성을 나타내는 회로도이다. 또한, 전치 구동기(704)는 도 4에 나타낸 전치 구동기(70)의 구성과 유사한 구성을 상정한다. 전치 구동기(703)와 부하 구동 섹션(705)의 전체적인 구성 및 동작의 이해의 편의를 위해, 부하 구동 섹션(705)도 도 4에 부가적으로 나타내어진다.
도 4에 나타낸 바와 같이, 전치 구동기(703)는 제1 증폭부(710), 제2 증폭부(720), 제3 증폭부(730), 제4 증폭부(740) 및 아이들링(idling) 전류 조정부(750)로 구성된다.
제1 증폭부(710)에서, N 채널 트랜지스터(711)의 소스와 N 채널 트랜지스터(712)의 소스는 저전위 전력선(701M)에 접속된다. N 채널 트랜지스터(711)의 게이트와 N 채널 트랜지스터(712)의 게이트는 N 채널 트랜지스터(711)의 드레인에 접속되고, N 채널 트랜지스터(711)의 드레인은 정전류원(713)에 접속된다. 따라서, N 채널 트랜지스터(712)의 포화 전류값은 정전류원(713)의 전류값에 비례한다. 양 및 음의 위상의 2개의 입력 신호 INP 및 INM은 N 채널 트랜지스터(714)의 게이트 및 N 채널 트랜지스터(715)의 게이트에 인가되고, N 채널 트랜지스터(714)의 소스와 N 채널 트랜지스터(715)의 소스는 N 채널 트랜지스터(712)의 드레인에 접속된다. N 채널 트랜지스터(714, 715) 및 N 채널 트랜지스터(712)는 입력 신호 INP 및 INM의 차동 증폭을 수행하는 차동 증폭기를 구성한다.
제2 증폭부(720)에서, P 채널 트랜지스터(721)의 소스와 P 채널 트랜지스터(722)의 소스는 고전위 전력선(702)에 접속된다. P 채널 트랜지스터(721)의 게이트와 P 채널 트랜지스터(722)의 게이트는 P 채널 트랜지스터(721)의 드레인에 접속되고, 정전류원(723)은 P 채널 트랜지스터(721)의 드레인에 접속된다. 따라서, P 채널 트랜지스터(722)의 포화 전류값은 정전류원(723)의 전류값에 비례한다. P 채널 트랜지스터(722)의 드레인은 P 채널 트랜지스터(725)의 소스에 접속되고, 제1 증폭부(710)의 N 채널 트랜지스터(715)의 드레인도 P 채널 트랜지스터(722)의 드레인에 접속된다. P 채널 트랜지스터(725)의 드레인은 N 채널 트랜지스터(727)의 드레인 및 게이트에 접속되고, N 채널 트랜지스터(727)의 소스는 저전위 전력선(701M)에 접속된다. P 채널 트랜지스터(724)의 소스는 고전위 전력선(702)에 접속되고, P 채널 트랜지스터(724)의 게이트 및 드레인은 정전류원(726)에 접속된다. P 채널 트랜지스터(724)의 게이트와 드레인 사이의 공통 노드는 P 채널 트랜지스터(725)의 게이트에 접속된다. 상술한 제2 증폭부(720)에서, P 채널 트랜지스터(722)는 정전류원으로서 동작하고, P 채널 트랜지스터(722)의 드레인 전류로부터 제1 증폭부(710)의 N 채널 트랜지스터(715)의 드레인 전류를 감산한 결과인 전류가 P 채널 트랜지스터(725)를 경유하여 N 채널 트랜지스터(727)로 흐른다.
제3 증폭부(730)에서, P 채널 트랜지스터(731)의 소스는 고전위 전력선(702)에 접속되고, P 채널 트랜지스터(731)의 게이트는 제2 증폭부(720)의 P 채널 트랜지스터(721)의 게이트 및 드레인과 정전류원(723) 사이의 공통 노드에 접속된다. 따라서, P 채널 트랜지스터(731)의 포화 전류는 정전류원(723)의 전류값에 비례하게 된다. P 채널 트랜지스터(732)의 소스와 P 채널 트랜지스터(733)의 소스는 P 채널 트랜지스터(731)의 드레인에 접속된다. 제1 증폭부(710)의 N 채널 트랜지스터(714)의 드레인은 P 채널 트랜지스터(731)의 드레인에 접속된다. P 채널 트랜지스터(732)의 게이트는 제2 증폭부(720)의 P 채널 트랜지스터(724)의 게이트 및 드레인과 정전류원(726) 사이의 공통 노드에 접속된다. 또한 P 채널 트랜지스터(733)의 게이트는 아이들링 전류 조정부(750)의 P 채널 트랜지스터(758)의 드레인에 접속된다. P 채널 트랜지스터(732)의 드레인은 N 채널 트랜지스터(734)의 드레인에 접속되고, P 채널 트랜지스터(733)의 드레인은 N 채널 트랜지스터(735)의 드레인에 접속된다. N 채널 트랜지스터(734)의 소스 및 N 채널 트랜지스터(735)의 소스는 저전위 전력선(701M)에 접속된다. N 채널 트랜지스터(734)의 게이트와 N 채널 트랜지스터(735)의 게이트는 제2 증폭부(720)의 N 채널 트랜지스터(727)의 게이트 및 드레인 사이의 공통 노드에 접속된다. P 채널 트랜지스터(732)의 드레인 전압은 부하 구동부(705)의 N 채널 트랜지스터(705B)에 대한 게이트 전압 NG2로 전환되고, P 채널 트랜지스터(733)의 드레인 전압은 제4 증폭부(740)의 P 채널 트랜지스터(744)의 게이트에 인가된다.
상술한 제3 증폭부(730)는 차동 증폭기이고, P 채널 트랜지스터(732, 733)는 차동 트랜지스터쌍을 구성한다. 차동 트랜지스터쌍의 공통 소스로 흐르는 전류는, 정전류원으로서 동작하는 P 채널 트랜지스터(731)의 드레인 전류로부터 제1 증폭부(710)의 N 채널 트랜지스터(714)의 드레인 전류를 감산한 결과인 전류가 된다. 한편, N 채널 트랜지스터(734, 735)는 차동 트랜지스터쌍에 대한 부하로서 동작한다. N 채널 트랜지스터(734, 735)의 포화 전류값은 제2 증폭부(720)의 N 채널 트랜지스터(727)의 드레인 전류에 비례하게 된다.
제4 증폭부(740)에서, N 채널 트랜지스터(741)의 소스와 N 채널 트랜지스터(742)의 소스는 저전위 전력선(701M)에 접속된다. N 채널 트랜지스터(741)의 게이트, N 채널 트랜지스터(742)의 게이트, 및 N 채널 트랜지스터(741)의 드레인은 정전류원(743)에 접속된다. 따라서, N 채널 트랜지스터(742)의 포화 전류값은 정전류원(743)의 전류값에 비례하게 된다. P 채널 트랜지스터(744)의 소스는 고전위 전력선(702)에 접속되고, P 채널 트랜지스터(744)의 드레인은 N 채널 트랜지스터(742)의 드레인에 접속된다. P 채널 트랜지스터(744)의 게이트는 제3 증폭부(730)의 P 채널 트랜지스터(733)의 드레인에 접속된다. N 채널 트랜지스터(742)는 P 채널 트랜지스터(744)에 대한 부하로서 동작하고, P 채널 트랜지스터(744)는, P 채널 트랜지스터(744)의 게이트에 인가되는, 제3 증폭부(730)의 P 채널 트랜지스터(733)의 드레인 전압을 증폭하는 소스 접지 증폭 회로를 구성한다. 소스 접지 증폭 회로로부터의 출력 신호인, P 채널 트랜지스터(744)의 드레인 전압은 부하 구동부(705)의 N 채널 트랜지스터(705A)에 대한 게이트 전압 NG1로서 동작한다.
아이들링 전류 조정부(750)에서, N 채널 트랜지스터(751)의 소스와 N 채널 트랜지스터(752)의 소스는 저전위 전력선(701M)에 접속된다. 부하 구동부(705)의 N 채널 트랜지스터(705B)에 인가되는 게이트 전압과 동등한 게이트 전압 NG2는 N 채널 트랜지스터(751)의 게이트와 N 채널 트랜지스터(752)의 게이트에 인가된다. N 채널 트랜지스터(753)의 소스는 부하 구동부(705)의 N 채널 트랜지스터(705A)의 소스에 접속되고, N 채널 트랜지스터(705A)에 인가되는 것과 동등한 게이트 전압 NG1은 N 채널 트랜지스터(753)의 게이트에 인가된다. P 채널 트랜지스터(754, 755, 756, 757 및 758)의 각각의 소스는 고전위 전력선(702)에 접속된다. P 채널 트랜지스터(754)의 드레인 및 게이트와 P 채널 트랜지스터(755)의 게이트는 N 채널 트랜지스터(753)의 드레인에 접속된다. P 채널 트랜지스터(755)의 드레인과 P 채널 트랜지스터(756)의 드레인은 N 채널 트랜지스터(752)의 드레인에 접속된다. P 채널 트랜지스터(756)의 게이트와 P 채널 트랜지스터(757)의 게이트는 P 채널 트랜지스터(755)의 드레인, P 채널 트랜지스터(756)의 드레인 및 N 채널 트랜지스터(752)의 드레인 사이의 공통 노드에 접속된다. P 채널 트랜지스터(757)의 드레인과 P 채널 트랜지스터(758)의 드레인은 N 채널 트랜지스터(751)의 드레인에 접속된다. P 채널 트랜지스터(758)의 게이트는 P 채널 트랜지스터(757)의 드레인, P 채널 트랜지스터(758)의 드레인 및 N 채널 트랜지스터(751)의 드레인 사이의 공통 노드에 접속된다. 또한, 제3 증폭부(730)의 P 채널 트랜지스터(733)의 게이트도 공통 노드에 접속된다.
상술한 사항은 전치 구동기(703)의 상세한 구성이다.
이하, 도 5a 내지 5d를 참조하여 전치 구동기(703)의 동작에 대해 설명한다. 예를 들어, N 채널 트랜지스터(712)의 포화 전류가 2I0이고, 2개 위상의 입력 신호 INP 및 INM의 각각의 전압이 기준 레벨 VREF라고 상정하는 경우, N 채널 트랜지스터(714, 715)의 드레인 전류의 각각은 I0로 상정한다.
이 상태에서 입력 신호 INP가 VREF-△V로 떨어지고 입력 신호 INM이 VREF+△V로 상승하는 경우, N 채널 트랜지스터(714)의 드레인 전류는 예를 들어, IO-△IO로 감소하고, N 채널 트랜지스터(715)의 드레인 전류는 IO+△IO로 증가한다.
N 채널 트랜지스터(714)의 드레인 전류가 감소하는 경우, 제3 증폭부(730)의 P 채널 트랜지스터(732, 733) 사이의 공통 소스로 흐르는 전류량이 그에 따라 상승한다. N 채널 트랜지스터(715)의 드레인 전류가 증가하는 경우, 제2 증폭부(720)의 N 채널 트랜지스터(727)의 드레인 전류가 그에 따라 감소한다. 제3 증폭부(730)의 N 채널 트랜지스터(734, 735)의 포화 전류값은 감소한다.
따라서, 입력 신호 INP의 기준 레벨 VREF의 감소 -△V와 입력 신호 INM의 기준 레벨 VREF의 증가 +△V가 더 커질수록, 제3 증폭부(730)의 P 채널 트랜지스터(732, 733)의 공통 소스의 전위 VCM은 증가하고, 그 결과 P 채널 트랜지스터(732)의 드레인 전압과 P 채널 트랜지스터(733)의 드레인 전압도 증가한다. 그 결과, 제3 증폭부(730)로부터 부하 구동부(705)의 N 채널 트랜지스터(705B)로 공급되는 게이트 전압 NG2가 상승하고, N 채널 트랜지스터(705B)의 드레인 전류가 증가한다. 반대로, 제4 증폭부(740)로부터 부하 구동부(705)의 N 채널 트랜지스터(705A)로 공급되는 게이트 전압 NG1은 접지 레벨을 향해 감소하게 된다.
게이트 전압 NG1이 접지 레벨로 접근함에 따라, N 채널 트랜지스터(753)의 드레인 전류와 P 채널 트랜지스터(754)의 드레인 전류도 아이들링 전류 조정부(750)에서 0의 값으로 접근한다. 따라서, 아래와 같이 일련의 이벤트들이 발생한다; 즉, P 채널 트랜지스터(755)의 드레인 전류의 감소 -> P 채널 트랜지스터(756)의 드레인 전류의 증가 및 P 채널 트랜지스터(756)의 드레인 및 게이트 전위의 감소 -> P 채널 트랜지스터(757)의 드레인 전류의 증가, P 채널 트랜지스터(758)의 드레인 전류의 감소, P 채널 트랜지스터(758)의 드레인 및 게이트 전위의 상승. P 채널 트랜지스터(758)의 드레인 전위가 상승하는 경우, 제3 증폭부(730)의 P 채널 트랜지스터(733)의 드레인 전위가 감소한다. 따라서, 제4 증폭부(740)로부터 N 채널 트랜지스터(705A, 753)로 공급되는 게이트 전압 NG1이 증가하고, N 채널 트랜지스터(705A, 753)의 드레인 전류가 증가한다.
상술한 바와 같이, 네거티브 피드백이 전치 구동기에 대해 동작하므로, N 채널 트랜지스터(705A)의 드레인 전류는, N 채널 트랜지스터(705B)로 드레인 전류가 흐르는 결과로 N 채널 트랜지스터(705B)가 스피커(801)를 기동하는 시간의 구간 동안 제로로 떨어지지 않아서, 약한 아이들 전류가 N 채널 트랜지스터(705A)로 흐른다.
다음으로, 입력 신호 INP가 VREF+△V로 상승하고, 입력 신호 INM이 레벨 VREF-△V로 떨어지는 경우, N 채널 트랜지스터(714)의 드레인 전류는 예를 들어 IO+△IO로 증가하고, N 채널 트랜지스터(715)의 드레인 전류는 IO-△IO로 떨어진다.
N 채널 트랜지스터(714)의 드레인 전류가 증가하는 경우, P 채널 트랜지스터(732, 733)의 공통 소스로 흐르는 전류는 제3 증폭부(730)에서 그에 따라 감소한다. N 채널 트랜지스터(715)의 드레인 전류가 감소하는 경우, 제2 증폭부(720)의 N 채널 트랜지스터(727)의 드레인 전류는 그 감소에 대응하는 양만큼 증가한다. 따라서, 제3 증폭부(730)의 N 채널 트랜지스터(734, 735)의 포화 전류는 증가한다.
따라서, 제3 증폭부(730)에서, 입력 신호 INP의 기준 레벨 VREF의 증가 +△V와 입력 신호 INM의 기준 레벨 VREF의 감소 -△V가 더 커질수록, P 채널 트랜지스터(732, 733)의 공통 소스의 전위 VCM이 감소하여, P 채널 트랜지스터(732)의 드레인 전압과 P 채널 트랜지스터(733)의 드레인 전압도 감소한다. 그 결과, 제4 증폭부(740)로부터 부하 구동부(705)의 N 채널 트랜지스터(705A)로 공급되는 게이트 전압 NG1이 증가하고, N 채널 트랜지스터(705A)의 드레인 전류가 증가한다. 반대로, 제3 증폭부(730)로부터 부하 구동부(705)의 N 채널 트랜지스터(705B)로 공급되는 게이트 전압 NG2는 저전위 전력선(701M)의 레벨 VMM으로 접근한다.
게이트 전압 NG2가 저전위 전력선(701M)의 레벨 VMM으로 접근하는 경우, N 채널 트랜지스터(751, 752)의 드레인 전류는 아이들링 전류 조정부(750)에서 제로로 접근한다. 그 결과, P 채널 트랜지스터(758)의 드레인 전위가 상승한다. P 채널 트랜지스터(733)의 드레인 전위의 감소와 P 채널 트랜지스터(732)의 드레인 전위의 증가가 제3 증폭부(730)에서 발생하여, N 채널 트랜지스터(705B)에 인가된 게이트 전압 NG2가 증가하고, N 채널 트랜지스터(705B)의 드레인 전류가 증가한다. 상술한 바와 같은 네거티브 피드백이 전치 구동기에 대해 동작하므로, 드레인 전류는 N 채널 트랜지스터(705A)로 흐른다. N 채널 트랜지스터(705A)가 스피커(801)를 기동하는 시간 동안, N 채널 트랜지스터(705B)의 드레인 전류는 제로가 되지 않고, 약한 아이들링 전류가 N 채널 트랜지스터(705B)로 흐른다.
상술한 것은 도 4에 나타낸 전치 구동기(703)의 동작이다.
구체적인 실시예에 따르면, 전치 구동기(703)가, 약한 아이들링 전류를 언제나 N 채널 트랜지스터(705A, 705B)로 흐르게 하므로, 크로스오버 왜곡의 발생을 방지할 수 있는데, 방지하지 않았다면, N 채널 트랜지스터(705A, 705B) 중 어느 하나에 의해 부하의 기동으로부터 2개의 N 채널 트랜지스터 중 나머지 하나에 의한 부하의 기동으로의 전이가 실행될 때 발생할 수 있다.
<기타 실시예>
본 발명의 제1 실시예를 상술하였지만, 본 발명의 실시예의 추가적인 유형 또한 고려할 수 있다. 예를 들어, 본 실시예에서는 부하 구동부(705, 706)의 각각은 2개의 N 채널 트랜지스터로 이루어지지만, 부하 구동부 각각은 2개의 P채널 트랜지스터로 구성될 수도 있다. 또한, 본 실시예에서는, 접지선(701G)을 기준으로 택하고, 양의 소스 전압 VPP가 고전위 전력선(701P)에 인가되고, 음의 소스 전압 VMM이 저전위 전력선(701M)에 인가된다. 그러나, 저전위 전력선(701M)이 접지선으로 채택되고, 가변 전원(701)이 단일 소스 전압을 생성하고 이렇게 생성된 소스 전압을 고전위 전력선(701P)과 저전위 전력선(701M)(접지선) 사이에 인가하는 구성이 채용될 수도 있다.
다음으로, 본 발명의 제2 실시예에 대해 도면을 참조하여 설명한다.
도 6은 본 발명의 제2 실시예인 DC-DC 컨버터(1100)의 구성을 나타내는 회로도이다. DC-DC 컨버터(1100)는 도 1에 나타낸 가변 전원(701)과 동등하다. DC-DC 컨버터(1100)는 입력 전력선(1101) 및 기준 전력선(1102)을 갖는다. 도 6에서, 기준 전력선(1102)은 접지되어 있다. 입력 소스 전압 VDD는 배터리(도시 생략)와 같은 고정된 전원으로부터 입력 전력선(1101)과 기준 전력선(1102) 사이에 인가된다. DC-DC 컨버터(1100)는, 입력 전력선(1101)과 기준 전력선(1102) 사이에 인가된 입력 소스 전압 VDD에 따라, 제1 전압 출력 단자(1103)와 기준 전력선(1102) 사이에 양의 소스 전압 VPP가 발생하게 하고, 또한 제2 전압 출력 단자(1104)와 기준 전력선(1102) 사이에 음의 소스 전압 VMM이 발생하게 하는 회로이다.
DC-DC 컨버터(1100)는 커패시터 C1 및 C2를 갖는다. 커패시터 C1은 제1 전압 출력 단자(1103)와 기준 전력선(1102) 사이에 개재된다. 커패시터 C2는 제2 전압 출력 단자(1104)와 기준 전력선(1102) 사이에 개재된다. DC-DC 컨버터(1100)는 단자 A 및 B를 갖는다. 외부 인덕터 L은 단자 A와 B 사이에 개재된다.
DC-DC 컨버터(1100)는 5개의 스위치 SW1 내지 SW5와, 스위치 SW1 내지 SW5 각각의 기동 및 비기동을 제어하기 위한 제어부(1010)를 갖는다. 스위치 SW1은 입력 전력선(1101)과 단자 A 사이에 개재된다. 스위치 SW2는 기준 전력선(1102)과 단자 A 사이에 개재된다. 스위치 SW3은 입력 전력선(1101)과 단자 B 사이에 개재된다. 스위치 SW4는 단자 B와 단자(1103) 사이에 개재된다. 스위치 SW5는 단자 B와 단자(1104) 사이에 개재된다. 스위치 SW1 내지 SW5는 전류 경로 ST1 내지 ST4의 도시한 4개 유형을 이루기 위한 스위칭 회로를 구성한다. 제1 전류 경로 ST1은 인덕터 L을 경유하여 입력 전력선(1101)을 기준 전력선(1102)에 접속하여, 단자 A로부터 단자 B로의 방향(이하, "제1 방향"이라 함)으로 흐르는 전류를 인덕터 L로 흐르게 하는 전류 경로이다. 제2 전류 경로 ST2는 인덕터 L과 커패시터 C1이 직렬로 개재되는 루프형 전류 경로이다. 제3 전류 경로 ST3은 입력 전력선(1101)을 인덕터 L을 경유하여 기준 전력선(1102)으로 접속하여 전류를 제1 방향과는 반대인 제2 방향으로 인덕터 L에 흐르게 하는 전류 경로이다. 제4 전류 경로 ST4는 인덕터 L과 커패시터 C2가 직렬로 개재되는 루프형 전류 경로이다. 제어부(1010)는 스위치들 SW1 내지 SW5 각각의 기동/비기동을 제어하고 전류 경로 ST1 내지 ST4의 4개 유형 중 원하는 하나를 만들기 위한 제어 신호를 생성한다. 제어부(1010)는, 원하는 출력 전압 VPP의 레벨과 출력 전압 VMM의 레벨에 따라, 전류 경로 ST1 및 ST3이 형성되는 기간의 구간을 제어한다.
도 7은 본 실시예의 DC-DC 컨버터(1100)의 예시적인 동작을 나타내는 타이밍 차트이다. 타이밍 차트는 각각의 상술한 전류 경로 ST1, ST2, ST3 및 ST4가 형성되는 동안의 각각의 기간을 명확하게 나타낸다. 도 7에 나타낸 바와 같이, 제어부(1010)는 소정의 구간을 갖는 구간 T0마다 전류 경로 ST1, ST2, ST3 및 ST4를 순차적으로 만들기 위한 동작을 반복한다. 더욱 구체적으로, 제어부(1010)는 기간 T0의 스위칭 포인트에서, 스위치 SW1 내지 SW4를 지속적으로 기동하고, 주어진 시간 동안 다른 스위치들을 비기동하여 전류 경로 ST1을 만드는 제어 신호를 출력한다. 이 기간 동안, 제1 방향으로 흐르고 커패시터 C1에 대해 소스 전압 VDD와 충전 전압 VPP 사이의 차이에 비례하는 기울기로 증가하는 전류 IL이 인덕터 L로 흐른다. 다음으로, 제어부(1010)는 지속적으로 스위치 SW2 및 SW4를 기동하고 주어진 시간 동안 다른 스위치들을 비기동함으로써 전류 경로 ST2를 만드는 제어 신호를 출력한다. 이 기간 동안, 커패시터 C1은 전류 경로 ST2를 경유하여 제1 방향으로 인덕터 L로 흐르는 전류 IL로 충전된다. 또한, 전류 IL은 이 기간동안 점차 감소하여 마침내는 제로로 된다. 바람직한 모드에서, 제어부(1010)는 전류 IL이 제로가 되는 때에 전류 경로 ST2를 개방한다.
전류 경로 ST2를 개방한 후에, 제어부(1010)는 기간 T0의 초반의 절반의 완료 전에는 전류 경로 ST1 내지 ST4 중 어떠한 것도 만들지 않는다. 기간 T0의 후반의 절반이 시작될 때, 제어부(1010)는 지속적으로 스위치들 SW2 및 SW3을 기동하고 주어진 시간 동안 다른 스위치들을 비기동함으로써 전류 경로 ST3을 만드는 제어 신호를 출력한다. 제2 방향으로 흐르고 소스 전압 VDD에 비례하는 기울기로 증가하는 전류 IL이 이 기간 동안 인덕터 L로 흐른다. 다음으로, 제어부(1010)는 지속적으로 스위치 SW2 및 SW5를 기동하고 주어진 시간 동안 다른 스위치들을 비기동하여 전류 경로 ST4를 만드는 제어 신호를 출력한다. 이 기간 동안, 커패시터 C2는 전류 경로 ST4를 경유하여, 제2 방향으로 인덕터 L로 흐르는 전류 IL로 충전된다. 전류 IL은 이 기간 동안 서서히 감소하여 제로가 된다. 바람직한 모드에서, 제어부(1010)는, 전류 IL이 제로가 되는 때에, 전류 경로 ST4를 개방한다. 전류 경로 ST4를 개방한 후에, 제어부(1010)는, 기간 T0이 새로운 기간 T0으로 스위칭되기 전에, 전류 경로 ST1 내지 ST4 중 어떠한 것도 만들지 않는다. 상술한 것은 컨버터의 하나의 기간 동안 수행되는 DC-DC 컨버터(1100)의 동작이다.
상술한 동작에서, 하나의 기간 T0동안 커패시터 C1에 저장된 전하의 양은 전류 경로 ST1 및 ST2가 형성된 기간 동안 제1 방향으로 인덕터 L에 흐르는 전류 IL의 적분값과 동등해진다. 또한, 제1 방향으로 흐르는 전류 IL의 적분값은 전류 경로 ST1이 유지되는 기간의 구간에 비례한다. 따라서, 증가 또는 감소하는 기간 T0에 대한 전류 경로 ST1을 만드는 기간의 비율의 결과로서 커패시터 C1 양단에 나타나는 출력 전압 VPP는 임의로 증가 또는 감소될 수 있다. 하나의 기간 T0에서 커패시터 C2에 저장된 전하량은 전류 경로 ST3이 형성되는 기간에서 제2 방향으로 인덕터 L로 흐르는 전류 IL의 적분값과 동등해진다. 제2 방향으로 흐르는 전류 IL의 적분값은 전류 경로 ST3이 유지되는 기간의 구간에 비례한다. 따라서, 증가 또는 감소하는 기간 T0에 대한 전류 경로 ST3을 만드는 기간의 비율의 결과로서 커패시터 C2 양단에 나타나는 출력 전압 VMM은 임의로 증가 또는 감소될 수 있다. 따라서, 본 실시예의 DC-DC 컨버터(1100)는 단지 하나의 인덕터를 필요로 하며, 양 및 음의 소스 전압을 생성할 수 있고 각각의 소스 전압의 레벨을 임의로 제어할 수 있다. 본 실시예의 DC-DC 컨버터(1100)에서, 제1 방향으로 흐르는 전류 IL이 인덕터 L로 흐르게 된 후에, 제1 방향으로 흐르는 전류 IL은 제로로 감소된다. 그 후에, 제1 방향과 반대인 제2 방향으로 흐르는 전류 IL이 인덕터 L로 흐르게 되고, 제2 방향으로 흐르는 전류 IL이 인덕터 L로 흐르게 된다. 그 후에, 제2 방향으로 흐르는 전류 IL이 제로로 감소된 후에, 제2 방향과 반대인 제1 방향으로 흐르는 전류 IL이 인덕터 L로 흐르게 된다. 따라서, 과도한 잡음이 인덕터 L에 발생하지 않으므로, 안정된 동작이 수행된다.
도 8은 본 실시예의 DC-DC 컨버터(1100)의 구체적인 예인 DC-DC 컨버터(1100A)의 구성을 나타내는 회로도이다. 도 9는 DC-DC 컨버터(1100A)의 동작을 나타내는 타이밍 차트이다. 도 10은 DC-DC 컨버터(1100A)의 예시적인 사용을 나타내는 블록도이다.
도 8에서, 도 6에 나타낸 각각의 부에 대응하는 부는 공통의 참조 부호를 할당받는다. 도 8에서, 도 6에 나타낸 스위치 SW1은 P 채널 전계 효과 트랜지스터(이하, 단순히 "P 채널 트랜지스터"라 칭함)(1111)에 의해 구성된다. 도 6에 나타낸 스위치 SW2는 N 채널 전계 효과 트랜지스터(이하, 단순히 "N 채널 트랜지스터"라 칭함)(1112)에 의해 구성된다. 도 6에 나타낸 스위치 SW3은 P 채널 트랜지스터(1113)에 의해 구성된다. 도 6에 나타낸 스위치 SW4는 P 채널 트랜지스터(1114P)와 N 채널 트랜지스터(1114N)로 이루어진 CMOS 트랜스퍼 스위치에 의해 구성된다. 도 6에 나타낸 스위치 SW5는 N 채널 트랜지스터(1115)에 의해 구성된다.
도 6에 나타낸 제어부(1010)에 대응하는 부분의 구성을 이하 설명한다. 타이밍 생성기(1120)는 클럭 신호 CK1, CK1N, CK2, CK3, CK3N과 삼각 파형 신호 PTRI 및 MTRI를 생성하는 회로이다. 도 9에 나타낸 바와 같이, 클럭 신호 CK1은 기간 T0의 초반 절반 기간 T1H에서 하이 레벨로 나타나고, 하나의 기간 T0의 후반 절반 기간 T1L에서 로우 레벨로 나타나는 클럭 신호이다. 클럭 신호 CK1N은 클럭 신호 CK1의 반전된 결과인 클럭 신호이다. 도 9에 나타낸 바와 같이, 클럭 신호 CK2는, 하나의 기간 T0의 초반 절반 기간 T1H의 추가적인 분할에 의해 생성된 2개의 기간 T2H 및 T2L 중 하나인 초반의 절반 기간 T2H에서에서 하이 레벨로 나타나고, 나머지 기간에서는 로우 레벨로 나타나는 클럭 신호이다. 도 9에 나타낸 바와 같이, 클럭 신호 CK3은 하나의 구간 T0의 후반 절반 기간 T1L의 추가적인 분할에 의해 생성된 2개의 기간 T3H 및 T3L 중 하나인 초반의 절반 구간 T3H에서는 하이 레벨로 나타나고 다른 기간에서는 로우 레벨로 나타나는 클럭 신호이다. 클럭 신호 CK3N은 클럭 신호 CK3의 반전의 결과인 클럭 신호이다. 삼각 파형 신호 PTRI는 클럭 신호 CK2의 상승 에지에서 최대 레벨(예를 들어, VDD)에서 최소 레벨(예를 들어, -VDD)로 떨어지고; 하이 레벨의 클럭 신호 CK2를 유지하는 소비 기간 후에 최소 레벨에서 최대 레벨로 선형적으로 상승하고; 그 다음에 클럭 신호 CK2의 다음 상승 에지까지 최대 레벨을 유지하는 신호이다. 삼각 파형 신호 MTRI는, 클럭 신호 CK3의 상승 에지에서 최소 레벨로부터 최대 레벨로 상승하고; 하이 레벨의 클럭 신호 CK3을 유지하는 소비 기간 후에 최대 레벨로부터 최소 레벨로 선형적으로 떨어지고; 그 후에 클럭 신호 CK3의 다음의 상승 에지까지 최소 레벨을 유지하는 신호이다.
제어 전압 생성부(1121)는 출력 전압 VPP를 제어하는 데 사용되는 제어 전압 vppd를 생성하는 회로이다. 제어 전압 생성부(1122)는 출력 전압 VMM을 제어하는 데 사용되는 제어 전압 vmmd를 생성하는 회로이다. DC-DC 컨버터(1100A)에 제어 전압 생성부(1121, 1122)가 제공되는 이유는 이하와 같다.
도 10에 나타낸 바와 같이, 구체적인 예에서 DC-DC 컨버터(1100A)는 증폭기(1200)에 양의 소스 전압 VPP 및 음의 소스 전압 VMM을 공급하기 위해 사용된다. 증폭기(1200)는 입력 신호 VI를 증폭하고 결과적인 신호를 신호 VO로서 출력한다. 이 때, 증폭기(1200)에 의해 무용하게 소비되는 전력을 최소화시키기 위해, 증폭기(1200)의 출력 신호 VO 또는 0V 중 더 높은 것보다 소정 레벨만큼 더 높은 소스 전압 VPP가 증폭기(1200)에 공급되고, 증폭기(1200)의 출력 신호 VO와 0V 중 더 낮은 것보다 소정의 레벨만큼 더 낮은 소스 전압 VMM이 증폭기(1200)에 공급되는 방식으로, DC-DC 컨버터(1100A)는 소스 전압 VPP 및 VMM을 제어한다. 상술한 바와 같이, 소스 전압 VPP 및 VMM의 제어를 수행하기 위해서, DC-DC 컨버터(1100A)에서, 제어 전압 생성부(1121)는, 증폭기(1200)의 출력 신호 VO 또는 0V 중 더 높은 것보다 소정의 레벨만큼 더 높은 제어 전압 vppd를 생성하고; 제어 전압 생성부(1122)는 증폭기(1200)의 출력 신호 VO 또는 0V 중 더 낮은 것보다 소정의 레벨만큼 더 낮은 제어 전압 vmmd를 생성한다. DC-DC 컨버터(1100A)는 제어 전압 생성부(1121)에 의해 생성된 제어 전압 vppd에 따라 출력 전압 VPP를 제어하고, 제어 전압 생성부(1122)에 의해 생성된 제어 전압 vmmd에 따라 출력 전압 VMM을 제어한다.
도 8에서, 비교기(1123)는 제어 전압 vppd가 삼각 파형 신호 PTRI보다 높은 기간에서는 하이 레벨로 나타나고 다른 기간에서는 로우 레벨로 나타나는 신호를 출력한다. NAND 게이트(1124)는, 클럭 신호 CK2 및 비교기(1123)로부터의 출력 신호 모두가 하이 레벨인 기간에서는 로우 레벨로 나타나고 나머지 기간에서는 하이 레벨로 나타나는 신호를 출력한다. OR 게이트(1125)는 P 채널 트랜지스터(1111)에 대한 게이트 전압 GP1로서, N 채널 트랜지스터(1112)에 대한 게이트 전압 GN2와 NAND 게이트(1124)로부터의 출력 신호와의 논리 OR를 출력한다.
AND 게이트(1127)는 OR 게이트(1128)에, P 채널 트랜지스터(1111)에 대한 게이트 전압 GP1, NAND 게이트(1124)로부터의 출력 신호 및 플립-플롭 회로(1131)로부터의 음의 논리 출력 신호의 논리곱을 나타내는 신호를 출력한다. OR 게이트(1128)는 N 채널 트랜지스터(1112)에 대한 게이트 전압 GN2로서, 클럭 신호 CK1N 및 AND 게이트(1127)로부터의 출력 신호의 논리 OR 곱을 출력한다. 비교기(1129)는 단자 A의 레벨이 기준 전력선(1102)의 레벨보다 더 높은 동안의 기간에서는 하이 레벨로 나타나고, 다른 기간에서는 로우 레벨로 나타나는 신호 CURDET를 출력한다. 인버터(1130)는 신호 CURDET를 반전시켜 신호 CURDET_N을 출력한다. 플립-플롭 회로(1131)의 데이터 입력 단자 D는 하이 레벨로 고정된다. 신호 CURDET_N은 플립-플롭 회로(1131)의 클럭 단자에 인가되고, NAND 게이트(1124)로부터의 출력 신호는 리셋 단자 R에 인가된다. 플립-플롭 회로(1131)로부터의 음의 논리 출력 신호는 AND 게이트(1127)에 인가된다.
비교기(1141)는, 제어 전압 vmmd가 삼각 파형 신호 MTRI보다 더 낮은 기간에서는 로우 레벨로 나타나고 다른 기간에서는 하이 레벨로 나타나는 신호를 출력한다. OR 게이트(1142)는 클럭 신호 CK3N 및 비교기(1141)로부터의 출력 신호 모두가 로우 레벨인 기간에는 로우 레벨로 나타나고 다른 기간에서는 하이 레벨로 나타나는 신호를 출력한다. OR 게이트(1143)는, P 채널 트랜지스터(1113)에 대한 게이트 전압 GP3으로서, N 채널 트랜지스터(1115)에 대한 게이트 전압 GN6과 OR 게이트(1142)로부터의 출력 신호의 논리 OR 곱을 출력한다. AND 게이트(1144)는, N 채널 트랜지스터(1115)에 대한 게이트 전압 GN6으로서, OR 게이트(1142)로부터의 출력 신호, P 채널 트랜지스터(1113)에 대한 게이트 전압 GP3, 클럭 신호 CK1N, 및 신호 CURDET의 논리 곱을 출력한다. 클럭 신호 CK1N은 P 채널 트랜지스터(1114P)의 게이트에 인가되고, 클럭 신호 CK1은 N 채널 트랜지스터(1114N)의 게이트에 인가된다.
상술한 것은 DC-DC 컨버터(1100A)의 구성에 관한 것이다.
이하, DC-DC 컨버터(1100A)의 동작에 대해 도 9를 참조하여 설명한다. 기간 T0의 초반의 절반 기간 T1H에서 클럭 신호 CK1이 하이 레벨로 나타나고 클럭 신호 CK1N이 로우 레벨로 나타나므로, P 채널 트랜지스터(1114P) 및 N 채널 트랜지스터(1114N)가 켜진다. 또한, 클럭 신호 CK1N이 로우 레벨로 나타나고, N 채널 트랜지스터(1115)에 대한 게이트 전압 GN6이 로우 레벨로 나타나므로, N 채널 트랜지스터(1115)는 꺼진다. 또한, 기간 T1H에서 클럭 신호 CK3은 로우 레벨로 나타나고 클럭 신호 CK3N은 하이 레벨로 나타나므로, P 채널 트랜지스터(1113)에 대한 게이트 전압 GP3이 하이 레벨로 나타나서, P 채널 트랜지스터(1113)는 꺼진다.
클럭 신호 CK2가 기간 T1H의 개시 포인트에서 상승할 때, 삼각 파형 신호 PTRI가 동시에 최소 레벨로 떨어져서 최대 레벨을 향해 서서히 상승한다. 제어 전압 vppd가 삼각 파형 신호 PTRI보다 더 높은 기간에서, 비교기(1123)로부터의 출력 신호는 하이 레벨로 나타나고 NAND 게이트(1124)로부터의 출력 신호는 로우 레벨로 나타난다. NAND 게이트(1124)로부터의 출력 신호가 로우 레벨로 나타날 때, AND 게이트(1127)로부터의 출력 신호는 로우 레벨로 나타난다. 이 때, 클럭 신호 CK1N이 로우 레벨이므로, N 채널 트랜지스터(1112)에 대한 게이트 전압 GN2는 로우 레벨로 나타나고, 이로써 N 채널 트랜지스터(1112)는 꺼진다. NAND 게이트(1124)로부터의 출력 신호는 로우 레벨로 나타나고, N 채널 트랜지스터(1112)에 대한 게이트 전압 GN2는 로우 레벨로 나타난다. 따라서, P 채널 트랜지스터(1111)에 대한 게이트 전압 GP1은 로우 레벨로 나타나고, 그 결과 P 채널 트랜지스터(1111)는 켜진다.
상술한 바와 같이 P 채널 트랜지스터(1111)가 켜지는 것의 결과로, 상술한 전류 경로 ST1이 형성되고, 전류가 제1 방향으로 인덕터 L로 흐르게 됨으로써 커패시터 C1을 충전시킨다. 제어 전압 vppd가 삼각 파형 신호 PTRI보다 더 높은 기간 T2a에서, 커패시터(1123)로부터의 출력 신호는 하이 레벨로 나타나고, NAND 게이트(1124)로부터의 출력 신호는 로우 레벨로 나타난다. 따라서, P 채널 트랜지스터(1111)에 대한 게이트 전압 GP1이 로우 레벨을 유지하여, 전류 경로 ST1을 경유한 인덕터 L로의 전류의 인가 및 커패시터 C1의 재충전이 연속적으로 수행된다. 한편, 제1 방향으로 인덕터 L로 흐르는 전류 IL은 서서히 증가한다.
클럭 신호 CK2가 하이 레벨로 유지되는 기간 T2H에서, 삼각 파형 신호 PTRI가 제어 전압 vppd를 초과하는 때에, 비교기(1123)로부터의 출력 신호가 로우 레벨로 나타나게 되어, NAND 게이트(1124)로부터의 출력 신호가 하이 레벨로 나타난다. 그 결과, P 채널 트랜지스터(1111)에 대한 게이트 전압 GP1이 하이 레벨로 나타나게 되어, P 채널 트랜지스터(1111)는 꺼진다. 또한, 플립-플롭 회로(1131)는 NAND 게이트(1124)로부터의 출력 신호의 상승 에지에 의해 리셋되어, 플립-플롭 회로(1131)로부터의 음의 논리 출력 신호가 하이 레벨로 나타난다. 그 결과, AND 게이트(1127)로부터의 출력 신호는 하이 레벨로 나타나고, N 채널 트랜지스터(1112)에 대한 게이트 전압 GN2는 하이 레벨로 나타난다. 따라서, N 채널 트랜지스터(1112)는 켜진다.
상술한 바와 같이 N 채널 트랜지스터(1112)가 켜지는 것의 결과로서, 상술한 전류 경로 ST2가 형성되어, 제1 방향으로 인덕터 L로 전류가 흘러 커패시터 C1을 충전시킨다. 전류 경로 ST2가 형성된 채로 남아 있는 기간에서는, 전류 경로 ST1이 형성되었던 동안의 시간에 인덕터 L이 저장된 전기 에너지를 방전하므로, 제1 방향으로 인덕터 L로 흐르는 전류 IL이 서시히 감소한다.
제1 방향으로 전류 IL이 인덕터 L로 흐르는 기간에서는, 전류 IL과 동등한 전류가 N 채널 트랜지스터(1112)의 소스로부터 드레인으로(또는 기준 전력선(1102)으로부터 단자 A로) 흐른다. 전류 IL이 서시히 감소함에 따라, N 채널 트랜지스터(1112)의 소스 및 드레인 사이의 전압도 감소한다. 전류 IL이 제로로 되고 단자 A의 전위가 기준 전력선(1102)의 레벨보다 높은 레벨로 상승하는 오버슈트가 발생할 때, 비교기(1129)로부터의 출력 신호 CURDET는 하이 레벨로 나타나고, 플립-플롭 회로(1131)의 클럭 단자에 인가되는 신호 CURDET_N이 떨어진다. 그 결과, 데이터 단자 D에 인가되는 하이 레벨이 플립-플롭 회로(1131)에 기입됨으로써, 플립-플롭 회로(1131)로부터의 음의 논리 출력 신호가 로우 레벨로 나타난다. 따라서, AND 게이트(1127)로부터 출력된 신호는 로우 레벨로 나타나고, N 채널 트랜지스터(1112)에 대한 게이트 전압 GN2는 로우 레벨로 나타나게 되어, N 채널 트랜지스터(1112)는 꺼진다. 전류 경로 ST2는 이 때문에 개방된다.
상술한 바와 같이, 전류 경로 ST2는, 제1 방향으로 흐르는 전류 IL이 제로 이상의 값을 가지는 기간에서만 유지된다. 전류 경로 ST2가 유지되는 동안의 기간의 구간은 전류 경로 ST1의 형성 동안 인덕터 L에 저장된 전기 에너지의 크기에 따른다. 전류 경로 ST2가 유지되는 동안의 구간은, 클럭 신호 CK2가 하이 레벨로 유지되는 동안의 기간 T2H로부터 전류 경로 ST1이 유지되는 동안의 기간 T2a를 감산함으로써 결정되는 나머지 기간 T2b보다 더 짧게 종료될 수 있다. 또는, 전류 경로 ST2가 유지되는 동안의 구간은 기간 T2b보다 더 길어질 수도 있다. 전류 경로 ST2가 개방될 때, DC-DC 컨버터(1100A)는, 전류 경로 ST1 내지 ST4 중 어느 것도 형성되지 않는 상태로 진입한다.
기간 T0의 후반의 절반 기간 T1L에서, 클럭 신호 CK1은 로우 레벨로 나타나고, 클럭 신호 CK1N은 하이 레벨로 나타난다. 따라서, P 채널 트랜지스터(1114P) 및 N 채널 트랜지스터(1114N)은 꺼진다. 또한, 기간 T1L에서, 클럭 신호 CK2는 로우 레벨로 나타난다. 이러한 이유로, P 채널 트랜지스터(1111)에 대한 게이트 전압 GP1은 하이 레벨로 나타나고, P 채널 트랜지스터(1111)는 꺼진다. 또한, 클럭 신호 CK1N이 하이 레벨로 나타나므로, N 채널 트랜지스터(1112)에 대한 게이트 전압 GN2는 하이 레벨로 나타나서 N 채널 트랜지스터(1112)는 켜진다.
클럭 신호 CK3이 기간 T1L의 개시 포인트에서 상승할 때, 삼각 파형 신호 MTRI가 동시에 최대 레벨로 상승하고, 그 후에 최소 레벨을 향해서 서서히 감소한다. 제어 전압 vmmd가 삼각 파형 신호 MTRI보다 더 낮은 동안의 기간에서, 비교기(1141)로부터의 출력 신호는 로우 레벨로 나타난다. 클럭 신호 CK3N이 이 때 로우 레벨에 머물러 있으므로, OR 게이트(1142)로부터의 출력 신호는 로우 레벨로 나타나고, AND 게이트(1144)로부터 N 채널 트랜지스터(1115)로 출력된 게이트 전압 GN6은 로우 레벨로 나타난다. 그 결과, P 채널 트랜지스터(1113)에 대한 게이트 전압 GP3은 로우 레벨로 나타나고, P 채널 트랜지스터(1113)는 켜진다.
상술한 바와 같이, P 채널 트랜지스터(1113)가 켜지는 것의 결과로서, 상술한 전류 경로 ST3이 형성되고, 전류가 제2 방향으로 인덕터 L로 흐른다. 제어 전압 vmmd가 삼각 파형 신호 MTRI보다 낮은 동안의 기간 T3a에서, 비교기(1141)로부터의 출력 신호는 로우 레벨로 유지되어, P 채널 트랜지스터(1113)에 대한 게이트 전압 GP3은 로우 레벨로 유지된다. 따라서, 전류 경로 ST3을 경유한 인덕터 L로의 전류의 인가가 지속적으로 유지된다. 이 기간 동안, 제2 방향으로 인덕터 L로 흐르는 전류 IL은 서서히 증가한다.
클럭 신호 CK3이 하이 레벨을 유지하는 동안의 기간 T3H에서 삼각 파형 신호 MTRI가 제어 전압 vmmd보다 더 낮게 되었을 때, 비교기(1141)로부터의 출력 신호는 하이 레벨로 나타나고, OR 게이트(1142)로부터의 출력 신호는 하이 레벨로 나타난다. 그 결과, P 채널 트랜지스터(1113)에 대한 게이트 전압 GP3은 하이 레벨로 나타나고, P 채널 트랜지스터(1113)는 꺼진다. 또한, 인덕터 L로부터 발생된 전류 IL이 이 때 N 채널 트랜지스터(1112)로 흐르고 있으므로, 단자 A의 전위는 기준 전력선(1102)의 전위보다 더 높고, 비교기(1129)로부터의 출력 신호 CURDET는 하이 레벨로 이미 도달된다. 따라서, AND 게이트(1114)로부터 N 채널 트랜지스터(1115)로 출력된 게이트 전압 GN6은 하이 레벨로 나타나고, N 채널 트랜지스터(1115)는 켜진다.
상술한 바와 같이, N 채널 트랜지스터(1115)가 켜지는 것의 결과로서, 상술한 전류 경로 ST4가 형성되고, 전류가 제2 방향으로 인덕터 L로 흐르게 됨으로써 커패시터 C2를 충전시킨다. 전류 경로 ST4가 형성된 채로 남아 있는 동안의 기간에서, 인덕터 L은 전류 경로 ST3의 형성 동안 저장된 전기 에너지를 방전하고; 그에 따라, 제2 방향으로 인덕터 L로 흐르는 전류 IL이 서서히 감소한다.
전류 IL이 제2 방향으로 인덕터 L로 흐르는 동안의 기간에서, 전류 IL과 동등한 전류가 N 채널 트랜지스터(1112)의 드레인으로부터 소스로(또는 단자 A로부터 기준 전력선(1102)으로) 흐른다. 전류 IL이 감소함에 따라, N 채널 트랜지스터(1112)의 소스 및 드레인 사이에 나타나는 전압도 감소한다. 전류 IL이 제로가 되고 단자 A의 전위가 기준 전력선(1102)의 레벨보다 더 낮게 되는 언더슈트가 발생할 때, 비교기(1129)로부터의 출력 신호 CURDET는 로우 레벨로 나타난다. 그 결과, AND 게이트(1114)로부터 N 채널 트랜지스터(1115)로 출력된 게이트 전압 GN6는 로우 레벨로 나타나고, 그 결과 N 채널 트랜지스터(1115)는 꺼진다. 전류 경로 ST4는 그로 인해 개방된다.
상술한 바와 같이, 전류 경로 ST4는, 제2 방향으로 흐르는 전류 IL이 0 이상의 값을 갖는 동안의 기간에서만 유지된다. 전류 경로 ST4가 유지되는 동안의 기간의 구간은 전류 경로 ST3의 형성 동안 인덕터 L에 저장된 전기 에너지의 크기에 따른다. 전류 경로 ST4가 유지되는 동안의 구간은, 클럭 신호 CK3이 하이 레벨로 유지되는 동안의 기간 T3H로부터 전류 경로 ST3이 유지되는 동안의 기간 T3a를 감산함으로써 결정되는 나머지 기간 T3b보다 더 짧게 종료될 수도 있다. 또는, 전류 경로 ST4가 유지되는 동안의 구간도 기간 T3b보다 더 길 수 있다. 전류 경로 ST4가 개방될 때, DC-DC 컨버터(1100A)는 전류 경로 ST1 내지 ST4 중 어느 것도 형성되지 않은 상태로 진입한다.
상술한 동작은 T0 기간마다 반복된다.
상술한 DC-DC 컨버터(1100A)에서, 제어 전압 vppd는 증폭기(1200)가 양극성의 신호 VO를 출력하는 동안의 기간에 신호 VO의 상승에 따라 상승한다. 전류 경로 ST1이 형성되는 동안의 기간 T2a가 길어질수록, 증폭기(1200)에 대한 소스 전압 VPP는 양의 방향으로 더 커진다. 반대로, 증폭기(1200)가 음극성의 신호 VO를 출력하는 동안의 기간에서, 제어 전압 vmmd는 신호 VO의 감소에 따라 감소하고, 전류 경로 ST3이 형성되는 동안의 기간 T3a이 길어질수록, 증폭기(1200)에 대한 소스 전압 VMM도 음의 방향으로 길어진다. 따라서, 증폭기(1200)로부터의 출력 신호 VO의 진폭에 대해 최적인 소스 전압 VPP 및 VMM이 증폭기(1200)로 공급될 수 있고, 증폭기(1200)에 의해 낭비되는 전력이 감소될 수 있다. 또한, DC-DC 컨버터(1100A)에서의 전류 경로 ST2의 형성 동안 제1 방향으로 인덕터 L로 흐르는 전류 IL이 제로가 될 때, 전류 경로 ST2가 개방되고, 제2 방향으로 인덕터 L로 흐르는 전류 IL이 제로가 될 때 전류 경로 ST4의 형성 동안 전류 경로 ST4가 개방된다. 따라서, 전류 경로 ST1의 형성 동안 인덕터 L에 저장된 전기 에너지를 감소시키지 않고도 커패시터 C1이 전이된다. 전류 경로 ST3의 형성 동안 인덕터 L에 저장된 전기 에너지를 감소시키지 않고도 커패시터 C2로 전이될 수 있다. 따라서, 소스 전압 VPP 및 VMM은 우수한 정확성으로 제어될 수 있다.
<다른 실시예들>
제2 실시예를 상술하였지만, 예를 들어, 본 발명의 다른 실시예들도 이하와 같이 고려할 수 있다.
(1) 제2 실시예에서는, DC-DC 컨버터에 외부 인덕터 L이 제공되지만, 인덕터 L이 DC-DC 컨버터에 통합될 수도 있다. 또한, 커패시터 C1 및 C2도 DC-DC 컨버터에 통합될 수 있다. 물론, DC-DC 컨버터에는 외부 커패시터가 제공될 수 있다.
(2) 제2 실시예에서는, 전류 경로 ST1 내지 ST2를 순차적으로 형성하여, 커패시터 C1 양단에 소스 전압 VPP를 생성하는 동작과, 전류 경로 ST3 및 ST4를 순차적으로 형성하여 커패시터 C2 양단에 소스 전압 VPP를 생성하는 동작이 교대로 수행된다. 그러나, 2개 동작 중 하나만을 한 기간에서 수행함으로써 소스 전압 VPP 또는 VMM 중 어느 하나만을 생성하는 것도 가능하다.
(3) 제2 실시예에서는, 전류 경로 ST1 및 ST2를 순차적으로 형성하여 커패시터 C1 양단에 소스 전압 VPP를 생성하는 동작과, 전류 경로 ST3 및 ST4를 순차적으로 형성하여 커패시터 C2 양단에 소스 전압 VPP를 생성하는 동작이 하나의 기간에 한번 수행된다. 그러나, 전자의 동작이 수행되는 시간 밀도와 후자의 동작이 수행되는 시간 밀도는 요구되는 소스 전압 VPP 및 VMM 사이의 레벨의 균형에 따라 서로 상이하게 이루어질 수도 있다.
(4) 도 11에 나타낸 바와 같이, 제2 실시예의 스위치 SW4(도 6)는 다이오드 D4로 교체될 수도 있고, 스위치 SW5도 다이오드 D5로 교체될 수 있다. 이 경우에, 제어 블록(10B)은 스위치 SW1 내지 SW3의 기동/비기동을 제어한다. 제어 동작의 모드는 제2 실시예의 제어부(1010)의 제어 동작의 모드와 유사하다. 제어 동작의 모드는 소스 전압 VPP 및 VMM에서 다이오드 D4 및 D5의 순방향 전압과 동등한 에러의 발생을 수반하지만, 제어 동작의 모드는 단순한 구성의 이점을 발휘한다.
(5) 도 12에 나타낸 구성도 제2 실시예의 또 다른 예시적인 변형으로서 고려할 수 있다. 현재 모드에서는, 스위치 SW11이 입력 전력선(1101)과 단자 A 사이에 개재된다. 스위치 SW12는 기준 전력선(1102)과 단자 A 사이에 개재된다. 스위치 SW13은 입력 전력선(1101)과 단자 B 사이에 개재된다. 스위치 SW14는 기준 전력선(1102)과 단자 B 사이에 개재된다. SW15는 단자 B와 단자(1103) 사이에 개재된다. 스위치 SW16은 단자 B와 단자(1104) 사이에 개재된다. 나타내지 않은 제어부는 나타낸 전류 경로 STa, STb, STc 및 STd 중 원하는 임의의 하나를 형성하기 위한 제어 신호를 생성한다. 제1 전류 경로 STa는, 인덕터 L을 경유하여 입력 전력선(1101)을 기준 전력선(1102)에 접속시킴으로써 제1 방향으로 단자 A로부터 단자 B로 흐르는 전류를 인덕터 L로 흐르게 하는 전류 경로이다. 제2 전류 경로 STb는, 인덕터 L 및 커패시터 C1이 직렬로 개재되는 루프형 전류 경로이다. 제3 전류 경로 STc는, 인덕터 L을 경유하여 입력 전력선(1101)을 기준 전력선(1102)에 접속시킴으로써 제1 방향과 반대인 제2 방향으로 흐르는 전류를 인덕터 L로 흐르게 하는 전류 경로이다. 제4 전류 경로 STd는 인덕터 L과 커패시터 C2가 직렬로 개재되는 루프형 전류 경로이다. 변형예는 제1 전류 경로 STa가 커패시터 C1을 통과하지 않는다는 점에서 제2 실시예와 상이하다(도 6).
도 13은 도 12에 나타낸 DC-DC 컨버터의 예시적인 동작을 나타내는 타이밍 차트이다. 타이밍 차트는 전류 경로 STa, STb, STc, STd가 형성되는 동안의 각각의 기간을 명확하게 나타낸다. 도 13에 나타낸 바와 같이, DC-DC 컨버터는 전류 경로 STa, STb, STc, STd를 순차적으로 형성하기 위한 동작을 각각 주어진 시간 길이를 갖는 기간 T0마다 반복한다. 보다 구체적으로, 도시하지 않은 제어부는, 기간 T0의 스위칭 포인트에서, 스위치 SW11 및 SW14를 지속적으로 기동하고 주어진 시간 동안 다른 스위치들을 비기동함으로써 전류 경로 STa를 형성하는 제어 신호를 출력한다. 이 기간 동안, 소스 전압 VDD에 비례하는 기울기로 증가하는 전류 IL은 제1 방향으로 인덕터 L로 흐른다. 다음으로, 제어부는 지속적으로 스위치 SW12 및 SW15를 기동하고 주어진 시간 동안 다른 스위치들을 비기동함으로써 전류 경로 STb를 형성하는 제어 신호를 출력한다. 이 기간동안, 커패시터 C1은 전류 경로 STb를 통해, 제1 방향으로 인덕터 L로 흐르는 전류 IL로 충전된다. 이 기간동안, 전류 IL은 서서히 감소하여 제로가 된다.
전류 경로 STb의 개방 후에, 전류 경로 STa 내지 STd 중 어느 것도 기간 T0의 초반의 절반이 종료할 때까지는 형성되지 않는다. 기간 T0의 후반의 절반이 시작될 때, 스위치 SW12 및 SW13을 지속적으로 기동하고 다른 스위치들을 주어진 기간 동안 비기동하는 제어 신호가 출력됨으로써 전류 경로 STc를 형성한다. 이 기간 동안, 제2 방향으로 소스 전압 VDD에 비례하는 기울기로 증가하는 전류 IL이 인덕터 L로 흐른다. 다음으로, 주어진 기간 동안 지속적으로 스위치 SW12 및 SW16을 기동하고 다른 스위치들을 비기동하는 제어 신호가 출력됨으로써, 전류 경로 STd를 형성한다. 이 기간 동안, 커패시터 C2는 전류 경로 STd를 통해, 제2 방향으로 인덕터 L로 흐르는 전류 IL로 충전된다. 전류 IL은 이 기간 동안 서서히 감소하여 제로가 된다. 전류 경로 ST2의 개방 후에, 전류 경로 ST1 내지 ST4 중 어떠한 것도, 기간 T0이 새로운 기간 T0으로 스위칭될 때까지는 형성되지 않는다. 상술한 것은 하나의 기간에 대해 도 12에 나타낸 DC-DC 컨버터의 동작이다.
이 모드에서도, 실시예와 함께 설명한 것과 유사한 이점이 발휘된다. 이 모드에서, 전류 경로 STc는 커패시터를 통과하지 않고, 전류 경로 STa도 통과하지 않는다. 따라서, 인덕터 L에 저장된 전기 에너지는 전류 경로 STa가 형성되는 동안의 시간에 정확하게 비례하게 만들어질 수 있다. 따라서, 소스 전압 VPP의 용이한 제어의 이점이 산출된다.
(6) 도 8에 나타낸 구체적인 예에서, 전류 경로 ST1이 형성되는 동안의 기간 T2a의 길이 및 전류 경로 ST3이 형성되는 동안의 기간 T3a의 길이는 외부로부터 인가되는 신호(증폭기(1200)로부터의 출력 신호 VO)에 따라 제어된다. 그러나, 2개의 길이 중 하나만을 제어하고 다른 길이를 고정하는 것도 가능하다.
다음으로, 본 발명의 제3 실시예에 대해 설명한다
(A: 구성)
도 14는 본 발명의 제3 실시예의 출력 전압 제어 회로(10)를 포함하는 스피커 시스템(1)의 예시적인 구성을 나타내는 블록도이다. 스피커 시스템(1)은, 예를 들어, 모바일 폰 및 휴대용 게임 단말기, 및 도시하지 않은 호스트 CPU의 제어를 받는 플레이 백 사운드에 탑재된다. 도 14에 나타낸 바와 같이, 스피커 시스템(1)은 좌측 채널 스피커(40L) 및 우측 채널 스피커(40R); 좌측 채널 스피커(40L)를 기동시키기 위한 증폭기(30L) 및 우측 채널 스피커(40R)를 기동시키기 위한 증폭기(30R); 동작 전압을 증폭기로 공급하기 위한 전원 회로(20); 및 전원 회로(20)로부터의 출력을 제어하기 위한 출력 전압 제어 회로(10)를 포함한다. 스피커(40L) 및 스피커(40R)를 서로 구분할 필요가 없는 경우, 단지 스피커(40)로서 설명한다. 또한, 증폭기(30L)와 증폭기(30R)를 서로 구분할 필요가 없는 경우, 단지 증폭기(30)로서 설명한다.
전원 회로(20)는 예를 들어, 전하 펌프이며, 출력 전압을 스위칭할 수 있도록 구성된다. 전원 회로(20)는 양의 전압 BVDD(예를 들어, 1.8[V])를 출력하는 제1 외부 전원(도 14에서는 생략함)과 전압 VSS(예를 들어, 0[V])를 출력하는 제2 외부 전원(도 14에서는 생략된 실시예에서는 접지임)에 접속된다. 출력 전압 제어 회로(10)의 제어 하에서, 전원 회로(20)는 하이 레벨의 출력 전압 VPP 및 로우 레벨의 출력 전압 VMM을 생성한다. 본 실시예에서는, 전압들 VPP 및 VMM 사이의 전압차는 증폭기(30)의 동작 전압으로서의 역할을 한다.
증폭기(30)는 하이 레벨의 출력 전압 VPP 및 로우 레벨의 출력 전압 VMM을 전원 회로(20)로부터 수신하고, 동작 전압으로서의 전압들 사이의 차이를 취함으로써 입력 오디오 신호를 증폭하고, 증폭의 결과인 출력 오디오 신호를 스피커(40)에 출력한다. 도 14에 나타낸 바와 같이, 증폭기(30R)는 우측 채널 입력 오디오 신호 INR을 증폭함으로써 스피커(40R)를 구동시키기 위한 출력 신호 OUTR을 생성 및 출력한다. 증폭기(30L)는 좌측 채널 입력 오디오 신호 INL을 증폭함으로써 스피커(40L)를 기동시키기 위한 출력 신호 OUTL을 생성 및 출력한다. 출력 신호 OUTL 및 OUTR은 스피커(40L, 40R) 뿐만 아니라 출력 전압 제어 회로(10)에도 인가된다.
도 15a 및 15b에 나타낸 바와 같이, 신호 OUTL 및 OUTR은 그 전압값이 전압 VSS 부근에서 변동하는 신호이다. 도 15a에 나타낸 바와 같이, 출력 전압 제어 회로(10)는, 증폭기(30L)로부터의 출력 신호 OUTL, 증폭기(30R)로부터의 출력 신호 OUTR, 및 전압 VSS 중 최대의 것을 따르도록, 하이 레벨의 출력 전압 VPP가 전원 회로(20)에서 상승하게 하는 제어 동작을 수행함으로써, 하이 레벨의 출력 전압 VPP가 전압 BVDD와 전압 VSS 사이에서 변동(예를 들어, 1.8 내지 0.2[V]의 범위 내에서 변동)하는 전압으로 변화시킨다. 도 15b에 나타낸 바와 같이, 출력 전압 제어 회로(10)도, 출력 신호 OUTL, 출력 신호 OUTR, 및 전압 VSS 중 최소의 것을 따르도록, 로우 레벨의 출력 전압 VMM을 전원 회로(20)에서 상승하게 하는 제어 동작을 수행함으로써, 로우 레벨의 출력 전압 VMM이 전압 VSS와, 예를 들어, 전압 BVDD의 극성이 반전되었을 경우 획득되는 전압(이하, 전압 BVSS라 함) 사이에서 변동(예를 들어, -0.2 내지 -1.8[V]의 범위 내에서 변동)하는 전압으로 변화시킨다.
도 14에 나타낸 바와 같이, 출력 전압 제어 회로(10)는 VPP 제어 회로(110) 및 VMM 제어 회로(120)를 포함한다. VPP 제어 회로(110)에는 전압 BVDD, VSS, VPP, OUTL, OUTR이 공급된다. VMM 제어 회로(120)에는 전압 BVDD, VSS, VMM, OUTL, OUTR이 공급된다. 상세한 설명은 후에 하지만, VPP 제어 회로(110)는 전압 BVDD와 전압 VSS 사이의 차이를 동작 전압으로서 사용한다. 또한, VMM 제어 회로(120)는 전압 BVDD와 전압 VMM 사이의 차이를 동작 전압으로서 사용한다. VPP 제어 회로 및 VMM 제어 회로에 대한 동작 전압으로서 전압의 또 다른 고려할 수 있는 조합이 존재하지만; 그 조합의 상세한 사항은 예시적인 변형예(1)와 함께 설명한다.
VPP 제어 회로(110)는 전원 회로(20)의 하이 레벨의 출력 전압 VPP와 출력 신호 OUTL, OUTR 및 전압 VSS 중 가장 큰 하나 사이의 차이에 연관된 신호 레벨 제어 신호 CVPP를 생성하고, 이렇게 생성된 신호 레벨 제어 신호 CVPP를 전원 회로(20)에 인가한다. 전원 회로(20)는, 도 23a 내지 23c에 나타낸 전원 회로에서와 같이, 제어 신호 CVPP의 신호 레벨이 더 작아지는 방식으로 신호 VPP를 조정하기 위한 처리를 수행한다. 따라서, 전압 VPP는 출력 신호 OUTL, OUTR 및 전압 VSS 중 최대의 것을 따르게 된다. 한편, VMM 제어 회로(120)는 신호 VMM과 출력 신호 OUTL, OUTR 및 전압 VSS 중 최소의 하나 사이의 차이에 연관된 신호 레벨 제어 신호 CVMM을 생성하고, 이렇게 생성된 제어 신호 CVMM을 전원 회로(20)에 인가한다. 전원 회로(20)는, 제어 신호 CVMM의 제어 신호의 신호 레벨이 더 작아지는 방식으로 전압 VMM을 조정하기 위한 처리를 수행함으로써, 전압 VMM은 출력 신호 OUTL, OUTR 및 전압 VSS 중 최소의 것을 따른다.
도 23a 내지 23c에 나타낸 바와 같이, VPP 제어 회로(110) 및 VMM 제어 회로(120)는 지금까지는 일반적으로 스위치와 비교기의 조합에 의해 구성될 수 있다. 그러나, 본 실시예는 스위치와 비교기를 사용하지 않고도 회로들이 구성되는 것에 특징이 있다. 본 실시예의 특징을 현저하게 나타내는 VPP 제어 회로(110) 및 VMM 제어 회로(120)에 대한 설명이 주로 제공된다.
도 16은 VPP 제어 회로(110)의 예시적인 구성을 나타내는 도면이다.
VPP 제어 회로(110)는 4개의 N 채널 전계 효과 트랜지스터(205, 210, 215, 275), 12개의 저항(220 내지 265, 280, 285), 정전류원(270) 및 연산 증폭기(290)를 포함한다. 도 16에서 상세한 도시가 생략되었지만, 각 저항(220, 230, 240, 260)의 저항값은 Rx[Ω]이고; 각 저항(225, 235, 245, 265)의 저항값은 Ry[Ω]이고, 각 저항(250, 280)의 저항값은 Rz[Ω]이고, 각 저항(255, 285)의 저항값은 Rw[Ω]이다. 각각의 N 채널 전계 효과 트랜지스터(205, 210, 215, 275)에 대한 임계 전압 Vnth는 단일 전압이고, 4개의 N 채널 전계 효과 트랜지스터의 각각의 백 게이트(back gate)는 그 각각의 소스에 접속된다.
N 채널 전계 효과 트랜지스터(205, 210, 215)의 각 드레인은 단자 BVDD(전압 BVDD가 입력되는 단자, 다른 단자들도 단자에 입력되는 전압의 부호에 의해 유사하게 식별됨)에 접속되고, 트랜지스터의 각 소스는 공통으로 접속된다. 저항(220, 225)은 단자 BVDD와 단자 OUTL 사이에 직렬로 개재된다. 저항(220)과 저항(225) 사이의 공통 노드는 N 채널 전계 효과 트랜지스터(205)의 게이트에 접속된다. 따라서, 증폭기(30L)로부터의 출력 신호 OUTL에 연관된 전압(저항(220, 225)에 의해 출력 신호 OUTL을 분할(부스팅)함으로써 얻어진 전압)은 N 채널 전계 효과 트랜지스터(205)의 게이트에 인가된다.
저항(230, 235)은 단자 BVDD와 단자 VSS 사이에 직렬로 개재된다. 저항(230)과 저항(235) 사이의 공통 노드는 N 채널 전계 효과 트랜지스터(210)의 게이트에 접속된다. 따라서, 전압 VSS에 연관된 전압(저항(230, 235)에 의해 전압 VSS를 분할(부스팅)함으로써 얻어진 전압)은 N 채널 전계 효과 트랜지스터(210)의 게이트에 인가된다. 저항(240, 245)은 단자 BVDD와 단자 OUTR 사이에 직렬로 개재된다. 저항(240)과 저항(245) 사이의 공통 노드는 N 채널 전계 효과 트랜지스터(215)의 게이트에 접속된다. 따라서, 증폭기(30R)로부터 출력 신호 OUTR에 연관된 전압(저항(240, 245)에 의해 출력 신호 OUTR을 분할(부스팅)함으로써 얻어진 전압)은 N 채널 전계 효과 트랜지스터(215)의 게이트에 인가된다.
도 16에 나타낸 각각의 N 채널 전계 효과 트랜지스터(205, 210, 215)의 드레인 전압은 일정한 값(전압 BVDD)으로 고정되고, 각각의 N 채널 전계 효과 트랜지스터의 백 게이트는 그 각각의 소스에 접속된다. 따라서, 게이트의 각각에 인가되는 전압(즉, 단일 전압 분할 비율에 의해 출력 신호 OUTL, 전압 VSS, 출력 신호 OUTR을 분할함으로써 얻어진 전압)에 연관된 전압(임계 전압 Vnth에 대응하는 양만큼 게이트에 인가되는 전압보다 더 낮은 전압)은 N 채널 전계 효과 트랜지스터(205, 210, 215)의 각각의 소스에서 나타난다. 구체적으로, 3개의 N 채널 전계 효과 트랜지스터는 드레인 접지 증폭 회로(소스 팔로워 회로)로서 동작한다. 상세한 설명은 후에 제공되지만, 본 실시예의 VPP 제어 회로(110)의 3개의 N 채널 전계 효과 트랜지스터는 피크 홀딩 회로로서 동작한다.
저항(250, 255)은 단자 VSS와, N 채널 전계 효과 트랜지스터(205, 210, 215)의 소스 중 공통 노드 사이에 직렬로 개재된다. 저항(250)과 저항(255) 사이의 공통 노드는 연산 증폭기(290)의 음의 입력 단자에 접속된다. 따라서, 연산 증폭기(290)의 음의 입력 단자에는 저항(250)과 저항(255)에 의해 분할되는(낮아지는) 각각의 N 채널 전계 효과 트랜지스터(205, 210, 215)의 소스 중 공통 노드에 나타나는 전압 VN1의 결과로서 획득되는 전압 VN2가 공급된다.
저항(260, 265)은 단자 BVDD와 단자 VPP 사이에 직렬로 개재된다. 정전류원(270)은 단자 VSS와, 저항(260, 265) 사이의 공통 노드 사이에 개재된다. 저항(260)과 저항(265) 사이의 공통 노드는 N 채널 전계 효과 트랜지스터(275)의 게이트에 접속된다. N 채널 전계 효과 트랜지스터(275)의 드레인은 단자 BVDD에 접속되고, 동일한 트랜지스터의 소스는 저항(280, 285)을 경유하여 단자 VSS에 접속된다. 상세한 설명은 후에 제공하지만, 연산 증폭기(290)와 함께 N 채널 전계 효과 트랜지스터(275)는 전압 VPP의 제어를 지시하기 위한 제어 신호 CVPP를 생성하고 이렇게 생성된 제어 신호 CVPP를 전원 회로(20)에 출력하는 제어 신호 생성부로서 동작한다.
연산 증폭기(290)의 양의 입력 단자는 저항(280)과 저항(285) 사이의 공통 노드에 접속된다. 따라서, 연산 증폭기(290)의 양의 입력 단자에는, 저항(280, 285)에 의해 N 채널 전계 효과 트랜지스터(275)의 소스 전압 VN3을 분할함으로써(낮춤으로써) 얻어지는 전압 VN4가 공급된다. 연산 증폭기(290)는 전원 회로(20)에, 양의 입력 단자에 인가되는 전압 VN4와 음의 입력 단자에 인가되는 전압 VN2 사이의 전압차(즉, VN4-VN2)에 그 신호 레벨이 연관되는 제어 신호 CVPP를 출력한다.
상술한 것은 VPP 제어 회로(110)의 구성이다.
도 17은 VMM 제어 회로(120)의 예시적인 구성을 나타내는 도면이다.
도 17에 나타낸 바와 같이, VMM 제어 회로(120)는 4개의 P 채널 전계 효과 트랜지스터(305, 310, 315, 320), 5개의 저항(325, 330, 335, 340, 345), 정전류원(350) 및 연산 증폭기(355)를 포함한다. 상세한 도시가 도 17에서는 생략되었지만, 각 저항(325, 340)의 저항값은 Ra[Ω]이고, 각 저항(330, 345)의 저항값은 Rb[Ω]이고, 각 저항(335)의 저항값은 Rc[Ω]이다. 각각의 P 채널 전계 효과 트랜지스터(305, 310, 315, 320)에 대한 임계 전압 Vpth는 단일 전압이고, 4개의 P 채널 전계 효과 트랜지스터의 각각의 백 게이트는 그 각각의 소스에 접속된다.
P 채널 전계 효과 트랜지스터(305, 310, 315)의 각각의 소스는 함께 공통으로 접속된다. P 채널 전계 효과 트랜지스터(305)의 드레인 및 게이트는 단자 VSS에 공통으로 접속되고, 임계 전압 Vpth에 대응하는 양만큼 전압 VSS보다 더 높은 전압이 P 채널 전계 효과 트랜지스터(305)의 소스에 나타난다. P 채널 전계 효과 트랜지스터(310, 315)의 각각의 드레인은 단자 VMM에 접속된다. P 채널 전계 효과 트랜지스터(310)의 게이트는 단자 OUTL에 접속되고, P 채널 전계 효과 트랜지스터(315)의 게이트는 단자 OUTR에 접속된다. 임계 전압 Vpth에 대응하는 양만큼 각 게이트에 인가되는 전압보다 더 높은 전압이 P 채널 전계 효과 트랜지스터(310, 315)의 소스의 각각에 나타난다. 상세한 설명은 후에 제공되지만, P 채널 전계 효과 트랜지스터(305, 310, 315)는 본 실시예의 VMM 제어 회로(120)의 피크 홀딩 회로로서 동작한다.
저항(325, 330)은 단자 BVDD와, 각각의 P 채널 전계 효과 트랜지스터(305, 310, 315)의 소스 중 공통 노드 사이에 직렬로 개재된다. 저항(325)과 저항(330) 사이의 공통 노드는 연산 증폭기(355)의 음의 입력 단자에 접속된다. 그 결과, 전압 VN5가 P 채널 전계 효과 트랜지스터(305, 310, 315)의 소스 중 공통 노드에 나타날 때, 저항(325, 330)에 의해 전압 VN5를 분할(부스팅)함으로써 얻어진 전압 VN6이 연산 증폭기(355)의 음의 입력 단자에 입력된다.
P 채널 전계 효과 트랜지스터(320)의 드레인은 단자 VMM에 접속되고, 동일한 트랜지스터의 소스는 저항(345, 340)을 경유하여 단자 BVDD에 접속된다. 저항(345, 340) 사이의 공통 노드는 연산 증폭기(355)의 양의 입력 단자에 접속된다. 정전류원(350)과 저항(335)은 단자 BVDD와 단자 VMM 사이에 직렬로 개재되고, 정전류원(350)과 저항(355) 사이의 공통 노드는 P 채널 전계 효과 트랜지스터(320)의 게이트에 접속된다. 따라서, 임계 전압 Vpth에 대응하는 양만큼 게이트 전압보다 더 높은 전압 VN7(VMM+Rc×I)이 P 채널 전계 효과 트랜지스터(320)이 소스에서 나타난다. 저항(340, 345)에 의해 전압 VN7을 분할(부스팅)함으로써 얻어지는 전압 VN8은 연산 증폭기(355)의 양의 입력 단자에 입력된다. 따라서, 연산 증폭기(355)는 전원 회로(20)에, 양의 입력 단자에 입력되는 전압 VN8과 음의 입력 단자에 입력되는 전압 VN6 사이의 차이(VN8-VN6)에 그 신호 레벨이 연관되는 제어 신호 CVMM을 출력한다. 본 실시예에서, 전원 회로(20)는, 제어 신호 CVMM의 신호 레벨이 작아지는 방식으로 로우 레벨의 출력 전압 VMM을 조정하는 처리를 수행한다. 즉, 도 17의 연산 증폭기(355)와 P 채널 전계 효과 트랜지스터(320)는 전원 회로(20)에 전압 VMM의 제어를 지시하기 위한 제어 신호 CVMM을 생성 및 출력하는 제어 신호 생성부로서 동작한다.
상술한 것은 VMM 제어 회로(120)의 구성이다.
(B: 동작)
이하, VPP 제어 회로(110) 및 VMM 제어 회로(120)의 동작에 대해 설명한다.
(B-1: VPP 제어 회로(110)의 동작)
상술한 바와 같이, VPP 제어 회로(110)의 N 채널 전계 효과 트랜지스터(205, 210, 215)는 드레인 접지 증폭 회로로서 각각 동작한다. 임계 전압 Vnth에 대응하는 양만큼 각각의 게이트에 인가되는 전압보다 낮은 전압이 각각의 소스에 나타난다. 예를 들어, 저항(220)과 저항(225) 사이에 존재하는 전압 분할 비율, 저항(230)과 저항(235) 사이에 존재하는 전압 분할 비율, 저항(240)과 저항(245) 사이에 존재하는 전압 분할 비율이 r1이 되도록 상정되는 경우, N 채널 전계 효과 트랜지스터(205)의 소스에 나타나는 전압은 r1×OUTL-Vnth이고; N 채널 전계 효과 트랜지스터(210)의 소스에 나타나는 전압은 r1×VSS-Vnth이고; N 채널 전계 효과 트랜지스터(215)의 소스에 나타나는 전압은 r1×OUTR-Vnth이다.
N 채널 전계 효과 트랜지스터(205, 210, 215)의 소스들이 함께 공통으로 접속되므로, 공통 노드의 전압 VN1은 전압 VSS, 출력 신호 OUTR, 출력 신호 OUTL 중 최대의 것에 의해 지배된다. 예를 들어, VSS<OUTR<OUTL의 관계가 성립하는 경우, N 채널 전계 효과 트랜지스터(210)의 소스 전압과 N 채널 전계 효과 트랜지스터(215)의 소스 전압은 그 원래값으로부터 서서히 증가한다. 도 16에 나타낸 바와 같이, 3개의 N 채널 전계 효과 트랜지스터의 백 게이트가 그 소스에 접속되므로, N 채널 전계 효과 트랜지스터(210, 215)의 각각의 게이트와 백 게이트 사이의 전압은 트랜지스터의 소스 전압의 상승의 결과로서 감소한다. 게이트와 백 게이트 사이의 전압이 임계 전압 Vnth 아래로 떨어지는 경우, N 채널 전계 효과 트랜지스터는 꺼진다. 따라서, 출력 신호 OUTL이 전압 VSS, 출력 신호 OUTR, 출력 신호 OUTL 중 최대라면, 전압 VN1=r1×OUTL-Vnth가 생성된다. 마찬가지로, 출력 신호 OUTR이 최대인 경우, VN1=r1×OUTR-Vnth가 생성된다. 전압 VSS가 최대인 경우, VN1=r1×VSS-Vnth가 생성된다. 따라서, 각 게이트에 인가되는 전압들 중 최대 전압에 연관되는 전압 VN1이 N 채널 전계 효과 트랜지스터(205, 210, 215)의 소스들 중 공통 노드에서 나타난다. 3개의 N 채널 전계 효과 트랜지스터는 피크 홀딩 회로로서 동작한다.
저항(250)과 저항(255)에 의해 전압 VN1을 분할함으로써 얻어지는 전압 VN2는 연산 증폭기(290)의 음의 입력 단자에 입력된다. 저항(250)과 저항(255) 사이의 전압 분할 비율이 r2라고 상정되는 경우, 전압 VN2=r2×VN1이 생성된다. 예를 들어, OUTR<VSS<OUTL의 관계가 성립되는 경우, VN2=r2×(r1×OUTL-Vnth)가 생성된다. 한편, 저항(280, 285)에 의해 N 채널 전계 효과 트랜지스터(275)의 소스 전압 VN3을 분할함으로써 얻어지는 전압 VN4가 연산 증폭기(290)의 양의 입력 단자에 입력된다. N 채널 전계 효과 트랜지스터(275)는 드레인 접지 증폭 회로로서 동작하고, 저항(260, 265)에 의해 전압 VPP를 분할하고 분할의 결과에 정전류원(270)으로부터의 오프셋된 오프셋 전압을 가산함으로써 얻어지는 전압 r1×VPP+오프셋이 N 채널 전계 효과 트랜지스터(275)의 게이트에 입력된다. N 채널 전계 효과 트랜지스터(275)의 백 게이트도 그 소스에 접속되고, 소스 전압 VN3은 r1×VPP+오프셋-Vnth가 된다. 따라서, VN4=r2×(r1×VPP+오프셋-Vnth)가 생성되고, 연산 증폭기(290)는 전압 VN4와 전압 VN2 사이의 차이(즉, 전압 VPP와, 출력 신호 OUTL, 출력 신호 OUTR, 전압 VSS 중 최대의 것 사이의 차이)에 연관되는 제어 신호 CVPP를 출력한다. 상술한 바와 같이, 본 실시예의 VPP 제어 회로(110)는, 비교기 및 스위치를 사용하지 않고도, 전압 VPP와, 출력 신호 OUTL, 출력 신호 OUTR, 신호 VSS 중 최대의 것 사이의 차이에 연관되는 제어 신호 CVPP를 생성 및 출력할 수 있다.
(B-2: VMM 제어 회로(120)의 동작)
이하, VMM 제어 회로(120)이 동작에 대해 설명한다. P 채널 전계 효과 트랜지스터(305)의 소스에 나타나는 전압 및 P 채널 전계 효과 트랜지스터(310, 315)의 각각의 소스에 나타나는 전압을 우선 설명한다. 상술한 바와 같이, P 채널 전계 효과 트랜지스터(305)의 드레인 및 게이트는 단자 VSS에 공통으로 접속되고, P 채널 전계 효과 트랜지스터(305)의 백 게이트는 그 소스에 접속된다. 그 결과, P 채널 전계 효과 트랜지스터(305)가 켜질 때, P 채널 전계 효과 트랜지스터의 소스에 나타나는 전압은 VSS+Vpth가 된다. 한편, P 채널 전계 효과 트랜지스터(310, 315)의 게이트 전압의 각각(OUTL 또는 OUTR)에 임계 전압 Vpth를 가산함으로써 생성된 전압은 그 각각의 소스에 나타난다.
P 채널 전계 효과 트랜지스터(305, 310, 315)의 각각의 소스가 함께 공통으로 접속되므로, 공통 노드에 나타나는 전압 VN5는 전압 VSS, 출력 신호 OUTR, 출력 신호 OUTL 중 최대의 것에 의해 지배된다. 예를 들어, VSS<OUTR<OUTL의 관계가 성립되고, P 채널 전계 효과 트랜지스터(310)의 소스 전압과 P 채널 전계 효과 트랜지스터(315)의 소스 전압은 그 원래값으로부터 서서히 떨어진다. 도 17에 나타낸 P 채널 전계 효과 트랜지스터의 각각의 백 게이트가 그 소스에 접속되므로, P 채널 전계 효과 트랜지스터(310, 315)의 각각의 게이트와 백 게이트 사이의 전압은 트랜지스터의 소스 전압의 감소의 결과로 증가한다. 게이트와 백 게이트 사이의 전압이 임계 전압 Vpth를 초과할 때, P 채널 전계 효과 트랜지스터는 꺼진다. 따라서, 전압 VSS가 전압 VSS, 출력 신호 OUTR, 출력 신호 OUTL 중 최소이면, 전압 VN5=VSS+Vpth가 생성된다. 마찬가지로, 출력 신호 OUTR이 최소이면, VN5=OUTR+Vpth가 생성된다. 출력 신호 OUTL이 최소인 경우, VN5=OUTL+Vpth가 생성된다. 따라서, 각 게이트에 인가되는 전압들 중 최소의 전압에 연관되는 전압 VN5가 P 채널 전계 효과 트랜지스터(305, 310, 315)의 소스 중 공통 노드에서 나타난다. 3개의 P 채널 전계 효과 트랜지스터는 피크 홀딩 회로로서 동작한다.
저항(325) 및 저항(330)에 의해 전압 VN5를 분할함으로써 얻어진 전압 VN6은 연산 증폭기(355)의 음의 입력 단자에 입력된다. 저항(325)과 저항(330) 사이의 전압 분할 비율이 r3이라고 상정되는 경우, 전압 VN6=r3×VN5이 생성된다. 예를 들어, VSS<OUTR<OUTL의 관계가 성립되는 경우, VN6=r3(VSS-Vpth)이 생성된다. 한편, 저항(340, 345)에 의해 P 채널 전계 효과 트랜지스터(320)의 소스 전압 VN7을 분할함으로써 얻어진 전압 VN8은 연산 증폭기(355)의 양의 입력 단자에 입력된다. 정전류원(350) 및 저항(335)에 의해 생성된 오프셋 전압을 전압 VMM에 가산함으로써 얻어지는 전압 (VMM+오프셋)은 P 채널 전계 효과 트랜지스터(320)의 게이트에 인가된다. 소스 전압 VN7은 VMM+오프셋+Vpth가 된다. 따라서, VN8=r3×(VMM+ 오프셋+Vpth)이 생성되고, 연산 증폭기(355)는 전압 VN8과 전압 VN6 사이의 차이(즉, 전압 VMM과, 출력 신호 OUTL, 출력 신호 OUTR, 전압 VSS 중 최소의 것 사이의 차이)에 연관된 제어 신호 CVMM을 출력한다. VMM 제어 회로(120)는 비교기 및 스위치를 사용하지 않고도, 전압 VMM과, 출력 신호 OUTL, 출력 신호 OUTR, 전압 VSS 중 최소의 것 사이의 차이에 연관된 제어 신호 CVMM을 생성 및 출력할 수 있다.
상술한 바와 같이, 본 실시예의 출력 전압 제어 회로(10)에서, 출력 신호 OUTL, 출력 신호 OUTR, 전압 VSS 중 최대의 것을 따르도록, 전원 회로(20)의 하이 레벨 출력 전압 VPP는 변한다. 전원 회로(20)의 로우 레벨의 출력 전압 VMM은 출력 신호 OUTL, 출력 신호 OUTR, 전압 VSS 중 최소의 것을 따르도록 변한다. 구체적으로, 본 실시예에서는, 전원 회로(20)의 출력 전압 VPP 및 VMM은, 전원 회로(20)로부터 공급되는 동작 전압의 목적지인, 증폭기(30L)로부터의 출력 신호 OUTL 및 증폭기(30R)로부터의 출력 신호 OUTR에 따라 제어될 수 있다. 또한, 본 실시예의 VPP 제어 회로(110) 및 VMM 제어 회로(120)는 구성 요소로서 비교기 또는 스위치를 포함하지 않는다. 따라서, 전력 증폭 회로의 회로 면적은 도 23a 내지 23c에 나타낸 관련 기술의 구성을 갖는 전력 증폭 회로의 면적보다 작게 만들어질 수 있으며, 전체 출력 전압 제어 회로(10)가 소형화될 수 있다.
(C: 변형예)
본 발명의 제3 실시예를 지금까지 설명했지만, 후술할 바와 같이, 변형예가 본 실시예에 추가될 수도 있다. (1) 상술한 제3 실시예에서는, 접지 전압인 전압 VSS와 양의 전압인 BVDD 사이의 전위차가 전원 회로(20)의 동작 전압으로서 채택된다. 전압 BVDD와 전압 VSS 사이의 전위차가 VPP 제어 회로(110)의 동작 전압으로서 채택된다. 전압 BVDD와 전압 VMM 사이의 전위차가 VMM 제어 회로(120)의 동작 전압으로서 채택된다. 그러나, 전원 회로(20)의 동작 전압은 전압 VSS와 전압 BVSS 사이의 전압차 또는 전압 BVDD와 전압 BVSS 사이의 전압차일 수도 있다. 마찬가지로, VPP 제어 회로 및 VMM 제어 회로의 동작 전압은 상술한 조합에 한정되지 않는다. 구체적으로, 고려할 수 있는 조합이 전압 BVDD, VPP, VSS, VMM 및 BVSS로부터 2가지 유형의 전압을 선택함으로써 구현될 수도 있고, 전압들 사이의 차는 VPP 제어 회로(또는 VMM 제어 회로)의 동작 전압으로서 채택될 수도 있다. 그러나, 5개 유형의 전압들로부터 선택된 2개의 전압들 사이의 차이가 너무 작다면, VPP 제어 회로 및 VMM 제어 회로가 동작하지 않는다는 것에 주의해야 한다. 예를 들어, 전압 BVDD와 전압 VPP의 조합인 경우에, 전압 BVDD는 1.8[V]이고, 전압 VPP는 0.2 내지 1.8[V]의 범위에서 변동한다. 따라서, 전압 BVDD와 전압 VPP 사이의 전압차가 대략 0[V]인 경우가 발생한다. 전압차가 대략 0[V]가 되는 경우, 회로는 동작하지 않는다. 이러한 점에 주의를 기울이면, VPP 제어 회로의 동작 및 VMM 제어 회로의 동작을 보장할 수 있게 하는 전압 조합은 도 18에서 주어진 원 부호의 조합으로 한정된다.
도 19는 전압 VSS 및 전압 BVSS가 공급되고 동작 전압으로서 전압들 사이의 차이를 채택하는 VMM 제어 회로의 예시적인 회로 구성을 나타내는 도면이다. 도 19와 도 16 사이의 비교로부터 명백한 바와 같이, 도 19에 나타낸 VMM 제어 회로의 구성은, 도 16에서 나타낸 VPP 제어 회로(110)의 단자 BVDD가 단자 BVSS로 교체되고, N 채널 전계 효과 트랜지스터(205, 210, 215, 275)가 P 채널 전계 효과 트랜지스터(405, 410, 415, 475)로 교체되는 구성과 동등하다. 도 19에 나타낸 VMM 제어 회로에서, P 채널 전계 효과 트랜지스터(405, 410, 415, 475)는 피크 홀딩 회로로서 동작한다. 한편, 도 20은 전압 VPP 및 전압 BVSS를 수신하여 그 전압들 사이의 차이를 동작 전압으로서 채택하는 VPP 제어 회로의 예시적인 회로 구성을 나타내는 도면이다. 도 20과 도 17 사이의 비교로부터 명백한 바와 같이, 도 20에 나타낸 VPP 제어 회로의 구성은, 도 17에 나타낸 VMM 제어 회로(120)의 단자 VMM이 단자 VPP로 대체되고; 단자 BVDD가 단자 BVSS로 대체되고, P 채널 전계 효과 트랜지스터(305, 310, 315, 320)가 N 채널 전계 효과 트랜지스터(505, 510, 515, 520)로 대체되는 구성과 동등하다. 도 20에 나타낸 VPP 제어 회로에서, N 채널 전계 효과 트랜지스터(505, 510, 515)는 피크 홀딩 회로로서 동작한다.
(2) 제3 실시예에서는, 도 16에 나타낸 연산 증폭기(290)의 음의 입력 단자에 전압 VN2(N 채널 전계 효과 트랜지스터(205, 210, 215)의 소스들 중 공통 노드에 나타나는 전압 VN1을 저항(250, 255)에 의해 분할함으로써 얻어진 전압)가 공급된다. 또한, 연산 증폭기(290)의 양의 입력 단자에는 전압 VN4(N 채널 전계 효과 트랜지스터(275)의 소스 전압 VN3을 저항(280, 285)에 의해 분할함으로써 얻어진 전압)가 공급된다. 그러나, 당연하게도, 연산 증폭기(290)의 음의 입력 단자에는 전압 VN1이 공급될 수도 있고, 동일한 연산 증폭기의 양의 입력 단자에는 전압 VN3이 공급될 수도 있다(즉, 그 신호 레벨이 전압 VN3과 전압 VN1 사이의 차이에 대응하는 제어 신호 CVPP가 연산 증폭기(290)에 출력됨). 요약하자면, 저항(250, 255, 280, 285)은 도 16에 나타낸 VPP 제어 회로(110)의 구성에서 필수 구성 요소가 아니며 생략될 수 있다. 마찬가지로, 저항(325, 330, 340, 345)은 도 17에 나타낸 VMM 제어 회로(120)의 구성에서 필수 구성 요소가 아니며 생략할 수 있다. 유사한 이유로, 도 19에 나타낸 저항(250, 255, 280, 285)도 생략할 수 있으며, 도 20에 나타낸 저항(325, 330, 340, 345)도 생략할 수 있다.
도 16에 나타낸 정전류원(270)은 N 채널 전계 효과 트랜지스터(275)의 게이트 전압에 오프셋 전압을 인가하기 위한 것이다. 따라서, 이러한 오프셋 공급이 필요하지 않은 경우, 정전류원(270)은 불필요하다. 정전류원(270)이 생략되는 구성에서, 전압 VPP를 저항(260, 265)에 의해 분할함으로써 얻어진 전압이 N 채널 전계 효과 트랜지스터(275)의 게이트에 인가된다. 마찬가지로, 도 17에 나타낸 정전류원(350) 및 저항(335)도 생략할 수 있다. 이러한 요소들이 생략되는 경우, 단자 VMM이 P 채널 전계 효과 트랜지스터(320)의 게이트에 접속되는 구성을 채용하는 것이 더 좋다.
또한, 도 16에 나타낸 구성에서, 저항(220, 225, 230, 235, 240, 245, 260, 265)도 생략할 수 있다. 이러한 저항들이 생략되는 경우, 단자 OUTL이 N 채널 전계 효과 트랜지스터(205)의 게이트에 접속되고; 단자 VSS가 N 채널 전계 효과 트랜지스터(210)의 게이트에 접속되고; 단자 OUTR이 N 채널 전계 효과 트랜지스터(215)의 게이트에 접속되고; 단자 VPP가 N 채널 전계 효과 트랜지스터(275)의 게이트에 접속되는 구성을 구현하는 것이 더 좋다. 마찬가지로, 저항(220, 225, 230, 235, 240, 245, 260, 265)도 도 19에 나타낸 구성에서 생략될 수 있다. 이러한 저항들이 생략되는 경우, 단자 OUTL이 P 채널 전계 효과 트랜지스터(405)의 게이트에 접속되고, 단자 VSS가 P 채널 전계 효과 트랜지스터(410)의 게이트에 접속되고; 단자 OUTR이 P 채널 전계 효과 트랜지스터(415)의 게이트에 접속되고; 단자 VMM이 P 채널 전계 효과 트랜지스터(475)의 게이트에 접속되는 구성을 구현하는 것이 더 좋다.
(3) 제3 실시예에서는, 하이 레벨의 출력 전압 VPP(또는, 로우 레벨의 출력 전압 VMM)가 증폭기(30L)로부터의 출력 신호 OUTL, 증폭기(30R)로부터의 출력 신호 OUTR, 및 접지 전압 VSS 중 최대의(최소의) 것을 따르도록 조정된다. 그러나, 증폭기(30L)로의 입력 신호 INL, 증폭기(30R)로의 입력 신호 INR 및 접지 전압 VSS 중 최대의(최소의) 것을 따르도록 하이 레벨의 출력 전압 VPP(또는, 로우 레벨의 출력 전압 VMM)를 조정하는 것도 더 좋다. 이러한 조절은 출력 전압 제어 회로(10)에 출력 신호 OUTL 대신 입력 신호 INL을 공급하고, 출력 전압 제어 회로(10)에 출력 신호 OUTR 대신 입력 신호 INR을 공급함으로써 구현된다. 요점은, 이러한 구성은 전원 회로(20)가 동작 전압을 공급하는 증폭기(30L, 30R)의 동작 조건을 나타내는 신호를 출력 전압 제어 회로(10)에 공급한다는 것과, 이러한 신호에 따라 하이 레벨의 출력 신호 VPP와 로우 레벨의 출력 신호 VMM을 조정한다는 것이다.
(4) 제3 실시예에서는, 출력 전압 제어 회로(10)가, 스피커 증폭기에 동작 전압을 공급하는 전원 회로(20)로부터의 출력 전압을 동작 전압으로 제어한다. 그러나, 당연하게도, 전력 증폭 회로로부터의 출력 신호(또는 이로의 입력 신호)에 따라, 전기 모터를 구동하기 위한 전력 증폭 회로에 동작 전압을 공급하는 전원 회로의 출력 전압을 제어하는 출력 전압 제어 회로에 본 발명을 적용하는 것도 가능하다.
본 발명을 특정의 바람직한 실시예들에 대해 예시하고 설명하였지만, 본 발명의 교시를 기초로 본 기술분야의 당업자에게 다양한 변경 및 변형이 이루어질 수 있다는 것은 명백하다. 이러한 변경 및 변형이 첨부된 청구항에 의해 규정되는 본 발명의 사상, 범위 및 의도 내에 든다는 것은 명백하다.
본 출원은, 본 명세서에 참조로써 그 내용이 통합된 2009년 12월 22일자로 출원된 일본 특허 출원 2009-291350호, 2009년 12월 22일자로 출원된 일본 특허 출원 2009-291501호, 2009년 12월 25일자로 출원된 일본 특허 출원 2009-293998호, 및 2009년 12월 25일자로 출원된 일본 특허 출원 2009-294003호에 기초한다.

Claims (13)

  1. 전력 증폭 회로로서,
    직렬로 접속되고, 고전위의 전력선과 저전위의 전력선 사이에 개재되고, 부하를 구동하는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터;
    입력 신호에 응답하여, 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터에 각각 인가되는 게이트 전압을 생성하는 전치 구동기; 및
    소스 전압을 상기 고전위의 전력선 및 상기 저전위의 전력선으로 각각 공급하고, 상기 소스 전압을 제어하도록 구성되는 가변 전원
    을 포함하는, 전력 증폭 회로.
  2. 제1항에서 있어서,
    상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터는 동일한 도전형이고,
    상기 제1 전계 효과 트랜지스터의 드레인은 상기 고전위의 전력선과 상기 저전위의 전력선 중 하나에 접속되고,
    상기 제2 전계 효과 트랜지스터의 소스는 상기 고전위의 전력선과 상기 저전위의 전력선 중 다른 하나에 접속되고,
    상기 제1 전계 효과 트랜지스터의 소스와 상기 제2 전계 효과 트랜지스터의 드레인 사이의 공통 노드는 상기 부하에 접속되는, 전력 증폭 회로.
  3. 제1항에 있어서,
    상기 가변 전원은, 상기 부하에 인가되는 구동 전압이 상기 고전위의 전력선과 상기 저전위의 전력선 사이의 전압 범위 내에 들도록 상기 소스 전압을 제어하는, 전력 증폭 회로.
  4. DC-DC 컨버터로서,
    입력 전력선과 기준 전력선 사이에 인가되는 입력 소스 전압에 기초하여, 제1 전압 출력 단자와 상기 기준 전력선 사이에 제1 출력 전압을 생성하고, 제2 전압 출력 단자와 상기 기준 전력선 사이에 제2 출력 전압을 생성하고,
    상기 제1 전압 출력 단자에 접속된 하나의 전극과 상기 기준 전력선에 접속된 다른 하나의 전극을 갖는 제1 커패시터;
    상기 제2 전압 출력 단자에 접속된 하나의 전극과 상기 기준 전력선에 접속된 다른 하나의 전극을 갖는 제2 커패시터;
    인덕터; 및
    제어 신호에 기초하여, 제1 전류 경로 내지 제4 전류 경로 중 하나를 선택적으로 형성하는 스위칭 회로
    를 포함하고,
    제1 전류 경로는, 전류가 제1 방향으로 상기 인덕터로 흐르도록, 상기 인덕터를 통해 상기 입력 전력선을 상기 기준 전력선에 접속시키고, 제2 전류 경로는 직렬로 접속된 상기 인덕터와 상기 제1 커패시터로 전류가 흐르는 루프형 경로이고, 상기 제3 전류 경로는, 전류가 상기 제1 방향과 반대인 제2 방향으로 상기 인덕터로 흐르도록, 상기 인덕터를 통해 상기 입력 전력선을 상기 기준 전력선에 접속시키고, 제4 전류 경로는 직렬로 접속된 상기 인덕터와 상기 제2 커패시터로 전류가 흐르는 루프형 경로인, DC-DC 컨버터.
  5. DC-DC 컨버터로서,
    입력 전력선과 기준 전력선 사이에 인가되는 입력 소스 전압에 기초하여, 제1 전압 출력 단자와 상기 기준 전력선 사이에 제1 출력 전압을 생성하고, 제2 전압 출력 단자와 상기 기준 전력선 사이에 제2 출력 전압을 생성하고,
    제1 커패시터가 접속되는 제1 노드 및 제2 노드 -상기 제1 노드는 상기 제1 전압 출력 단자에 접속되고, 상기 제2 노드는 상기 기준 전력선에 접속됨-;
    제2 커패시터가 접속되는 제3 노드 및 제4 노드 -상기 제3 노드는 상기 제2 전압 출력 단자에 접속되고, 상기 제4 노드는 상기 기준 전력선에 접속됨-;
    인덕터가 접속되는 제5 노드 및 제6 노드; 및
    제어 신호에 기초하여 제1 전류 경로 내지 제4 전류 경로 중 하나를 선택적으로 형성하는 스위칭 회로
    를 포함하고,
    상기 제1 커패시터, 상기 제2 커패시터 및 상기 인덕터가 각각 대응하는 노드에 연결되는 경우에, 제1 전류 경로는, 전류가 제1 방향으로 상기 인덕터로 흐르도록, 상기 인덕터를 통해 상기 입력 전력선을 상기 기준 전력선에 접속시키고, 제2 전류 경로는 직렬로 접속된 상기 인덕터와 상기 제1 커패시터로 전류가 흐르는 루프형 경로이고, 제3 전류 경로는, 전류가 상기 제1 방향과 반대인 제2 방향으로 상기 인덕터로 흐르도록, 상기 인덕터를 통해 상기 입력 전력선을 상기 기준 전력선에 접속시키고, 제4 전류 경로는 직렬로 접속된 상기 인덕터와 상기 제2 커패시터로 전류가 흐르는 루프형 경로인, DC-DC 컨버터.
  6. 제4항에 있어서,
    하나의 기간에서, 상기 제1 전류 경로, 상기 제2 전류 경로, 상기 제3 전류 경로 및 상기 제4 전류 경로를 순차적으로 형성하기 위한 제어 신호를 주기적으로 생성하는 제어부를 더 포함하는, DC-DC 컨버터.
  7. 제6항에 있어서,
    상기 제어부는 상기 제1 전류 경로 및 상기 제2 전류 경로가 순차적으로 형성되는 동안의 기간과 상기 제3 전류 경로 및 상기 제4 전류 경로가 순차적으로 형성되는 동안의 기간 사이에, 제1 전류 경로 내지 제4 전류 경로 중 어느 것도 형성되지 않는 동안의 기간을 생성하는, DC-DC 컨버터.
  8. 제6항에 있어서,
    상기 제어부는, 상기 제1 방향으로 상기 인덕터로 흐르는 전류가 제로가 되는 것이 검출되었을 때, 상기 제2 전류 경로를 개방하고, 상기 제2 방향으로 상기 인덕터로 흐르는 전류가 제로가 되는 것이 검출되었을 때, 상기 제4 전류 경로를 개방하는 스위치부를 포함하는, DC-DC 컨버터.
  9. 제6항에 있어서,
    상기 제어부는, 외부로부터 인가된 신호에 따라, 상기 제1 전류 경로가 형성되는 동안의 시간 또는 상기 제2 전류 경로가 형성되는 동안의 시간을 조정하는 조정부를 포함하는, DC-DC 컨버터.
  10. 피크 홀딩 회로로서,
    소스들이 서로 공통으로 접속된 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터 및 제3 전계 효과 트랜지스터를 포함하고,
    제1 전압이 상기 제1 전계 효과 트랜지스터의 게이트에 인가되고, 상기 제1 전압 부근에서 변동하는 제2 전압 OUTL이 상기 제2 전계 효과 트랜지스터의 게이트에 인가되고, 상기 제1 전압 부근에서 변동하는 제3 전압이 상기 제3 전계 효과 트랜지스터의 게이트에 인가되고,
    제4 전압이 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 각각의 드레인에 인가되고, 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 소스들 중 공통 노드에서의 전압이 출력되는, 피크 홀딩 회로.
  11. 제1 전압 및 제2 전압을 공급받아서, 제3 전압 및 제4 전압을 생성하여 상기 제3 전압과 상기 제4 전압 사이의 전압차를 동작 전압으로서 제1 전력 증폭 회로 및 제2 전력 증폭 회로에 인가하는 전원 회로의 동작을 제어하기 위한 출력 전압 제어 회로로서, 상기 제1 전력 증폭 회로 및 상기 제2 전력 증폭 회로는 인가된 동작 전압에 따라 입력 신호를 증폭하여 상기 제1 전압 부근에서 전압이 변동하는 출력 신호를 각각 생성하고, 상기 출력 전압 제어 회로는,
    상기 제3 전압과 상기 제4 전압 중 하나가 제어될 전압으로서 채택되는 피크 홀딩 회로 - 상기 피크 홀딩 회로는, 소스들이 서로 공통으로 접속된 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터 및 제3 전계 효과 트랜지스터를 포함하고, 상기 제1 전압이 상기 제1 전계 효과 트랜지스터의 게이트에 인가되고, 상기 출력 신호가 상기 제2 전계 효과 트랜지스터의 게이트에 인가되고, 상기 출력 신호가 상기 제3 전계 효과 트랜지스터의 게이트에 인가되고, 상기 제4 전압이 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 각 드레인에 인가되고, 상기 피크 홀딩 회로는 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 소스들 중 공통의 노드에 전압을 출력함-; 및
    상기 제2 전압이 인가되는 드레인과 상기 제어될 전압에 연관된 전압이 인가되는 게이트를 갖는 제4 전계 효과 트랜지스터를 포함하고, 상기 피크 홀딩 회로로부터 출력된 전압과 상기 제4 전계 효과 트랜지스터의 소스의 전압 사이의 전압차가 작아지도록 상기 제어될 전압의 조정을 지시하기 위한 제어 신호를 생성하고, 상기 전원 회로로 상기 제어 신호를 출력하는 제어 신호 생성부
    를 포함하는, 출력 전압 제어 회로.
  12. 피크 홀딩 회로로서,
    소스들이 서로 공통으로 접속된 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터 및 제3 전계 효과 트랜지스터를 포함하고,
    제1 전압이 상기 제1 전계 효과 트랜지스터의 드레인과 게이트 사이의 공통 노드에 인가되고, 제2 전압이 상기 제2 전계 효과 트랜지스터와 상기 제3 전계 효과 트랜지스터의 각각의 드레인에 인가되고, 상기 제1 전압 부근에서 변동하는 제3 전압이 상기 제2 전계 효과 트랜지스터의 게이트에 인가되고, 상기 제1 전압 부근에서 변동하는 제4 전압이 상기 제3 전계 효과 트랜지스터의 게이트에 인가되고,
    상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 소스들 중 공통 노드의 전압이 출력되는, 피크 홀딩 회로.
  13. 제1 전압 및 제2 전압을 공급받아서, 제3 전압 및 제4 전압을 생성하여 상기 제3 전압과 상기 제4 전압 사이의 전압차를 동작 전압으로서 제1 전력 증폭 회로 및 제2 전력 증폭 회로에 인가하는 전원 회로의 동작을 제어하기 위한 출력 전압 제어 회로로서, 상기 제1 전력 증폭 회로 및 상기 제2 전력 증폭 회로는 인가된 동작 전압에 따라 입력 신호를 증폭하여 상기 제1 전압 부근에서 전압이 변동하는 출력 신호를 각각 생성하고, 상기 출력 전압 제어 회로는,
    피크 홀딩 회로 -상기 제3 전압과 상기 제4 전압 중 하나가 제어될 전압으로서 채택되고, 소스들이 서로 공통으로 접속된 제1 전계 효과 트랜지스터, 제2 전계 효과 트랜지스터 및 제3 전계 효과 트랜지스터를 포함하고, 상기 제1 전압이 상기 제1 전계 효과 트랜지스터의 드레인과 게이트 사이의 공통 노드에 인가되고, 상기 제어될 전압이 상기 제2 전계 효과 트랜지스터와 상기 제3 전계 효과 트랜지스터의 각각의 드레인에 인가되고, 상기 제1 전력 증폭 회로의 출력 신호가 상기 제2 전계 효과 트랜지스터의 게이트에 인가되고, 상기 제2 전력 증폭 회로의 출력 신호가 상기 제3 전계 효과 트랜지스터의 게이트에 인가되고, 상기 피크 홀딩 회로는 상기 제1 전계 효과 트랜지스터, 상기 제2 전계 효과 트랜지스터 및 상기 제3 전계 효과 트랜지스터의 소스들 중의 공통 노드의 전압을 출력함-; 및
    상기 제어될 전압과 연관된 전압이 인가되는 드레인과 게이트를 갖는 제4 전계 효과 트랜지스터를 포함하고, 상기 피크 홀딩 회로로부터 출력된 전압과 상기 제4 전계 효과 트랜지스터의 소스의 전압 사이의 전압차가 작아지도록 상기 제어될 전압의 조정을 지시하기 위한 제어 신호를 생성하고, 상기 전원 회로로 상기 제어 신호를 출력하는 제어 신호 생성부
    를 포함하는, 출력 전압 제어 회로.
KR1020100132503A 2009-12-22 2010-12-22 전력 증폭 회로, ｄｃ-ｄｃ 컨버터, 피크 홀딩 회로, 및 피크 홀딩 회로를 포함하는 출력 전압 제어 회로 KR101118867B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JPJP-P-2009-291501 2009-12-22
JP2009291501A JP2011135659A (ja) 2009-12-22 2009-12-22 Ｄｃ／ｄｃコンバータ
JPJP-P-2009-291350 2009-12-22
JP2009291350A JP2011135224A (ja) 2009-12-22 2009-12-22 電力増幅回路
JPJP-P-2009-293998 2009-12-25
JP2009293998A JP2011135411A (ja) 2009-12-25 2009-12-25 ピークホールド回路、およびこのピークホールド回路を含む出力電圧制御回路
JPJP-P-2009-294003 2009-12-25
JP2009294003A JP2011135413A (ja) 2009-12-25 2009-12-25 ピークホールド回路、およびこのピークホールド回路を含む出力電圧制御回路

Publications (2)

Publication Number Publication Date
KR20110073354A true KR20110073354A (ko) 2011-06-29
KR101118867B1 KR101118867B1 (ko) 2012-03-20

Family

ID=44150103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100132503A KR101118867B1 (ko) 2009-12-22 2010-12-22 전력 증폭 회로, ｄｃ-ｄｃ 컨버터, 피크 홀딩 회로, 및 피크 홀딩 회로를 포함하는 출력 전압 제어 회로

Country Status (3)

Country Link
US (1) US8823343B2 (ko)
KR (1) KR101118867B1 (ko)
CN (1) CN102104365A (ko)

Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9112452B1 (en) 2009-07-14 2015-08-18 Rf Micro Devices, Inc. High-efficiency power supply for a modulated load
US9431974B2 (en) 2010-04-19 2016-08-30 Qorvo Us, Inc. Pseudo-envelope following feedback delay compensation
US8633766B2 (en) 2010-04-19 2014-01-21 Rf Micro Devices, Inc. Pseudo-envelope follower power management system with high frequency ripple current compensation
EP2782246B1 (en) 2010-04-19 2018-06-13 Qorvo US, Inc. Pseudo-envelope following power management system
US9099961B2 (en) 2010-04-19 2015-08-04 Rf Micro Devices, Inc. Output impedance compensation of a pseudo-envelope follower power management system
US8981848B2 (en) 2010-04-19 2015-03-17 Rf Micro Devices, Inc. Programmable delay circuitry
US8519788B2 (en) 2010-04-19 2013-08-27 Rf Micro Devices, Inc. Boost charge-pump with fractional ratio and offset loop for supply modulation
US8866549B2 (en) 2010-06-01 2014-10-21 Rf Micro Devices, Inc. Method of power amplifier calibration
US8571498B2 (en) 2010-08-25 2013-10-29 Rf Micro Devices, Inc. Multi-mode/multi-band power management system
WO2012047738A1 (en) 2010-09-29 2012-04-12 Rf Micro Devices, Inc. SINGLE μC-BUCKBOOST CONVERTER WITH MULTIPLE REGULATED SUPPLY OUTPUTS
WO2012068258A2 (en) 2010-11-16 2012-05-24 Rf Micro Devices, Inc. Digital fast cordic for envelope tracking generation
US8588713B2 (en) 2011-01-10 2013-11-19 Rf Micro Devices, Inc. Power management system for multi-carriers transmitter
WO2012106437A1 (en) 2011-02-02 2012-08-09 Rf Micro Devices, Inc. Fast envelope system calibration
WO2012109227A2 (en) 2011-02-07 2012-08-16 Rf Micro Devices, Inc. Group delay calibration method for power amplifier envelope tracking
US8624760B2 (en) 2011-02-07 2014-01-07 Rf Micro Devices, Inc. Apparatuses and methods for rate conversion and fractional delay calculation using a coefficient look up table
US9247496B2 (en) 2011-05-05 2016-01-26 Rf Micro Devices, Inc. Power loop control based envelope tracking
US9246460B2 (en) 2011-05-05 2016-01-26 Rf Micro Devices, Inc. Power management architecture for modulated and constant supply operation
US9379667B2 (en) 2011-05-05 2016-06-28 Rf Micro Devices, Inc. Multiple power supply input parallel amplifier based envelope tracking
US9178627B2 (en) 2011-05-31 2015-11-03 Rf Micro Devices, Inc. Rugged IQ receiver based RF gain measurements
US9019011B2 (en) 2011-06-01 2015-04-28 Rf Micro Devices, Inc. Method of power amplifier calibration for an envelope tracking system
US8760228B2 (en) 2011-06-24 2014-06-24 Rf Micro Devices, Inc. Differential power management and power amplifier architecture
WO2013012787A2 (en) 2011-07-15 2013-01-24 Rf Micro Devices, Inc. Modified switching ripple for envelope tracking system
US8626091B2 (en) 2011-07-15 2014-01-07 Rf Micro Devices, Inc. Envelope tracking with variable compression
US8952710B2 (en) 2011-07-15 2015-02-10 Rf Micro Devices, Inc. Pulsed behavior modeling with steady state average conditions
US9263996B2 (en) 2011-07-20 2016-02-16 Rf Micro Devices, Inc. Quasi iso-gain supply voltage function for envelope tracking systems
US8624576B2 (en) 2011-08-17 2014-01-07 Rf Micro Devices, Inc. Charge-pump system for providing independent voltages
WO2013033700A1 (en) 2011-09-02 2013-03-07 Rf Micro Devices, Inc. Split vcc and common vcc power management architecture for envelope tracking
US8957728B2 (en) 2011-10-06 2015-02-17 Rf Micro Devices, Inc. Combined filter and transconductance amplifier
US9484797B2 (en) 2011-10-26 2016-11-01 Qorvo Us, Inc. RF switching converter with ripple correction
CN103988406B (zh) 2011-10-26 2017-03-01 Qorvo美国公司 射频(rf)开关转换器以及使用rf开关转换器的rf放大装置
US9024688B2 (en) 2011-10-26 2015-05-05 Rf Micro Devices, Inc. Dual parallel amplifier based DC-DC converter
CN103959189B (zh) 2011-10-26 2015-12-23 射频小型装置公司 基于电感的并行放大器相位补偿
JP5780119B2 (ja) * 2011-10-31 2015-09-16 ヤマハ株式会社 音声出力アンプ
US9515621B2 (en) 2011-11-30 2016-12-06 Qorvo Us, Inc. Multimode RF amplifier system
US9250643B2 (en) 2011-11-30 2016-02-02 Rf Micro Devices, Inc. Using a switching signal delay to reduce noise from a switching power supply
US8975959B2 (en) 2011-11-30 2015-03-10 Rf Micro Devices, Inc. Monotonic conversion of RF power amplifier calibration data
US9256234B2 (en) 2011-12-01 2016-02-09 Rf Micro Devices, Inc. Voltage offset loop for a switching controller
US9041365B2 (en) 2011-12-01 2015-05-26 Rf Micro Devices, Inc. Multiple mode RF power converter
US8947161B2 (en) 2011-12-01 2015-02-03 Rf Micro Devices, Inc. Linear amplifier power supply modulation for envelope tracking
US9280163B2 (en) 2011-12-01 2016-03-08 Rf Micro Devices, Inc. Average power tracking controller
US9041364B2 (en) 2011-12-01 2015-05-26 Rf Micro Devices, Inc. RF power converter
US9494962B2 (en) 2011-12-02 2016-11-15 Rf Micro Devices, Inc. Phase reconfigurable switching power supply
US9813036B2 (en) 2011-12-16 2017-11-07 Qorvo Us, Inc. Dynamic loadline power amplifier with baseband linearization
US9298198B2 (en) 2011-12-28 2016-03-29 Rf Micro Devices, Inc. Noise reduction for envelope tracking
US8981839B2 (en) 2012-06-11 2015-03-17 Rf Micro Devices, Inc. Power source multiplexer
WO2014018861A1 (en) 2012-07-26 2014-01-30 Rf Micro Devices, Inc. Programmable rf notch filter for envelope tracking
US9225231B2 (en) 2012-09-14 2015-12-29 Rf Micro Devices, Inc. Open loop ripple cancellation circuit in a DC-DC converter
US9197256B2 (en) 2012-10-08 2015-11-24 Rf Micro Devices, Inc. Reducing effects of RF mixer-based artifact using pre-distortion of an envelope power supply signal
US9207692B2 (en) 2012-10-18 2015-12-08 Rf Micro Devices, Inc. Transitioning from envelope tracking to average power tracking
US9627975B2 (en) 2012-11-16 2017-04-18 Qorvo Us, Inc. Modulated power supply system and method with automatic transition between buck and boost modes
US9929696B2 (en) 2013-01-24 2018-03-27 Qorvo Us, Inc. Communications based adjustments of an offset capacitive voltage
US9178472B2 (en) 2013-02-08 2015-11-03 Rf Micro Devices, Inc. Bi-directional power supply signal based linear amplifier
WO2014152903A2 (en) 2013-03-14 2014-09-25 Rf Micro Devices, Inc Envelope tracking power supply voltage dynamic range reduction
US9203353B2 (en) 2013-03-14 2015-12-01 Rf Micro Devices, Inc. Noise conversion gain limited RF power amplifier
US9479118B2 (en) 2013-04-16 2016-10-25 Rf Micro Devices, Inc. Dual instantaneous envelope tracking
US9876501B2 (en) * 2013-05-21 2018-01-23 Mediatek Inc. Switching power amplifier and method for controlling the switching power amplifier
CN103401449B (zh) * 2013-07-13 2015-07-15 西安电子科技大学 大功率数字功放输出电路
US9374005B2 (en) 2013-08-13 2016-06-21 Rf Micro Devices, Inc. Expanded range DC-DC converter
JP6362910B2 (ja) * 2014-04-11 2018-07-25 株式会社ブリヂストン 空気入りタイヤ
US20150365084A1 (en) * 2014-06-13 2015-12-17 Infineon Technologies Austria Ag Circuits and methods for operating a circuit
US9614476B2 (en) 2014-07-01 2017-04-04 Qorvo Us, Inc. Group delay calibration of RF envelope tracking
EP3059858A1 (en) * 2015-02-23 2016-08-24 Nokia Technologies OY Method and apparatus for supplying power to an amplifier
US9912297B2 (en) 2015-07-01 2018-03-06 Qorvo Us, Inc. Envelope tracking power converter circuitry
US9941844B2 (en) 2015-07-01 2018-04-10 Qorvo Us, Inc. Dual-mode envelope tracking power converter circuitry
US10118495B2 (en) * 2015-12-03 2018-11-06 Ford Global Technologies, Llc Vehicle power distribution having relay with integrated voltage converter
US9973147B2 (en) 2016-05-10 2018-05-15 Qorvo Us, Inc. Envelope tracking power management circuit
DE102016122672B4 (de) * 2016-11-24 2018-11-22 Infineon Technologies Ag Verfahren zum Betreiben eines Sensors und Sensor
CN108205286B (zh) * 2016-12-19 2020-08-04 施耐德电气工业公司 可编程逻辑控制器及其输出电路和方法
US10476437B2 (en) 2018-03-15 2019-11-12 Qorvo Us, Inc. Multimode voltage tracker circuit
GB2581497A (en) * 2019-02-19 2020-08-26 Sony Semiconductor Solutions Corp A device, method and computer program product for amplification of an input signal
CN110497936B (zh) * 2019-08-30 2021-04-02 郑州铁路职业技术学院 一种道岔转辙机表示杆缺口信号处理电路
US11095220B2 (en) * 2019-11-25 2021-08-17 Texas Instruments Incorporated Voltage regulation replica transistors, comparator, ramp signal, and latch circuit
WO2022165791A1 (en) 2021-02-07 2022-08-11 Yangtze Memory Technologies Co., Ltd. Peak power management for multi-die operations

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61112408A (ja) 1984-11-07 1986-05-30 Toshiba Corp 電力増幅器
JPH0355117A (ja) 1989-07-19 1991-03-08 Mitsubishi Electric Corp 放電加工用電源装置
JP2564787Y2 (ja) 1992-02-29 1998-03-09 日本ビクター株式会社 電力増幅装置
JPH0828965B2 (ja) 1992-09-02 1996-03-21 日本電気株式会社 電圧変換回路
JP3163408B2 (ja) 1993-03-04 2001-05-08 ローム株式会社 オーディオ信号電力増幅回路およびこれを用いるオーディオ装置
US5424684A (en) * 1993-03-04 1995-06-13 Rohm Co., Ltd. Power amplifier circuit for audio signal and audio device using the same
US6025753A (en) 1997-07-11 2000-02-15 Motorola, Inc. Method and apparatus for amplifying a signal
JP3545218B2 (ja) 1998-09-16 2004-07-21 三洋電機株式会社 電力増幅装置
JP2000174560A (ja) 1998-12-09 2000-06-23 Rohm Co Ltd オーディオ信号電力増幅回路およびこれを用いるオーディオ装置
US7265618B1 (en) * 2000-05-04 2007-09-04 Matsushita Electric Industrial Co., Ltd. RF power amplifier having high power-added efficiency
DE10084876B4 (de) * 2000-06-06 2006-06-08 Mitsubishi Denki K.K. Funkenerosions-Stromversorgungssystem
JP2002034269A (ja) 2000-07-14 2002-01-31 Sekisui Chem Co Ltd インバータ装置
JP2003087684A (ja) 2001-09-17 2003-03-20 Matsushita Electric Ind Co Ltd 音声回路
US7638991B1 (en) * 2005-10-27 2009-12-29 National Semiconductor Corporation System and method for providing switch size management in a DC-DC converter circuit for a RF power amplifier using an output voltage reference signal
KR200418908Y1 (ko) 2006-03-30 2006-06-15 한국산업기술대학교 와이어컷 방전가공기의 방전전원제어장치
JP4810283B2 (ja) * 2006-04-05 2011-11-09 三洋電機株式会社 スイッチング制御回路
JP4983412B2 (ja) 2007-06-05 2012-07-25 ヤマハ株式会社 電力増幅回路
JP2008306269A (ja) 2007-06-05 2008-12-18 Yamaha Corp 電力増幅回路
JP5735792B2 (ja) * 2010-12-13 2015-06-17 ローム株式会社 コンパレータ、それを利用したスイッチングレギュレータの制御回路、スイッチングレギュレータ、電子機器
JP5942455B2 (ja) * 2012-02-09 2016-06-29 株式会社ソシオネクスト スイッチングレギュレータ

Also Published As

Publication number Publication date
US8823343B2 (en) 2014-09-02
CN102104365A (zh) 2011-06-22
KR101118867B1 (ko) 2012-03-20
US20110148375A1 (en) 2011-06-23

Similar Documents

Publication Publication Date Title
KR101118867B1 (ko) 전력 증폭 회로, ｄｃ-ｄｃ 컨버터, 피크 홀딩 회로, 및 피크 홀딩 회로를 포함하는 출력 전압 제어 회로
US11043894B2 (en) Charge pump circuit
US9595869B2 (en) Multi-level switching regulator circuits and methods with finite state machine control
US8643436B2 (en) Multi-level boosted Class D amplifier
US8284953B2 (en) Circuit and method of reducing pop-up noise in a digital amplifier
US20080030267A1 (en) Class-d audio amplifier with half-swing pulse-width-modulation
US20100231298A1 (en) Class D amplifier circuit
JP6360453B2 (ja) 電力増幅装置
JP5778688B2 (ja) 高耐圧反転型チャージポンプ
JP2010130136A (ja) オーディオ信号処理回路およびチャージポンプ回路の制御方法
TW202008725A (zh) 鎖存器電路
US11171617B2 (en) Power amplifying device and audio equipment
US9225238B2 (en) Multiple level charge pump generating voltages with distinct levels and associated methods
US7728651B2 (en) Drive circuit, voltage conversion device and audio system
US11205999B2 (en) Amplifier with signal dependent mode operation
US11437958B2 (en) Power amplifying device and audio system
JP5104336B2 (ja) 可変容量回路、誤差増幅回路、およびスイッチング電源
Zhang et al. A single-supply inductorless CMOS class G speaker amplifier
JP2022051329A (ja) Ｄ級アンプ
CN111404497A (zh) 一种数字音频功率放大器
CN111414038A (zh) 一种数字音频功率放大器及电子设备
JP2010124062A (ja) 電源付き負荷駆動回路
JP2018093292A (ja) スイッチング回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150119

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee