JP2022051329A - Ｄ級アンプ - Google Patents

Abstract

【課題】入力信号の信号レベルに応じて電力損失を効果的に抑制することが出来るＤ級アンプを提供すること。
【解決手段】一つの実施形態によれば、Ｄ級アンプは、入力信号に応答してＰＷＭ変調信号を出力するＰＷＭ変調器と、前記ＰＷＭ変調信号を増幅して出力する駆動回路と、前記駆動回路からの出力信号が供給される出力端とを備え、前記駆動回路は、電源供給端と前記出力端との間に主電流路が接続される第１の出力トランジスタと、前記第１の出力トランジスタよりもサイズが大きく、主電流路が前記電源供給端と前記出力端との間に接続される第２の出力トランジスタと、前記第１の出力トランジスタの主電流路と前記出力端との間に接続される抵抗素子と、を具備する。
【選択図】図１

Description

本実施形態は、Ｄ級アンプに関する。

従来、入力信号の信号レベルに応じてＤ級アンプの駆動回路において動作させる出力トランジスタを切替える技術が開示されている。信号レベルが小さい時にはサイズの小さい出力トランジスタを用い、信号レベルが大きい時にはサイズの大きい出力トランジスタに切替えることで電力損失を低減する試みが行われている。サイズの異なる出力トランジスタの個数を増やすことで、信号レベルに応じてきめ細かい制御により電力損失を軽減することが出来る。しかしながら、出力トランジスタの個数を増やすとＤ級アンプを構成する回路のサイズが大きくなり、コストアップが生じる。コストアップを抑え、効果的に電力損失を抑制することが出来るＤ級アンプが望まれる。

特許第６６８２４６３号公報

一つの実施形態は、入力信号の信号レベルに応じて電力損失を効果的に抑制することが出来るＤ級アンプを提供することを目的とする。

一つの実施形態によれば、Ｄ級アンプは、入力信号に応答してＰＷＭ変調信号を出力するＰＷＭ変調器と、前記ＰＷＭ変調信号を増幅して出力する駆動回路と、前記駆動回路からの出力信号が供給される出力端とを備え、前記駆動回路は、電源供給端と前記出力端との間に主電流路が接続される第１の出力トランジスタと、前記第１の出力トランジスタよりもサイズが大きく、主電流路が前記電源供給端と前記出力端との間に接続される第２の出力トランジスタと、前記第１の出力トランジスタの主電流路と前記出力端との間に接続される抵抗素子と、を具備する。

図１は、第１の実施形態のＤ級アンプの構成を示す図。 図２は、切替検出回路の一つの実施形態を示す図。 図３は、切替検出回路の他の実施形態を示す図。 図４は、切替検出回路の他の実施形態を示す図。 図５は、第２の実施形態のＤ級アンプの構成を示す図。 図６は、第３の実施形態のＤ級アンプの構成を示す図。 図７は、第４の実施形態のＤ級アンプの構成を示す図。 図８は、第５の実施形態のＤ級アンプの構成を示す図。

以下に添付図面を参照して、実施形態にかかるＤ級アンプを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のＤ級アンプの構成を示す図である。本実施形態は、駆動回路１０と、制御回路２０と、ＰＷＭ変調器３０と、オーディオ信号処理回路５０を有する。オーディオ信号処理回路５０は、入力端２００に供給される、例えばデジタル入力信号ＤＳｉｎの信号レベルに応じて、駆動回路１０において動作させる出力トランジスタを切替える為の信号を生成し出力する。また、オーディオ信号処理回路５０は、入力信号ＤＳｉｎに所定の処理を行って、ＰＷＭ変調器３０に入力信号を供給する。

制御回路２０は、オーディオ信号処理回路５０の出力信号に応答して、駆動回路１０の動作状態を制御する制御信号を生成して駆動回路１０に供給する。制御回路２０は、第１トランジスタ群ＭＡのみを動作させる動作モード（以下、小信号モードという）を設定するか又は第２トランジスタ群ＭＢを動作させる動作モード（以下、大信号モードという）を設定する。制御回路２０は、小信号モードを設定する場合には、例えばローレベル（以下、Ｌレベルという）の制御信号を出力し、大信号モードを設定する場合には、例えばハイレベル（以下、Ｈレベルという）の制御信号を出力する。

ＰＷＭ変調器３０は、クロック生成回路６０から供給される基準クロック信号ＲＥＦＣＬＫとオーディオ信号処理回路５０から供給される入力信号に応答して、正相のＰＷＭパルスをデッドタイム生成回路１４ｐに供給し、逆相のＰＷＭパルスをデッドタイム生成回路１４ｎに供給する。ＰＷＭ変調器３０の構成については、例えば、特許第６６８２４６３号公報に記載されている。

駆動回路１０は、デッドタイム生成回路１４ｐ、１４ｎを有する。デッドタイム生成回路１４ｐは、正相のＰＷＭパルスにデッドタイムを設けて、ＯＵＴ＿Ｈ端子から正相のハイサイドＰＷＭパルスを出力し、ＯＵＴ＿Ｌ端子から正相のローサイドＰＷＭパルスを出力する。これは、第１トランジスタ群ＭＡの出力トランジスタＭ３Ａ、Ｍ４Ａ、及び第２トランジスタ群ＭＢの出力トランジスタＭ３Ｂ、Ｍ４Ｂが夫々同時にオンとなって貫通電流が流れることを防止するためである。

同様に、デッドタイム生成回路１４ｎは、逆相のＰＷＭパルスにデッドタイムを設けて、ＯＵＴ＿Ｈ端子から逆相のハイサイドＰＷＭパルスを出力し、ＯＵＴ＿Ｌ端子から逆相のローサイドＰＷＭパルスを出力する。これは、出力トランジスタＭ１Ａ、Ｍ２Ａ、及び出力トランジスタＭ１Ｂ、Ｍ２Ｂが同時にオンとなって貫通電流が流れることを防止するたえある。

駆動回路１０は、レベルシフト回路１８ｐ、１８ｎを有する。レベルシフト回路１８ｐは、ＩＮ＿Ａ端子に正相のハイサイドＰＷＭパルスが供給され、ＩＮ＿Ｂ端子に制御信号が供給される。レベルシフト回路１８ｐは、正相のハイサイドＰＷＭパルスを所定のレベルまでレベルシフトした信号を、ＯＵＴ＿Ａ端子からセレクタ１９ｐＨのＩＮ端子に供給する。また、レベルシフト回路１８ｐは、制御信号を所定のレベルまでレベルシフトした信号を、ＯＵＴ＿Ｂ端子からセレクタ１９ｐＨのＳＥＬ端子に供給する。

レベルシフト回路１８ｎは、ＩＮ＿Ａ端子に逆相のハイサイドＰＷＭパルスが供給され、ＩＮ＿Ｂ端子に制御信号が供給される。レベルシフト回路１８ｎは、逆相のハイサイドＰＷＭパルスを所定のレベルまでレベルシフトした信号を、ＯＵＴ＿Ａ端子からセレクタ１９ｎＨのＩＮ端子に供給する。また、レベルシフト回路１８ｎは、制御信号を所定のレベルまでレベルシフトした信号を、ＯＵＴ＿Ｂ端子からセレクタ１９ｎＨのＳＥＬ端子に供給する。

駆動回路１０は、セレクタ１９ｐＨ、１９ｐＬ、１９ｎＨ、１９ｎＬを有する。セレクタ１９ｐＨのＯＵＴ＿２端子の出力は、ゲートドライバ１６ｐＨＢに供給される。ゲートドライバ１６ｐＨＢは、セレクタ１９ｐＨのＯＵＴ＿２端子の出力信号を増幅して出力トランジスタＭ４Ｂのゲートに供給する。セレクタ１９ｐＨのＯＵＴ＿１端子の出力は、ゲートドライバ１６ｐＨＡに供給される。ゲートドライバ１６ｐＨＡは、セレクタ１９ｐＨのＯＵＴ＿１端子の出力信号を増幅して出力トランジスタＭ４Ａのゲートに供給する。ゲートドライバ１６ｐＨＡ、１６ｐＨＢは、バイアス電圧Ｖｄによってバイアスされる。ゲートドライバ１６ｐＨＡの出力のＨレベルは出力トランジスタＭ４Ａの閾値電圧以上ゲート耐圧以下の電圧に設定され、Ｌレベルは出力トランジスタＭ４Ａの閾値電圧以下の電圧に設定される。また、ゲートドライバ１６ｐＨＢの出力のＨレベルは出力トランジスタＭ４Ｂの閾値電圧以上ゲート耐圧以下の電圧に設定され、Ｌレベルは出力トランジスタＭ４Ａの閾値電圧以下の電圧に設定される。

セレクタ１９ｎＨのＯＵＴ＿２端子の出力は、ゲートドライバ１６ｎＨＢに供給される。ゲートドライバ１６ｎＨＢは、セレクタ１９ｎＨのＯＵＴ＿２端子の出力信号を増幅して出力トランジスタＭ２Ｂのゲートに供給する。セレクタ１９ｎＨのＯＵＴ＿１端子の出力は、ゲートドライバ１６ｎＨＡに供給される。ゲートドライバ１６ｎＨＡは、セレクタ１９ｎＨのＯＵＴ＿１端子の出力信号を増幅して出力トランジスタＭ２Ａのゲートに供給する。ゲートドライバ１６ｎＨＡ、１６ｎＨＢは、バイアス電圧Ｖｄによってバイアスされる。ゲートドライバ１６ｎＨＡの出力のＨレベルは、出力トランジスタＭ２Ａの閾値電圧以上ゲート耐圧以下の電圧に設定され、Ｌレベルは出力トランジスタＭ２Ａの閾値電圧以下の電圧に設定される。また、ゲートドライバ１６ｎＨＢの出力のＨレベルは出力トランジスタＭ２Ｂの閾値電圧以上ゲート耐圧以下の電圧に設定され、Ｌレベルは出力トランジスタＭ２Ａの閾値電圧以下の電圧に設定される。

セレクタ１９ｐＬのＯＵＴ＿２端子の出力は、ゲートドライバ１６ｐＬＢに供給される。ゲートドライバ１６ｐＬＢは、セレクタ１９ｐＬのＯＵＴ＿２端子の出力信号を増幅して出力トランジスタＭ３Ｂのゲートに供給する。ゲートドライバ１６ｐＬＡは、セレクタ１９ｐＬのＯＵＴ＿１端子の出力信号を増幅して出力トランジスタＭ３Ａのゲートに供給する。ゲートドライバ１６ｐＬＡ、１６ｐＬＢは、バイアス電圧Ｖｂによってバイアスされる。バイアス電圧Ｖｂは、接地電位に対して所定の電圧だけ高い電圧に設定される。

セレクタ１９ｐＬ、１９ｎＬのＳＥＬ端子には、制御信号が供給される。セレクタ１９ｐＬ、１９ｎＬは、Ｈレベルの制御信号が入力された場合には、ＩＮ端子に入力されたＰＷＭパルスをＯＵＴ＿２端子からゲートドライバ１６ｐＬＢ、１６ｎＬＢにそれぞれ出力する。従って、ローサイドについては、制御信号がＬレベルの場合には、ゲートドライバ１６ｐＬＡ、１６ｎＬＡのみが動作し、制御信号がＨレベルの場合には、ゲートドライバ１６ｐＬＢ、１６ｎＬＢのみが動作する。ゲートドライバ１６ｐＬＡ、１６ｐＬＢ、１６ｎＬＡ、１６ｎＬＢは、それぞれ入力されたＰＷＭパルスに基づく信号を出力トランジスタＭ３Ａ、Ｍ３Ｂ、Ｍ１Ａ、Ｍ１Ｂのゲートに印加する。

ゲートドライバ１６ｐＬＡは、制御信号がＬレベルの時、正相のＰＷＭパルスに基づいて出力トランジスタＭ３Ａを駆動する。ゲートドライバ１６ｎＬＡは、制御信号がＬレベルの時、逆相のＰＷＭパルスに基づいて出力トランジスタＭ１Ａを駆動する。一方、ゲートドライバ１６ｐＬＢは、制御信号がＨレベルの時、正相のＰＷＭパルスに基づいて出力トランジスタＭ３Ｂを駆動する。ゲートドライバ１６ｎＬＢは、制御信号がＨレベルの時、逆相のＰＷＭパルスに基づいて出力トランジスタＭ１Ｂを駆動する。

ハイサイドについてもローサイドと同様に、制御信号に基づいて、ゲートドライバ１６ｐＨＡ、１６ｐＨＢ、１６ｎＨＡ、１６ｎＨＢを制御する。ハイサイドについては、正相出力端の出力トランジスタのソース電圧を基準に各素子を駆動する必要がある。したがって、ＰＷＭパルスだけでなく制御信号についても、レベルシフトを行う。

セレクタ１９ｐＨ、１９ｎＨは、ＳＥＬ端子にＨレベルの制御信号が入力された場合に、ＩＮ端子に入力されたＰＷＭパルスをＯＵＴ＿２端子からゲートドライバ１６ｐＨＢ、１６ｎＨＢにそれぞれ出力する。従って、ハイサイドについては、制御信号がＬレベルの場合には、ゲートドライバ１６ｐＨＡ、１６ｎＨＡが動作し、制御信号がＨレベルの場合には、ゲートドライバ１６ｐＨＢ、１６ｎＨＢが動作する。

ゲートドライバ１６ｐＨＡ、１６ｐＨＢ、１６ｎＨＡ、１６ｎＨＢのそれぞれは、ＰＷＭパルスに基づく信号を出力トランジスタＭ４Ａ、Ｍ４Ｂ、Ｍ２Ａ、Ｍ２Ｂのゲートに印加する。ゲートドライバ１６ｐＨＡは、制御信号がＬレベルの時、正相のＰＷＭパルスに基づいて出力トランジスタＭ４Ａを駆動する。ゲートドライバ１６ｎＨＡは、制御信号がＬレベルの時、逆相のＰＷＭパルスに基づいて出力トランジスタＭ２Ａを駆動する。一方、ゲートドライバ１６ｐＨＢは、制御信号がＨレベルの時、正相のＰＷＭパルスに基づいて出力トランジスタＭ４Ｂを駆動する。ゲートドライバ１６ｎＨＢは、制御信号がＨレベルの時、逆相のＰＷＭパルスに基づいて出力トランジスタＭ２Ｂを駆動する。

出力トランジスタＭ１Ａ、Ｍ２Ａは、ゲートドライバ１６ｎＬＡ、１６ｎＨＡからの出力信号に応答して相補的にオン／オフの動作を行う。同様に、出力トランジスタＭ３Ａ、Ｍ４Ａは、ゲートドライバ１６ｐＬＡ、１６ｐＨＡからの出力信号に応答して相補的にオン／オフの動作を行う。また、同様に、出力トランジスタＭ１Ｂ、Ｍ２Ｂは、ゲートドライバ１６ｎＬＢ、１６ｎＨＢからの出力信号に応答して相補的にオン／オフの動作を行い、出力トランジスタＭ３Ｂ、Ｍ４Ｂは、ゲートドライバ１６ｐＬＢ、１６ｐＨＢからの出力信号に応答して相補的にオン／オフの動作を行う。

ＰＷＭ変調器３０及び駆動回路１０によって、Ｄ級アンプ部が構成される。出力トランジスタＭ４Ｂのソースと出力トランジスタＭ３Ｂのドレインとの接続点はＤ級アンプ部の正相出力端１００である。出力トランジスタＭ２Ｂのソースと出力トランジスタＭ１Ｂのドレインとの接続点はＤ級アンプ部の逆相出力端１０１である。

出力トランジスタＭ４Ａのソースと正相出力端１００の間に抵抗素子Ｒ１を有する。出力トランジスタＭ２Ａと逆相出力端１０１の間に抵抗素子Ｒ２を有する。抵抗素子Ｒ１とＲ２の抵抗値は、出力端１０２と１０３の間に接続される負荷となるスピーカ１７の抵抗値に応じて設定する。例えば、スピーカ１７の抵抗値が数Ωの場合には、抵抗素子Ｒ１、Ｒ２の抵抗値は、その百倍～千倍程度の数百Ω～数千Ωに設定する。例えば、スピーカ１７の抵抗値が４Ωの時、抵抗素子Ｒ１、Ｒ２の抵抗値は１ｋΩに設定する。抵抗素子Ｒ１、Ｒ２の抵抗値を適宜選定することで、小信号時における電流値を抑制して電力損失を効果的に抑制することが出来る。

正相出力端１００には、ローパスフィルタ４１を構成するコイルＬｐとコンデンサＣｐが接続される。逆相出力端１０１には、ローパスフィルタ４２を構成するコイルＬｎとコンデンサＣｎが接続される。ローパスフィルタ４１の出力端１０２とローパスフィルタ４２の出力端１０３の間には、コンデンサＣｏｕｔ及びスピーカ１７が並列に接続される。

正相のＰＷＭパルスがハイレベル出力である場合には、出力トランジスタＭ４Ａ、Ｍ１Ａがオンとなり、正相出力端１００からスピーカ１７を介して逆相出力端１０１に電流が流れる。また、正相のＰＷＭパルスがローレベル出力である場合には、出力トランジスタＭ２Ａ、Ｍ３Ａがオンとなって、逆相出力端１０１からスピーカ１７を介して正相出力端１００に電流が流れる。正相のＰＷＭ出力ＰＷＭ＋と逆相のＰＷＭ出力ＰＷＭ－からローパスフィルタ４１、４２によってキャリア成分が除去され、コンデンサＣｏｕｔの両出力端１０２、１０３に現れる音声信号によってスピーカ１７が駆動される。スピーカ１７は音声入力信号に基づく音声信号を出力する。

第１の実施形態によれば、入力信号の信号レベルが小さい場合には、サイズが小さく駆動能力の小さい第１のトランジスタ群ＭＡのみが選択される。トランジスタのサイズ（ゲート幅）を小さくすると、ゲート容量が小さくなる為、ゲート容量に起因する損失（ゲート駆動損失）を抑制することが出来る。また、第１のトランジスタ群ＭＡを構成する出力トランジスタＭ１Ａ～Ｍ４Ａの出力電流は、主電流路と正相出力端１００、逆相出力端１０１との間に直列に接続された抵抗素子Ｒ１、Ｒ２によって効果的に抑制される。すなわち、ローパスフィルタ４１、４２との間の充放電が抵抗素子Ｒ１、Ｒ２によって、効果的に抑制される。従って、小信号モードにおける電力損失を効果的に抑制することが出来る。抵抗素子Ｒ１、Ｒ２によって電力損失が生じるが、抵抗素子Ｒ１、Ｒ２によって電流を抑制することで、電流の２乗に比例する電力損失が抑制できる為、電力損失を効果的に抑制することが出来る。

また、Ｄ級アンプの起動時の正相出力端１００、逆相出力端１０１の電圧は、抵抗素子Ｒ１、Ｒ２を介した電流によって設定される。従って、起動時の電流を抵抗素子Ｒ１、Ｒ２によって抑制することにより、起動時に生じる、所謂ポップ音を低減することが出来る。

また、入力信号のレベルが大きい場合には、制御回路２０からの制御信号によって、第２のトランジスタ群ＭＢが動作するモードに切り替わる。従って、駆動回路１０の駆動能力を高めることが出来る。大信号時においては、出力トランジスタのオン抵抗による消費電力が電力損失の支配的な要因となる。トランジスタのオン抵抗は、トランジスタのサイズ（ゲート幅）を大きくすることで低下させることが出来る。従って、第２のトランジスタ群ＭＢを構成する出力トランジスタＭ１Ｂ～Ｍ４Ｂとして第１のトランジスタ群ＭＡを構成する出力トランジスタＭ１Ａ～Ｍ４Ａよりもサイズの大きいトランジスタを用いることにより、オン抵抗を低減することが出来る。これにより、入力信号レベルが大きい大信号モードにおける電力損失を抑制することが出来る。尚、本実施形態においては、大信号モードにおいて、第２のトランジスタ群ＭＢのみを動作させる構成としたが、第１のトランジスタ群ＭＡと第２のトランジスタ群ＭＢの両方を動作させる構成としても良い。

図２は、オーディオ信号処理回路５０の一つの実施形態を示す図である。本実施形態のオーディオ信号処理回路５０は、入力端２００からの信号を受ける信号処理回路５１と、ノイズシェーピング回路５２と、ＤＡＣ５３と、信号レベル検知回路５４を有する。入力端２００には、例えば、２の補数表現された信号フォーマットを有するデジタル入力信号ＤＳｉｎが供給される。信号処理回路５１は、例えば、フィルタ回路を構成する。

信号処理回路５１の出力信号は、信号レベル検知回路５４とノイズシェーピング回路５２に供給される。信号レベル検知回路５４は、供給される信号レベルのピーク値を検知し、所定のしきい値と比較する。供給される信号レベルがしきい値よりも小さい場合には、小信号状態を示すＬベルの信号を生成し、制御回路２０に供給する。供給される信号レベルがしきい値、または、しきい値よりも大きい場合には、Ｈレベルの信号を生成して制御回路２０に供給する。ノイズシェーピング回路５２は、ノイズ成分の周波数分布を整形する。

ノイズシェーピング回路５２の出力信号は、ＤＡ変換回路であるＤＡＣ５３に供給される。ＤＡＣ５３は、ノイズシェーピング回路５２の出力信号をアナログ信号に変換して、ＰＷＭ変調器３０に供給する。

本実施形態のオーディオ信号処理回路５０は、供給されるデジタル入力信号ＤＳｉｎの信号レベルに応じた切替信号を制御回路２０に供給する。信号処理回路５１から出力されるデジタル信号を用いてレベルを判定する為、レベル判定の精度を高めることが出来る。

図３は、オーディオ信号処理回路５０の他の実施形態を示す図である。本実施形態のオーディオ信号処理回路５０は更に、ミュート制御回路５５と、ミュート回路５６を有する。ミュート制御回路５５は、ミュート回路５６を制御する。ミュート制御回路５５は、ミュート回路５６をオンさせ、ミュート状態に移行する制御を行った場合には、その情報を信号レベル検知回路５４に供給する。

信号レベル検知回路５４は、信号処理回路５１からの信号レベルが所定のしきい値よりも小さい場合、及び、ミュート制御回路５５からミュート状態に移行した状態を示す信号が供給された場合には、小信号状態を示すＬレベルの信号を生成して、制御回路２０に供給する。ミュート回路５６を動作させた場合には、駆動回路１０を小信号時に対応した動作に切替えて、消費電力を抑制する構成に切換える。小信号の場合に加え、ミュート動作時においても消費電力を効果的に抑制する制御を行うことが出来る。

図４は、オーディオ信号処理回路５０の他の実施形態を示す図である。本実施形態のオーディオ信号処理回路５０においては、ノイズシェーピング回路５２の出力がＰＷＭ変調器３０に供給される。ＰＷＭ変調器３０において、ノイズシェーピング回路５２から出力されるデジタル信号に応じてオンデューティが調整されたＰＷＭ信号を生成する構成とすることが出来る。信号レベル検知回路５４は、供給される信号レベルのピーク値を検知し、所定のしきい値と比較する。供給される信号レベルがしきい値よりも小さい場合には、小信号状態を示すＬレベルの信号を生成し、制御回路２０に供給する。供給される信号レベルがしきい値よりも大きい場合には、Ｈレベルの信号を生成して制御回路２０に供給する。

（第２の実施形態）
図５は、第２の実施形態のＤ級アンプの構成を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。本実施形態は、第１トランジスタ群ＭＡを構成する出力トランジスタＭ４ＡとＭ３Ａの主電流路であるソース・ドレイン路に、直列に接続された抵抗素子Ｒ３、Ｒ４を有する。同様に、第１トランジスタ群ＭＡを構成する出力トランジスタＭ２ＡとＭ１Ａの主電流路であるソース・ドレイン路に、直列に接続された抵抗素子Ｒ５、Ｒ６を有する。

本実施形態によれば、抵抗素子Ｒ３、Ｒ４、及びＲ５、Ｒ６によって、第１トランジスタ群ＭＡとローパスフィルタ４１、４２との間の充放電電流が抑制される。これによって、小信号時における電力損失を効果的に抑制することが出来る。また、抵抗素子Ｒ３、Ｒ４、及び抵抗素子Ｒ５、Ｒ６は、夫々、電源電圧ＶＤＤが印加される電源端と接地との間において、出力トランジスタＭ３Ａ、Ｍ４Ａ、及びＭ１Ａ、Ｍ２Ａの主電流路に直列に接続される。従って、抵抗素子Ｒ３、Ｒ４はセルフターンオン等により出力トランジスタＭ４Ａ、Ｍ３Ａが同時にオンした場合の貫通電流を抑制する。抵抗素子Ｒ５、Ｒ６は、出力トランジスタＭ２Ａ、Ｍ１Ａが同時にオンした場合の貫通電流を抑制することが出来る。

（第３の実施形態）
図６は、第３の実施形態のＤ級アンプの構成を示す図である。本実施形態のＤ級アンプは更に、可変電源回路７０を有する。可変電源回路７０は、切替信号生成回路７１と、ハイサイド電源回路７２と、ローサイド電源回路７３を有する。ハイサイド電源回路７２は、バイアス電圧ＶＣＰをハイサイドのゲートドライバ１６ｐＨＡ、１６ｐＨＢ、１６ｎＨＡ、及び１６ｎＨＢのバイアス電源端に供給する。ローサイド電源回路７３は、バイアス電圧ＶＬＳＤをローサイドのゲートドラバ回路１６ｐＬＡ、１６ｐＬＢ、１６ｎＬＡ、及び１６ｎＬＢのバイアス電源端に供給する。

ハイサイド電源回路７２、ローサイド電源回路７３は、切替信号生成回路７１の出力信号に応答して、バイアス電圧ＶＣＰ、ＶＬＳＤの電圧値を調整する。切替信号生成回路７１は、信号レベル検知回路５４の出力信号がＨレベルの場合には、ハイサイド電源回路７２、ローサイド電源回路７３が出力するバイアス電圧ＶＣＰ、ＶＬＳＤを上昇させる。すなわち、バイアス電圧ＶＣＰ、ＶＬＳＤを高電圧に切替える。係る制御により、ゲートドライバ１６ｐＨＢ、１６ｐＬＢ、１６ｎＨＢ、１６ｎＬＢから各出力トランジスタＭ１Ｂ～Ｍ４Ｂのゲートに印加する信号レベルが上昇する。この為、各出力トランジスタのオン抵抗を低減させることが出来る。すなわち、入力信号レベルが大きい場合の動作状態において支配的となる各出力トランジスタＭ１Ｂ～Ｍ４Ｂのオン抵抗による消費電力を抑制することが出来る為、電力損失を効果的に抑制することが出来る。

切替信号生成回路７１は、信号レベル検知回路５４の出力信号がＬレベルの場合には、ハイサイド電源回路７２、ローサイド電源回路７３が出力するバイアス電圧ＶＣＰ、ＶＬＳＤを低下させる。各出力トランジスタＭ１Ａ～Ｍ４Ａのゲートに印加する電圧を低下させることで、各出力トランジスタＭ１Ａ～Ｍ４Ａのゲート容量への充放電電流による電力損失を軽減することが出来る。また、第１トランジスタ群ＭＡとローパスフィルタ４１、４２との間の充放電電流は、抵抗素子Ｒ１、Ｒ２によって効果的に抑制される。ハイサイド電源回路７２は、例えばチャージポンプ電源回路で構成することができる。ローサイド電源回路７３は、例えば電圧レギュレータ回路で構成することが出来る。

本実施形態においては、小信号モード時における消費電力を抵抗素子Ｒ１、Ｒ２によって抑制すると共に、ゲートドライバ１６ｐＨＡ、１６ｐＬＡ、１６ｎＨＡ、及び１６ｎＬＡに印加するバイアス電圧ＶＣＰ、ＶＬＳＤを低下させることで各出力トランジスタのゲート容量の充放電電流を抑制する。また、大信号モードにおいては、ゲートドライバ１６ｐＨＢ、１６ｐＬＢ、及び、１６ｎＨＢ、１６ｎＬＢに印加するバイアス電圧ＶＣＰ、ＶＬＳＤを上昇させて各出力トランジスタのオン抵抗を減少させ、オン抵抗による消費電力を抑制する制御を行う。係る制御により、大信号モードにおける電力損失を効果的に抑制することが出来る。

バイアス電圧ＶＣＰ、ＶＬＳＤのレベル調整の設定数を増やし、入力信号の信号レベルに応じて細分化して調整する構成としても良い。信号レベル検知回路５４において検知される信号レベルに応じてバイアス電圧ＶＣＰ、ＶＬＳＤを多段階で調整することで、出力トランジスタＭ１Ａ～Ｍ４Ａ、Ｍ１Ｂ～Ｍ４Ｂのゲート容量に起因する充放電電流による電力損失、及び、出力トランジスタのオン抵抗による電力損失を調整する。これにより、消費電力の調整の最適化を図ることが出来る。また、可変電源回路７０からのバイアス電圧の調整による制御で有る為、回路サイズの増大を伴わずに多段階の調整を行うことが出来る。また、出力トランジスタ群ＭＡとＭＢとの切り替えとバイアス電圧ＶＣＰとＶＬＳＤとの切り替えのための信号レベル検知回路５４で判定する信号レベルは双方で一致させなくてもよい。

（第４の実施形態）
図７は、第４の実施形態のＤ級アンプの構成を示す図である。本実施形態は、第２の実施形態の構成に、更に、可変電源回路７０を備えた構成である。本実施形態においては、信号レベルが小信号モードの時に、第１トランジスタ群ＭＡが動作し、ローパスフィルタ４１、４２への充電電流、及びローパスフィルタ４１、４２からの放電電流が抵抗素子Ｒ３～Ｒ６によって効果的に抑制される。また、大信号モードにおいては、バイアス電圧ＶＣＰ及びＶＬＳＤを上昇させる制御を行い、出力トランジスタＭ１Ｂ～Ｍ４Ｂのオン抵抗を低減させて消費電力を効果的に抑制することが出来る。また、抵抗素子Ｒ３～Ｒ６は、貫通電流を効果的に抑制する。

（第５の実施形態）
図８は、第５の実施形態のＤ級アンプの構成を示す図である。本実施形態は、出力トランジスタＭＰ２Ａ、ＭＰ２Ｂ、及びＭＰ４Ａ、ＭＰ４Ｂが、Ｐチャネル型のＭＯＳトランジスタで構成される。出力トランジスタＭＰ２Ａ、ＭＰ２Ｂ、及びＭＰ４Ａ、ＭＰ４Ｂのソース電圧が電源電圧ＶＤＤで有る為、電源電圧ＶＤＤを基準にして、所定のしきい値だけ低い電圧を供給することで、夫々の出力トランジスタＭＰ２Ａ、ＭＰ２Ｂ、ＭＰ４Ａ、ＭＰ４Ｂをオンさせることが出来る。すなわち、電源電圧ＶＤＤを基準にして、各出力トランジスタＭＰ２Ａ、ＭＰ２Ｂ、ＭＰ４Ａ、ＭＰ４Ｂのゲートに印加する電圧の設定、及び、調整を行うことが出来る。この為、可変電源回路７０による電圧調整の構成が容易となり、ハイサイド電源回路７２の構成を簡素化することが出来る。

また、ゲートドライバ１７ｐＨＡ、１７ｐＨＢ、１７ｎＨＡ、及び１７ｎＨＢは、インバータ回路で容易に構成することが出来る。大信号モードにおいて、第２トランジスタ群ＭＢを動作させる制御において、バイアス電圧ＶＨＳＤを低下させる制御を行うことで、出力トランジスタＭＰ２Ｂ、ＭＰ４Ｂのゲート・ソース間に印加される電圧を上昇させてオン抵抗を低下させ、電力損失を抑制することが出来る。また、小信号モードにおいて、切替信号生成回路７１の出力信号に応答してバイアス電圧ＶＬＳＤを低下させる制御を行うことで、出力トランジスタＭ１Ａ、Ｍ３Ａのゲート容量への充放電電流を低減させて電力損失を抑制することが出来る。

既述した実施形態においては、入力信号のレベルに応じて小信号モードと大信号モードを切替える制御を行う構成としたが、正相出力端１００、逆相出力端１０１におけるＰＷＭ出力のクリップ状態を検知して、小信号モードと大信号モードの切替を行う構成としても良い。正相出力端１００、逆相出力端１０１におけるＰＷＭ出力がクリップ状態になった場合を大信号モードに対応させて、同様の制御を行う構成とすることが出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０ 駆動回路、１７ スピーカ、２０ 制御回路、３０ ＰＷＭ変調器、５０ オーディオ信号処理回路、６０ クロック生成回路、７０ 可変電源回路、Ｒ１～Ｒ６ 抵抗素子。

Claims (5)

1. 入力信号に応答してＰＷＭ変調信号を出力するＰＷＭ変調器と、
   前記ＰＷＭ変調信号を増幅して出力する駆動回路と、
   前記駆動回路からの出力信号が供給される出力端と、
   を備えるＤ級アンプにおいて、
   前記駆動回路は、
   電源供給端と前記出力端との間に主電流路が接続される第１の出力トランジスタと、
   前記第１の出力トランジスタよりもサイズが大きく、主電流路が前記電源供給端と前記出力端との間に接続される第２の出力トランジスタと、
   前記第１の出力トランジスタの主電流路と前記出力端との間に接続される抵抗素子と、
   を具備することを特徴とするＤ級アンプ。
2. 前記入力信号の信号レベルを検知する信号レベル検知回路と、
   前記入力信号のレベルに応じて前記第１の出力トランジスタと前記第２の出力トランジスタのいずれか一方を選択して動作させる制御回路と、
   を具備することを特徴とする請求項１に記載のＤ級アンプ。
3. 前記第１の出力トランジスタに前記ＰＷＭ変調信号を供給する第１のゲートドライバと、
   前記第２の出力トランジスタに前記ＰＷＭ変調信号を供給する第２のゲートドライバと、
   前記入力信号のレベルに応じて前記第１及び第２のゲートドライバに印加するバイアス電圧を調整する可変電源回路と、
   を具備することを特徴とする請求項１または２に記載のＤ級アンプ。
4. 前記第１の出力トランジスタと接地との間に直列に接続される主電流路を有する第３の出力トランジスタを備え、前記抵抗素子は、前記第１の出力トランジスタの主電流路と前記第３の出力トランジスタの主電流路との間に直列に接続されることを特徴とする請求項１から３のいずれか一項に記載のＤ級アンプ。
5. 前記第１の出力トランジスタと前記第３の出力トランジスタは、相補的に動作することを特徴とする請求項４に記載のＤ級アンプ。

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