JP2004146981A - Ｄ級増幅器 - Google Patents

Abstract

【課題】残留雑音を低減でき、電力効率が良く、オーディオ特性が良いＤ級増幅器を提供する。
【解決手段】Ｄ級増幅器の増幅回路に供給する電源を与える電源回路を、前記電源の電圧を可変できるスイッチング電源回路とし、Ｄ級増幅器の出力量を小さくしたときに前記電圧を低くすることにより、残留電圧を低減できる。また、電源効率の良いスイッチング電源回路とすることにより、Ｄ級増幅器の電力効率を良くすることができる。また、前記電源回路のスイッチング回路を、逆導通の一対のＭＯＳトランジスタで構成する事により、前記電源回路の周波数特性を良くすることができ、オーディオ帯域の信号を増幅する場合において、オーディオ特性の良いＤ級増幅器を実現できる。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、Ｄ級増幅器に関するものであり、特に、Ｄ級増幅器に供給する電源を与える電源回路を備えたＤ級増幅器に関するものである。
【０００２】
【従来の技術】
従来よりオーディオ機器等に使用されるＤ級増幅器において、増幅器の出力量を絞ったときの残留雑音低減のため、出力量を小さくするときは、増幅器の増幅回路に供給する直流電源の電圧値を低くするように制御する方法が用いられている。また、前記電圧値を低くするように制御すると、前記電圧値を固定とする場合に比して、消費電力が低減する。更に、簡単に音量を下げることもできる。また、前記直流電源は固定の定電圧電源とし、増幅回路を構成するスイッチング回路に与えられる制御信号であって、前記定電圧電源をスイッチングするパルス状の制御信号のパルス幅を、音量ボリューム等の出力量を調整する調整器から与えられる信号に応じて変化させ、増幅回路に接続されたスピーカ等の負荷に供給する電力を調整しているものもある（例えば、特許文献１参照。）。しかしながら、特許文献１に記載の方法は、前記定電圧電源をスイッチングするパルス状の制御信号が、ＰＤＭ方式により変調された信号である場合に限定される。
【０００３】
出力量を絞るときは、増幅回路に供給する直流電源の電圧値を低くするように制御する方法を用いたＤ級増幅器において、このような制御に使用する可変の直流安定化電源としては、シリーズレギュレーター方式の直流電源が一般的であるが、電圧を低下させた分は熱損失となるので効率が悪く、低消費電力を特徴とするＤ級増幅器の電源として適当ではない。また、省エネルギーが要請されている昨今の状況から、可能な限り消費電力を低減すべきであり、こうした要請からみても、適当ではない。
【０００４】
そこで、損失の少ない直流安定化電源として、スイッチング電源であるＤＣ／ＤＣコンバーターを電源とすることが考えられる。図６は、スイッチング素子としてＰＭＯＳトランジスタを使用したダウン型ＤＣ／ＤＣコンバーター回路を電源回路とした従来のＤ級増幅器の構成を示す図である。図６において、ブロックで示した６０は増幅回路であり、６１は増幅回路６０に供給する電源を与える電源回路である。
【０００５】
図６に示す電源回路６１を説明する。図６において、１は固定の直流電圧Ｖｃｃが供給される電源端子であり、２は増幅回路６０へ直流電圧Ｖｓｓを供給する電源端子である。可変抵抗器ＶＲ１は、電源端子１とグランド間に接続され、Ｄ級増幅器の出力量を調整する調整ボリューム（図示せず）と連動して調整される。この回路例では、前記出力量を大きくすると可変抵抗器ＶＲ１から導出される電圧は高くなる。その可変抵抗器ＶＲ１の出力電圧は、抵抗Ｒ５とＲ６によって分圧された後、ＰＷＭ信号発生回路１０の接続端子１１に入力される。この電圧がＰＷＭ信号発生回路１０で発生するＰＷＭ信号のパルス幅を制御する基準電圧となる。尚、接続端子１１とグランド間にノイズ除去用のコンデンサＣ３が接続されている。
【０００６】
ＰＷＭ信号発生回路１０は、更に直流電圧Ｖｓｓに比例した電圧（抵抗Ｒ１とＲ２で電圧Ｖｓｓを分圧した電圧）を印加する接続端子１２を有する。尚、抵抗Ｒ１と並列に位相補償用のコンデンサＣ１が接続されている。また、ＰＷＭ信号発生回路１０は、非反転入力端子（＋端子）が接続端子１１に接続され、反転入力端子（−端子）が接続端子１２に接続され、接続端子１１と接続端子１２とに印加される電圧を差動増幅する差動増幅器Ａ１と、差動増幅器Ａ１の出力端子に接続する接続端子１３と、鋸歯状波電圧を発生する発振器ＯＳＣと、差動増幅器Ａ１の出力信号と発信器ＯＳＣからの鋸歯状波電圧とからＰＷＭ信号を発生するＰＷＭ信号発生回路Ｐ１と、前記ＰＷＭ信号が通るバッファＢＦ１と、バッファＢＦ１の出力端子が接続された接続端子１４とを有する。尚、接続端子１２と接続端子１３間にコンデンサＣ２と抵抗Ｒ４とが直列に接続され、差動増幅器Ａ１の負帰還回路が構成されている。コンデンサＣ２と抵抗Ｒ４は、接続端子１２に接続された抵抗Ｒ３とともに、差動増幅器Ａ１の増幅度及び特性を決める要素となっている。
【０００７】
ＰＷＭ信号発生回路１０の接続端子１４は、ＰＭＯＳトランジスタＦＥＴ１のゲートに接続され、トランジスタＦＥＴ１のソースは電源端子１に接続され、ドレインはエネルギー蓄積用のコイルＬ１の一端に接続され、コイルＬ１の他端は平滑コンデンサＣ５を介してグランドに接続される。コイルＬ１と平滑コンデンサＣ５との接続点が電源端子２に接続される。トランジスタＦＥＴ１のドレインとグランド間には、フライホイールダイオードＤ１がアノード側をグランド側にして接続される。尚、接続端子１とグランド間に、コンデンサＣ４が接続されている。
【０００８】
この構成により、トランジスタＦＥＴ１が前記ＰＷＭ信号に基づきスイッチング動作すると、電源端子１に印加される直流電圧Ｖｃｃに前記ＰＷＭ信号のデューティ比を乗じた値の直流電圧Ｖｓｓが電源端子２に発生する。即ち、トランジスタＦＥＴ１がオンのときには、直流電圧Ｖｃｃによって、トランジスタＦＥＴ１を介してコイルＬ１に電流が流れ、コイルＬ１にエネルギーが蓄積されるとともに、平滑コンデンサＣ５が充電される。トランジスタＦＥＴ１がオフのときには、グランド、フライホイールダイオードＤ１、コイルＬ１、平滑コンデンサＣ５の経路で電流が流れ、コイルＬ１に蓄積されたエネルギーにより、平滑コンデンサＣ５が充電される。トランジスタＦＥＴ１のオン・オフが繰り返されることにより、電源端子２に所定の直流電圧Ｖｓｓが発生する。
【０００９】
直流電圧Ｖｓｓは、抵抗Ｒ１とＲ２によって分圧された後、抵抗Ｒ３を介してＰＷＭ信号発生回路１０へフィードバックされる。この構成により、ＰＷＭ信号発生回路１０は、接続端子１１に印加される基準電圧に応じた目標電圧と、直流電圧Ｖｓｓとの誤差を修正するように、ＰＷＭ信号を制御するので、ＰＷＭ信号のデューティに基づいた電圧値となる直流電圧Ｖｓｓは、その分圧電圧が前記目標電圧と等しくなるように制御される。上述のようにして電源端子２には目標電圧に応じた所定の直流電圧Ｖｓｓが発生し、電源端子２に接続される増幅回路６０に電力が供給される。
【００１０】
次に、Ｄ級増幅器の出力量に応じて増幅回路６０に供給する電源電圧である直流電圧Ｖｓｓを可変する動作を説明する。Ｄ級増幅器の出力量を小さくするときは、それに連動する可変抵抗器ＶＲ１から導出される電圧が低くなる。すると、ＰＷＭ信号発生回路１０は、接続端子１１に印加される基準電圧が低くなるので、生成するＰＷＭ信号のデューティを上げる。前記ＰＷＭ信号により駆動されるトランジスタＦＥＴ１は、ＰＭＯＳトランジスタであるので、ＰＷＭ信号のデューティが上がるとトランジスタＦＥＴ１のオン率は下がる。トランジスタＦＥＴ１のオン率が下がると、電源端子２に発生する直流電圧Ｖｓｓは低くなる。
【００１１】
次に、Ｄ級増幅器の出力量を上げるときは、可変抵抗器ＶＲ１から導出される電圧が高くなる。すると、ＰＷＭ信号発生回路１０は、接続端子１１に印加される基準電圧が高くなるので、生成するＰＷＭ信号のデューティを下げる。ＰＷＭ信号のデューティが下がるとトランジスタＦＥＴ１のオン率は上がり、電源端子２に発生する直流電圧Ｖｓｓは高くなる。もっとも、図６に示す電源回路６１はダウン型のＤＣ／ＤＣコンバーター回路なので、電源端子１に供給される電源電圧Ｖｃｃを越えた電圧にまで高くなることはない。
【００１２】
以上述べたような電源回路をＤ級増幅器の増幅回路へ供給する電源回路として備えると、Ｄ級増幅器の出力量に応じて増幅回路へ供給する電源電圧を可変できる。そして、出力量を小さくするときは、増幅回路に供給する電源電圧を低くすることができるので、Ｄ級増幅器の出力量を絞ったときの残留雑音を低減することができる。
【００１３】
また、このような電源回路は、損失が少なく、発熱も少ないので、軽量且つコンパクト且つ低コストで製作できる。また、電源効率の良いスイッチング電源回路であるので、低消費電力を特徴とするＤ級増幅器の電源回路として、消費電力の面からは適当な電源回路である。
【００１４】
【特許文献１】
特開平６−３３５０８２号公報　（第３−５頁、第１図）
【００１５】
【発明が解決しようとする課題】
しかしながら、図６に示すような電源回路を増幅回路に供給する電源としたＤ級増幅器は、周波数特性において、オーディオ信号等の増幅に使用されるＤ級増幅器としては適当ではない。以下にその理由を説明する。図６に示す増幅回路６０は、入力されるオーディオ信号等の入力信号を増幅した出力信号を発生させ、負荷（図示せず）を動作させる。負荷電流は電源回路６１から供給されるので、負荷電流の変動が電源回路６１の電源端子２に発生する直流電圧Ｖｓｓを変動させるが、電源回路６１は上述のように直流電圧Ｖｓｓをフィードバックした制御を行い、直流電圧Ｖｓｓの電圧変動を抑えることができる。但し、電源回路６１がある一定以上のループゲインを有しなければ、前記電圧変動を抑えることができなくなる。
【００１６】
高い周波数の入力信号を増幅する場合、当然、負荷電流が変動する周波数も高くなる。すると、前記電圧変動の周波数が高くなるが、電源回路６１のループゲインは前記電圧変動の周波数が上がるに従って低減するので、前記ループゲインがある値以下になる周波数を越える周波数の入力信号を増幅する場合には、直流電圧Ｖｓｓが入力信号周波数に応じた電圧変動をすることになる。また、Ｄ級増幅器の場合、増幅を行う制御方式はオープンループ制御方式であるので、前記電圧変動による出力信号の変動を補正することができず、前記電圧変動が、そのまま出力信号の変動になる。換言すれば、高い入力信号を増幅する場合には、歪み、Ｓ／Ｎ比といったオーディオ特性が悪化する。
【００１７】
図７は、図６に示すＤ級増幅器の電源回路６１の周波数特性を測定した結果を示すボード線図である。測定条件は、図６に示す電源端子１に、２．５Ｖの直流電源（図示せず）を接続し、電源端子２から増幅回路６０への接続は外し、その代わりに負荷として２７０Ωの抵抗（図示せず）を電源端子２とグランド間に接続し、発振器ＯＳＣの発振周波数を１７６ＫＨｚとした。以上の条件で、図６に示すＤ級増幅器の電源回路６１の周波数特性を、ＦＦＴサーボアナライザで測定した。尚、ＦＦＴサーボアナライザとは、測定用の信号源を内部に持ち、被測定回路の入力及び出力の各信号をデジタル演算（フーリエ変換）して、ゲイン特性及び位相特性を測定する測定器である。
【００１８】
図７（ａ）、（ｂ）は、図６に示す直流電圧Ｖｓｓを１．８Ｖとしたときの電源回路６１の周波数特性を示したボード線図である。図７（ｃ）、（ｄ）は、直流電圧Ｖｓｓを０．２Ｖとしたときの電源回路６１の周波数特性を示したボード線図である。図７（ａ）と（ｃ）とが位相特性を示し、縦軸は位相角であり、１目盛りが５０度である。縦軸の上限は１８０度であり、下限は−１８０度である。図７（ｂ）と（ｄ）とがゲイン特性を示し、縦軸はループゲインであり、１目盛りが１０ｄＢである。縦軸の上限は５０ｄＢであり、下限は−３０ｄＢである。いずれの図も、横軸は周波数の対数座標となっている。
【００１９】
ループゲインが０ｄＢとなる周波数での位相角は、位相余裕を示し、フィードバック制御系の発振のしにくさを表す。図７（ａ）に示す電源端子２の電圧を１．８Ｖとしたときの位相余裕は約６９度、図７（ｃ）に示す電源端子２の電圧を０．２Ｖとしたときの位相余裕は約７１度であり、位相余裕に関しては、問題のない数値である。
【００２０】
ゲイン特性を示すゲイン曲線が０ｄＢと交わる周波数（以下、ゲイン交点周波数という。）は、これ以上高い周波数の負荷電流の変動が電源回路６１に与えられると、直流電圧Ｖｓｓが電圧変動してしまう周波数である。Ｄ級増幅器をオーディオ機器等に使用する場合は、オーディオ帯域の高域側周波数である２０ＫＨｚに近いゲイン交点周波数を有する電源回路を備えていることが望ましい。
【００２１】
図７（ｂ）におけるゲイン交点周波数は、図中の点線で示すように１１ＫＨｚであり、図７（ｄ）におけるゲイン交点周波数は、同じく図中の点線で示すように３．６５ＫＨｚである。ゲイン交点周波数が３．６５ＫＨｚであるということは、オーディオ特性の良い周波数帯域が狭すぎ、図６に示すＤ級増幅器の電源回路６１をオーディオ機器等に使用するＤ級増幅器の電源とするのは適当ではないということになる。
【００２２】
以上述べたように、図６に示すＤ級増幅器は、オーディオ帯域の高域側の周波数の信号を増幅する場合には、増幅回路６０に電源供給する電源回路６１に入力信号周波数に応じた電源電圧変動が生じ、そのために増幅回路６０の出力変動が生じるので、オーディオ特性が悪くなるという問題があった。
【００２３】
本発明は、上記の点に鑑み、残留雑音を低減でき、電力効率が良く、オーディオ特性が良いＤ級増幅器を提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するために本発明は、電源とグランド間に直列に接続された第１、第２のトランジスタの接続中点を負荷に接続し、前記第１、第２トランジスタを、入力信号に応じて一方をオン、他方をオフとする第１の期間と、前記一方をオフ、他方をオンとする第２の期間と、を交互に繰り返すＤ級増幅器において、前記電源を与える電源回路を、直流電源とグランド間に直列に接続された逆導通型の一対のＭＯＳトランジスタと、該一対のＭＯＳトランジスタの接続中点に一端が接続され他端がグランドに接続されたコイルと平滑コンデンサの直列回路と、前記平滑コンデンサの出力電圧と基準電圧との比較出力に基づいたＰＷＭ信号であって、前記一対のＭＯＳトランジスタをその一方をオン、他方をオフとする関係でスイッチング制御するＰＷＭ信号を発生するＰＷＭ信号発生回路とで構成し、前記平滑コンデンサの出力電圧を前記電源とするものである。
【００２５】
このようにすると、前記電源回路から、前記第１、第２トランジスタのオン・オフにより入力信号を増幅する増幅回路への電力供給に際して、低抵抗で導通する前記一対のＭＯＳトランジスタを通じて電流を流すことにより、前記電源回路のループゲインを上げることができる。そして、入力信号に応じた負荷電流の変動に対して、前記電源回路の電圧変動を生じない周波数帯域をオーディオ帯域の高域側に広げることができる。従って、オーディオ帯域の信号を増幅するときに、前記Ｄ級増幅器のオーディオ特性が良くなる。また、Ｄ級増幅器の出力量を絞ったときには、増幅回路に供給する電源電圧を低くするので、残留雑音を低減することができる。また、損失の少ない高効率電源であるスイッチング電源であるので、電力効率の良いＤ級増幅器が実現できる。
【００２６】
また例えば、第１、第２トランジスタの直列回路と、第３、第４トランジスタの直列回路と、を電源とグランド間に並列に接続し、前記第１、第２トランジスタの接続中点と前記第３、第４トランジスタの接続中点とを負荷の両端に接続し、入力信号に応じて、第１、第４トランジスタをオン、第２、第３トランジスタをオフとする第１の期間と、第１、第４トランジスタをオフ、第２、第３トランジスタをオンとする第２の期間と、を交互に繰り返すＤ級増幅器において、前記電源を与える電源回路を、直流電源とグランド間に直列に接続された逆導通型の一対のＭＯＳトランジスタと、該一対のＭＯＳトランジスタの接続中点に一端が接続され他端がグランドに接続されたコイルと平滑コンデンサの直列回路と、前記平滑コンデンサの出力電圧と基準電圧との比較出力に基づいたＰＷＭ信号であって、前記一対のＭＯＳトランジスタをその一方をオン、他方をオフとする関係でスイッチング制御するＰＷＭ信号を発生するＰＷＭ信号発生回路とで構成し、前記平滑コンデンサの出力電圧を前記電源とするとよい。
【００２７】
このようにすると、前記電源回路から、前記第１、第４トランジスタ、及び第２、第３トランジスタのオン・オフにより入力信号を増幅する増幅回路への電力供給に際して、低抵抗で導通する前記一対のＭＯＳトランジスタを通じて電流を流すことにより、前記電源回路のループゲインを上げることができる。そして、入力信号に応じた負荷電流の変動に対して、前記電源回路の電圧変動を生じない周波数帯域をオーディオ帯域の高域側に広げることができ、オーディオ帯域の信号を増幅するときに、前記Ｄ級増幅器のオーディオ特性が良くなる。また、Ｄ級増幅器の出力量を絞ったときには、増幅回路に供給する電源電圧を低くするので、残留雑音を低減することができる。また、損失の少ない高効率電源であるスイッチング電源であるので、電力効率の良いＤ級増幅器が実現できる。
【００２８】
また例えば、前記一対のＭＯＳトランジスタを１チップに集積化されたＣＭＯＳトランジスタにすると、前記電源回路の構成が簡単になり、低コストでオーディオ特性が良く、また、残留雑音が少なく、電力効率の良いＤ級増幅器が実現できる。
【００２９】
また例えば、前記一対のＭＯＳトランジスタを、個別のＰＭＯＳトランジスタとＮＭＯＳトランジスタとにすると、周波数特性や電源効率を損なうことなく前記電源回路の電流容量を大きくすることができるので、大きい負荷に対応できる出力の大きいＤ級増幅器であって、オーディオ特性が良く、また、残留雑音が少なく、電力効率の良いＤ級増幅器が実現できる。
【００３０】
また例えば、前記一対のＭＯＳトランジスタを構成する２個のＭＯＳトランジスタの各ゲートに接続し、前記ＰＷＭ信号に応じて前記一対のＭＯＳトランジスタをオン・オフ制御する際に、その一方のＭＯＳトランジスタをオフしてから所定時間経過後に他方のＭＯＳトランジスタをオンするように、前記一対のＭＯＳトランジスタに与えるＰＷＭ信号を制御する制御回路を設けるとよい。
【００３１】
このようにすると、前記一対のＭＯＳトランジスタのオン・オフ状態が切り換わるときに、前記一対のＭＯＳトランジスタを構成する２個のＭＯＳトランジスタが同時にオン状態となることを防止できる。従って、前記一対のＭＯＳトランジスタを貫通する貫通電流を無くすことができるので、前記電源回路の電源効率が改善され、更に電力効率の良いＤ級増幅器が実現できる。
【００３２】
また例えば、前記一対のＭＯＳトランジスタのうち、前記グランド側に接続されたＭＯＳトランジスタは、前記直流電源側に接続されたＭＯＳトランジスタの定格電流に比して小さい定格電流のＭＯＳトランジスタにすると、周波数特性を損なうことなく電源効率を上げることができ、更に電力効率の良いＤ級増幅器が実現できる。また、Ｄ級増幅器のコスト低減が図れる。
【００３３】
また例えば、電源とグランド間に直列に接続された第１、第２のトランジスタの接続中点を負荷に接続し、前記第１、第２トランジスタを、入力信号に応じて一方をオン、他方をオフとする第１の期間と、前記一方をオフ、他方をオンとする第２の期間と、を交互に繰り返すＤ級増幅器において、前記電源を与える電源回路を、直流電源とグランド間に直列に接続された逆導通型の第１の一対のＭＯＳトランジスタと、前記直流電源と前記グランド間に直列に接続され、前記第１の一対のＭＯＳトランジスタの電流容量より大きい電流容量を有する逆導通型の第２の一対のＭＯＳトランジスタと、前記第１、第２の一対のＭＯＳトランジスタの接続中点に一端が接続され他端がグランドに接続されたコイルと平滑コンデンサの直列回路と、前記平滑コンデンサの出力電圧と基準電圧との比較出力に基づいたＰＷＭ信号であって、前記第１、第２の一対のＭＯＳトランジスタの一対を構成するＭＯＳトランジスタをその一方をオン、他方をオフとする関係でスイッチング制御するＰＷＭ信号を発生するＰＷＭ信号発生回路と、前記Ｄ級増幅器の出力量が小さいときは前記第２の一対のＭＯＳトランジスタのいずれのＭＯＳトランジスタもオフとなるように前記第２の一対のＭＯＳトランジスタのゲートを制御するゲート制御回路とで構成し、前記平滑コンデンサの出力電圧を前記電源とするとよい。
【００３４】
このようにすると、前記電源回路から、前記第１、第２トランジスタのオン・オフにより入力信号を増幅する増幅回路への電力供給に際して、低抵抗で導通する前記第１、第２の一対のＭＯＳトランジスタを通じて電流を流すことにより、前記電源回路のループゲインを上げることができ、前記Ｄ級増幅器のオーディオ特性を良くすることができる。また、Ｄ級増幅器の出力量を絞ったときには、増幅回路に供給する電源電圧を低くするので、残留雑音を低減することができる。また、損失の少ない高効率電源であるスイッチング電源であるので、電力効率の良いＤ級増幅器が実現できる。また更に、小さい負荷に対応する場合や、出力量を小さくする場合等の大きい電流容量を必要としない場合には、前記第２の一対のＭＯＳトランジスタの駆動を停止し、消費電力を低減できる。従って、大きい負荷に対応できるＤ級増幅器であるとともに、更に電力効率の良いＤ級増幅器が実現できる。
【００３５】
また例えば、第１、第２トランジスタの直列回路と、第３、第４トランジスタの直列回路と、を電源とグランド間に並列に接続し、前記第１、第２トランジスタの接続中点と前記第３、第４トランジスタの接続中点とを負荷の両端に接続し、入力信号に応じて、第１、第４トランジスタをオン、第２、第３トランジスタをオフとする第１の期間と、第１、第４トランジスタをオフ、第２、第３トランジスタをオンとする第２の期間と、を交互に繰り返すＤ級増幅器において、前記電源を与える電源回路を、直流電源とグランド間に直列に接続された逆導通型の第１の一対のＭＯＳトランジスタと、前記直流電源と前記グランド間に直列に接続され、前記第１の一対のＭＯＳトランジスタの電流容量より大きい電流容量を有する逆導通型の第２の一対のＭＯＳトランジスタと、前記第１、第２の一対のＭＯＳトランジスタの接続中点に一端が接続され他端がグランドに接続されたコイルと平滑コンデンサの直列回路と、前記平滑コンデンサの出力電圧と基準電圧との比較出力に基づいたＰＷＭ信号であって、前記第１、第２の一対のＭＯＳトランジスタの一対を構成するＭＯＳトランジスタをその一方をオン、他方をオフとする関係でスイッチング制御するＰＷＭ信号を発生するＰＷＭ信号発生回路と、前記Ｄ級増幅器の出力量が小さいときは前記第２の一対のＭＯＳトランジスタのいずれのＭＯＳトランジスタもオフとなるように前記第２の一対のＭＯＳトランジスタのゲートを制御するゲート制御回路とで構成し、前記平滑コンデンサの出力電圧を前記電源とするとよい。
【００３６】
このようにすると、前記電源回路から、前記第１、第４トランジスタ、及び第２、第３トランジスタのオン・オフにより入力信号を増幅する増幅回路への電力供給に際して、低抵抗で導通する前記第１、第２の一対のＭＯＳトランジスタを通じて電流を流すことにより、前記電源回路のループゲインを上げることができ、前記Ｄ級増幅器のオーディオ特性を良くすることができる。また、Ｄ級増幅器の出力量を絞ったときには、増幅回路に供給する電源電圧を低くするので、残留雑音を低減することができる。また、損失の少ない高効率電源であるスイッチング電源であるので、電力効率の良いＤ級増幅器が実現できる。また更に、小さい負荷に対応する場合や、出力量を小さくする場合等の大きい電流容量を必要としない場合には、前記第２の一対のＭＯＳトランジスタの駆動を停止し、消費電力を低減できる。従って、大きい負荷に対応できるＤ級増幅器であるとともに、更に電力効率の良いＤ級増幅器が実現できる。
【００３７】
また例えば、前記第１の一対のＭＯＳトランジスタを、１チップに集積化されたＣＭＯＳトランジスタとし、前記第２の一対のＭＯＳトランジスタを、個別のＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成すると、大きい負荷に対応できるＤ級増幅器であるとともに、小さい負荷を駆動する場合や、出力量を絞った場合において、更に低消費電力であるＤ級増幅器が実現できる。また、前記電源回路の構成が簡単になり、コスト低減が図れる。
【００３８】
【発明の実施の形態】
以下に本発明の実施形態を図面を参照して説明する。説明の便宜上、従来例の図６と同一の部分については同一の符号を付している。
【００３９】
図１は、本発明の第１の実施形態を示す回路図である。図１において、１００は増幅回路であり、１０１は増幅回路１００に供給する電源を与える電源回路である。まず、電源回路１０１を説明する。図１に示す電源回路１０１において、図６に示す電源回路６１と相違する点は、図１の反転バッファＢＦ２で示された、１チップに集積化されたＣＭＯＳトランジスタ（汎用ＣＭＯＳトランジスタとも呼称される）でスイッチング回路を構成した点である。周知のように、ＣＭＯＳトランジスタは、その内部に、ソースが電源側に接続されたＰＭＯＳトランジスタと、ソースがグランド側に接続されたＮＭＯＳトランジスタとが相補的に接続された構造を有する。反転バッファＢＦ２の電源端子は、一端が電源端子１に接続され、他端がグランドに接続される。更に、反転バッファＢＦ２の入力端子はＰＷＭ信号が導出される接続端子１４に接続され、反転バッファＢＦ２の出力端子はコイルＬ１の一端に接続される。コイルＬ１の他端は、平滑コンデンサＣ５を介してグランドに接続され、コイルＬ１と平滑コンデンサＣ５との接続点は電源端子２に接続されている。
【００４０】
このような回路構成であると、接続端子１４から導出されるＰＷＭ信号がＬレベルのときは、反転バッファＢＦ２内部の電源側ＰＭＯＳトランジスタがオンとなり、電源端子１に印加された直流電圧Ｖｃｃによって、反転バッファＢＦ２を介して、コイルＬ１に電流が流れ、コイルＬ１にエネルギーが蓄積されるとともに、平滑コンデンサＣ５が充電される。一方、前記ＰＷＭ信号がＨレベルのときは、反転バッファＢＦ２内部のグランド側ＮＭＯＳトランジスタがオンとなり、コイルＬ１に蓄積されたエネルギーによって、グランド、反転バッファＢＦ２、コイルＬ１、平滑コンデンサＣ５の経路で電流が流れ、平滑コンデンサＣ５が充電される。上述のようにして、直流電圧Ｖｃｃに前記ＰＷＭ信号のデューティを乗じた値の直流電圧Ｖｓｓが電源端子２に発生する。
【００４１】
また、図１に示す電源回路１０１は更に、ほぼ直流電圧Ｖｓｓの電圧値に直流電圧Ｖｃｃの電圧値を加えた電圧値の直流電圧Ｖｈｈを発生する電源端子３を有する。直流電圧Ｖｈｈは、後述する可変の直流電圧Ｖｓｓに接続されたトランジスタの制御端子に、直流電圧Ｖｓｓに応じた電圧レベルを与え、該トランジスタを駆動するために必要である。以下に、直流電圧Ｖｈｈの発生回路と電圧発生動作を説明する。
【００４２】
電源端子１が、ダイオードＤ１１のアノードに接続され、ダイオードＤ１１のカソードとコイルＬ１２と電源端子３とが直列に接続される。電源端子３とグランド間に平滑コンデンサＣ１７が接続される。更に、ダイオードＤ１１のカソードと反転バッファＢＦ２の出力端子間にコンデンサＣ１６が接続されている。
【００４３】
以上の回路構成により、反転バッファＢＦ２内部の電源側ＰＭＯＳトランジスタがオフ（グランド側ＮＭＯＳトランジスタはオン）すると、電源端子１からダイオードＤ１１、コンデンサＣ１６、コイルＬ１、コンデンサＣ５を通じてグランドに電流が流れ、コンデンサＣ１６が直流電圧ＶｃｃからダイオードＤ１１の電圧降下分を差し引いた電圧に充電される。同時に、電源端子１からダイオードＤ１１、コイルＬ１２、コンデンサＣ１７の経路でグランドに電流が流れ、コンデンサＣ１７が、同じく直流電圧ＶｃｃからダイオードＤ１１の電圧降下分を差し引いた電圧に充電される。次に、反転バッファＢＦ２内部の電源側ＰＭＯＳトランジスタがオン（グランド側ＮＭＯＳトランジスタはオフ）すると、反転バッファＢＦ２の出力端子の電圧は直流電圧Ｖｃｃになり、コンデンサＣ１６の放電電流が、電源端子１、反転バッファＢＦ２、コンデンサＣ１６、コイルＬ１２、コンデンサＣ１７の経路でグランドに流れることにより、コンデンサＣ１７が更に充電される。更に充電される電圧は、直流電圧Ｖｃｃに反転バッファＢＦ２のスイッチングのデューティを乗じた値の電圧、即ち直流電圧Ｖｓｓになるので、直流電圧ＶｃｃからダイオードＤ１１の電圧降下分を差し引いた電圧に、直流電圧Ｖｓｓを重畳した直流電圧Ｖｈｈが、接続端子３に発生する。
【００４４】
次に、増幅回路１００の説明をする。まず、増幅回路１００の出力側から説明する。図１に示すＭ２１、Ｍ２２、Ｍ２３、Ｍ２４はトランジスタである。前記４個のトランジスタが、Ｈ型ブリッジ回路の形の出力回路を構成する。本実施例は、４個のトランジスタ全てがＮＭＯＳトランジスタである。トランジスタＭ２１のドレインは電源端子２に接続され、トランジスタＭ２１のソースがトランジスタＭ２２のドレインに接続され、トランジスタＭ２２のソースがグランドに接続されている。また、トランジスタＭ２３のドレインは電源端子２に接続され、トランジスタＭ２３のソースがトランジスタＭ２４のドレインに接続され、トランジスタＭ２４のソースがグランドに接続されている。
【００４５】
トランジスタＭ２１のソースとコイルＬ２２と出力端子ＯＵＴ２が直列に接続される。また、トランジスタＭ２３のソースとコイルＬ２１と出力端子ＯＵＴ１が直列に接続される。そして、出力端子ＯＵＴ１とグランド間にコンデンサＣ２１が接続され、出力端子ＯＵＴ２とグランド間にコンデンサＣ２２が接続される。更に、出力端子ＯＵＴ１と出力端子ＯＵＴ２間に負荷Ｚ１が接続されている。また、電源端子２とグランド間にコンデンサＣ２３が接続されている。尚、本実施例では出力回路のトランジスタは全てＮＭＯＳトランジスタであるが、他のスイッチング素子であってもよい。
【００４６】
次に、増幅回路１００の入力側を説明する。入力端子ＩＮ１及び入力端子ＩＮ２は、オーディオ信号としてＰＷＭ又はＰＤＭされた２値信号が入力される入力端子である。入力端子ＩＮ２に入力される信号は、入力端子ＩＮ１に入力される信号の逆相の信号である。Ｇ２１、Ｇ２２、Ｇ２３、Ｇ２４は、いずれも汎用ＣＭＯＳトランジスタの論理素子で、２個の論理入力端子と１個の論理出力端子を有するＥＸＯＲ（エクスクルーシブオア）素子である。尚、本実施例では全てＥＸＯＲ素子であるが、ＡＮＤ素子やＮＡＮＤ素子等の他の論理素子で構成してもよい。
【００４７】
電源端子３とグランド間に、抵抗Ｒ２１とＲ２２が直列に接続される。そして、ＥＸＯＲ素子Ｇ２１の論理入力端子の一端は電源端子３に接続され、他端はＥＸＯＲ素子Ｇ２２の論理入力端子の一端に接続されるとともに、レベルシフト用のコンデンサＣ２０の一端と、アンダーシュート防止用のダイオードＤ２１のアノードと、抵抗Ｒ２１とＲ２２との接続点とに接続されている。コンデンサＣ２０の他の一端は入力端子ＩＮ１に接続され、ダイオードＤ２１のカソードは、電源端子３に接続される。ＥＸＯＲ素子Ｇ２２の論理入力端子の他端はグランドに接続されている。更に、ＥＸＯＲ素子Ｇ２３の論理入力端子の一端は電源端子１に接続され、他端はＥＸＯＲ素子Ｇ２４の論理入力端子の一端と入力端子ＩＮ２とに接続される。ＥＸＯＲ素子Ｇ２４の他端はグランドに接続されている。
【００４８】
ＥＸＯＲ素子Ｇ２１の論理出力端子はトランジスタＭ２１のゲートに接続され、ＥＸＯＲ素子Ｇ２２の論理出力端子はトランジスタＭ２３のゲートに接続されている。また、ＥＸＯＲ素子Ｇ２３の論理出力端子はトランジスタＭ２２のゲートに接続され、ＥＸＯＲ素子Ｇ２４の論理出力端子はトランジスタＭ２４のゲートに接続されている。
【００４９】
次に、以上述べた増幅回路１００の動作を説明する。オーディオ信号としてＰＷＭ又はＰＤＭされた２値信号が、入力端子ＩＮ１に入力される。また、入力端子ＩＮ２にも同時に入力端子ＩＮ１に入力される２値信号と逆相となる２値信号が入力される。
【００５０】
第１の期間として、入力端子ＩＮ１に入力された信号がＨレベルであり、入力端子ＩＮ２に入力された信号がＬレベルであるときを考える。ＥＸＯＲ素子Ｇ２１の論理入力端子の一端の電圧は、直流電圧ＶｈｈであるのでＨレベルである。また、ＥＸＯＲ素子Ｇ２２の論理入力端子の一端の電圧は、グランド電圧であるのでＬレベルである。ＥＸＯＲ素子Ｇ２１の論理入力端子の他端の電圧、及びＥＸＯＲ素子Ｇ２２の論理入力端子の他端の電圧は、入力端子ＩＮ１がＨレベルなので、直流電圧Ｖｈｈを抵抗Ｒ２１とＲ２２で分圧した電圧となり、Ｈレベルとなる。従って、ＥＸＯＲ素子Ｇ２１の論理出力端子はＬレベルとなり、ＥＸＯＲ素子Ｇ２２の論理出力端子はＨレベルとなる。
【００５１】
一方、ＥＸＯＲ素子Ｇ２３の論理入力端子の一端の電圧は、直流電圧ＶｃｃであるのでＨレベルである。また、ＥＸＯＲ素子Ｇ２４の論理入力端子の一端の電圧は、グランド電圧であるのでＬレベルである。ＥＸＯＲ素子Ｇ２３の論理入力端子の他端、及びＥＸＯＲ素子Ｇ２４の論理入力端子の他端は、入力端子ＩＮ２のレベルとなるので、Ｌレベルである。従って、ＥＸＯＲ素子Ｇ２３の論理出力端子はＨレベルとなり、ＥＸＯＲ素子Ｇ２４の論理出力端子はＬレベルとなる。以上述べた論理素子の出力端子のレベルによって、トランジスタＭ２１とトランジスタＭ２４とがオフとなり、トランジスタＭ２２とトランジスタＭ２３とがオンとなる。
【００５２】
次に第２の期間として、入力端子ＩＮ１に入力された信号がＬレベルであり、入力端子ＩＮ２に入力された信号がＨレベルであるとき、ＥＸＯＲ素子Ｇ２１の論理入力端子の一端の電圧は、直流電圧ＶｈｈであるのでＨレベルである。また、ＥＸＯＲ素子Ｇ２２の論理入力端子の一端の電圧は、グランド電圧であるのでＬレベルである。ＥＸＯＲ素子Ｇ２１の論理入力端子の他端、及びＥＸＯＲ素子Ｇ２２の論理入力端子の他端は、入力端子ＩＮ１がＬレベルなので、Ｌレベルとなる。従って、ＥＸＯＲ素子Ｇ２１の論理出力端子はＨレベルとなり、ＥＸＯＲ素子Ｇ２２の論理出力端子はＬレベルとなる。
【００５３】
一方、ＥＸＯＲ素子Ｇ２３の論理入力端子の一端の電圧は、直流電圧ＶｃｃであるのでＨレベルである。また、ＥＸＯＲ素子Ｇ２４の論理入力端子の一端の電圧は、グランド電圧であるのでＬレベルである。ＥＸＯＲ素子Ｇ２３の論理入力の他端、及びＥＸＯＲ素子Ｇ２４の論理入力端子の他端は、入力端子ＩＮ２のレベルとなるので、Ｈレベルである。従って、ＥＸＯＲ素子Ｇ２３の論理出力端子はＬレベルとなり、ＥＸＯＲ素子Ｇ２４の論理出力端子はＨレベルとなる。すると、トランジスタＭ２１とトランジスタＭ２４とがオンとなり、トランジスタＭ２２とトランジスタＭ２３とがオフとなる。
【００５４】
入力される２値信号に応じて前記第１の期間と前記第２の期間が交互に繰り返されることにより、トランジスタＭ２１とトランジスタＭ２２との接続点と、トランジスタＭ２３とトランジスタＭ２４との接続点との間に、直流電圧Ｖｓｓの電圧パルスが極性を交互に換えて発生する。そして、前記電圧パルスは、次段のコイルＬ２１とコンデンサＣ２１で構成された第１のローパスフィルタ、及びコイルＬ２２とコンデンサＣ２２で構成された第２のローパスフィルタによって、高周波成分をカットされ、元のオーディオ信号が増幅された信号が抽出され、その信号が負荷Ｚ１に印加される。
【００５５】
このようにして、オーディオ信号が増幅されるわけであるが、オーディオ信号の周波数が高いと、当然負荷Ｚ１に印加される増幅信号の周波数も高くなる。すると、前記増幅信号の電力を供給する電源回路の周波数特性が悪いと、前記増幅信号の周波数に応じた電源電圧の変動が生じるので、出力も変動することになる。つまり、歪みやＳ／Ｎ比といったオーディオ特性が悪くなる。上述したように、図６に示した従来のＤ級増幅器の電源回路は、周波数特性が悪く、オーディオ帯域の高帯域の増幅に際して、安定した電源を供給できないという問題があった。
【００５６】
しかしながら、上述した図１に示すＤ級増幅器においては、電源回路１０１の反転バッファＢＦ２で表されたスイッチング回路を、オン時の抵抗が低抵抗となるＣＭＯＳトランジスタで構成することにより、周波数特性を改善することができるので、オーディオ帯域の高域側の周波数の入力信号を増幅するときでも、安定した電源を増幅回路１００に供給でき、電源の電圧変動による出力変動が生じなくなり、Ｄ級増幅器のオーディオ特性が良くなる。
【００５７】
以下に、電源回路１０１の周波数特性が改善されていることを、図２を参照して説明する。図２は、図１に示す電源回路１０１の周波数特性を測定した結果を示すボード線図である。測定条件は、図６に示す従来のＤ級増幅器の電源部６１の周波数特性を測定したときと同様に、図１に示す電源端子１に、２．５Ｖの直流電源（図示せず）を接続し、電源端子２から増幅回路２への接続を外し、その代わりに負荷として２７０Ωの抵抗（図示せず）を電源端子２とグランド間に接続し、発振器ＯＳＣの発振周波数を１７６ＫＨｚとした。以上の条件で、図１に示す電源回路１０１の周波数特性を、ＦＦＴサーボアナライザで測定した。
【００５８】
図２（ａ）、（ｂ）は図１に示す電源端子２の直流電圧Ｖｓｓを１．８Ｖとしたとき、また、図２（ｃ）、（ｄ）は直流電圧Ｖｓｓを０．２Ｖとしたときの電源回路１０１の周波数特性を示したボード線図である。図２（ａ）と（ｃ）とが位相特性を示し、縦軸は位相角であり、１目盛りが５０度である。縦軸の上限は１８０度であり、下限は−１８０度である。図２（ｂ）と（ｄ）とがゲイン特性を示し、縦軸はループゲインであり、１目盛りが１０ｄＢである。縦軸の上限は５０ｄＢであり、下限は−３０ｄＢである。いずれの図も、横軸は周波数の対数座標となっている。
【００５９】
図２（ｂ）におけるゲイン交点周波数は、１４．５ＫＨｚであり、図２（ｄ）におけるゲイン交点周波数は、１６ＫＨｚである。このことは、図１に示す電源回路１０１は、ゲイン交点周波数がオーディオ帯域の高域側である２０ＫＨｚ付近であるので、オーディオ帯域の周波数の信号を増幅する場合に、入力信号に追随した安定した電源供給ができ、電圧変動を生じないということを示している。特に、図７に示す従来のＤ級増幅器の電源回路６１の周波数特性と比べると、直流電圧Ｖｓｓが０．２Ｖのときのゲイン交点周波数が顕著に高くなっているのが分かる。図６に示す電源回路６１のスイッチング回路を構成するフライホイールダイオードＤ１の代わりに、図１に示す電源回路１０１では、スイッチング回路をオン抵抗の低いＭＯＳトランジスタで構成したので、スイッチング素子の損失が少なく、ゲイン低下の要素とならないためである。また、図２（ａ）に示す電源端子２の電圧を１．８Ｖとしたときの位相余裕は約５５度、図２（ｃ）に示す電源端子２の電圧を０．２Ｖとしたときの位相余裕は約５７度であり、位相余裕に関しても問題ない数値であり、フィードバックループが安定していることを示している。
【００６０】
従って、図１に示すようなＤ級増幅器は、オーディオ帯域の入力信号を増幅する際に、増幅回路１００に供給される電源の電圧変動による出力変動が生じないので、オーディオ特性が良くなる。
【００６１】
また、増幅回路１００に供給する電源電圧、即ち電圧Ｖｓｓを、出力量を小さくすると低下させるので、残留雑音を低減できる。例えば、ヘッドホン機器や小型ポータブル音響機器等のように、スピーカの近くで音を聞く装置の場合、残留雑音は−１１０ｄＢ以下にすることが望ましい。直流電圧Ｖｓｓが固定の場合の図１に示すＤ級増幅器のＳ／Ｎ比は９０ｄＢほどであるが、直流電圧Ｖｓｓを前記固定の場合の電圧より２０ｄＢ落とした電圧にすることによって、残留雑音は−１１０ｄＢとなり、望ましいレベルとすることができる。また、Ｄ級増幅器の出力量を大きくするときは、増幅回路１００に供給する直流電圧Ｖｓｓを高くすることができるので、増幅回路１００より所定の電力を出力することができる。
【００６２】
また、電源回路１０１はスイッチング電源であるので、その電源効率は、シリーズ型の電源回路に比して良く、電力効率の良いＤ級増幅器が実現できる。例えば、図１に示す直流電圧Ｖｃｃが２．５Ｖ、直流電圧Ｖｓｓが０．２５Ｖ、発振器ＯＳＣの発振周波数が１７６ＫＨｚ、負過電流が１０ｍＡのときの電源回路１０１の電源効率は５０％以上を達成した。シリーズ電源であれば、同条件で１０％未満となる。また、直流電圧Ｖｓｓを１．９Ｖとし、負過電流を１００ｍＡとしたときでは、電源効率８０％以上という高効率が得られた。
【００６３】
また、１チップに集積化されたＣＭＯＳトランジスタを使用することによって、電源回路の構成が簡単になり、コストの低減も図れる。
【００６４】
図３は、本発明の第２の実施形態を示す回路図である。図１に対応する部分には同一符号を付し、説明を省略する。図３において、１００は増幅回路であり、３０１は増幅回路１００に供給する電源を与える電源回路である。
【００６５】
以下に電源回路３０１を説明する。電源回路３０１は、図１に示す電源回路１０１と基本構成は同じである。図３に示す電源回路３０１において、図１に示す電源回路１０１と相違する点は、個別のＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２とでスイッチング回路を構成した点である。
【００６６】
図３において、ＰＭＯＳトランジスタＭ１１のソースは、固定の直流電圧Ｖｃｃが供給される電源端子１に接続され、ドレインはＮＭＯＳトランジスタＭ１２のドレインとコイルＬ１の一端とに接続される。ＮＭＯＳトランジスタＭ１２のソースはグランドに接続される。更に、ＰＭＯＳトランジスタＭ１１のゲートと、ＮＭＯＳトランジスタＭ１２のゲートと、ＰＷＭ信号が導出されるＰＷＭ信号発生回路１０の接続端子１４とが接続されている。
【００６７】
このようにすると、前記ＰＷＭ信号がＬレベルのときは、ＰＭＯＳトランジスタＭ１１がオン、ＮＭＯＳトランジスタＭ１２がオフとなり、電源端子１に印加された直流電圧Ｖｃｃによって、電源端子１からＰＭＯＳトランジスタＭ１１を通じてコイルＬ１に電流が流れ、コイルＬ１にエネルギーが蓄積されるとともに、平滑コンデンサＣ５が充電される。一方、前記ＰＷＭ信号がＨレベルのときは、ＰＭＯＳトランジスタＭ１１がオフ、ＮＭＯＳトランジスタＭ１２がオンとなり、コイルＬ１に蓄積されたエネルギーによって、グランド、ＮＭＯＳトランジスタＭ１２、コイルＬ１、平滑コンデンサＣ５の経路で電流が流れ、平滑コンデンサＣ５が充電される。上述のようにして、電源端子１に印加される直流電圧Ｖｃｃに、前記ＰＷＭ信号のデューティを乗じた値の直流電圧Ｖｓｓが電源端子２に発生する。
【００６８】
図３に示す電源回路３０１は、本発明の第１の実施形態の説明で述べたように、スイッチングを行う素子が、オン抵抗の低いＭＯＳトランジスタであるので、周波数特性が良い。また、図１に示す第１の実施形態のＤ級増幅器と同様にＶｓｓ電圧を出力量に応じて可変するので、図３に示すＤ級増幅器は、残留雑音が低減できる。従って、残留雑音が低減でき、電力効率が良く、オーディオ特性の良いＤ級増幅器が実現できる。
【００６９】
更に、図３に示すＤ級増幅器は、大きい負荷に対応できる大出力のＤ級増幅器であるとともに電力効率の良いＤ級増幅器である。以下にその理由を説明する。図１に示すＤ級増幅器は、電源回路１０１のスイッチング回路に１チップの集積化されたＣＭＯＳトランジスタを使用する。前記ＣＭＯＳトランジスタの電流容量は、汎用品と呼称されているもので、最大２４ｍＡ程度であるので、負荷がヘッドホン機器のような軽負荷であれば問題ないが、大きい負荷に対応する場合は、前記ＣＭＯＳトランジスタを複数個並列に接続して、前記スイッチング回路の電流容量を上げなければならない。しかしながら、部品点数が増えて回路構成が複雑になるばかりか、電源効率が低下するという問題があった。
【００７０】
そこで、図３に示すように、大きい電流容量を備えることのできる個別のＰＭＯＳトランジスタとＮＭＯＳトランジスタとで、スイッチング回路を構成すると、大きい負荷に対応できる大出力のＤ級増幅器であるとともに、電力効率の良いＤ級増幅器が実現できる。例えば、図３に示すＰＭＯＳトランジスタＭ１１にオン抵抗が０．６３オーム／２．５Ｖ、入力容量が１１４ｐＦのＰＭＯＳトランジスタを使用し、ＮＭＯＳトランジスタＭ１２にオン抵抗が０．６オーム／２．７Ｖ、入力容量が５０ｐＦのＮＭＯＳトランジスタを使用し、発振器ＯＳＣの発信周波数を１７６ＫＨｚとした条件で、直流電圧Ｖｓｓが０．２５Ｖ、負荷電流が１０ｍＡであったときの電源回路３０１の電源効率は４５％であった。また、同条件で直流電圧Ｖｓｓが１．９Ｖ、負荷電流が１００ｍＡであったときの電源回路３０１の電源効率は８５％の高効率を得ることができた。
【００７１】
電源回路の効率が良いということは、増幅器全体の電力効率が良いということである。個別のＭＯＳトランジスタであれば電流容量の大きい素子があるので、このようにスイッチング回路を個別のＭＯＳトランジスタで構成すると、大きい負荷に対応した大出力のＤ級増幅器であるとともに、電力効率の良いＤ級増幅器が実現できる。
【００７２】
また、図３に示すＮＭＯＳトランジスタＭ１２の電流容量を、ＰＭＯＳトランジスタＭ１１の電流容量に比して小さくすると、更に電力効率の良いＤ級増幅器が実現できる。例えば、ＰＭＯＳトランジスタＭ１１に、定格電流１Ａ、オン抵抗０．２５オーム／２．５Ｖ、入力容量３３０ｐＦのＰＭＯＳトランジスタを使用し、ＮＭＯＳトランジスタＭ１２に、定格電流１Ａ、オン抵抗０．３オーム／２．７Ｖ、入力容量２００ｐＦのＮＭＯＳトランジスタを使用した第１の電源回路と、ＰＭＯＳトランジスタＭ１１は、前述のＰＭＯＳトランジスタと同じものを使用し、ＮＭＯＳトランジスタＭ１２に、定格電流０．５Ａ、オン抵抗０．６オーム／２．７Ｖ、入力容量５０ｐＦのＮＭＯＳトランジスタを使用した第２の電源回路との電源特性を比較した。
【００７３】
周波数特性と電流容量においては、前記第１の電源回路と前記第２の電源回路とに優劣はないが、電源効率においては、直流電圧Ｖｓｓが０．２５Ｖ、負荷電流が１０ｍＡのときに、前記第１の電源回路よりも前記第２の電源回路の方が効率が良い。電源効率は、前記ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２の入力容量の和が小さいほど良くなるからである。電流容量に関しては、グランド側に接続されたＮＭＯＳトランジスタの電流容量は、電源側に接続されたＰＭＯＳトランジスタの電流容量の半分であっても、電源回路３０１としての電流容量は変わらない。また、ＭＯＳトランジスタの場合、電流容量を下げると、入力容量も下がる。従って、ＮＭＯＳトランジスタＭ１２の電流容量を下げても、電源回路３０１としての電流容量は変わらず、むしろ電源効率は良くなる。
【００７４】
このように、グランド側に接続されたＭＯＳトランジスタの電流容量を下げることにより、電源回路の電源効率を高められるので、更に電力効率の良いＤ級増幅器が実現できる。また、コストの低減も図れる。
【００７５】
図４は、本発明の第３の実施形態を示す回路図である。図３に対応する部分には同一符号を付し、説明を省略する。図４において、１００は増幅回路であり、４０１は増幅回路１００に供給する電源を与える電源回路である。
【００７６】
以下に電源回路４０１を説明する。電源回路４０１は、図３に示す電源回路３０１と基本構成は同じである。図４に示す電源回路４０１において、図３に示す電源回路３０１と相違する点は、ＰＭＯＳトランジスタＭ１１のゲートとＮＭＯＳトランジスタＭ１２のゲートに接続され、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２とが同時にオンになることを防止するように、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２とに与えられるＰＷＭ信号を制御する制御回路４０２を設けた点である。
【００７７】
以下に、制御回路４０２を説明する。ＰＭＯＳトランジスタＭ１１のゲートは、ＣＭＯＳトランジスタである反転バッファＢＦ４１の出力端子に接続される。反転バッファＢＦ４１の入力端子は、コンデンサＣ４１の一端と抵抗Ｒ４１の一端とダイオードＤ４１のアノードに接続される。そして、コンデンサＣ４１の他端はグランドに接続され、抵抗Ｒ４１の他端はダイオードＤ４１のカソードとＰＷＭ発生回路１０の接続端子１４とに接続される。尚、反転バッファＢＦ４１の電源端子は接続端子１とグランドに接続されている。
【００７８】
ＮＭＯＳトランジスタＭ１２のゲートは、ＣＭＯＳトランジスタである反転バッファＢＦ４２の出力端子に接続される。反転バッファＢＦ４２の入力端子は、コンデンサＣ４２の一端と抵抗Ｒ４２の一端とダイオードＤ４２のカソードに接続される。そして、コンデンサＣ４２の他端はグランドに接続され、抵抗Ｒ４２の他端はダイオードＤ４２のアノードと接続端子１４とに接続される。尚、反転バッファＢＦ４２の電源端子は、接続端子１とグランドに接続されている。
【００７９】
次に、以上述べた制御回路４０２の動作と、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２のオン・オフ状態の推移と、その効果を説明する。まず、ＰＷＭ信号がＨレベルとなって十分時間が経過した状態であるとする。反転バッファＢＦ４１の入力端子は、コンデンサＣ４１が既に充電された状態であるのでＨレベルである。すると出力端子はＬレベルであるので、ＰＭＯＳトランジスタＭ１１はオンとなっている。一方、反転バッファＢＦ４２の入力端子は、コンデンサＣ４２が既に充電された状態であるのでＨレベルである。すると、出力端子はＬレベルであるので、ＮＭＯＳトランジスタＭ１２はオフとなっている。
【００８０】
次に、前述の状態からＰＷＭ信号がＬレベルに変化した直後の状態を考える。反転バッファＢＦ４１の入力端子は、コンデンサＣ４１からの放電電流が、順方向バイアスであるため低抵抗となるダイオードＤ４１を通じて接続端子１４に流れるので、その電位は急速にＬレベルとなる。すると、反転バッファＢＦ４１の出力端子はＨレベルとなり、ＰＭＯＳトランジスタＭ１１はオフとなる。
【００８１】
一方、反転バッファＢＦ４２の入力端子は、コンデンサＣ４２の放電電流が、逆方向バイアスであるダイオードＤ４２には流れず、抵抗Ｒ４２を通じて接続端子１４に流れるので、その電位はコンデンサＣ４２と抵抗Ｒ４２との時定数に応じて下がることになる。すると、反転バッファＢＦ４２の出力端子は、その入力端子の電位が所定の電位に下がるまでＬレベルを維持するので、ＮＭＯＳトランジスタＭ１２はオフ状態が維持される。従って、この状態ではＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２とはいずれもオフ状態となる。
【００８２】
次に、コンデンサＣ４２が放電し続けて、反転バッファＢＦ４２の入力端子電圧が反転バッファＢＦ４２の出力を反転する所定の電位にまで下がったとき、反転バッファＢＦ４２の出力端子はＨレベルとなり、ＮＭＯＳトランジスタＭ１２がオンとなる。この状態で、ＰＭＯＳトランジスタＭ１１はオフ、ＮＭＯＳトランジスタＭ１２はオンとなっている。
【００８３】
次に、前述の状態からＰＷＭ信号がＨレベルに変化した直後の状態を考える。反転バッファＢＦ４２の入力端子は、コンデンサＣ４２への充電電流が、順方向バイアスであるため低抵抗となるダイオードＤ４２を通じて接続端子１４から流れるので、その電位は急速にＨレベルとなる。すると、反転バッファＢＦ４２の出力端子はＬレベルとなり、ＮＭＯＳトランジスタＭ１２はオフとなる。
【００８４】
一方、反転バッファＢＦ４１の入力端子は、コンデンサＣ４１への充電電流が、逆方向バイアスであるダイオードＤ４１には流れず、抵抗Ｒ４１を通じて接続端子１４から流れるので、その電位はコンデンサＣ４１と抵抗Ｒ４１との時定数に応じて上がることになる。すると、反転バッファＢＦ４１の出力端子は、入力端子の電位が所定の電位に上がるまでＨレベルを維持するので、ＰＭＯＳトランジスタＭ１１はオフ状態が維持される。従って、この状態ではＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２とはいずれもオフ状態となる。
【００８５】
次に、コンデンサＣ４１が充電し続けて、反転バッファＢＦ４１の入力端子電圧が反転バッファＢＦ４１の出力を反転する所定の電位にまで上がったとき、反転バッファ４１の出力端子はＨレベルとなり、ＰＭＯＳトランジスタＭ１１がオンとなる。この状態で、ＰＭＯＳトランジスタＭ１１はオン、ＮＭＯＳトランジスタＭ１２はオフとなる。
【００８６】
上述のようにして、ＰＷＭ信号に応じてＰＭＯＳトランジスタとＮＭＯＳトランジスタとがスイッチングする際に、一方がオフになった後に他方がオンとなる動作をするので、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２とが同時にオンする状態の発生がなくなる。すると、電源端子１から、ＰＭＯＳトランジスタＭ１１、ＮＭＯＳトランジスタＭ１２の経路でグランドに流れる貫通電流が流れなくなる。
【００８７】
前記貫通電流が流れなくなるということは、電源効率を高めることになる。従って、図４に示すような、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２とが同時にオンになることを防止するように、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２とに与えられるＰＷＭ信号を制御する制御回路４０２を備えることにより、図３で示した実施形態のＤ級増幅器よりも更に損失の少ない、電力効率の良いＤ級増幅器が実現できる。
【００８８】
図５は、本発明の第４の実施形態を示す回路図である。図３に対応する部分には同一符号を付し、説明を省略する。図５において、１００は増幅回路であり、５０１は増幅回路１００に供給する電源を与える電源回路である。
【００８９】
以下に電源回路５０１を説明する。電源回路５０１は、図１に示す電源回路１０１と基本構成は同じである。図５に示す電源回路５０１において、図１に示す電源回路１０１と相違する点は、ＰＭＯＳトランジスタＭ５１と、ＮＭＯＳトランジスタＭ５２と、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２とのゲートを制御するゲート制御回路５０２と、ゲート制御回路５０２に与える信号が印加される制御端子ＣＴＬとを設けた点である。尚、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２の電流容量は、反転バッファＢＦ２の電流容量よりも大きい。
【００９０】
以下に、図５に示す電源回路５０１の回路を説明する。ＰＭＯＳトランジスタＭ５１のソースは、固定の直流電圧Ｖｃｃが供給される電源端子１に接続され、ドレインはＮＭＯＳトランジスタＭ５２のドレインに接続されるとともに、反転バッファＢＦ２の出力端子に接続される。また、ＮＭＯＳトランジスタＭ５２のソースはグランドに接続されている。
【００９１】
ＰＭＯＳトランジスタＭ５１のゲートは、２個の論理入力端子と１個の論理出力端子を有するＮＡＮＤ素子Ｇ５１の論理出力端子に接続される。ＮＡＮＤ素子Ｇ５１の論理入力端子の一端は制御端子ＣＴＬに接続され、他端は２個の論理入力端子と１個の論理出力を有するＮＡＮＤ素子Ｇ５２の論理出力端子に接続されている。更に、ＮＡＮＤ素子Ｇ５２の論理入力端子の一端は電源端子１に接続され、他端は、ＰＷＭ信号が導出される接続端子１４に接続されている。
【００９２】
ＮＭＯＳトランジスタＭ５２のゲートは、２個の論理入力端子と１個の論理出力を有するＡＮＤ素子Ｇ５３の論理出力端子に接続される。ＡＮＤ素子Ｇ５３の論理入力端子の一端は制御端子ＣＮＴに接続され、他端は接続端子１４に接続されている。尚、前記ＮＡＮＤ素子Ｇ５１、ＮＡＮＤ素子Ｇ５２、ＡＮＤ素子Ｇ５２は、全てＣＭＯＳトランジスタで構成された論理素子である。
【００９３】
次に、以上述べた回路の動作を説明する。制御端子ＣＮＴには、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２とを駆動するかどうかを決定する制御信号（２値信号）が印加される。まず、前記制御信号がＨレベルである場合を説明する。ＮＡＮＤ素子Ｇ５１の論理入力端子の一端とＡＮＤ素子Ｇ５３の論理入力端子の一端は、いずれも制御端子ＣＴＬに接続されているので、Ｈレベルとなる。すると、いずれの論理出力端子のレベルも、各々の論理入力端子の他端のレベルに応じて反転することになる。また、ＮＡＮＤ素子Ｇ５１の論理入力端子の前記他端のレベルは、ＮＡＮＤ素子Ｇ５２によって、ＡＮＤ素子Ｇ５３の論理入力端子の前記他端のレベルと反対のレベルとなる。
【００９４】
従って、ＰＷＭ信号がＬレベルであると、ＮＡＮＤ素子Ｇ５３の論理入力端子の前記他端のレベルはＬレベルであり、ＮＡＮＤ素子Ｇ５１の論理入力端子の前記他端のレベルはＨレベルとなる。そして、ＮＡＮＤ素子Ｇ５１の論理出力端子はＬレベルとなるので、ＰＭＯＳトランジスタＭ５１はオンとなる。また、ＡＮＤ素子Ｇ５３の論理出力端子はＬレベルとなり、ＮＭＯＳトランジスタＭ５２はオフとなる。尚、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２との接続点の電圧は直流電圧Ｖｃｃとなる。
【００９５】
次に、ＰＷＭ信号がＨレベルのときは、ＮＡＮＤ素子Ｇ５３の論理入力端子の前記他端のレベルはＨレベルであり、ＮＡＮＤ素子Ｇ５１の論理入力端子の前記他端のレベルはＬレベルとなる。そして、ＮＡＮＤ素子Ｇ５１の論理出力端子はＨレベルとなるので、ＰＭＯＳトランジスタＭ５１はオフとなる。また、ＡＮＤ素子Ｇ５３の論理出力端子はＨレベルとなり、ＮＭＯＳトランジスタＭ５２はオンとなる。尚、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２との接続点はグランドと導通する。このようにして、制御端子ＣＴＬに印加される制御信号がＨレベルである場合は、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２は、ＰＷＭ信号に応じて、一方がオンとなり他方がオフとなる動作をする。
【００９６】
一方、反転バッファＢＦ２もＰＷＭ信号に応じてスイッチングしており、反転バッファＢＦ２内部の電源側ＰＭＯＳトランジスタのオン・オフ状態は、ＰＭＯＳトランジスタＭ５１のオン・オフ状態と同じであり、また反転バッファＢＦ２内部のグランド側ＮＭＯＳトランジスタのオン・オフ状態は、ＮＭＯＳトランジスタＭ５２のオン・オフ状態と同じである。つまり、コイルＬ１に電源側から流れる電流の電流経路がＰＭＯＳトランジスタＭ５１によって、また、グランド側からコイルＬ１に流れる電流の電流経路がＮＭＯＳトランジスタＭ５２によって、各々反転バッファＢＦ２と並列に追加されたことになる。従って、制御端子ＣＴＬに印加される制御信号がＨレベルであるときは、電源回路５０１の電流容量がＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２の電流容量に応じて大きくなる。
【００９７】
次に、制御端子ＣＴＬに印加される前記制御信号がＬレベルである場合を説明する。この場合、ＮＡＮＤ素子Ｇ５１の論理入力端子の一端がＬレベルとなるので、論理入力端子の他端のレベルに関わらず、ＮＡＮＤ素子Ｇ５１の論理出力端子はＨレベルとなる。すると、ＰＭＯＳトランジスタＭ５１はオフとなる。つまり、ＰＷＭ信号のレベルに関わらず、ＰＭＯＳトランジスタＭ５１はオフとなる。
【００９８】
同様に、ＡＮＤ素子Ｇ５３の論理入力端子の一端がＬレベルとなるので、論理入力端子の他端のレベルに関わらず、ＡＮＤ素子Ｇ５３の論理出力端子はＬレベルとなる。すると、ＮＭＯＳトランジスタＭ５２はオフとなる。つまり、ＰＷＭ信号のレベルに関わらず、ＮＭＯＳトランジスタはオフとなる。
【００９９】
このように、制御端子ＣＴＬに印加される前記制御信号がＬレベルである場合は、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２は、いずれもオフとなり、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２の接続点は、電源端子１にもグランドにもつながらない状態になる。つまり、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２は、無機能な状態となる。従って、コイルＬ１へ流れる電流の電流経路は、反転バッファＢＦ２のみであり、電源回路５０１の電流容量は、反転バッファＢＦ２の電流容量となる。
【０１００】
このようにすると、大きい負荷に対応するときや、出力量を大きくするとき等の増幅回路１００に大きい負荷電流を必要とするときは、制御端子ＣＮＴに印加する制御信号をＨレベルとすることにより、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２を駆動させて、電源回路５０１から増幅回路１００に供給できる電流容量を大きくできる。一方、小さい負荷に対応する場合や、出力量を小さくするとき等の増幅回路１００に大きい負荷電流が必要でないときは、前記制御信号をＬレベルにすることにより、ＰＭＯＳトランジスタＭ５１とＮＭＯＳトランジスタＭ５２の駆動を停止し、反転バッファＢＦ２のみを駆動して増幅回路１００に電源供給することにより、電源回路５０１での消費電力を低減することができる。
【０１０１】
従って、大きい負荷に対応できる大出力のＤ級増幅器であるとともに、負荷電流が小さいときは、更に消費電力を低減することのできる電力効率の良いＤ級増幅器が実現できる。尚、前記制御信号は、負荷の大きさや出力量に応じて手動で切り換えるものとしてもよいし、負荷電流の大きさを検知する手段を設け、検知した負荷電流の大きさに応じて、自動的に切り換えるものとしてもよい。
【０１０２】
尚、全ての実施例において、４個のトランジスタでＨ型ブリッジ回路の形を構成した出力回路の増幅回路を備えたＤ級増幅器についての説明を行ったが、２個のトランジスタでハーフブリッジ回路の形を構成した出力回路の増幅回路を備えたＤ級増幅器に関しても、全ての実施例で説明したものと同様の作用、効果が得られる。
【０１０３】
【発明の効果】
本発明によると、Ｄ級増幅器の増幅回路に供給する電源を与える電源回路を、前記電源の電圧を可変できるスイッチング電源回路とすることにより、Ｄ級増幅器の出力量を小さくしたときの残留電圧を低減できる。また、電源効率の良いスイッチング電源回路としたことにより、Ｄ級増幅器の電力効率を良くすることができる。また、前記電源回路を構成するスイッチング回路を逆導通の一対のＭＯＳトランジスタで構成する事により、前記電源回路の周波数特性を良くすることができ、オーディオ帯域の信号を増幅する場合において、オーディオ特性の良いＤ級増幅器を実現できる。
【図面の簡単な説明】
【図１】は、本発明の第１の実施形態を示す回路図である。
【図２】は、本発明のＤ級増幅器の電源回路の周波数特性を示すボード線図である。
【図３】は、本発明の第２の実施形態を示す回路図である。
【図４】は、本発明の第３の実施形態を示す回路図である。
【図５】は、本発明の第４の実施形態を示す回路図である。
【図６】は、従来のＤ級増幅器の構成を示す図である。
【図７】は、従来のＤ級増幅器の電源回路の周波数特性を示すボード線図である。
【符号の説明】
１，２，３　　電源端子
１０　　ＰＷＭ信号発生回路
１１，１２，１３，１４　　接続端子
６０　　増幅回路
６１　　電源回路
１００　　増幅回路
１０１　　電源回路
３０１　　電源回路
４０１　　電源回路
４０２　　制御回路
５０１　　電源回路
５０２　　ゲート制御回路
Ａ１　　差動増幅器
Ｐ１　　ＰＷＭ信号発生回路
ＯＳＣ　　発振器
ＢＦ１　　バッファ
ＰＷＭ　　ＰＷＭ信号
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ２１，Ｒ２２，Ｒ４１，Ｒ４２　　抵抗
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ１６，Ｃ１７，Ｃ２０，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ４１，Ｃ４２　　コンデンサ
Ｌ１，Ｌ１２，Ｌ２１，Ｌ２２　　コイル
ＶＲ１　　可変抵抗
Ｖｃｃ，Ｖｓｓ，Ｖｈｈ　　直流電圧
Ｄ１，Ｄ１１，Ｄ２１，Ｄ４１，Ｄ４２　　ダイオード
ＦＥＴ１　　ＰＭＯＳトランジスタ
ＩＮ１，ＩＮ２　　入力端子
ＯＵＴ１，ＯＵＴ２　　出力端子
Ｚ１　　負荷
Ｇ２１，Ｇ２２，Ｇ２３，Ｇ２４　　ＥＸＯＲ（エクスクルーシブオア）素子
Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４　　トランジスタ
ＢＦ２，ＢＦ４１，ＢＦ４２　　反転バッファ
Ｍ１１，Ｍ５１　　ＰＭＯＳトランジスタ
Ｍ１２，Ｍ５２　　ＮＭＯＳトランジスタ
Ｇ５１，Ｇ５２　　ＮＡＮＤ素子
Ｇ５３　　ＡＮＤ素子
ＣＴＬ　　制御端子

Claims (9)

1. 電源とグランド間に直列に接続された第１、第２のトランジスタの接続中点を負荷に接続し、前記第１、第２トランジスタを、入力信号に応じて一方をオン、他方をオフとする第１の期間と、前記一方をオフ、他方をオンとする第２の期間と、を交互に繰り返すＤ級増幅器において、
   前記電源を与える電源回路が、直流電源とグランド間に直列に接続された逆導通型の一対のＭＯＳトランジスタと、該一対のＭＯＳトランジスタの接続中点に一端が接続され他端がグランドに接続された、コイルと平滑コンデンサの直列回路と、前記一対のＭＯＳトランジスタをその一方をオン、他方をオフとする関係でスイッチング制御するＰＷＭ信号を前記平滑コンデンサの出力電圧と基準電圧との比較出力に基づいて発生するＰＷＭ信号発生回路と、で構成され、前記平滑コンデンサの出力電圧を前記電源とすることを特徴とするＤ級増幅器。
2. 電源に接続された第１トランジスタと、第１トランジスタとグランド間に接続された第２トランジスタと、前記電源に接続された第３トランジスタと、第３トランジスタと前記グランド間に接続された第４トランジスタとを具備し、前記第１、第２トランジスタの接続中点と前記第３、第４トランジスタの接続中点との間に負荷を接続し、入力信号に応じて、第１、第４トランジスタをオン、第２、第３トランジスタをオフとする第１の期間と、第１、第４トランジスタをオフ、第２、第３トランジスタをオンとする第２の期間と、を交互に繰り返すＤ級増幅器において、
   前記電源を与える電源回路が、直流電源とグランド間に直列に接続された逆導通型の一対のＭＯＳトランジスタと、該一対のＭＯＳトランジスタの接続中点に一端が接続され他端がグランドに接続された、コイルと平滑コンデンサの直列回路と、前記一対のＭＯＳトランジスタをその一方をオン、他方をオフとする関係でスイッチング制御するＰＷＭ信号を前記平滑コンデンサの出力電圧と基準電圧との比較出力に基づいて発生するＰＷＭ信号発生回路と、で構成され、前記平滑コンデンサの出力電圧を前記電源とすることを特徴とするＤ級増幅器。
3. 前記一対のＭＯＳトランジスタは、１チップに集積化されたＣＭＯＳトランジスタであることを特徴とする請求項１又は請求項２に記載のＤ級増幅器。
4. 前記一対のＭＯＳトランジスタは、個別のＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、で構成された一対のＭＯＳトランジスタであることを特徴とする請求項１又は請求項２に記載のＤ級増幅器。
5. 前記一対のＭＯＳトランジスタを構成する２個のＭＯＳトランジスタの各ゲートに接続し、前記ＰＷＭ信号に応じて前記一対のＭＯＳトランジスタをオン・オフ制御する際に、その一方のＭＯＳトランジスタをオフしてから所定時間経過後に他方のＭＯＳトランジスタをオンするように、前記一対のＭＯＳトランジスタに与えるＰＷＭ信号を制御する制御回路を設けたことを特徴とする請求項１又は請求項２に記載のＤ級増幅器。
6. 前記一対のＭＯＳトランジスタの前記グランド側に接続されたＭＯＳトランジスタは、前記直流電源側に接続されたＭＯＳトランジスタの定格電流に比して小さい定格電流のＭＯＳトランジスタであることを特徴とする請求項１又は請求項２に記載のＤ級増幅器。
7. 電源とグランド間に直列に接続された第１、第２のトランジスタの接続中点を負荷に接続し、前記第１、第２トランジスタを、入力信号に応じて一方をオン、他方をオフとする第１の期間と、前記一方をオフ、他方をオンとする第２の期間と、を交互に繰り返すＤ級増幅器において、
   前記電源を与える電源回路が、直流電源とグランド間に直列に接続された逆導通型の第１の一対のＭＯＳトランジスタと、前記直流電源と前記グランド間に直列に接続され、前記第１の一対のＭＯＳトランジスタの電流容量より大きい電流容量を有する逆導通型の第２の一対のＭＯＳトランジスタと、前記第１の一対のＭＯＳトランジスタの接続中点と前記第２の一対のＭＯＳトランジスタの接続中点とに一端が接続され他端がグランドに接続された、コイルと平滑コンデンサの直列回路と、前記第１、第２の一対のＭＯＳトランジスタの一対を構成するＭＯＳトランジスタをその一方をオン、他方をオフとする関係でスイッチング制御するＰＷＭ信号を前記平滑コンデンサの出力電圧と基準電圧との比較出力に基づいて発生するＰＷＭ信号発生回路と、前記Ｄ級増幅器の出力量が小さいときは前記第２の一対のＭＯＳトランジスタのいずれのＭＯＳトランジスタもオフとなるように前記第２の一対のＭＯＳトランジスタのゲートを制御するゲート制御回路と、で構成され、前記平滑コンデンサの出力電圧を前記電源とすることを特徴とするＤ級増幅器。
8. 電源に接続された第１トランジスタと、第１トランジスタとグランド間に接続された第２トランジスタと、前記電源に接続された第３トランジスタと、第３トランジスタと前記グランド間に接続された第４トランジスタとを具備し、前記第１、第２トランジスタの接続中点と前記第３、第４トランジスタの接続中点との間に負荷を接続し、入力信号に応じて、第１、第４トランジスタをオン、第２、第３トランジスタをオフとする第１の期間と、第１、第４トランジスタをオフ、第２、第３トランジスタをオンとする第２の期間と、を交互に繰り返すＤ級増幅器において、
   前記電源を与える電源回路が、直流電源とグランド間に直列に接続された逆導通型の第１の一対のＭＯＳトランジスタと、前記直流電源と前記グランド間に直列に接続され、前記第１の一対のＭＯＳトランジスタの電流容量より大きい電流容量を有する逆導通型の第２の一対のＭＯＳトランジスタと、前記第１の一対のＭＯＳトランジスタの接続中点と前記第２の一対のＭＯＳトランジスタの接続中点とに一端が接続され他端がグランドに接続された、コイルと平滑コンデンサの直列回路と、前記第１、第２の一対のＭＯＳトランジスタの一対を構成するＭＯＳトランジスタをその一方をオン、他方をオフとする関係でスイッチング制御するＰＷＭ信号を前記平滑コンデンサの出力電圧と基準電圧との比較出力に基づいて発生するＰＷＭ信号発生回路と、前記Ｄ級増幅器の出力量が小さいときは前記第２の一対のＭＯＳトランジスタのいずれのＭＯＳトランジスタもオフとなるように前記第２の一対のＭＯＳトランジスタのゲートを制御するゲート制御回路と、で構成され、前記平滑コンデンサの出力電圧を前記電源とすることを特徴とするＤ級増幅器。
9. 前記第１の一対のＭＯＳトランジスタは、１チップに集積化されたＣＭＯＳトランジスタであり、前記第２の一対のＭＯＳトランジスタは、個別のＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、であることを特徴とする請求項７又は請求項８に記載のＤ級増幅器。

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