JP2006121527A - Ｄ級増幅装置 - Google Patents

Abstract

【課題】 高効率化と、実用上問題とならない程度の低雑音化と、を、コストの増大等を抑制しつつ実現することが可能なＤ級アンプを提供する。
【解決手段】 デジタル信号である音信号Ｓinを増幅してスピーカ１１に出力するＤ級アンプＳにおいて、音信号Ｓinを変調して変調信号Ｓpwを生成するプリアンプ２及びモジュレータ３と、駆動用の電源電力の大きさが相互に異なり、且つ生成された変調信号Ｓpwを増幅して予め対応付けられているツイータ１１Ａ又はウーハ１１Ｂに夫々出力する第１増幅回路９Ｌ及び第２増幅回路９Ｈと、を備え、再生効率が高いスピーカほど電源電力が小さい増幅回路が対応付けられている。
【選択図】 図１

Description

本願は、Ｄ級増幅装置の技術分野に属し、より詳細には、デジタル信号又はアナログ信号のいずれかである音信号を、例えばＰＷＭ（Pulse Width Modulation）方式により変調して得られた変調信号を増幅するＤ級増幅装置の技術分野に属する。

従来、オーディオ製品用の増幅装置（以下、適宜アンプと称する）としては、当該アンプを構成するトランジスタにおけるバイアス電圧の設定方法により、Ａ級アンプ、Ｂ級アンプ又はＣ級アンプ等の種類がある。

これに対し、これらのアンプ以外に、特にその能率の高さに着目したＤ級アンプ（呼称としては、この他に、「スイッチングアンプ」とか「ＰＷＭアンプ」と称される場合もある）と称されるアンプの開発が近年盛んに行われている。このとき、当該能率としては、例えば、アナログアンプが約４０％であるのに対して、Ｄ級アンプは９０％程度の能率を有することが知られている。

ここで、当該Ｄ級アンプは、デジタル信号又はアナログ信号のいずれかである音信号に対してＰＷＭ方式により変調処理を施し、当該変調処理により得られる変調信号を矩形波のまま増幅し、その後ＬＰＦ（Low Pass Filter）を介してスピーカに出力するアンプである。

一方、上記Ｄ級アンプにおいては、上述したように高能率ではあるものの、上記ＰＷＭ方式による変調処理を施す際の信号の非線形性等に起因して、信号対雑音比（以下、単にＳＮ比と称する）が低いという問題点があった。より具体的には、アナログアンプのＳＮ比が例えば１１０ｄＢ程度であるのに対し、Ｄ級アンプの場合はＳＮ比が８０ｄＢ乃至９０ｄＢ程度まで低下してしまうのである。

ここで、当該ＳＮ比は、Ｄ級アンプにおける駆動用の電源電圧が大きいほどこれにほぼ比例して悪化することが知られており、更に、再生中心周波数が相互に異なる複数のスピーカへ出力される音信号を一つのＤ級アンプで増幅する場合に、上記ＳＮ比の低さに起因して再生中心周波数が高いスピーカほど実際に聞こえる雑音（例えば「ザー」という雑音）が大きくなることも知られている。

そこで、これらの短所に鑑み、従来では、例えばいわゆる２ウエイスピーカシステムの場合、低域用のスピーカに対応するアンプをＤ級アンプとし、高域用のスピーカに対応するアンプを従来のアナログアンプとするといった構成が開発されていた。

しかしながら、上述した従来のアンプ構成によると、高域用のスピーカに対応するアンプがアナログアンプであるため、それを含むアンプシステムとしての低発熱化及び小型化が困難になるという問題点があった。

そこで、本願は上記の各問題点に鑑みて為されたもので、その目的の一例は、高能率化と、実用上問題とならない程度の低雑音化と、を、コストの増大等を抑制しつつ実現することが可能なＤ級増幅装置を提供することにある。

上記の課題を解決するために、音信号を増幅し、再生能率が相互に異なる複数のスピーカに出力するＤ級増幅装置において、前記音信号を変調し、変調信号を生成するモジュレータ等の変調手段と、駆動用の電源電圧の大きさが相互に異なる複数の増幅手段であって、前記生成された変調信号を増幅し、予め対応付けられている前記スピーカに夫々出力する増幅回路等の複数の増幅手段と、を備え、前記再生能率が高い前記スピーカほど前記電源電圧が小さい前記増幅手段が対応付けられている。

次に、本願を実施するための最良の形態について、図１を用いて説明する。なお、以下に説明する実施形態は、デジタル信号又はアナログ信号のいずれかである音信号をＰＷＭ方式により変調した後に増幅するＤ級アンプ（当該音信号自体の音量及び音色等を調整するプリアンプを含む）であって、高域用のスピーカ（以下、ツイータと称する）と低域用のスピーカ（以下、ウーハと称する）とを備えるいわゆる２ウエイスピーカシステムを駆動するためのＤ級アンプに対して本願を適用した場合の実施の形態である。このとき、一般に、ツイータにおける再生能率はウーハにおける再生能率よりも高くなることが知られている。

また、図１は実施形態に係るＤ級アンプの概要構成を示すブロック図である。

図１に示すように、実施形態に係るＤ級アンプＳは、入力端子１に接続されたプリアンプ２と、変調手段としてのモジュレータ３と、ＨＰＦ（High Pass Filter）４Ａと、ＬＰＦ４Ｂ並びに１０Ａ及び１０Ｂと、ＤＴＣ（Dead Time Controller）５及び６と、ハーフブリッジ部７及び８と、増幅部９と、制御部１２と、操作部１３と、により構成されており、ＬＰＦ１０Ａからの出力信号Ｓsp1がツイータ１１Ａに出力され、ＬＰＦ１０Ｂからの出力信号Ｓsp2がウーハ１１Ｂに出力されるように構成されている。

また、増幅部９は、例えばＭＯＳ（Metal Oxide Silicon）型でｎ型のＦＥＴ（Field Effect Transistor）２０及び２１と、直流電源ＶＬ1及びＶＬ2と、を含む増幅手段としての第１増幅回路９Ｌと、同じく例えばＭＯＳ型でｎ型のＦＥＴ２２及び２３と、直流電源ＶＨ1及びＶＨ2と、を含む増幅手段としての第２増幅回路９Ｈと、により構成されている。そして、第１増幅回路９Ｌからの増幅信号Ｓo1がＬＰＦ１０Ａに出力され、第２増幅回路９Ｈからの増幅信号Ｓo2がＬＰＦ１０Ｂに出力されるように構成されている。

ここで、第１増幅回路９Ｌにおいては、ＦＥＴ２０のソース端子が直流電源ＶＬ1の正極に接続されており、直流電源ＶＬ1の負極が直流電源ＶＬ2の正極に接続されており、直流電源ＶＬ2の負極がＦＥＴ２１のドレイン端子に接続されており、更に、ＦＥＴ２１のソース端子がＦＥＴ２０のドレイン端子に接続されている。そして、ＦＥＴ２０とＦＥＴ２１との間及び直流電源ＶＬ1とＶＬ2との間に、夫々ＬＰＦ１０Ａへの接続点が設けられている。

一方、第２増幅回路９Ｈにおいては、ＦＥＴ２２のソース端子が直流電源ＶＨ1の正極に接続されており、直流電源ＶＨ1の負極が直流電源ＶＨ2の正極に接続されており、直流電源ＶＨ2の負極がＦＥＴ２３のドレイン端子に接続されており、更に、ＦＥＴ２３のソース端子がＦＥＴ２２のドレイン端子に接続されている。そして、ＦＥＴ２２とＦＥＴ２３との間、及び直流電源ＶＨ1とＶＨ2との間に、夫々ＬＰＦ１０Ｂへの接続点が設けられている。

この構成において、電源電圧の値としては、
直流電源ＶＬ1の電源電圧値＝直流電源ＶＬ2の電源電圧値＜直流電源ＶＨ1の電源電圧値＝直流電源ＶＨ2の電源電圧値
となるように設定されている。

ここで、各電源電圧値としてより具体的には、例えばツイータ１１Ａの再生能率がウーハ１１Ｂの再生能率よりも６ｄＢだけ高いとすると、直流電源ＶＬ1又はＶＬ2の電源電圧値は直流電源ＶＨ1又はＶＨ2の電源電圧値の半分とされている。

更に、上記ＤＴＣ５は、対応する第１増幅回路９Ｌに含まれているＦＥＴ２０が必ずオンからオフに遷移し終わってからＦＥＴ２１をオフからオンに遷移させ、更にＦＥＴ２１が必ずオンからオフに繊維し終わってからＦＥＴ２０をオフからオンに遷移させるものである。これと同様に、上記ＤＴＣ６は、対応する第２増幅回路９Ｈに含まれているＦＥＴ２２が必ずオンからオフに遷移し終わってからＦＥＴ２３をオフからオンに遷移させ、更にＦＥＴ２３が必ずオンからオフに繊維し終わってからＦＥＴ２２をオフからオンに遷移させるものである。この各ＤＴＣ５及び６の機能により、ＦＥＴ２０とＦＥＴ２１とが同時にオンとなることによる大電流の発生を防止すると共に、ＦＥＴ２２とＦＥＴ２３とが同時にオンとなることによる大電流の発生を防止するのである。

また、上記ハーフブリッジ回路７は、対応する第１増幅回路９Ｌに含まれているＦＥＴ２０及び２１の双方にｎ型のＦＥＴを使用するための切換回路であり、同様にハーフブリッジ回路８は、対応する第２増幅回路９Ｈに含まれているＦＥＴ２２及び２３の双方にｎ型のＦＥＴを使用するための切換回路である。

次に、動作を説明する。

先ず、操作部１３は、入力端子１から入力されてくる音信号Ｓin（デジタル信号であってもアナログ信号であってもよい）のツイータ１１Ａ及びウーハ１１Ｂからの放音時における音量（出力レベル）の設定操作や各スピーカ間における音量バランスの設定操作等が当該操作部１３において使用者により実行されると、当該操作に対応する操作信号Ｓopを生成して制御部１２に出力する。

そして、制御部１２は、制御信号Ｓscをプリアンプ２に出力することにより、操作部１２からの操作信号Ｓopに対応する音量設定又は音量バランス設定となるように当該プリアンプ２における処理内容を制御する。

これにより、プリアンプ２は、音信号Ｓinに対して制御信号Ｓscに基づいた波形変形や音量調整等の処理を施し、処理信号Ｓpとしてモジュレータ１３に出力する。

次に、モジュレータ１３は、当該処理信号Ｓpに対して予め設定されているＰＷＭ方式の変調処理を施し、変調信号ＳpwとしてＨＰＦ４Ａ及びＬＰＦ４Ｂに夫々出力する。

そして、ＨＰＦ４Ａは、変調信号Ｓpwのうちツイータ１１Ａから放音させるべき高周波数成分を抽出し、抽出変調信号Ｓpw1としてＤＴＣ５へ出力する。そして、当該ＤＴＣ５において上述したＦＥＴ２０及び２１の動作が実現されるように抽出変調信号Ｓpw1を制御した後、制御変調信号Ｓd1としてハーフブリッジ回路７へ出力する。

そして、当該ハーフブリッジ回路７は、出力されてきた制御変調信号Ｓd1に対して予め当該ハーフブリッジ回路７として設定されている処理を施し、駆動信号Ｓdd11及びＳdd12としてＦＥＴ２０のゲート端子及びＦＥＴ２１のゲート端子に夫々別個に出力する。

これ以後、ＦＥＴ２０及び２１のオン／オフ動作により、直流電源ＶＬ1及びＶＬ2を用いたＤ級増幅動作が実行され、その結果としての増幅信号Ｓo1がＬＰＦ１０Ａへ出力される。

そして、当該ＬＰＦ１０Ａにおいて、増幅信号Ｓo1に対する高域遮断処理が施され、ツイータ１１Ａに対する出力信号Ｓsp1として当該ツイータ１１Ａに出力されて、対応する高域の放音が実行される。

一方、ＬＰＦ４Ｂは、変調信号Ｓpwのうちウーハ１１Ｂから放音させるべき低域成分を抽出し、抽出変調信号Ｓpw2としてＤＴＣ６へ出力する。そして、当該ＤＴＣ６において上述したＦＥＴ２２及び２３の動作が実現されるように抽出変調信号Ｓpw2を制御した後、制御変調信号Ｓd2としてハーフブリッジ回路８へ出力する。

そして、当該ハーフブリッジ回路８は、出力されてきた制御変調信号Ｓd2に対して予め当該ハーフブリッジ回路８として設定されている処理を施し、駆動信号Ｓdd21及びＳdd22としてＦＥＴ２２のゲート端子及びＦＥＴ２３のゲート端子に夫々別個に出力する。

これ以後、ＦＥＴ２２及び２３のオン／オフ動作により、直流電源ＶＨ1及びＶＨ2を用いたＤ級増幅動作が実行され、その結果としての増幅信号Ｓo2がＬＰＦ１０Ｂへ出力される。

そして、当該ＬＰＦ１０Ｂにおいて、増幅信号Ｓo2に対する高域遮断処理が施され、ウーハ１１Ｂに対する出力信号Ｓsp2として当該ウーハ１１Ｂに出力されて、対応する低域の放音が実行される。

以上説明したように、実施形態に係るＤ級アンプＳの動作によれば、再生能率が高いスピーカ（ツイータ１１Ａ）ほど電源電圧値が小さい第１増幅回路９Ｌが対応付けられているので、再生能率が高いスピーカにおける電源電圧値の低減に伴う低雑音化を実現することができる。

より具体的には、例えばツイータ１１Ａの再生能率がウーハ１１Ｂの再生能率よりも６ｄＢだけ高い場合には、直流電源ＶＬ1又はＶＬ2の電源電圧値を直流電源ＶＨ1又はＶＨ2の電源電圧値の半分とすることで、ツイータ１１Ａから発生する雑音もほぼ６ｄＢ低減することができる。更に、ツイータ１１Ａ内の駆動部にいわゆるコンプレッションドライバが用いられている場合は、ツイータ１１Ａの再生能率はウーハ１１Ｂの再生能率よりも２０ｄＢ程度高くなることになり、この場合は直流電源ＶＬ1又はＶＬ2の電源電圧値を直流電源ＶＨ1又はＶＨ2の電源電圧値の十分の一とすることができるため雑音低減効果はより高くなる。

また、第１増幅回路９Ｌ及び第２増幅回路９Ｈが共にＤ級アンプであることに起因して高能率化と低雑音化とを両立することができる。

より具体的には、一般にＤ級アンプの発熱量は直流電源の電圧に比例するため、直流電源ＶＬ1又はＶＬ2の電圧を低減することで第１増幅回路９Ｌとしての発熱量も低減することができる。これにより、ＦＥＴ２０及び２１として小型品が採用できることとなり、更にスイッチング性能が高い上記ＭＯＳ型のＦＥＴを選択することも可能となり、増幅回路９Ｌとしての発振周波数を高くしてＬＰＦ１０Ａにおけるカットオフ周波数も高くすることができる。よって、ツイータ１１Ａにおける可聴周波数帯域の平坦化が可能になる。

また、ツイータ１１Ａとウーハ１１Ｂとの間における再生能率の比と、直流電源ＶＬ1及びＶＬ2の電源電圧値と直流電源ＶＨ1及びＶＨ2の電源電圧値との比を同一にすることで、直流電源ＶＬ1及びＶＬ2の電源電圧値を低減して更なる低雑音化を実現することができる。

更に、再生能率が高いツイータ１１Ａが高域の再生を担当するので、聴感上で雑音が目立つ高域における低雑音化を実現することができる。

なお、上述した実施形態では、２ウエイスピーカシステムに対して本願を適用した場合について説明したが、これ以外に、再生中心周波数が異なる三つ以上のスピーカを含むスピーカシステムに対して本願を適用することもできる。この場合は、再生能率が高い、すなわち、再生中心周波数が高いスピーカほど電源電圧値が小さい増幅回路が対応付けられるように構成することとなる。

実施形態のＤ級アンプの概要構成を示すブロック図である。

符号の説明

１ 入力端子
２ プリアンプ
３ モジュレータ
４Ａ ＨＰＦ
４Ｂ、１０Ａ、１０Ｂ ＬＰＦ
５、６ ＤＴＣ
７、８ ハーフブリッジ部
９ 増幅部
９Ｌ 第１増幅回路
９Ｈ 第２増幅回路
１１Ａ ツイータ
１１Ｂ ウーハ
１２ 制御部
１３ 操作部
２０、２１、２２、２３ ＦＥＴ
ＶＬ1、ＶＬ2、ＶＨ1、ＶＨ2 直流電源

Claims (4)

1. 音信号を増幅し、再生能率が相互に異なる複数のスピーカに出力するＤ級増幅装置において、
   前記音信号を変調し、変調信号を生成する変調手段と、
   駆動用の電源電圧の大きさが相互に異なる複数の増幅手段であって、前記生成された変調信号を増幅し、予め対応付けられている前記スピーカに夫々出力する複数の増幅手段と、
   を備え、
   前記再生能率が高い前記スピーカほど前記電源電圧が小さい前記増幅手段が対応付けられていることを特徴とするＤ級増幅装置。
2. 請求項１に記載のＤ級増幅装置において、
   二つの前記スピーカ間における前記再生能率同士の比と、当該二つのスピーカに夫々対応付けられている前記増幅手段間における前記駆動電圧同士の比と、が同一であることを特徴とするＤ級増幅装置。
3. 請求項１又は２に記載のＤ級増幅装置において、
   複数の前記増幅手段は、
   予め設定された第１の電源電圧により駆動される第１増幅手段と、
   前記第１の電源電圧より小さい第２の電源電圧により駆動される第２増幅手段と、
   により構成されていると共に、
   前記第１増幅手段は一の再生能率を有する一の前記スピーカに対応付けられており、
   前記第２増幅手段は前記一の再生能率より高い再生能率を有する他の前記スピーカに対応付けられていることを特徴とするＤ級増幅装置。
4. 請求項１から３のいずれか一項に記載のＤ級増幅装置において、
   各前記スピーカにおいて、再生能率が高い前記スピーカほど再生中心周波数が高い前記スピーカであることを特徴とするＤ級増幅装置。

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