JP2006121527A - D級増幅装置 - Google Patents
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Abstract
【課題】 高効率化と、実用上問題とならない程度の低雑音化と、を、コストの増大等を抑制しつつ実現することが可能なD級アンプを提供する。
【解決手段】 デジタル信号である音信号Sinを増幅してスピーカ11に出力するD級アンプSにおいて、音信号Sinを変調して変調信号Spwを生成するプリアンプ2及びモジュレータ3と、駆動用の電源電力の大きさが相互に異なり、且つ生成された変調信号Spwを増幅して予め対応付けられているツイータ11A又はウーハ11Bに夫々出力する第1増幅回路9L及び第2増幅回路9Hと、を備え、再生効率が高いスピーカほど電源電力が小さい増幅回路が対応付けられている。
【選択図】 図1
【解決手段】 デジタル信号である音信号Sinを増幅してスピーカ11に出力するD級アンプSにおいて、音信号Sinを変調して変調信号Spwを生成するプリアンプ2及びモジュレータ3と、駆動用の電源電力の大きさが相互に異なり、且つ生成された変調信号Spwを増幅して予め対応付けられているツイータ11A又はウーハ11Bに夫々出力する第1増幅回路9L及び第2増幅回路9Hと、を備え、再生効率が高いスピーカほど電源電力が小さい増幅回路が対応付けられている。
【選択図】 図1
Description
本願は、D級増幅装置の技術分野に属し、より詳細には、デジタル信号又はアナログ信号のいずれかである音信号を、例えばPWM(Pulse Width Modulation)方式により変調して得られた変調信号を増幅するD級増幅装置の技術分野に属する。
従来、オーディオ製品用の増幅装置(以下、適宜アンプと称する)としては、当該アンプを構成するトランジスタにおけるバイアス電圧の設定方法により、A級アンプ、B級アンプ又はC級アンプ等の種類がある。
これに対し、これらのアンプ以外に、特にその能率の高さに着目したD級アンプ(呼称としては、この他に、「スイッチングアンプ」とか「PWMアンプ」と称される場合もある)と称されるアンプの開発が近年盛んに行われている。このとき、当該能率としては、例えば、アナログアンプが約40%であるのに対して、D級アンプは90%程度の能率を有することが知られている。
ここで、当該D級アンプは、デジタル信号又はアナログ信号のいずれかである音信号に対してPWM方式により変調処理を施し、当該変調処理により得られる変調信号を矩形波のまま増幅し、その後LPF(Low Pass Filter)を介してスピーカに出力するアンプである。
一方、上記D級アンプにおいては、上述したように高能率ではあるものの、上記PWM方式による変調処理を施す際の信号の非線形性等に起因して、信号対雑音比(以下、単にSN比と称する)が低いという問題点があった。より具体的には、アナログアンプのSN比が例えば110dB程度であるのに対し、D級アンプの場合はSN比が80dB乃至90dB程度まで低下してしまうのである。
ここで、当該SN比は、D級アンプにおける駆動用の電源電圧が大きいほどこれにほぼ比例して悪化することが知られており、更に、再生中心周波数が相互に異なる複数のスピーカへ出力される音信号を一つのD級アンプで増幅する場合に、上記SN比の低さに起因して再生中心周波数が高いスピーカほど実際に聞こえる雑音(例えば「ザー」という雑音)が大きくなることも知られている。
そこで、これらの短所に鑑み、従来では、例えばいわゆる2ウエイスピーカシステムの場合、低域用のスピーカに対応するアンプをD級アンプとし、高域用のスピーカに対応するアンプを従来のアナログアンプとするといった構成が開発されていた。
しかしながら、上述した従来のアンプ構成によると、高域用のスピーカに対応するアンプがアナログアンプであるため、それを含むアンプシステムとしての低発熱化及び小型化が困難になるという問題点があった。
そこで、本願は上記の各問題点に鑑みて為されたもので、その目的の一例は、高能率化と、実用上問題とならない程度の低雑音化と、を、コストの増大等を抑制しつつ実現することが可能なD級増幅装置を提供することにある。
上記の課題を解決するために、音信号を増幅し、再生能率が相互に異なる複数のスピーカに出力するD級増幅装置において、前記音信号を変調し、変調信号を生成するモジュレータ等の変調手段と、駆動用の電源電圧の大きさが相互に異なる複数の増幅手段であって、前記生成された変調信号を増幅し、予め対応付けられている前記スピーカに夫々出力する増幅回路等の複数の増幅手段と、を備え、前記再生能率が高い前記スピーカほど前記電源電圧が小さい前記増幅手段が対応付けられている。
次に、本願を実施するための最良の形態について、図1を用いて説明する。なお、以下に説明する実施形態は、デジタル信号又はアナログ信号のいずれかである音信号をPWM方式により変調した後に増幅するD級アンプ(当該音信号自体の音量及び音色等を調整するプリアンプを含む)であって、高域用のスピーカ(以下、ツイータと称する)と低域用のスピーカ(以下、ウーハと称する)とを備えるいわゆる2ウエイスピーカシステムを駆動するためのD級アンプに対して本願を適用した場合の実施の形態である。このとき、一般に、ツイータにおける再生能率はウーハにおける再生能率よりも高くなることが知られている。
また、図1は実施形態に係るD級アンプの概要構成を示すブロック図である。
図1に示すように、実施形態に係るD級アンプSは、入力端子1に接続されたプリアンプ2と、変調手段としてのモジュレータ3と、HPF(High Pass Filter)4Aと、LPF4B並びに10A及び10Bと、DTC(Dead Time Controller)5及び6と、ハーフブリッジ部7及び8と、増幅部9と、制御部12と、操作部13と、により構成されており、LPF10Aからの出力信号Ssp1がツイータ11Aに出力され、LPF10Bからの出力信号Ssp2がウーハ11Bに出力されるように構成されている。
また、増幅部9は、例えばMOS(Metal Oxide Silicon)型でn型のFET(Field Effect Transistor)20及び21と、直流電源VL1及びVL2と、を含む増幅手段としての第1増幅回路9Lと、同じく例えばMOS型でn型のFET22及び23と、直流電源VH1及びVH2と、を含む増幅手段としての第2増幅回路9Hと、により構成されている。そして、第1増幅回路9Lからの増幅信号So1がLPF10Aに出力され、第2増幅回路9Hからの増幅信号So2がLPF10Bに出力されるように構成されている。
ここで、第1増幅回路9Lにおいては、FET20のソース端子が直流電源VL1の正極に接続されており、直流電源VL1の負極が直流電源VL2の正極に接続されており、直流電源VL2の負極がFET21のドレイン端子に接続されており、更に、FET21のソース端子がFET20のドレイン端子に接続されている。そして、FET20とFET21との間及び直流電源VL1とVL2との間に、夫々LPF10Aへの接続点が設けられている。
一方、第2増幅回路9Hにおいては、FET22のソース端子が直流電源VH1の正極に接続されており、直流電源VH1の負極が直流電源VH2の正極に接続されており、直流電源VH2の負極がFET23のドレイン端子に接続されており、更に、FET23のソース端子がFET22のドレイン端子に接続されている。そして、FET22とFET23との間、及び直流電源VH1とVH2との間に、夫々LPF10Bへの接続点が設けられている。
この構成において、電源電圧の値としては、
直流電源VL1の電源電圧値=直流電源VL2の電源電圧値<直流電源VH1の電源電圧値=直流電源VH2の電源電圧値
となるように設定されている。
直流電源VL1の電源電圧値=直流電源VL2の電源電圧値<直流電源VH1の電源電圧値=直流電源VH2の電源電圧値
となるように設定されている。
ここで、各電源電圧値としてより具体的には、例えばツイータ11Aの再生能率がウーハ11Bの再生能率よりも6dBだけ高いとすると、直流電源VL1又はVL2の電源電圧値は直流電源VH1又はVH2の電源電圧値の半分とされている。
更に、上記DTC5は、対応する第1増幅回路9Lに含まれているFET20が必ずオンからオフに遷移し終わってからFET21をオフからオンに遷移させ、更にFET21が必ずオンからオフに繊維し終わってからFET20をオフからオンに遷移させるものである。これと同様に、上記DTC6は、対応する第2増幅回路9Hに含まれているFET22が必ずオンからオフに遷移し終わってからFET23をオフからオンに遷移させ、更にFET23が必ずオンからオフに繊維し終わってからFET22をオフからオンに遷移させるものである。この各DTC5及び6の機能により、FET20とFET21とが同時にオンとなることによる大電流の発生を防止すると共に、FET22とFET23とが同時にオンとなることによる大電流の発生を防止するのである。
また、上記ハーフブリッジ回路7は、対応する第1増幅回路9Lに含まれているFET20及び21の双方にn型のFETを使用するための切換回路であり、同様にハーフブリッジ回路8は、対応する第2増幅回路9Hに含まれているFET22及び23の双方にn型のFETを使用するための切換回路である。
次に、動作を説明する。
先ず、操作部13は、入力端子1から入力されてくる音信号Sin(デジタル信号であってもアナログ信号であってもよい)のツイータ11A及びウーハ11Bからの放音時における音量(出力レベル)の設定操作や各スピーカ間における音量バランスの設定操作等が当該操作部13において使用者により実行されると、当該操作に対応する操作信号Sopを生成して制御部12に出力する。
そして、制御部12は、制御信号Sscをプリアンプ2に出力することにより、操作部12からの操作信号Sopに対応する音量設定又は音量バランス設定となるように当該プリアンプ2における処理内容を制御する。
これにより、プリアンプ2は、音信号Sinに対して制御信号Sscに基づいた波形変形や音量調整等の処理を施し、処理信号Spとしてモジュレータ13に出力する。
次に、モジュレータ13は、当該処理信号Spに対して予め設定されているPWM方式の変調処理を施し、変調信号SpwとしてHPF4A及びLPF4Bに夫々出力する。
そして、HPF4Aは、変調信号Spwのうちツイータ11Aから放音させるべき高周波数成分を抽出し、抽出変調信号Spw1としてDTC5へ出力する。そして、当該DTC5において上述したFET20及び21の動作が実現されるように抽出変調信号Spw1を制御した後、制御変調信号Sd1としてハーフブリッジ回路7へ出力する。
そして、当該ハーフブリッジ回路7は、出力されてきた制御変調信号Sd1に対して予め当該ハーフブリッジ回路7として設定されている処理を施し、駆動信号Sdd11及びSdd12としてFET20のゲート端子及びFET21のゲート端子に夫々別個に出力する。
これ以後、FET20及び21のオン/オフ動作により、直流電源VL1及びVL2を用いたD級増幅動作が実行され、その結果としての増幅信号So1がLPF10Aへ出力される。
そして、当該LPF10Aにおいて、増幅信号So1に対する高域遮断処理が施され、ツイータ11Aに対する出力信号Ssp1として当該ツイータ11Aに出力されて、対応する高域の放音が実行される。
一方、LPF4Bは、変調信号Spwのうちウーハ11Bから放音させるべき低域成分を抽出し、抽出変調信号Spw2としてDTC6へ出力する。そして、当該DTC6において上述したFET22及び23の動作が実現されるように抽出変調信号Spw2を制御した後、制御変調信号Sd2としてハーフブリッジ回路8へ出力する。
そして、当該ハーフブリッジ回路8は、出力されてきた制御変調信号Sd2に対して予め当該ハーフブリッジ回路8として設定されている処理を施し、駆動信号Sdd21及びSdd22としてFET22のゲート端子及びFET23のゲート端子に夫々別個に出力する。
これ以後、FET22及び23のオン/オフ動作により、直流電源VH1及びVH2を用いたD級増幅動作が実行され、その結果としての増幅信号So2がLPF10Bへ出力される。
そして、当該LPF10Bにおいて、増幅信号So2に対する高域遮断処理が施され、ウーハ11Bに対する出力信号Ssp2として当該ウーハ11Bに出力されて、対応する低域の放音が実行される。
以上説明したように、実施形態に係るD級アンプSの動作によれば、再生能率が高いスピーカ(ツイータ11A)ほど電源電圧値が小さい第1増幅回路9Lが対応付けられているので、再生能率が高いスピーカにおける電源電圧値の低減に伴う低雑音化を実現することができる。
より具体的には、例えばツイータ11Aの再生能率がウーハ11Bの再生能率よりも6dBだけ高い場合には、直流電源VL1又はVL2の電源電圧値を直流電源VH1又はVH2の電源電圧値の半分とすることで、ツイータ11Aから発生する雑音もほぼ6dB低減することができる。更に、ツイータ11A内の駆動部にいわゆるコンプレッションドライバが用いられている場合は、ツイータ11Aの再生能率はウーハ11Bの再生能率よりも20dB程度高くなることになり、この場合は直流電源VL1又はVL2の電源電圧値を直流電源VH1又はVH2の電源電圧値の十分の一とすることができるため雑音低減効果はより高くなる。
また、第1増幅回路9L及び第2増幅回路9Hが共にD級アンプであることに起因して高能率化と低雑音化とを両立することができる。
より具体的には、一般にD級アンプの発熱量は直流電源の電圧に比例するため、直流電源VL1又はVL2の電圧を低減することで第1増幅回路9Lとしての発熱量も低減することができる。これにより、FET20及び21として小型品が採用できることとなり、更にスイッチング性能が高い上記MOS型のFETを選択することも可能となり、増幅回路9Lとしての発振周波数を高くしてLPF10Aにおけるカットオフ周波数も高くすることができる。よって、ツイータ11Aにおける可聴周波数帯域の平坦化が可能になる。
また、ツイータ11Aとウーハ11Bとの間における再生能率の比と、直流電源VL1及びVL2の電源電圧値と直流電源VH1及びVH2の電源電圧値との比を同一にすることで、直流電源VL1及びVL2の電源電圧値を低減して更なる低雑音化を実現することができる。
更に、再生能率が高いツイータ11Aが高域の再生を担当するので、聴感上で雑音が目立つ高域における低雑音化を実現することができる。
なお、上述した実施形態では、2ウエイスピーカシステムに対して本願を適用した場合について説明したが、これ以外に、再生中心周波数が異なる三つ以上のスピーカを含むスピーカシステムに対して本願を適用することもできる。この場合は、再生能率が高い、すなわち、再生中心周波数が高いスピーカほど電源電圧値が小さい増幅回路が対応付けられるように構成することとなる。
1 入力端子
2 プリアンプ
3 モジュレータ
4A HPF
4B、10A、10B LPF
5、6 DTC
7、8 ハーフブリッジ部
9 増幅部
9L 第1増幅回路
9H 第2増幅回路
11A ツイータ
11B ウーハ
12 制御部
13 操作部
20、21、22、23 FET
VL1、VL2、VH1、VH2 直流電源
2 プリアンプ
3 モジュレータ
4A HPF
4B、10A、10B LPF
5、6 DTC
7、8 ハーフブリッジ部
9 増幅部
9L 第1増幅回路
9H 第2増幅回路
11A ツイータ
11B ウーハ
12 制御部
13 操作部
20、21、22、23 FET
VL1、VL2、VH1、VH2 直流電源
Claims (4)
- 音信号を増幅し、再生能率が相互に異なる複数のスピーカに出力するD級増幅装置において、
前記音信号を変調し、変調信号を生成する変調手段と、
駆動用の電源電圧の大きさが相互に異なる複数の増幅手段であって、前記生成された変調信号を増幅し、予め対応付けられている前記スピーカに夫々出力する複数の増幅手段と、
を備え、
前記再生能率が高い前記スピーカほど前記電源電圧が小さい前記増幅手段が対応付けられていることを特徴とするD級増幅装置。 - 請求項1に記載のD級増幅装置において、
二つの前記スピーカ間における前記再生能率同士の比と、当該二つのスピーカに夫々対応付けられている前記増幅手段間における前記駆動電圧同士の比と、が同一であることを特徴とするD級増幅装置。 - 請求項1又は2に記載のD級増幅装置において、
複数の前記増幅手段は、
予め設定された第1の電源電圧により駆動される第1増幅手段と、
前記第1の電源電圧より小さい第2の電源電圧により駆動される第2増幅手段と、
により構成されていると共に、
前記第1増幅手段は一の再生能率を有する一の前記スピーカに対応付けられており、
前記第2増幅手段は前記一の再生能率より高い再生能率を有する他の前記スピーカに対応付けられていることを特徴とするD級増幅装置。 - 請求項1から3のいずれか一項に記載のD級増幅装置において、
各前記スピーカにおいて、再生能率が高い前記スピーカほど再生中心周波数が高い前記スピーカであることを特徴とするD級増幅装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
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2004
- 2004-10-22 JP JP2004308775A patent/JP2006121527A/ja active Pending
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