JP6360453B2 - 電力増幅装置 - Google Patents

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Description

本発明の実施形態は、電力増幅装置に関する。
車載用のオーディオ装置に搭載される電力増幅装置は、通常、Ｂ級やＡＢ級ブリッジの回路形式で動作し、限られた空間に設置されることが多い。そして、この車載用のオーディオ装置は、大きな放熱フィン等の放熱デバイスの設置が難しいほかに高熱によるオーディオ装置の半導体デバイスの損傷や短寿命化が問題になる。
また、近年、車載オーディオ装置の大パワー化、多チャンネル化、マルチメディア化が進んでくると、高効率で発熱の少ないパワーアンプシステムが一層望まれるようになってきている。
単一の電源レールである車載用の電力増幅装置で多く使用されている方式として、多段縦積構成の電力増幅装置がある。
しかし、この多段縦積構成では、単一の電源レールを多段に分割したバイアス電圧を発生させて、バイアス電圧の範囲内で、縦積された各々のブリッジアンプを駆動しなければならない。
このため、電源電圧が低い場合、ブリッジアンプに与えられる電圧が少なくなり、ブリッジアンプすることが難しくなる。
このため、従来の電力増幅装置では、消費電流のさらなる低減が困難となる問題がある。
特開２０１３−４２２８５号公報 特開平１１−２８４４５０号公報
消費電流を低減することが可能な電力増幅装置を提供する。
実施形態に従った電力増幅装置は、第１電位が供給される第１電位線を備える。電力増幅装置は、前記第１電位よりも低い第２電位が供給される第２電位線を備える。電力増幅装置は、第１電位と前記第２電位との間の第３電位が供給される第３電位線を備える。電力増幅装置は、前記第３電位を生成する電位生成回路を備える。電力増幅装置は、ブリッジ接続された第１及び第２出力アンプを有し、第１入力信号を増幅した第１出力信号を出力する第１ＢＴＬアンプを備える。電力増幅装置は、ブリッジ接続された第３及び第４出力アンプを有し、第２入力信号を増幅した第２出力信号を出力する第２ＢＴＬアンプを備える。電力増幅装置は、ブリッジ接続された第５及び第６出力アンプを有し、第３入力信号を増幅した第３出力信号を出力する第３ＢＴＬアンプを備える。電力増幅装置は、ブリッジ接続された第７及び第８出力アンプを有し、第４入力信号を増幅した第４出力信号を出力する第４ＢＴＬアンプを備える。電力増幅装置は、前記第１出力信号に応じて、前記第１及び第２出力アンプを、前記第２電位線と前記第３電位線との間に接続し、又は、前記第２電位線と前記第１電位線との間に接続する第１接続回路を備える。電力増幅装置は、前記第２出力信号に応じて、前記第３及び第４出力アンプを、前記第１電位線と前記第３電位線との間に接続し、又は、前記第１電位線と前記第２電位線との間に接続する第２接続回路を備える。電力増幅装置は、前記第３出力信号に応じて、前記第５及び第６出力アンプを、前記第２電位線と前記第３電位線との間に接続し、又は、前記第２電位線と前記第１電位線との間に接続する第３接続回路を備える。電力増幅装置は、前記第４出力信号に応じて、前記第７及び第８出力アンプを、前記第１電位線と前記第３電位線との間に接続し、又は、前記第１電位線と前記第２電位線との間に接続する第４接続回路を備える。電力増幅装置は、前記第１及び第３入力信号に応じて、前記第２出力アンプの出力と前記第５出力アンプの出力との間を、オンすることで導通し又はオフすることで遮断する低電位側スイッチ回路を備える。電力増幅装置は、前記第２及び第４入力信号に応じて、前記第４出力アンプの出力と前記第７出力アンプの出力との間を、オンすることで導通し又はオフすることで遮断する高電位側スイッチ回路を備える。電力増幅装置は、前記低電位側スイッチ回路の状態及び前記第１入力信号に応じて、前記第１及び第２出力アンプの出力を制御する第１制御回路を備える。電力増幅装置は、前記高電位側スイッチ回路の状態及び前記第２入力信号に応じて、前記第３及び第４出力アンプの出力を制御する第２制御回路を備える。電力増幅装置は、前記低電位側スイッチ回路の状態及び前記第３入力信号に応じて、前記第５及び第６出力アンプの出力を制御する第３制御回路を備える。電力増幅装置は、前記高電位側スイッチ回路の状態及び前記第４入力信号に応じて、前記第７及び第８出力アンプの出力を制御する第４制御回路を備える。
図１は、第１の実施形態に係る電力増幅装置１００を含むオーデイオシステムの構成の一例を示す図である。 図２は、図１に示す第１の出力アンプＡ１の各端子を説明するための図である。 図３は、図２に示す第１出力アンプＡ１の構成の一例を示す図である。 図４は、図２に示す第１出力アンプＡ１の構成の他の例を示す図である。 図５は、図１に示す第１制御回路ＦＢＮ１の構成の一例を示す図である。 図６は、図１に示す第２、第４ＢＴＬアンプＢ２、Ｂ４の構成の一例を示す図である。 図７は、第２ＢＴＬアンプＢ２の第３及び第４出力アンプＡ３、Ａ４の出力端子ＴＡ３、ＴＡ４の出力電圧Ｏｕｔ２ｐ、Ｏｕｔ２ｍの波形と、第１、第２制御スイッチＳＷＣ、ＳＷＣＸ、高電位側スイッチ回路ＳＷＲ、及びスイッチ素子ＳＷ２ｐ、ＳＷ２ｍの状態と、モードとの関係の一例を示す図である。 図８は、図１に示す増幅装置１００において、小信号モードであり、第１〜第４チャネルｃｈ１〜ｃｈ４の信号が同相同一振幅の信号である場合の負荷電流の経路を模式的に示す図である。 図９は、小信号モードにおける第２のチャンネルの出力アンプの出力（ａ）及び出力電圧（ｂ）の一例を示す図である。 図１０は、小信号モードにおける第４のチャンネルの出力アンプの出力（ａ）及び出力電圧（ｂ）の一例を示す図である。 図１１は、小信号モードにおける第１のチャンネルの出力アンプの出力（ａ）及び出力電圧（ｂ）の一例を示す図である。 図１２は、小信号モードにおける第３のチャンネルの出力アンプの出力（ａ）及び出力電圧（ｂ）の一例を示す図である。 図１３は、図１に示す増幅装置１００において、小信号モードであり、第１、第３チャネルｃｈ１、ｃｈ３の信号が逆相であり且つ第２、第４チャネルｃｈ２、ｃｈ４の信号が同相である同一振幅の信号である場合の負荷電流の経路を模式的に示す図である。 図１４は、図１に示す増幅装置１００において、小信号モードであり、第１、第２チャネルｃｈ１、ｃｈ２の信号が同相であり且つ第３、第４チャネルｃｈ３、ｃｈ４の信号が逆相である同一振幅の信号である場合の負荷電流の経路を模式的に示す図である。 図１５は、図１に示す増幅装置１００において、小信号モードであり、第１、第３チャネルｃｈ１、ｃｈ３の信号が無信号であり、第２、第４チャネルｃｈ２、ｃｈ４の信号が同相である同一振幅の信号である場合の負荷電流の経路を模式的に示す図である。 図１６は、図１に示す増幅装置１００において、中信号モードであり、第１〜第４チャネルｃｈ１〜ｃｈ４の信号が同相同一振幅の信号である場合の負荷電流の経路を模式的に示す図である。 図１７は、小信号モード及び中信号モードにおける第２のチャンネルの出力アンプの出力（ａ）及び出力電圧（ｂ）の一例を示す図である。 図１８は、小信号モード及び中信号モードにおける第４のチャンネルの出力アンプの出力（ａ）及び出力電圧（ｂ）の一例を示す図である。 図１９は、小信号モード及び中信号モードにおける第１のチャンネルの出力アンプの出力（ａ）及び出力電圧（ｂ）の一例を示す図である。 図２０は、小信号モード及び中信号モードにおける第３のチャンネルの出力アンプの出力（ａ）及び出力電圧（ｂ）の一例を示す図である。 図２１は、図１に示す増幅装置１００において、大信号モードである場合の負荷電流の経路を模式的に示す図である。 図２２は、小信号モード〜大信号モードにおける第２のチャンネルｃｈ２の出力アンプの出力（ａ）及び出力信号（ｂ）の一例を示す図である。 図２３は、小信号モード〜大信号モードにおける第４のチャンネルｃｈ４の出力アンプの出力（ａ）及び出力信号（ｂ）の一例を示す図である。 図２４は、小信号モード〜大信号モードにおける第１のチャンネルｃｈ１の出力アンプの出力（ａ）及び出力信号（ｂ）の一例を示す図である。 図２５は、小信号モードから大信号モードにおける第３のチャンネルｃｈ３の出力アンプの出力（ａ）及び出力信号（ｂ）の一例を示す図である。 図２６は、各方式の損失電力と出力電力のシミュレーションの結果の一例を示す図である。
以下、各実施形態について図面に基づいて説明する。
第１の実施形態
図１は、第１の実施形態に係る電力増幅装置１００を含むオーデイオシステムの構成の一例を示す図である。
図１に示すように、電力増幅装置１００は、第１電位線ＬＶＤＤと、第２電位線ＬＧＮＤと、第３電位線ＬＭと、電位生成回路Bと、第１ＢＴＬアンプＢ１と、第２ＢＴＬアンプＢ２と、第３ＢＴＬアンプＢ３と、第４ＢＴＬアンプＢ４と、第１接続回路ＳＷ１と、第２接続回路ＳＷ２と、第３接続回路ＳＷ３と、第４接続回路ＳＷ４と、低電位側スイッチ回路ＳＷＦと、高電位側スイッチ回路ＳＷＲと、第１制御回路ＦＢＮ１と、第２制御回路ＦＢＮ２と、第３制御回路ＦＢＮ３と、第４制御回路ＦＢＮ４と、第１コンパレータＣＦと、第２コンパレータＣＲと、を備える。
第１電位線ＬＶＤＤは、第１電位（電源電圧）ＶＤＤが供給される。第２電位線ＬＧＮＤは、第１電位ＶＤＤよりも低い第２電位（接地電圧）ＧＮＤが供給される。第３電位線ＬＭは、第３電位ＶＤＤ／２が供給される。
電位生成回路Ｂは、第１電位ＶＤＤと第２電位ＧＮＤとの間の第３電位ＶＤＤ／２を生成する。なお、この第３電位ＶＤＤ／２は、例えば、第１電位ＶＤＤと第２電位ＧＮＤとの真ん中の電位である。第３電位は、第１電位及び第２電位間の中間電位であればよく、必ずしも第１電位及び第２電位の真ん中の電位でなくてもよい。
第１乃至第４ＢＴＬ回路は、それぞれ出力段トランジスタがブリッジ接続された出力ブリッジ回路を有するＢＴＬ（ブリッジ接続負荷：Bridge Tied Loadまたは平衡トランスレス：Balanced Transless）型の２つのアンプを備えている。
また、第１ＢＴＬアンプＢ１は、ブリッジ接続された第１及び第２出力アンプＡ１、Ａ２を有し、入力端子ＴＩＮ１に入力される第１入力信号（第１チャネルｃｈ１の信号）を増幅した第１出力信号を出力する。
上記第１及び第２出力アンプＡ１、Ａ２は、電流が供給される電流供給端子と、電流を掃出する電流掃出端子と、信号を出力する出力端子ＴＡ１、ＴＡ２と、を有する。
そして、第１及び第２出力アンプＡ１、Ａ２の出力端子ＴＡ１、ＴＡ２間には、負荷であるスピーカＳ１が接続されている。第１及び第２出力アンプＡ１、Ａ２の出力端子間に第１出力信号が出力される（負荷電流が流れる）ことにより、スピーカＳ１から第１入力信号に応じた音が出力されることとなる。
また、第２ＢＴＬアンプＢ２は、ブリッジ接続された第３及び第４出力アンプＡ３、Ａ４を有し、入力端子ＴＩＮ２に入力される第２入力信号（第２チャネルｃｈ２の信号）を増幅した第２出力信号を出力する。
上記第３及び第４出力アンプＡ３、Ａ４は、電流が供給される電流供給端子と、電流を掃出する電流掃出端子と、信号を出力する出力端子ＴＡ３、ＴＡ４と、を有する。
そして、第３及び第４出力アンプＡ３、Ａ４の出力端子ＴＡ３、ＴＡ４間には、負荷であるスピーカＳ２が接続されている。第３及び第４出力アンプＡ３、Ａ４の出力端子ＴＡ３、ＴＡ４間に第２出力信号が出力される（負荷電流が流れる）ことにより、スピーカＳ２から第２入力信号に応じた音が出力されることとなる。
また、第３ＢＴＬアンプＢ３は、ブリッジ接続された第５及び第６出力アンプＡ５、Ａ６を有し、入力端子ＴＩＮ３に入力される第３入力信号（第３チャネルｃｈ３の信号）を増幅した第３出力信号を出力する。
上記第５及び第６出力アンプＡ５、Ａ６は、電流が供給される電流供給端子と、電流を掃出する電流掃出端子と、信号を出力する出力端子ＴＡ５、ＴＡ６と、を有する。
そして、第５及び第６出力アンプＡ５、Ａ６の出力端子ＴＡ５、ＴＡ６間には、負荷であるスピーカＳ３が接続されている。第５及び第６出力アンプＡ５、Ａ６の出力端子間ＴＡ５、ＴＡ６に第３出力信号が出力される（負荷電流が流れる）ことにより、スピーカＳ３から第３入力信号に応じた音が出力されることとなる。
また、第４ＢＴＬアンプＢ４は、ブリッジ接続された第７及び第８出力アンプＡ７、Ａ８を有し、入力端子ＴＩＮ４に入力される第４入力信号（第４チャネルｃｈ４の信号）を増幅した第４出力信号を出力する。
上記第７及び第８出力アンプＡ７、Ａ８は、電流が供給される電流供給端子と、電流を掃出する電流掃出端子と、信号を出力する出力端子ＴＡ７、ＴＡ８と、を有する。
そして、第７及び第８出力アンプＡ７、Ａ８の出力端子ＴＡ７、ＴＡ８間には、負荷であるスピーカＳ４が接続されている。第７及び第８出力アンプＡ７、Ａ８の出力端子ＴＡ７、ＴＡ８間に第４出力信号が出力される（負荷電流が流れる）ことにより、スピーカＳ４から第４入力信号に応じた音が出力されることとなる。
また、第１接続回路ＳＷ１は、第１ＢＴＬアンプＢ１の第１出力信号に応じて、第１及び第２出力アンプＡ１、Ａ２を、第２電位線ＬＧＮＤと第３電位線ＬＭとの間に接続し、又は、第２電位線ＬＧＮＤと第１電位線ＬＶＤＤとの間に接続する。
すなわち、第１接続回路ＳＷ１は、第１出力信号に応じて、第１及び第２出力アンプＡ１、Ａ２の電流供給端子を第３電位線ＬＭに接続し且つ第１及び第２出力アンプＡ１、Ａ２の電流掃出端子を第２電位線ＬＧＮＤに接続し、又は、第１及び第２出力アンプＡ１、Ａ２の電流供給端子を第１電位線ＬＶＤＤに接続し且つ第１及び第２出力アンプＡ１、Ａ２の電流掃出端子を第２電位線ＬＧＮＤに接続する。
例えば、第１接続回路ＳＷ１は、第１出力信号の振幅が第１出力閾値未満の場合には、第１及び第２の出力アンプＡ１、Ａ２を、第２電位線ＬＧＮＤと第３電位線ＬＭとの間に接続する。
一方、第１接続回路ＳＷ１は、第１出力信号の振幅が第１出力閾値以上の場合には、第１及び第２の出力アンプＡ１、Ａ２を、第２電位線ＬＧＮＤと第１電位線ＬＶＤＤとの間に接続する。
この第１の接続回路ＳＷ１は、例えば、図１に示すように、スイッチ素子ＳＷ１ｐ、ＳＷ１ｍを有する。このスイッチ素子ＳＷ１ｐ、ＳＷ１ｍにより、第１及び第２出力アンプＡ１、Ａ２の電流供給端子の接続先を第３電位線ＬＭ又は第１電位線ＬＶＤＤに切り換える。
また、第２接続回路ＳＷ２は、第２ＢＴＬアンプＢ２の第２出力信号に応じて、第３及び第４出力アンプA３、Ａ４を、第１電位線ＬＶＤＤと第３電位線ＬＭとの間に接続し、又は、第１電位線ＬＶＤＤと第２電位線ＬＧＮＤとの間に接続する。
すなわち、第２接続回路ＳＷ２は、第２出力信号に応じて、第３及び第４出力アンプＡ３、Ａ４の電流供給端子を第１電位線ＬＶＤＤに接続し且つ第３及び第４出力アンプＡ３、Ａ４の電流掃出端子を第３電位線ＬＭに接続し、又は、第３及び第４出力アンプＡ３、Ａ４の電流供給端子を第１電位線ＬＶＤＤに接続し且つ第３及び第４出力アンプＡ３、Ａ４の電流掃出端子を第２電位線ＬＧＮＤに接続する。
例えば、第２接続回路ＳＷ２は、第２出力信号の振幅が第２出力閾値未満の場合には、第３及び第４の出力アンプＡ３、Ａ４を、第１電位線ＬＶＤＤと第３電位線ＬＭとの間に接続する。
一方、第２接続回路ＳＷ２は、第２出力信号の振幅が第２出力閾値以上の場合には、第３及び第４の出力アンプを、第１電位線ＬＶＤＤと第２電位線ＬＧＮＤとの間に接続する。
この第２接続回路ＳＷ２は、例えば、図１に示すように、スイッチ素子ＳＷ２ｐ、ＳＷ２ｍを有する。スイッチ素子ＳＷ２ｐ、ＳＷ２ｍにより、第３及び第４出力アンプＡ３、Ａ４の電流掃出端子の接続先を第３電位線ＬＭ又は第２電位線ＬＧＮＤに切り換える。
また、第３接続回路ＳＷ３は、第３ＢＴＬアンプＢ３の第３出力信号に応じて、第５及び第６出力アンプA５、Ａ６を、第２電位線ＬＧＮＤと第３電位線ＬＭとの間に接続し、又は、第２電位線ＬＧＮＤと第１電位線ＬＶＤＤとの間に接続する。
すなわち、第３接続回路ＳＷ３は、第３出力信号に応じて、第５及び第６出力アンプＡ５、Ａ６の電流供給端子を第３電位線ＬＭに接続し且つ第５及び第６出力アンプＡ５、Ａ６の電流掃出端子を第２電位線ＬＧＮＤに接続し、又は、第５及び第６出力アンプＡ５、Ａ６の電流供給端子を第１電位線ＬＶＤＤに接続し且つ第５及び第６出力アンプＡ５、Ａ６の電流掃出端子を第２電位線ＬＧＮＤに接続する。
例えば、第３接続回路ＳＷ３は、第３出力信号の振幅が第１出力閾値未満の場合には、第５及び第６の出力アンプＡ５、Ａ６を、第２電位線ＬＧＮＤと第３電位線ＬＭとの間に接続する。
一方、第３接続回路ＳＷ３は、第５及び第６の出力アンプＡ５、Ａ６を、第３出力信号の振幅が第１出力閾値以上の場合には、第２電位線ＬＧＮＤと第１電位線ＬＶＤＤとの間に接続する。
この第３接続回路ＳＷ３は、例えば、図１に示すように、スイッチ素子ＳＷ３ｐ、ＳＷ３ｍを有する。スイッチ素子ＳＷ３ｐ、ＳＷ３ｍにより、第５及び第６出力アンプＡ５、Ａ６の電流供給端子の接続先を第３電位線ＬＭ又は第１電位線ＬＶＤＤに切り換える。
また、第４接続回路ＳＷ４は、第４ＢＴＬアンプＢ４の第４出力信号に応じて、第７及び第８出力アンプA７、Ａ８を、第１電位線ＬＶＤＤと第３電位線ＬＭとの間に接続し、又は、第１電位線ＬＶＤＤと第２電位線ＬＧＮＤとの間に接続する。
すなわち、第４接続回路ＳＷ４は、第４出力信号に応じて、第７及び第８出力アンプＡ７、Ａ８の電流供給端子を第１電位線ＬＶＤＤに接続し且つ第７及び第８出力アンプＡ７、Ａ８の電流掃出端子を第３電位線ＬＭに接続し、又は、第７及び第８出力アンプＡ７、Ａ８の電流供給端子を第１電位線ＬＶＤＤに接続し且つ第７及び第８出力アンプＡ７、Ａ８の電流掃出端子を第２電位線ＬＧＮＤに接続する。
例えば、第４接続回路ＳＷ４は、第４出力信号の振幅が第２出力閾値未満の場合には、第７及び第８の出力アンプＡ７、Ａ８を、第１電位線ＬＶＤＤと第３電位線ＬＭとの間に接続する。
一方、第４接続回路ＳＷ４は、第７及び第８の出力アンプＡ７、Ａ８を、第４出力信号の振幅が第２出力閾値以上の場合には、第１電位線ＬＶＤＤと第２電位線ＬＧＮＤとの間に接続する。
この第４接続回路ＳＷ４は、例えば、図１に示すように、スイッチ素子ＳＷ４ｐ、ＳＷ４ｍを有する。スイッチ素子ＳＷ４ｐ、ＳＷ４ｍにより、第７及び第８出力アンプＡ７、Ａ８の電流掃出端子の接続先を第３電位線ＬＭ又は第２電位線ＬＧＮＤに切り換える。
なお、既述の第１及び第２出力閾値は、例えば、第１電位ＶＤＤと第２電位ＧＮＤとの電位差の１／２以下に設定される。
また、低電位側スイッチ回路ＳＷＦは、第１及び第３入力信号に応じて、第２出力アンプＡ２の出力と第５出力アンプＡ５の出力との間を、オンすることで導通し又はオフすることで遮断する。
ここで、第１コンパレータＣＦは、第１入力信号及び第３の入力信号の振幅の少なくとも一方が第１入力閾値以上である場合には、低電位側スイッチ回路ＳＷＦをオフする信号を出力する。
これにより、低電位側スイッチ回路ＳＷＦは、第１入力信号及び第３の入力信号の振幅の少なくとも一方が第１入力閾値以上である場合には、オフする。
一方、第１コンパレータＣＦは、第１入力信号及び第３の入力信号の振幅の両方が第１入力閾値未満である場合には、低電位側スイッチ回路ＳＷＦをオンする信号を出力する。
これにより、低電位側スイッチ回路ＳＷＦは、第１入力信号及び第３の入力信号の振幅の両方が該第１入力閾値未満である場合には、オンする。
なお、該第１入力閾値は、第１及び第３入力信号の振幅が第１入力閾値以下のとき、第１及び第３出力信号の振幅が電源電圧の１／４以下になるように設定される。
また、高電位側スイッチ回路ＳＷＲは、第２及び第４入力信号に応じて、第４出力アンプＡ４の出力と第７出力アンプＡ７の出力との間を、オンすることで導通し又はオフすることで遮断する。
ここで、第２コンパレータＣＲは、第２入力信号及び第４の入力信号の振幅の少なくとも一方が第２入力閾値以上である場合には、高電位側スイッチ回路ＳＷＲをオフする信号を出力する。
これにより、高電位側スイッチ回路ＳＷＲは、第２入力信号及び第４の入力信号の振幅の少なくとも一方が第２入力閾値以上である場合には、オフする。
一方、第２コンパレータＣＲは、第２入力信号及び第４の入力信号の振幅の両方が第２入力閾値未満である場合には、高電位側スイッチ回路ＳＷＲをオンする信号を出力する。
これにより、高電位側スイッチ回路ＳＷＲは、第２入力信号及び第４の入力信号の振幅の両方が第２入力閾値未満である場合には、オンする。
なお、該第２入力閾値は、第２及び第４入力信号の振幅が第２入力閾値以下のとき、第２及び第４出力信号の振幅が電源電圧の１／４以下になるように設定される。
このように、低電位側スイッチ回路ＳＷFと高電位側スイッチ回路ＳＷRを制御する入力信号の閾値は、各々対応するＢＴＬアンプ間の出力信号レベルが電源電圧の１／４を超えない範囲で設定される。
また、第１制御回路ＦＢＮ１は、低電位側スイッチ回路ＳＷＦの状態（オン／オフ）及び第１入力信号に応じて、第１ＢＴＬアンプＢ１の第１及び第２出力アンプＡ１、Ａ２の出力を制御する。
この第１制御回路ＦＢＮ１は、第１入力信号に対する第１出力信号の第１ＢＴＬアンプＢ１の差動利得が一定の規定値になるように、第１及び第２出力アンプＡ１、Ａ２の利得を制御する。
なお、第１制御回路ＦＢＮ１は、第１入力信号が無信号である場合には、第１ＢＴＬアンプＢ１の出力端子ＴＡ１、ＴＡ２の直流電圧を第４の電位に設定する。
また、第３制御回路ＦＢＮ３は、低電位側スイッチ回路ＳＷＦの状態（オン／オフ）及び第３入力信号に応じて、第３ＢＴＬアンプＢ３の第５及び第６出力アンプＡ５、Ａ６の出力を制御する。
この第３制御回路ＦＢＮ３は、第３入力信号に対する第３出力信号の第３ＢＴＬアンプＢ３の差動利得が一定の規定値になるように、第５及び第６出力アンプＡ５、Ａ６の利得を制御する。
なお、第３制御回路ＦＢＮ３は、第３入力信号が無信号である場合には、第３ＢＴＬアンプＢ３の出力端子ＴＡ５、ＴＡ６の直流電圧を第４の電位に設定する。
なお、上記第４電位は、例えば、第２電位ＧＮＤと第３電位VDD/２の中間電位である、第１電位ＶＤＤ（電源電圧）の１/４の電位に設定される。
ここで、低電位側スイッチ回路ＳＷＦがオンしている場合には、第１制御回路ＦＢＮ１が第２出力アンプＡ２の出力を第１基準電位に設定するとともに、第３制御回路ＦＢＮ３が第５出力アンプＡ５の出力を第１基準電位に設定する。
さらに、低電位側スイッチ回路ＳＷＦがオンしている場合には、第２出力アンプと第５出力アンプは並列動作したアンプとして動作するように制御する。例えば、第２出力アンプＡ２の出力電流と第５出力アンプＡ５の出力電流とが等しくなるよう制御すれば良い。 一方、低電位側スイッチ回路ＳＷＦがオフしている場合には、第１制御回路ＦＢＮ１が、第２出力アンプＡ２の出力がクリップしない限り、第１出力アンプＡ１の出力を低電位側スイッチ回路ＳＷＦがオフする直前の第１出力アンプＡ１の出力電位を保持するように制御する。
さらに、低電位側スイッチ回路ＳＷＦがオフしている場合には、第３制御回路ＦＢＮ３が、第５出力アンプＡ５の出力がクリップしない限り、第６出力アンプＡ６の出力を低電位側スイッチ回路がオフする直前の第６出力アンプＡ６の出力電位を保持するように制御する。
また、第２制御回路ＦＢＮ２は、高電位側スイッチ回路ＳＷＲの状態（オン／オフ）及び第２入力信号に応じて、第２ＢＴＬアンプＢ２の第３及び第４出力アンプＡ３、Ａ４の出力を制御する。
この第２制御回路ＦＢＮ２は、第２入力信号に対する第２出力信号の第２ＢＴＬアンプＢ２の差動利得が一定の規定値になるように、第３及び第４出力アンプＡ３、Ａ４の利得を制御する。
なお、第２制御回路ＦＢＮ２は、第２入力信号が無信号である場合には、第２ＢＴＬアンプＢ２の出力端子ＴＡ３、ＴＡ４の直流電圧を第５電位に設定する。
また、第４制御回路ＦＢＮ４は、高電位側スイッチ回路ＳＷＲの状態（オン／オフ）及び第４入力信号に応じて、第４ＢＴＬアンプＢ４の第７及び第８出力アンプＡ７、Ａ８の出力を制御する。
この第４制御回路ＦＢＮ４は、第４入力信号に対する第４出力信号の第４ＢＴＬアンプＢ４の差動利得が一定の規定値になるように、第７及び第８出力アンプＡ７、Ａ８の利得を制御する。
なお、第４制御回路ＦＢＮ４は、第４入力信号が無信号である場合には、第４ＢＴＬアンプＢ４の出力端子ＴＡ７、ＴＡ８の直流電圧を第５電位に設定する。
また、上記第５電位は、例えば、第３電位VDD/２と第１電位ＶＤＤの中間電位である、第１電位ＶＤＤ（電源電圧）の３/４の電位に設定される。
ここで、また、高電位側スイッチ回路ＳＷＲがオンしている場合には、第２制御回路ＦＢＮ２が第４出力アンプＡ４の出力を第２基準電位に設定するとともに、第４制御回路ＦＢＮ４が第７出力アンプＡ７の出力を第２基準電位に設定する。
さらに、高電位側スイッチ回路ＳＷＲがオンしている場合には、第４出力アンプと第７出力アンプは並列動作したアンプとして動作するように制御する。例えば、第４出力アンプＡ４の出力電流と第７出力アンプＡ７の出力電流とが等しくなるよう制御すれば良い。
一方、高電位側スイッチ回路ＳＷＲがオフしている場合には、第２制御回路ＦＢＮ２が、第４出力アンプＡ４の出力がクリップしない限り、第３出力アンプＡ３の出力を高電位側スイッチ回路ＳＷＲがオフする直前の第３出力アンプＡ３の出力電位を保持するように制御する。
さらに、高電位側スイッチ回路ＳＷＲがオフしている場合には、第４制御回路ＦＢＮ４が、第７出力アンプＡ７の出力がクリップしない限り、第８出力アンプＡ８の出力を高電位側スイッチ回路ＳＷＲがオフする直前の第８出力アンプＡ８の出力電位を保持するように制御する。
ここで、図２は、図１に示す第１の出力アンプＡ１の各端子を説明するための図である。なお、他の第２〜第８の出力アンプA２〜A８も同様の構成を有する。
図２示すように、第１の出力アンプＡ１は、正相入力TCFB１ｐ,TDFBｐ,TCFB２ｐと、逆相入力TCFB１ｍ,TDFBｍ,TCFB２ｍを有し、出力端子ＴＡ１への電流供給は電流供給端子ＴＩＳから行い、出力端子ＴＡ１から流れ込んだ電流は電流掃出端子ＴＩＯへと流れる。
図３は、図２に示す第１出力アンプＡ１の構成の一例を示す図である。なお、他の第２〜第８出力アンプA２〜A８も同様の構成を有する。
図３に示すように、第１出力アンプＡ１は、差動入力トランスコンダクタンス(gｍ)回路ＧｍＤＦＢ、ＧｍＣＦＢ１、ＧｍＣＦＢ２と、内部負荷loadと、ドライバＸと、相補型第１ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第２ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ２と、を備える。
第１ＭＯＳトランジスタＭ１は、電流経路の一端（ソース）が電流供給端子ＴＩＳに接続され、電流経路の他端（ドレイン）が出力端子ＴＡ１に接続されている。
第２ＭＯＳトランジスタＭ２は、電流経路の一端（ドレイン）が出力端子ＴＡ１に接続され、電流経路の他端（ソース）が電流掃出端子ＴＩＯに接続されている。
ｇｍ回路ＧｍＤＦＢは、第１正相入力ＴＤＦＢｐと第１逆相入力ＴＤＦＢｍの電位差に応じて、電流を出力する。
ｇｍ回路ＧｍＣＦＢ１は、第２正相入力ＴＣＦＢ１ｐと第２逆相入力ＴＣＦＢ１ｍの電位差に応じて、電流を出力する。
ｇｍ回路ＧｍＣＦＢ２は、第３正相入力ＴＣＦＢ２ｐと第３逆相入力ＴＣＦＢ２ｍの電位差に応じて、電流を出力する。
なお、３つのｇｍ回路ＧｍＤＦＢ、ＧｍＣＦＢ１、ＧｍＣＦＢ２のgｍ(トランスコンダクタンス)は任意の値に設定されるものとする。３つのｇｍ回路ＧｍＤＦＢ、ＧｍＣＦＢ１、ＧｍＣＦＢ２の出力は合成されて、内部負荷loadを駆動する。ここでI-V変換された出力は、次段のドライバＸで更に増幅されることになる。そして、ドライバＸの出力により、プッシュプル構成である第１、第２ＭＯＳトランジスタＭ１、Ｍ２を駆動する。
従って、３つのｇｍ回路ＧｍＤＦＢ、ＧｍＣＦＢ１、ＧｍＣＦＢ２により第１、第２ＭＯＳトランジスタＭ１、Ｍ２が制御されて、出力端子TA１の電圧を決定させることになる。
本実施形態では、各正相入力端子が、各逆相入力端子よりも高い場合は、出力端子を正相側に増幅させるように働くものと定義する。
但し、３つのいずれかのｇｍ回路ＧｍＤＦＢ、ＧｍＣＦＢ１、ＧｍＣＦＢ２のうち、逆相入力が正相入力よりも高い場合などは、そのｇｍ回路の出力電流の合算で負荷loadの電圧が決定される。
負荷Loadの電圧が正相に振幅する場合は、出力端子も正相に増幅されて、負荷Ｌｏａｄの電圧が逆相に振幅する場合は、出力端子も逆相に増幅される。
すなわち、第１出力アンプＡ１は、第１出力アンプＡ１の、第１正相入力ＴＤＦＢｐと第１逆相入力ＴＤＦＢｍの電位差、第２正相入力ＴＣＦＢ１ｐと第２逆相入力ＴＣＦＢ１ｍの電位差、及び、第３正相入力ＴＣＦＢ２ｐと第３逆相入力ＴＣＦＢ２ｍの電位差に応じて、第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２とを相補的にオン又はオフに制御する。
また、図４は、図２に示す第１出力アンプＡ１の構成の他の例を示す図である。なお、他の第２〜第８出力アンプA２〜A８も同様の構成を有する。
第１出力アンプＡ１は、差動入力の電圧制御電圧源(voltage controlled voltage source: vcvs)回路ＡＤＦＢ,ＡＣＦＢ１,ＡＣＦＢ２と、ドライバＸと、相補型第１ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）Ｍ１と、第２ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｍ２と、を備える。
第１ＭＯＳトランジスタＭ１は、電流経路の一端（ソース）が電流供給端子ＴＩＳに接続され、電流経路の他端（ドレイン）が出力端子ＴＡ１に接続されている。
第２ＭＯＳトランジスタＭ２は、電流経路の一端（ドレイン）が出力端子ＴＡ１に接続され、電流経路の他端（ソース）が電流掃出端子ＴＩＯに接続されている。
電圧制御電圧源回路ＡＤＦＢは、第１正相入力ＴＤＦＢｐと第１逆相入力ＴＤＦＢｍの電位差に応じて、電圧を出力する。
電圧制御電圧源回路ＡＣＦＢ１は、第２正相入力ＴＣＦＢ１ｐと第２逆相入力ＴＣＦＢ１ｍの電位差に応じて、電圧を出力する。
電圧制御電圧源回路ＡＣＦＢ２は、第３正相入力ＴＣＦＢ２ｐと第３逆相入力ＴＣＦＢ２ｍの電位差に応じて、電圧を出力する。
電圧制御電圧源回路ＡＤＦＢ,ＡＣＦＢ１,ＡＣＦＢ２の増幅率は任意の値に設定される。３つの電圧制御電圧源回路ＡＤＦＢ,ＡＣＦＢ１,ＡＣＦＢ２の出力は、加算され、次段のドライバＸで更に増幅される。
ここでは、各正相入力端子が、各逆相入力端子よりも高い場合は、電圧制御電圧源回路は正相に増幅するものとし、三つの電圧制御電圧源回路ＡＤＦＢ,ＡＣＦＢ１,ＡＣＦＢ２の加算された出力が正相であれば、出力端子を正相側に増幅させるように働く。
すなわち、第１出力アンプＡ１は、第１出力アンプＡ１の、第１正相入力ＴＤＦＢｐと第１逆相入力ＴＤＦＢｍの電位差、第２正相入力ＴＣＦＢ１ｐと第２逆相入力ＴＣＦＢ１ｍの電位差、及び、第３正相入力ＴＣＦＢ２ｐと第３逆相入力ＴＣＦＢ２ｍの電位差に応じて、第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジスタＭ２とを相補的にオン又はオフに制御する。
これらの図３、４の出力アンプの具体例で示すように、低電位側スイッチ回路ＳＷＦがオンしている間に限り、第２出力アンプのＭ１のゲート及び第５出力アンプのＭ１のゲート同士を短絡し、且つ第２出力アンプのＭ２のゲート及び第５出力アンプのＭ２のゲート同士を短絡させれば、第２出力アンプＡ２の出力と、第５出力アンプＡ５の出力は第１基準電位に設定されているので、第２出力アンプＡ２の出力電流と第５出力アンプＡ５の出力電流とを等しくなるよう制御出来る。
さらに、図３、４の出力アンプの具体例で示すように、高電位側スイッチ回路ＳＷＲがオンしている間に限り、第４出力アンプのＭ１のゲート及び第７出力アンプのＭ１のゲート同士を短絡し、且つ第４出力アンプのＭ２のゲート及び第７出力アンプのＭ２のゲート同士を短絡させれば、第４出力アンプＡ４の出力と、第７出力アンプＡ７の出力は第２基準電位に設定されているので、第４出力アンプＡ４の出力電流と第７出力アンプＡ７の出力電流とを等しくなるよう制御することができる。
ここで、図５は、図１に示す第１制御回路ＦＢＮ１の構成の一例を示す図である。なお、第２から第４制御回路ＦＢＮ２〜ＦＢＮ４も同様の構成を有する。
図５に示すように、第１制御回路ＦＢＮ１は、差動出力回路Ｄと、第１抵抗Ｒ１と、第２抵抗Ｒ２と、第３抵抗Ｒ３と、第４抵抗Ｒ４と、第５抵抗Ｒ５と、第６抵抗Ｒ６と、第７抵抗Ｒ７と、第１制御スイッチＳＷＣと、第２制御スイッチＳＷＣＸと、キャパシタＣ１と、を備える。
差動出力回路Ｄは、入力に第１入力信号が入力され、第１入力信号に基づいた差動信号を第１出力及び第２出力から出力する。
第１抵抗Ｒ１は、一端が差動出力回路Ｄの第１出力に接続され、他端が第１出力アンプＡ１の第１正相入力ＴＤＦＢｐに接続され且つ第２出力アンプＡ２の第１逆相入力ＴＤＦＢｍに接続されている。
第２抵抗Ｒ２は、一端が差動出力回路Ｄの第２出力に接続され、他端が第２出力アンプＡ２の第１正相入力ＴＤＦＢｐに接続され且つ第１出力アンプＡ１の第１逆相入力ＴＤＦＢｍに接続されている。
第３抵抗Ｒ３は、一端が第１抵抗Ｒ１の他端に接続され、他端が第２出力アンプＡ２の出力端子ＴＡ２に接続されている。
第４抵抗Ｒ４は、一端が第２抵抗Ｒ２の他端に接続され、他端が第１出力アンプＡ１の出力端子ＴＡ１に接続されている。
第５抵抗Ｒ５は、一端が第１出力アンプＡ１の出力端子ＴＡ１に接続され、他端が第１出力アンプＡ１の第２逆相入力ＴＣＦＢ１ｍ及び第２出力アンプＡ２の第２逆相入力ＴＣＦＢ１ｍに接続されている。
第１制御スイッチＳＷＣは、電流経路の一端が第５抵抗Ｒ５の他端に接続され、電流経路の他端が第１出力アンプＡ１の第２正相入力ＴＣＦＢ１ｐに接続され且つ第２出力アンプＡ２の第２正相入力ＴＣＦＢ１ｐに接続されている。
この第１制御スイッチＳＷＣは、既述の低電位側スイッチ回路ＳＷＦと同期してオン又はオフする。すなわち、第１制御スイッチＳＷＣは、低電位側スイッチ回路ＳＷＦがオンしているときに、オンし、低電位側スイッチ回路ＳＷＦがオフしているときに、オフする。
キャパシタＣ１は、一端に基準電圧ＶＲＥＦが供給され、他端が第１制御スイッチＳＷＣの電流経路の他端に接続されている。
第６抵抗Ｒ６は、一端が第２出力アンプＡ２の出力端子ＴＡ２に接続され、他端が第１出力アンプＡ１の第３逆相入力ＴＣＦＢ２ｍ及び第２出力アンプＡ２の第３逆相入力ＴＣＦＢ２ｍに接続されている。
第２制御スイッチＳＷＣＸは、電流経路の一端が第６抵抗Ｒ６の他端に接続され、電流経路の他端が第１出力アンプＡ１の第３正相入力ＴＣＦＢ２ｐに接続され且つ第２出力アンプＡ２の第３正相入力ＴＣＦＢ２ｐに接続されている。
この第２制御スイッチＳＷＣＸは、第１制御スイッチＳＷＣとは相補的にオン又はオフする。すなわち、第２制御スイッチＳＷＣＸは、第１制御スイッチＳＷＣがオンしているときに、オフし、第１制御スイッチＳＷＣがオフしているときに、オンする。
第７抵抗Ｒ７は、一端に基準電圧ＶＲＥＦが供給され、他端が第２制御スイッチＳＷＣＸの電流経路の他端に接続されている。
ここで、第１制御回路ＦＢＮ１の三つの制御ループの一つ、第１〜第４抵抗R１〜R４で規定された差動帰還ループは、常に機能する。この差動帰還ループは、端子ＴＩＮ１から、出力端子ＴＡ１と出力端子ＴＡ２との間の電位差(出力電圧)までの利得を常に略一定に維持するよう、第１正相入力ＴＤＦＢｐと第１逆相入力ＴＤＦＢｍの電位差（信号）を制御している。
すなわち、既述のように、第１制御回路ＦＢＮ１は、第１入力信号に対する第１出力信号の第１ＢＴＬアンプＢ１の差動利得が一定の規定値になるように、第１及び第２出力アンプＡ１、Ａ２の利得を制御する。
第５抵抗R５、キャパシタC１及び基準電圧VREFで規定された帰還制御ループは、第２正相入力ＴＣＦＢ１ｐと第２逆相入力ＴＣＦＢ１ｍの電位差（信号）を制御している。
第６抵抗R６、第７抵抗R７、基準電圧VREFで規定された帰還制御ループは、第３正相入力ＴＣＦＢ２ｐと第３逆相入力ＴＣＦＢ２ｍの電位差（信号）を制御している。
そして、第１出力アンプＡ１は、第１出力アンプＡ１の、第１正相入力ＴＤＦＢｐと第１逆相入力ＴＤＦＢｍの電位差、第２正相入力ＴＣＦＢ１ｐと第２逆相入力ＴＣＦＢ１ｍの電位差、及び、第３正相入力ＴＣＦＢ２ｐと第３逆相入力ＴＣＦＢ２ｍの電位差に応じた信号を出力端子ＴＡ１から出力する。
また、第２出力アンプＡ２は、第２出力アンプＡ２の、第１正相入力ＴＤＦＢｐと第１逆相入力ＴＤＦＢｍの電位差、第２正相入力ＴＣＦＢ１ｐと第２逆相入力ＴＣＦＢ１ｍの電位差、及び、第３正相入力ＴＣＦＢ２ｐと第３逆相入力ＴＣＦＢ２ｍの電位差に応じた信号を出力端子ＴＡ２から出力する。
ここで、第１制御スイッチＳＷＣがオンの期間（第２制御スイッチＳＷＣＸがオフの期間）は、ノードNCFB１ｐとノードNCFB１ｍの電位差はゼロになる。この期間は、抵抗R５を介して、キャパシタC１に接続されたノードNCFB１ｐの電圧が出力端子TA１に等しくなるようにキャパシタC１が充電される（サンプルモード）。
この期間において、ノードNCFB１ｐとノードNCFB１ｍの電位差がゼロなので、図３に示すｇｍ回路ＧｍＣＦＢ１の出力電流はゼロになり、ｇｍ回路ＧｍＣＦＢ１は出力アンプの動作に寄与しない。
さらに、この期間において、第２制御スイッチＳＷＣＸはオフしているので、図３に示すｇｍ回路ＧｍＣＦＢ２は制御された状態になる。すなわち、出力端子ＴＡ２の電圧が第６抵抗R６を介して第３逆相入力ＴＣＦＢ２ｍに供給され、基準電圧VREFが第７抵抗R７を介して、第３正相入力ＴＣＦＢ２ｐに供給される。これにより、第３正相入力ＴＣＦＢ２ｐと第３逆相入力ＴＣＦＢ２ｍの制御ループは、出力端子ＴＡ２の電圧を基準電圧VREFに等しくするように動作することになる。
すなわち、既述のように、低電位側スイッチ回路ＳＷＦがオン（第１制御スイッチＳＷＣがオン且つ第２制御スイッチＳＷＣＸがオフ）している場合には、第１制御回路ＦＢＮ１が第２出力アンプＡ２の出力を第１基準電位に設定する。
また、第１制御スイッチＳＷＣがオフの期間(第２制御スイッチＳＷＣＸがオンの期間)は、ノードNCFB２ｐとノードNCFB２ｍの電位差はゼロになる。このため、図３に示すｇｍ回路ＧｍＣＦＢ２の出力電流はゼロとなり、ｇｍ回路ＧｍＣＦＢ２は出力アンプの動作に寄与しない。第１制御スイッチＳＷＣがオフになるので、キャパシタC１に蓄えられた電荷を保持することになる（ホールドモード）。
このホールドモードでは、出力端子TA１の電位を、抵抗R５を介して参照してノードNCFB１ｍに供給し、キャパシタC１に保持された電圧を、そのままノードNCFB１ｐに供給している。したがって、第２正相入力ＴＣＦＢ１ｐと第２逆相入力ＴＣＦＢ１ｍの制御ループは、出力端子TA１の電圧を、第１制御スイッチＳＷＣがオフする直前の値に等しくする（サンプルホールドする）ように動作することになる。
すなわち、既述のように、低電位側スイッチ回路ＳＷＦがオフしている場合には、第１制御回路ＦＢＮ１が、第２出力アンプＡ２の出力がクリップしない限り、第１出力アンプＡ１の出力を低電位側スイッチ回路ＳＷＦがオフする直前の第１出力アンプＡ１の出力電位を保持するように制御する。
なお、差動帰還ループは、あくまで差動利得を一定にするものであり、出力端子TA１、TA２の直流電圧を決定することはできない。したがって、出力端子TA１、TA２の直流電圧の決定は、第３正相入力ＴＣＦＢ２ｐと第３逆相入力ＴＣＦＢ２ｍの制御ループ、もしくは、第２正相入力ＴＣＦＢ１ｐと第２逆相入力ＴＣＦＢ１ｍの制御ループで行われることになる。
なお、第２から第４制御回路ＦＢＮ２〜ＦＢＮ４も同様の制御動作を実行する。
ここで、電力増幅装置１００の小信号〜大信号モードの一周期の動作の一例について説明する。図６は、図１に示す第２、第４ＢＴＬアンプＢ２、Ｂ４の構成の一例を示す図である。また、図７は、第２ＢＴＬアンプＢ２の第３及び第４出力アンプＡ３、Ａ４の出力端子ＴＡ３、ＴＡ４の出力電圧Ｏｕｔ２ｐ、Ｏｕｔ２ｍの波形と、第１、第２制御スイッチＳＷＣ、ＳＷＣＸ、高電位側スイッチ回路ＳＷＲ、及びスイッチ素子ＳＷ２ｐ、ＳＷ２ｍの状態と、モードとの関係の一例を示す図である。
ここでは、第２チャンネルｃｈ２の入力信号の振幅が小（第２入力閾値未満）であり、第１制御スイッチＳＷＣ及び高電位側スイッチ回路ＳＷＲがオンである期間を小信号モードと呼ぶものとする。第１制御スイッチＳＷＣがオンなので、図６に示す出力端子ＴＡ４の出力電圧Ｏｕｔ２ｍを基準電圧VREFに等しくするように帰還ループが作用する。ここで、ＶＲＥＦは3VDD/4の電位が設定されている。
一方で、出力端子ＴＡ３の出力電圧Ｏｕｔ２ｐは、差動帰還の制御ループにより、差動利得を一定にするため、出力振幅が発生する。この小信号モードでは、第２チャンネルｃｈ２で負荷に供給した電流を第４チャンネルｃｈ４の負荷に供給することが出来る。出力電圧Ｏｕｔ２ｍが第３電位ＶＤＤ／２以上（第２出力信号の振幅が第２出力閾値未満）であるので、第３、第４出力アンプＡ３、Ａ４の電流掃出端子は第３電位線ＬＭに接続されており、下側の第１、第３ＢＴＬアンプＢ１、Ｂ３で再利用が可能である。よって、更に第４チャンネルｃｈ４で消費した負荷電流を、第１、第３チャンネルｃｈ１/ｃｈ３側でも再利用することができる。
次に、第２チャンネルｃｈ２の入力信号の振幅が第２入力閾値以上になると、第１制御スイッチＳＷＣ及び高電位側スイッチ回路ＳＷＲがオフになる。これにより、既述の制御ループのサンプルホールド作用によって、出力電圧Ｏｕｔ２ｐの直流電圧を第１制御スイッチＳＷＣがオンからオフに切替わる直前の値に保持するように働く。
出力電圧Ｏｕｔ２ｍを基準電圧VREFに等しくする制御ループは動作してないが、差動帰還は維持されているので、今度は、差動利得を一定の規定値にするように出力電圧Ｏｕｔ２ｍの出力振幅が現れる。
出力電圧Ｏｕｔ２ｍが第３電位ＶＤＤ／２以上（第２出力信号の振幅が第２出力閾値未満）であるので、第３、第４出力アンプＡ３、Ａ４の電流掃出端子は第３電位線ＬＭに接続されており、下側の第１、第３ＢＴＬアンプＢ１、Ｂ３で再利用が可能である。この状態を中信号モードと呼ぶ。
さらに、第２チャンネルｃｈ２の入力信号の振幅が大きくなって、出力電圧Ｏｕｔ２ｍが第３電位ＶＤＤ／２未満（第２出力信号の振幅が第２出力閾値以上）になると、第３、第４出力アンプＡ３、Ａ４の電流掃出端子は第２電位線ＬＧＮＤに接続される。この状態では、負荷電流を下側の第１、第３ＢＴＬアンプＢ１、Ｂ３で再利用することはできなくなる。この状態を大信号モードと呼ぶ。
続いて、正弦波入力の後半の半周期（入力振幅が負）を迎えた期間について説明する。
正弦波入力の振幅が負の期間は、図７で言えば、出力電圧Out2mが出力電圧Out2pの電位に比べて高い期間となる。小信号モードから中信号モードに切り替わる入力レベル（第２入力閾値）に到達すると、出力電圧Out2pは直前の値にサンプルホールドされ、第３電位VDD/2を超えないレベル（７Ｖよりもやや高い電位）で固定されている。一方で、出力電圧Out2pは差動帰還により、振幅が発生しているが、更に入力信号振幅が増えると、出力電圧Out2mは第１電位線ＬＶＤＤに対し、クリップしてしまう。こうなると、出力電圧Out2mはこれ以上振幅を発生させる事は出来ないので、第２制御回路ＦＢＮ２内における差動帰還の制御ループと、サンプルホールドの制御ループの作用の程度で動作が決定される事になる。
また、図３で言えば、差動帰還の制御を行うｇｍ回路ＧｍＤＦＢと、サンプルホールドの制御を行うｇｍ回路ＧｍＣＦＢ１の設定について、ｇｍ回路ＧｍＤＦＢのトランスコンダクタンス＞ｇｍ回路ＧｍＣＦＢ１のトランスコンダクタンスとなるように、設定すれば良い。このような設定であれば、サンプルホールドの制御ループよりも差動帰還ループの方が強く作用するために、出力電圧Out2mがクリップを開始した途端に、差動利得を一定に保つため、サンプルホールドしていたはずの出力電圧Out2pに出力振幅が現れ、ＢＴＬ出力を歪ませずに、大信号モードの信号を得る事が出来る。
このように、入力信号に応じて、小信号モード、中信号モード、大信号モードを繰り返すことになるが、小信号モードから中信号モードに切り替わる際の出力電圧Ｏｕｔ２ｐ、Ｏｕｔ２ｍのホールド電圧は、第３電位ＶＤＤ／２を超えないように設定するものとする。
もし、出力電圧Ｏｕｔ２ｐ、Ｏｕｔ２ｍが、第３電位ＶＤＤ／２を超えるまで第１制御スイッチＳＷＣの切換えを行わないと、第３、第４出力アンプＡ３、Ａ４の電流掃出端子が第３電位ＶＤＤ／２でなく、第２電位線ＬＧＮＤに接続されることになる。この場合、中信号モードが、スキップされて効率改善効果が低下する。
尚、実際には、高電位側スイッチ回路ＳＷＲのオン抵抗はゼロでなく、有限の値を持つので、小信号モード時に高電位側スイッチ回路ＳＷＲで接続された第４、第７出力アンプＡ４、Ａ７の出力端子ＴＡ４、ＴＡ７の出力電流を等しくして、電流の再利用効率を改善させる必要がある。図３、４に出力アンプの具体例が示されているが、高電位側スイッチ回路ＳＷＲがオンしている間に限り、第４出力アンプのＭ１のゲート及び第７出力アンプのＭ１のゲート同士を短絡し、且つ第４出力アンプのＭ２のゲート及び第７出力アンプのＭ２のゲート同士を短絡させれば、第４出力アンプＡ４の出力と、第７出力アンプＡ７の出力は第２基準電位に設定されているので、第４出力アンプＡ４の出力電流と第７出力アンプＡ７の出力電流とを等しくなるよう制御出来る。
ここで、以上のような構成を有する電力増幅装置１００の動作特性について説明する。
図８は、図１に示す増幅装置１００において、小信号モードであり、第１〜第４チャネルｃｈ１〜ｃｈ４の信号が同相同一振幅の信号である場合の負荷電流の経路を模式的に示す図である。なお、この図８においては、簡単のため、第１〜第４制御回路ＦＢＮ１〜ＦＢＮ４、第１、第２コンパレータＣＦ、ＣＲは、省略されている。
この図８の例では、小信号モードであるので、出力信号レベルが電源電圧の１／４を超えていない。そして、低電位側スイッチ回路ＳＷＦ及び高電位側スイッチ回路ＳＷＲがオンしている。
そして、スイッチ素子ＳＷ１ｐ、ＳＷ１ｍ、ＳＷ３ｐ、ＳＷ３ｍの切換により、第１、第３ＢＴＬアンプＢ１、Ｂ３は、第３電位線ＬＭと第２電位線ＬＧＮＤとの間に接続されたＢＴＬアンプとして機能する。
さらに、第２、第４ＢＴＬアンプＢ２、Ｂ４は、スイッチ素子ＳＷ２ｐ、ＳＷ２ｍ、ＳＷ４ｐ、ＳＷ４ｍの切換により、第１電位線ＬＶＤＤと第３電位線ＬＭの間に接続されたＢＴＬアンプとして機能する。
図８に示すように、第１電位線ＬＶＤＤから供給された負荷電流ＩＯは、第３出力アンプＡ３及び第２チャネルｃｈ２の負荷（スピーカＳ２）を通り、ＳＷRを経由して、第４チャネルｃｈ４の負荷（スピーカＳ４）及び第８出力アンプＡ８を通って第３電位線ＬＭラインに流れる。
この負荷電流ＩＯは、第１出力アンプＡ１を通り、再び第１チャネルｃｈ１の負荷（スピーカＳ１）で再利用され、第１のスイッチ素子ＳＷFを経由して、第３チャネルｃｈ３の負荷（スピーカＳ３）で再利用される。
つまり、一定の電力Ｐｏを各々チャンネルで得るために必要な電源電流は、通常のB級やAB級アンプと比較して１/４で済む。すなわち、消費電力の低減を図ることができる。
次に、図９は、小信号モードにおける第２のチャンネルの各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。また、図１０は、小信号モードにおける第４のチャンネルの各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。また、図１１は、小信号モードにおける第１のチャンネルの各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。また、図１２は、小信号モードにおける第３のチャンネルの各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。
図９、図１０に示すように、出力電圧Ｏｕｔ２ｍ、出力電圧Ｏｕｔ４ｐは、電源電圧の略３/４に固定されており、出力電圧Ｏｕｔ２ｐ、出力電圧Ｏｕｔ４ｍが、入力信号に応じて、増幅されている。
各ＢＴＬアンプの利得は、略一定に維持されているので、第２チャネルｃｈ２と第４チャネルｃｈ４のＢＴＬ波形は、正弦波を維持する。
そして、図１１、図１２に示すように、出力電圧Ｏｕｔ１ｍ、出力電圧Ｏｕｔ３ｐは、電源電圧の略１/４に固定されており、出力電圧Ｏｕｔ１ｐ、出力電圧Ｏｕｔ３ｍが、入力信号に応じて、増幅されている。
各ＢＴＬアンプの利得は、略一定に維持されているので、第１チャネルｃｈ１と第３チャネルｃｈ３のＢＴＬ波形は正弦波を維持する。
次に、図１３は、図１に示す増幅装置１００において、小信号モードであり、第１、第３チャネルｃｈ１、ｃｈ３の信号が逆相であり且つ第２、第４チャネルｃｈ２、ｃｈ４の信号が同相である同一振幅の信号である場合の負荷電流の経路を模式的に示す図である。なお、この図１３においては、簡単のため、第１〜第４制御回路ＦＢＮ１〜ＦＢＮ４、第１、第２コンパレータＣＦ、ＣＲは、省略されている。
この図１３の例では、小信号モードであるので、出力信号レベルが電源電圧の１／４を超えていない。そして、図１３の例では、低電位側スイッチ回路ＳＷＦ及び高電位側スイッチ回路ＳＷＲがオンしている。
そして、第１、第３ＢＴＬアンプＢ１、Ｂ３は、スイッチ素子ＳＷ１ｐ、ＳＷ１ｍ、ＳＷ３ｐ、ＳＷ３ｍの切換により、第３電位線ＬＭと第２電位線ＬＧＮＤとの間に接続されたＢＴＬアンプとして機能する。
さらに、第２、第４ＢＴＬアンプＢ２、Ｂ４は、スイッチ素子ＳＷ２ｐ、ＳＷ２ｍ、ＳＷ４ｐ、ＳＷ４ｍの切換により、第１電位線ＬＶＤＤと第３電位線ＬＭの間に接続されたＢＴＬアンプとして機能する。
図１３に示すように、第２チャネルｃｈ２の負荷（スピーカＳ２）と第４チャネルｃｈ４の負荷（スピーカＳ４）で利用した負荷電流は、第３電位線ＬＭラインを通じて再び、第３チャネルｃｈ３の負荷（スピーカＳ３）で再利用されて、第１チャネルｃｈ１の負荷（スピーカＳ１）で再利用される。
このように、第２、第４チャネルｃｈ２、ｃｈ４の信号の位相に対し、第１、第３チャネルｃｈ１、ｃｈ３の信号の位相が同相・逆相に関わらず、一定の電力Ｐｏを各々チャンネルで得るために必要な負荷電流は、通常のB級やAB級アンプと比較して１/４で済む。すなわち、第２、第４チャネルｃｈ２、ｃｈ４の信号の位相に対し、第１、第３チャネルｃｈ１、ｃｈ３の信号の位相が同相・逆相に関わらず、消費電力の低減を図ることができる。
次に、図１４は、図１に示す増幅装置１００において、小信号モードであり、第１、第２チャネルｃｈ１、ｃｈ２の信号が同相であり且つ第３、第４チャネルｃｈ３、ｃｈ４の信号が逆相である同一振幅の信号である場合の負荷電流の経路を模式的に示す図である。なお、この図１４においては、簡単のため、第１〜第４制御回路ＦＢＮ１〜ＦＢＮ４、第１、第２コンパレータＣＦ、ＣＲは、省略されている。
この図１４の例では、小信号モードであるので、出力信号レベルが電源電圧の１／４を超えていない。そして、図１４の例では、低電位側スイッチ回路ＳＷＦ及び高電位側スイッチ回路ＳＷＲがオンしている。
そして、第１、第３ＢＴＬアンプＢ１、Ｂ３は、スイッチ素子ＳＷ１ｐ、ＳＷ１ｍ、ＳＷ３ｐ、ＳＷ３ｍの切換により、第３電位線ＬＭと第２電位線ＬＧＮＤとの間に接続されたＢＴＬアンプとして機能する。
さらに、第２、第４ＢＴＬアンプＢ２、Ｂ４は、スイッチ素子ＳＷ２ｐ、ＳＷ２ｍ、ＳＷ４ｐ、ＳＷ４ｍの切換により、第１電位線ＬＶＤＤと第３電位線ＬＭの間に接続されたＢＴＬアンプとして機能する。
図１４に示すように、第２及び第４チャネルｃｈ２、ｃｈ４の負荷電流ＩＯは、ＳＷRを通過せず、第３電位線ＬＭラインに流れ込み、各々第１、第３チャネルｃｈ１、ｃｈ３の負荷電流ＩＯとして再利用される。
一定の電力Ｐｏを各々チャンネルで得るために必要な電源電流は、通常のB級やAB級アンプと比較して１/２で済む。
次に、図１５は、図１に示す増幅装置１００において、小信号モードであり、第１、第３チャネルｃｈ１、ｃｈ３の信号が無信号であり、第２、第４チャネルｃｈ２、ｃｈ４の信号が同相である同一振幅の信号である場合の負荷電流の経路を模式的に示す図である。なお、この図１５においては、簡単のため、第１〜第４制御回路ＦＢＮ１〜ＦＢＮ４、第１、第２コンパレータＣＦ、ＣＲは、省略されている。
この図１５の例では、小信号モードであるので、出力信号レベルが電源電圧の１／４を超えていない。そして、図１５の例では、低電位側スイッチ回路ＳＷＦ及び高電位側スイッチ回路ＳＷＲがオンしている。
図１５に示すように、第２、第４チャネルｃｈ２、ｃｈ４の負荷（スピーカＳ２、Ｓ４）で利用した負荷電流ＩＯは、第３電位線ＬＭを通じてバッファアンプに流れ込む。
なお、第１、第３チャネルｃｈ１、ｃｈ３の信号が無信号であるので、第１、第３チャネルｃｈ１、ｃｈ３の負荷（スピーカＳ１、Ｓ３）には負荷電流ＩＯが流れない。
次に、図１６は、図１に示す増幅装置１００において、中信号モードであり、第１〜第４チャネルｃｈ１〜ｃｈ４の信号が同相同一振幅の信号である場合の負荷電流の経路を模式的に示す図である。なお、この図１６においては、簡単のため、第１〜第４制御回路ＦＢＮ１〜ＦＢＮ４、第１、第２コンパレータＣＦ、ＣＲは、省略されている。
この図１６の例では、中信号モードであるので、出力信号レベルが電源電圧の２分の１を超えていない。そして、この図１６の例では、低電位側スイッチ回路ＳＷＦ及び高電位側スイッチ回路ＳＷＲがオフしている。
そして、スイッチ素子ＳＷ１ｐ、ＳＷ１ｍ、ＳＷ３ｐ、ＳＷ３ｍの切換により、第１、第３ＢＴＬアンプＢ１、Ｂ３は、第３電位線ＬＭと第２電位線ＬＧＮＤとの間に接続されたＢＴＬアンプとして機能する。
さらに、第２、第４ＢＴＬアンプＢ２、Ｂ４は、スイッチ素子ＳＷ２ｐ、ＳＷ２ｍ、ＳＷ４ｐ、ＳＷ４ｍの切換により、第１電位線ＬＶＤＤと第３電位線ＬＭの間に接続されたＢＴＬアンプとして機能する。
図１６に示すように、第２及び第４チャネルｃｈ２、ｃｈ４の負荷電流ＩＯは、高電位側スイッチ回路ＳＷＲを通過せず、第３電位線ＬＭラインに流れ込み、各々第１、第３チャネルｃｈ１、ｃｈ３の負荷電流ＩＯとして再利用される。
各々アンプで必要な電力Ｐｏを得るための負荷電流として、負荷電流ＩＯの２倍の電流が流れる。
つまり、一定の電力Ｐｏを各々チャンネルで得るために必要な電源電流は、通常のB級やAB級アンプと比較して１/２で済むことになる。
ここで、図１７は、小信号モード及び中信号モードにおける第２のチャンネルの各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。また、図１８は、小信号モード及び中信号モードにおける第４のチャンネルの各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。また、図１９は、小信号モード及び中信号モードにおける第１のチャンネルの各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。また、図２０は、小信号モード及び中信号モードにおける第３のチャンネルの各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。
図１７、図１８に示すように、出力電圧Ｏｕｔ２ｍ、出力電圧Ｏｕｔ４ｐは、電源電圧の略３/４に固定されている期間は小信号モードだが、更に信号レベルが増大して、出力電圧Ｏｕｔ２ｐ、出力電圧Ｏｕｔ４ｍが、小信号モードから中信号モードに切り替わる直前の値に保持されている期間は中信号モードとなる。
ここで、切替わるポイントにおける出力電圧Ｏｕｔ２ｐ、出力電圧Ｏｕｔ４ｍが、中間電位（第３電位）である電源電圧の１／２を超えないように設定されていることに留意されたい。
この中信号モードでは、出力電圧Ｏｕｔ２ｐ、出力電圧Ｏｕｔ４ｍの電位が固定されているが、ＢＴＬアンプの利得は略一定に維持されている。その代わりに、出力電圧Ｏｕｔ２ｍ、出力電圧Ｏｕｔ４ｐに振幅が現れて、第２チャネルｃｈ２と第４チャネルｃｈ４のＢＴＬ波形は正弦波を維持する。
そして、図１９、図２０に示すように、出力電圧Ｏｕｔ１ｍ、出力電圧Ｏｕｔ３ｐは、電源電圧の略１/４に固定されている期間は小信号モードだが、更に信号レベルが増大して、Ｏｕｔ１ｐ、Ｏｕｔ３ｍの電位が、小信号モードから中信号モードに切り替わる直前の値に保持されている期間は中信号モードとなる。
ここで、切替わるポイントにおける出力電圧Ｏｕｔ１ｐ、出力電圧Ｏｕｔ３ｍが、中間電位（第３電位）である電源電圧の１／２を超えないように設定されていることに留意されたい。
この中信号モードでは、出力電圧Ｏｕｔ１ｐ、出力電圧Ｏｕｔ３ｍが固定されているが、ＢＴＬアンプの利得は略一定に維持されている。その代わりに、出力電圧Ｏｕｔ１ｍ、出力電圧Ｏｕｔ３ｐに振幅が現れて、第１チャネルｃｈ１と第３チャネルｃｈ３のＢＴＬ波形は正弦波を維持する。
図２１は、図１に示す増幅装置１００において、大信号モードである場合の負荷電流の経路を模式的に示す図である。なお、この図２１においては、簡単のため、第１〜第４制御回路ＦＢＮ１〜ＦＢＮ４、第１、第２コンパレータＣＦ、ＣＲは、省略されている。
この大信号モードでは、低電位側スイッチ回路ＳＷＦ及び高電位側スイッチ回路ＳＷＲがオフであり、且つスイッチ素子ＳＷ１ｐ,ＳＷ１ｍ、ＳＷ３ｐ,ＳＷ３ｍが第１電位線ＬＶＤＤ側に接続され、スイッチ素子ＳＷ２ｐ,ＳＷ２ｍ、ＳＷ４ｐ,ＳＷ４ｍが第２電位線ＬＧＮＤに接続された、すなわち、第１乃至第４ＢＴＬアンプＢ１，Ｂ２，Ｂ３，Ｂ４は、第１電位線ＬＶＤＤと第２電位線ＬＧＮＤとの間に接続されたＢＴＬアンプとなる。したがって、大きな出力電力を取り出すことが可能になる。
但し、各々ＢＴＬアンプで取り出す出力電力Ｐｏを得るための、第１電位線ＬＶＤＤから供給される負荷電流は、通常のＢ級やＡＢ級と同じく、４倍のＩＯが必要である。
図２２は、小信号モード〜大信号モードにおける第２のチャンネルｃｈ２の各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。
図２２は、第２チャネルｃｈ２を例に示しているが、正弦波の一周期中に、小信号モードから中信号モードから大信号モードと各期間を繰り返すので、大信号時の損失についても、AB級やKB級より低減されることになる。
図２２において、出力電圧Ｏｕｔ２ｍが電源電圧の略３/４に固定されている期間は小信号モードである。更に信号レベルが増大して、出力電圧Ｏｕｔ２ｐが、小信号モードから中信号モードに切り替わる直前の値に保持されている期間は中信号モードとなる。
ここで、切替わるポイントにおける出力電圧Ｏｕｔ２ｐ、Ｏｕｔ２ｍが、中間電位（第３電位）VDD/２を超えないように設定されている。
更に信号レベルが増大して、出力電圧Ｏｕｔ２ｍあるいは出力電圧Ｏｕｔ２ｐが中間電位（第３電位）VDD/２を超えるレベルになる期間が大信号モードになる。小信号モードから中信号モード、さらに大信号モードに切り替わる間においても、ＢＴＬアンプの利得は略一定に維持されているので、第２チャネルｃｈ２のＢＴＬ波形は正弦波を維持する。
そして、図２３は、小信号モード〜大信号モードにおける第４のチャンネルｃｈ４の各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。また、図２４は、小信号モード〜大信号モードにおける第１のチャンネルｃｈ１の各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。また、図２５は、小信号モードから大信号モードにおける第３のチャンネルｃｈ３の各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）の一例を示す図である。
図２２〜図２５に示すように、小信号モード〜大信号モードにおける第１〜第４チャネルｃｈ１〜ｃｈ４の各出力アンプの出力（ａ）及びＢＴＬ波形（ｂ）は、図２２同様に説明することができる。
既述のように、４チャネルの電力増幅装置（パワーアンプ）１００において、入力信号レベルに応じて、小信号モード時には第１電位線ＬＶＤＤと第３電位線ＬＭ間で出力アンプが接続された２つのＢＴＬアンプＢ２、Ｂ４は、同相入力信号時に、負荷を駆動するための消費電流を再利用し、また、第３電位線ＬＭと第２電位線ＬＧＮＤとの間で出力アンプが接続された２つのＢＴＬアンプＢ１、Ｂ３も同相入力信号時に、負荷を駆動するための消費電流を再利用する。
上側二つのＢＴＬアンプＢ２、Ｂ４と下側二つのＢＴＬアンプＢ１、Ｂ３は、第３電位線ＬＭに接続されているので、上側二つのＢＴＬアンプＢ２、Ｂ４で消費した負荷電流は、そのまま第３電位線ＬＭを介して、下側二つのＢＴＬアンプＢ１、Ｂ３で消費する負荷電流となるので、計４つのＢＴＬアンプは、負荷電流を４つのアンプで再利用することになる。
すなわち、負荷を駆動するための消費電流は、従来のB級アンプと比較して、１/４で済む。
入力信号レベルが増大して、中信号モード時には上側二つのＢＴＬアンプは切り離され、また下側二つのＢＴＬアンプＢ１、Ｂ３は切り離されるが、第３電位線ＬＭに接続されているので、上側二つのＢＴＬアンプＢ２、Ｂ４で消費した負荷電流は、第３電位線ＬＭを介して、下側二つのＢＴＬアンプで消費する負荷電流となり、計４つのＢＴＬアンプＢ１〜Ｂ４は、負荷電流を２つのアンプで再利用することになる。
すなわち、負荷を駆動するための消費電流は、従来のB級アンプと比較して、１/２で済む。
更に信号レベルが増大して、大信号モードになると、全てのチャネルのＢＴＬアンプＢ１〜Ｂ４は、第１電位線ＬＶＤＤと第２電位線ＬＧＮＤとの間に接続されたＢＴＬアンプとなり、大きな最大出力を得られる一方で、負荷を駆動するための消費電流は従来のB級アンプと同等になる。
このように、本実施形態に係る電力増幅装置（ＴＢ級（Ｔｉｅｄ Ｂ−Ｃｌａｓｓ）アンプ方式の電力増幅装置と称する。）１００は、信号レベルに応じて、ブリッジ出力段の接続を切換えて、４ｃｈパワーアンプに適用した場合、小信号モード時には、従来Ｂ級に対し消費電流を１/４、中信号モード時には、従来Ｂ級に対し消費電流を１/２、大信号モード時には消費電流は従来B級と同じとなる。
特に、本実施形態に係る電力増幅装置１００は、不要輻射問題の生じないアナログ高効率パワーアンプであると考えられる。
ここで、図２６は、各方式の損失電力と出力電力のシミュレーションの結果の一例を示す図である。
この図２６では、比較例として、従来技術であるＡＢ級（Ｂ級）、ＫＢ級、ＳＢ級と、本実施形態の出力電力に対する損失電力を表した比較結果を示している。試験条件は、計４ｃｈのＢＴＬアンプの入力信号が同相同一レベルで、電源電圧VDDが１４V、負荷抵抗が４Ωであり、入力信号の周波数が１ｋＨｚである。ここで、ＫＢ級とは、単一レール間に複数アンプを縦積みして、信号レベルに応じて各出力ブリッジ回路の電源を切り替える方式である。また、ＳＢ級とは、単一のレール間に信号レベルに応じてブリッジとシングルを切り替える方式である。
図２６に示すように、ＡＢ級（Ｂ級）に対し、従来技術の高効率アンプＫＢ級やＳＢ級の損失電力が低いことが伺える。本実施形態は、さらにこの二つの従来高効率アンプよりも低い損失電力の特性を示している。
そして、Ｐｏ=１(W/ｃｈ)の領域においては、ＡＢ級（Ｂ級）アンプで損失電力ｐD=２１Wを示しており、ＫＢ級とＳＢ級が８.７W程度である。これに対し、本実施形態は、Ｐｏ=１(W/ｃｈ)の領域においては、３.４W程度と大幅に発熱が減っている。
さらに、本実施形態は、Ｐｏ=１(W/ｃｈ)の領域においては、ＫＢ級に比べると、Ｐｏ=１(W/ｃｈ)の領域では６０％程度の発熱が低減することになる。
また、Ｐｏ=５(W/ｃｈ)の領域においては、ＡＢ級（Ｂ級）アンプで損失電力ｐD=３６.４Wを示しており、ＫＢ級とＳＢ級が２0.１W程度である。これに対し、本実施形態では１２W程度と大幅に発熱が減っている。このように、本実施形態は、ＫＢ級に比べると、Ｐｏ=５(W/ｃｈ)の領域では４０％程度の発熱が低減することになる。
一方で、５Wを超えるような大信号の領域になると、本実施形態の発熱低減効果は低くなるものの、従来方式に比べると発熱が小さいことも示している。
実際にオーディオアンプとして使用される場合、実使用時には、振幅のピーク値に対して、平均的な出力電力Ｐｏは数ワット(W/ｃｈ)程度と言われているので、実用領域でのＴＢ級の損失電力が小さく、大幅な発熱低減が見込める。
以上のように、本第１の実施形態に係る電力増幅装置によれば、消費電流を低減することができる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１００ 電力増幅装置
ＬＶＤＤ 第１電位線
ＬＧＮＤ 第２電位線
ＬＭ 第３電位線
B 電位生成回路
Ｂ１ 第１ＢＴＬアンプ
Ｂ２ 第２ＢＴＬアンプ
Ｂ３ 第３ＢＴＬアンプ
Ｂ４ 第４ＢＴＬアンプ
ＳＷ１ 第１接続回路
ＳＷ２ 第２接続回路
ＳＷ３ 第３接続回路
ＳＷ４ 第４接続回路
ＳＷＦ 低電位側スイッチ回路
ＳＷＲ 高電位側スイッチ回路
ＦＢＮ１ 第１制御回路
ＦＢＮ２ 第２制御回路
ＦＢＮ３ 第３制御回路
ＦＢＮ４ 第４制御回路
ＣＦ 第１コンパレータ
ＣＲ 第２コンパレータ

Claims (14)

  1. 第１電位が供給される第１電位線と、前記第１電位よりも低い第２電位が供給される第２電位線と、第１電位と前記第２電位との間の第３電位が供給される第３電位線と、
    ブリッジ接続された第１及び第２出力アンプを有し、第１入力信号を増幅した第１出力信号を出力する第１ＢＴＬアンプと、
    ブリッジ接続された第３及び第４出力アンプを有し、第２入力信号を増幅した第２出力信号を出力する第２ＢＴＬアンプと、
    ブリッジ接続された第５及び第６出力アンプを有し、第３入力信号を増幅した第３出力信号を出力する第３ＢＴＬアンプと、
    ブリッジ接続された第７及び第８出力アンプを有し、第４入力信号を増幅した第４出力信号を出力する第４ＢＴＬアンプと、
    前記第１出力信号に応じて、前記第１及び第２出力アンプを、前記第２電位線と前記第３電位線との間に接続し、又は、前記第２電位線と前記第１電位線との間に接続する第１接続回路と、
    前記第２出力信号に応じて、前記第３及び第４出力アンプを、前記第１電位線と前記第３電位線との間に接続し、又は、前記第１電位線と前記第２電位線との間に接続する第２接続回路と、
    前記第３出力信号に応じて、前記第５及び第６出力アンプを、前記第２電位線と前記第３電位線との間に接続し、又は、前記第２電位線と前記第１電位線との間に接続する第３接続回路と、
    前記第４出力信号に応じて、前記第７及び第８出力アンプを、前記第１電位線と前記第３電位線との間に接続し、又は、前記第１電位線と前記第２電位線との間に接続する第４接続回路と、
    前記第１及び第３入力信号に応じて、前記第２出力アンプの出力と前記第５出力アンプの出力との間を、オンすることで導通し又はオフすることで遮断する低電位側スイッチ回路と、
    前記第２及び第４入力信号に応じて、前記第４出力アンプの出力と前記第７出力アンプの出力との間を、オンすることで導通し又はオフすることで遮断する高電位側スイッチ回路と、
    前記第１入力信号に応じて、前記第１及び第２出力アンプの出力を制御する第１制御回路と、
    前記第２入力信号に応じて、前記第３及び第４出力アンプの出力を制御する第２制御回路と、
    前記第３入力信号に応じて、前記第５及び第６出力アンプの出力を制御する第３制御回路と、
    前記第４入力信号に応じて、前記第７及び第８出力アンプの出力を制御する第４制御回路と、を備える
    ことを特徴とする電力増幅装置。
  2. 前記低電位側スイッチ回路は、
    前記第１入力信号及び第３の入力信号の振幅の少なくとも一方が第１入力閾値以上である場合には、オフし、
    一方、前記第１入力信号及び第３の入力信号の振幅の両方が前記第１入力閾値未満である場合には、オンし、
    前記高電位側スイッチ回路は、
    前記第２入力信号及び第４の入力信号の振幅の少なくとも一方が第２入力閾値以上である場合には、オフし、
    一方、前記第２入力信号及び第４の入力信号の振幅の両方が前記第２入力閾値未満である場合には、オンする
    ことを特徴とする請求項１に記載の電力増幅装置。
  3. 前記第１入力閾値は、前記第１及び第３入力信号の振幅が前記第１入力閾値未満のとき、前記第１及び第３出力信号の振幅が前記第１電位と前記第２電位との電位差の１／４以下になるように設定され、
    前記第２入力閾値は、前記第２及び第４入力信号の振幅が前記第２入力閾値未満のとき、前記第２及び第４出力信号の振幅が前記第１電位と前記第２電位との電位差の１／４以下になるように設定されることを特徴とする請求項２に記載の電力増幅装置。
  4. 前記第１入力信号及び第３の入力信号の振幅の少なくとも一方が前記第１入力閾値以上である場合には、前記低電位側スイッチ回路をオフする信号を出力し、一方、前記第１入力信号及び第３の入力信号の振幅の両方が前記第１入力閾値未満である場合には、前記低電位側スイッチ回路をオンする信号を出力する第１コンパレータと、
    前記第２入力信号及び第４の入力信号の振幅の少なくとも一方が前記第２入力閾値以上である場合には、前記高電位側スイッチ回路をオフする信号を出力し、一方、前記第２入力信号及び第４の入力信号の振幅の両方が前記第２入力閾値未満である場合には、前記高電位側スイッチ回路をオンする信号を出力する第２コンパレータと、をさらに備える
    ことを特徴とする請求項２に記載の電力増幅装置。
  5. 前記第１制御回路は、前記第１入力信号が無信号である場合には、前記第１ＢＴＬアンプの前記第１出力信号を前記第３電位と前記第２電位との間の第４電位に設定し、
    前記第２制御回路は、前記第２入力信号が無信号である場合には、前記第２ＢＴＬアンプの前記第２出力信号を前記第１電位と前記第３電位との間の第５電位に設定し、
    前記第３制御回路は、前記第３入力信号が無信号である場合には、前記第３ＢＴＬアンプの前記第３出力信号を前記第４電位に設定し、
    前記第４制御回路は、前記第４入力信号が無信号である場合には、前記第４ＢＴＬアンプの前記第４出力信号を前記第５電位に設定する
    ことを特徴とする請求項１に記載の電力増幅装置。
  6. 前記第１及び第２出力アンプは、電流が供給される電流供給端子と、電流を掃出する電流掃出端子と、信号を出力する出力端子と、を有し、
    前記第１接続回路は、
    前記第１出力信号に応じて、前記第１及び第２出力アンプの前記電流供給端子を前記第１電位線に接続し且つ前記第１及び第２出力アンプの前記電流掃出端子を前記第２電位線に接続し、又は、前記第１及び第２出力アンプの前記電流供給端子を前記第３電位線に接続し且つ前記第１及び第２出力アンプの前記電流掃出端子を前記第２電位線に接続する
    ことを特徴とする請求項１に記載の電力増幅装置。
  7. 前記第１接続回路は、前記第１出力信号の振幅が第１出力閾値未満の場合には、前記第１及び第２の出力アンプを、前記第２電位線と前記第３電位線との間に接続し、一方、前記第１出力信号の振幅が前記第１出力閾値以上の場合には、前記第１及び第２の出力アンプを、前記第２電位線と前記第１電位線との間に接続し、
    前記第２接続回路は、前記第２出力信号の振幅が第２出力閾値未満の場合には、前記第３及び第４の出力アンプを、前記第１電位線と前記第３電位線との間に接続し、一方、前記第２出力信号の振幅が前記第２出力閾値以上の場合には、前記第３及び第４の出力アンプを、前記第１電位線と前記第２電位線との間に接続し、
    前記第３接続回路は、前記第３出力信号の振幅が前記第１出力閾値未満の場合には、前記第５及び第６の出力アンプを、前記第２電位線と前記第３電位線との間に接続し、一方、前記第５及び第６の出力アンプを、前記第３出力信号の振幅が前記第１出力閾値以上の場合には、前記第２電位線と前記第１電位線との間に接続し、
    前記第４接続回路は、前記第４出力信号の振幅が前記第２出力閾値未満の場合には、前記第７及び第８の出力アンプを、前記第１電位線と前記第３電位線との間に接続し、一方、前記第７及び第８の出力アンプを、前記第３出力信号の振幅が前記第２出力閾値以上の場合には、前記第１電位線と前記第２電位線との間に接続する
    ことを特徴とする請求項２に記載の電力増幅装置。
  8. 前記第１及び第２出力閾値は、前記第１電位と前記第２電位との電位差の１／２以下であることを特徴とする請求項７に記載の電力増幅装置。
  9. 前記第１制御回路は、
    前記第１入力信号に対する前記第１出力信号の前記第１ＢＴＬアンプの差動利得が規定値になるように、前記第１及び第２出力アンプの利得を制御し、
    前記第２制御回路は、
    前記第２入力信号に対する前記第２出力信号の前記第２ＢＴＬアンプの差動利得が規定値になるように、前記第３及び第４出力アンプの利得を制御し、
    前記第３制御回路は、
    前記第３入力信号に対する前記第３出力信号の前記第３ＢＴＬアンプの差動利得が規定値になるように、前記第５及び第６出力アンプの利得を制御し、
    前記第４制御回路は、
    前記第４入力信号に対する前記第４出力信号の前記第４ＢＴＬアンプの差動利得が規定値になるように、前記第７及び第８出力アンプの利得を制御する
    ことを特徴とする請求項２に記載の電力増幅装置。
  10. 前記低電位側スイッチ回路がオンしている場合には、前記第１制御回路が前記第２出力アンプの出力を第１基準電位に設定するとともに、前記第３制御回路が前記第５出力アンプの出力を前記第１基準電位に設定し、
    一方、前記低電位側スイッチ回路がオフしている場合には、前記第１制御回路が前記第１出力アンプの出力を前記低電位側スイッチ回路がオフする直前の前記第１出力アンプの出力電位を保持するように制御するとともに、前記第３制御回路が前記第６出力アンプの出力を前記低電位側スイッチ回路がオフする直前の前記第６出力アンプの出力電位を保持するように制御する
    ことを特徴とする請求項９に記載の電力増幅装置。
  11. 前記高電位側スイッチ回路がオンしている場合には、前記第２制御回路が前記第４出力アンプの出力を第２基準電位に設定するとともに、前記第４制御回路が前記第７出力アンプの出力を前記第２基準電位に設定し、
    一方、前記高電位側スイッチ回路がオフしている場合には、前記第２制御回路が前記第３出力アンプの出力を前記高電位側スイッチ回路がオフする直前の前記第３出力アンプの出力電位を保持するように制御するとともに、前記第４制御回路が前記第８出力アンプの出力を前記高電位側スイッチ回路がオフする直前の前記第８出力アンプの出力電位を保持するように制御する
    ことを特徴とする請求項９に記載の電力増幅装置。
  12. 前記第１制御回路は、
    入力に前記第１入力信号が入力され、前記第１入力信号に基づいた差動信号を第１出力及び第２出力から出力する差動出力回路と、
    一端が前記差動出力回路の前記第１出力に接続され、他端が前記第１出力アンプの第１正相入力に接続され且つ前記第２出力アンプの第１逆相入力に接続された第１抵抗と、
    一端が前記差動出力回路の前記第２出力に接続され、他端が前記第２出力アンプの第１正相入力に接続され且つ前記第１出力アンプの第１逆相入力に接続された第２抵抗と、
    一端が前記第１抵抗の他端に接続され、他端が前記第２出力アンプの出力端子に接続された第３抵抗と、
    一端が前記第２抵抗の他端に接続され、他端が前記第１出力アンプの出力端子に接続された第４抵抗と、
    一端が前記第１出力アンプの出力に接続され、他端が前記第１出力アンプの第２逆相入力及び前記第２出力アンプの第２逆相入力に接続された第５抵抗と、
    電流経路の一端が前記第５抵抗の他端に接続され、前記電流経路の他端が前記第１出力アンプの第２正相入力に接続され且つ前記第２出力アンプの第２正相入力に接続され、前記低電位側スイッチ回路と同期してオン又はオフする第１制御スイッチと、
    一端に基準電圧が供給され、他端が前記第１制御スイッチの電流経路の他端に接続されたキャパシタと、
    一端が前記第２出力アンプの出力に接続され、他端が前記第１出力アンプの第３逆相入力及び前記第２出力アンプの第３逆相入力に接続された第６抵抗と、
    電流経路の一端が前記第６抵抗の他端に接続され、前記電流経路の他端が前記第１出力アンプの第３正相入力に接続され且つ前記第２出力アンプの第３正相入力に接続され、前記第１制御スイッチとは相補的にオン又はオフする第２制御スイッチと、
    一端に前記基準電圧が供給され、他端が前記第２制御スイッチの電流経路の他端に接続された第７抵抗と、を備え、
    前記第１出力アンプは、前記第１出力アンプの、前記第１正相入力と前記第１逆相入力の電位差、前記第２正相入力と前記第２逆相入力の電位差、及び、前記第３正相入力と前記第３逆相入力の電位差に応じた信号を出力端子から出力し、
    前記第２出力アンプは、前記第２出力アンプの、前記第１正相入力と前記第１逆相入力の電位差、前記第２正相入力と前記第２逆相入力の電位差、及び、前記第３正相入力と前記第３逆相入力の電位差に応じた信号を出力端子から出力する
    ことを特徴とする請求項２に記載の電力増幅装置。
  13. 前記第１出力アンプは、
    電流経路の一端が電流供給端子に接続され、電流経路の他端が出力端子に接続された第１ＭＯＳトランジスタと、
    電流経路の一端が出力端子に接続され、電流経路の他端が電流掃出端子に接続された第２ＭＯＳトランジスタと、を備え、
    前記第１出力アンプの、前記第１正相入力と前記第１逆相入力の電位差、前記第２正相入力と前記第２逆相入力の電位差、及び、前記第３正相入力と前記第３逆相入力の電位差に応じて、前記第１ＭＯＳトランジスタと前記第２ＭＯＳトランジスタとを相補的にオン又はオフに制御する
    ことを特徴とする請求項１２に記載の電力増幅装置。
  14. 前記第３の電位は、前記第１の電位と前記第２の電位との真ん中の電位であることを特徴とする請求項１に記載の電力増幅装置。
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