KR20110038607A - 기판의 이상 배치 상태의 검지 방법, 기판 처리 방법, 컴퓨터 판독 가능한 기억 매체 및 기판 처리 장치 - Google Patents

기판의 이상 배치 상태의 검지 방법, 기판 처리 방법, 컴퓨터 판독 가능한 기억 매체 및 기판 처리 장치 Download PDF

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Abstract

기판(W)의 이상 배치 상태의 검지 방법은, 히터(6a, 6b)가 마련된 기판 배치대(3)에 배치된 기판(W)을 가열하면서 처리를 행할 때에, 상기 기판(W)의 배치 상태의 이상을 검지하기 위한 것이다. 상기 기판(W)의 이상 배치 상태의 검지 방법은, 1장의 기판(W)을 처리하는 동안에, 상기 히터(6a, 6b)에의 전기적 출력의 정보 또는 상기 기판 배치대(3)의 계측 온도의 정보에 기초하여, 상기 전기적 출력 또는 상기 계측 온도의 최대값 및 최소값, 또는, 상기 전기적 출력 또는 상기 계측 온도의 적산값을 검출하는 공정과, 검출된 상기 최대값 및 상기 최소값, 또는, 상기 적산값에 기초하여 상기 기판의 이상 배치 상태를 판정하는 공정을 포함하고 있다.

Description

기판의 이상 배치 상태의 검지 방법, 기판 처리 방법, 컴퓨터 판독 가능한 기억 매체 및 기판 처리 장치{METHOD FOR DETECTING ABNORMAL PLACEMENT STATE OF SUBSTRATE, SUBSTRATE PROCESSING METHOD, COMPUTER-READABLE STORAGE MEDIUM AND SUBSTRATE PROCESSING APPARATUS}
[관련되는 출원의 상호 참조]
본 원은, 2008년 9월 30일에 출원된 일본 특허 출원 제2008-253937호에 대하여 우선권을 주장하며, 상기 일본 특허 출원 제2008-253937호의 모든 내용이 참조되어 여기에 편입되는 것으로 한다.
본 발명은, 반도체 웨이퍼 등의 기판을 가열하여 성막(成膜) 처리, 에칭 처리, 열 처리, 개질 처리, 결정화 처리 등의 처리를 행하는 처리 장치에 있어서, 기판이 기판 배치대에 비정상적인 상태로 배치되어 있는 경우에 이것을 검지하는 기판의 이상 배치 상태의 검지 방법, 이 방법을 이용한 기판 처리 방법, 상기 방법에 이용하는 컴퓨터 판독 가능한 기억 매체 및 기판 처리 장치에 관한 것이다.
반도체 장치의 제조 과정에서, 반도체 웨이퍼 등의 기판에 대하여, 성막 등의 처리를 행하는 처리 장치는, 챔버 내에 기판을 배치하는 기판 배치대를 구비하고 있고, 이 기판 배치대에 의해 기판을 지지한 상태에서 처리가 행해진다. 기판 배치대에는, 처리 내용에 따라 기판을 가열할 수 있도록 히터가 내장되어 있고, 예컨대 열 CVD법 등에 의한 성막 처리를 행하는 경우이면, 히터에 의해 기판 배치대의 온도를 500℃∼700℃ 정도까지 가열한다(예컨대, 일본 특허 공개 제2006-283173호 공보).
그러나, 기판 배치대와 기판 사이에 이물이 들어가는 등으로 하여 기판이 배치면으로부터 부상(浮上)하거나, 반송 장치의 오동작에 의해 기판 배치대 상에서 기판이 정규의 위치로부터 위치가 어긋나 배치되거나 한 경우, 기판 배치대로부터 기판으로의 열전도가 불균일해져, 처리 내용(성막이면 막 두께 등)이 기판면 내에서 불균일해져 버린다고 하는 문제가 있었다. 또한, 기판 자체에 휘어짐이 생겨 부분적으로 부상이 발생한 경우나, 기판 배치대 자체에 변형이나 파손 등의 트러블이 발생하여 기판이 정상적인 상태로 배치되어 있지 않은 경우도, 상기와 동일한 문제가 발생하고 있었다.
종래, 이물이나 위치 어긋남, 기판의 이상, 기판 배치대의 이상 등에 기초하는 기판의 이상 배치 상태가 발생한 경우, 이것을 처리 도중에 확실하게 검지하는 방법은 없었다. 이 때문에, 디바이스 작성 시에 로트 불량·제품 불량이 된 것에 대해서, 사후에 원인 구명이 이루어져, 비정상적인 배치 상태였던 것이 판명된다고 하는 사례가 대부분이었다. 따라서, 일단, 이상 배치 상태가 발생하면, 로트 불량, 제품 불량이 연속 발생하여, 수율을 저하시키는 요인이 되고 있었다.
본 발명은, 상기 실정을 감안하여 이루어진 것으로, 기판 배치대에의 기판의 이상 배치 상태를 조기에 발견할 수 있는 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서, 본 발명에 따른 기판의 이상 배치 상태의 검지 방법은,
히터가 마련된 기판 배치대에 배치된 기판을 가열하면서 처리를 행할 때에, 상기 기판의 배치 상태의 이상을 검지하는 기판의 이상 배치 상태의 검지 방법으로서,
1장의 기판을 처리하는 동안에, 상기 히터에의 전기적 출력의 정보 또는 상기 기판 배치대의 계측 온도의 정보에 기초하여, 상기 전기적 출력 또는 상기 계측 온도의 최대값 및 최소값, 또는, 상기 전기적 출력 또는 상기 계측 온도의 적산값을 검출하는 공정과,
검출된 상기 최대값 및 상기 최소값, 또는, 검출된 상기 적산값에 기초하여 상기 기판의 이상 배치 상태를 판정하는 공정
을 구비하고 있다.
본 발명의 기판의 이상 배치 상태의 검지 방법에 따르면, 상기 히터에의 전기적 출력의 최대값 및 최소값 또는 적산값, 또는 상기 기판 배치대의 온도의 최대값 및 최소값 또는 적산값을 지표로 하여, 1장의 기판을 처리할 때마다 기판의 이상 배치 상태를 판정할 수 있기 때문에, 제품 불량율을 최소한으로 억제하여, 수율을 향상시킬 수 있다. 또한, 예컨대 기판의 배치 위치를 검출하기 위한 센서 등의 새로운 설비를 필요로 하지 않기 때문에, 기존의 설비에의 적용이 용이하다.
본 발명의 기판의 이상 배치 상태의 검지 방법은, 상기 검출하는 공정이 상기 전기적 출력 또는 상기 계측 온도의 최대값 및 최소값을 검출하는 공정을 포함하는 경우에, 상기 최대값과 상기 최소값의 차분을 구하는 공정을 더 포함하고, 상기 판정하는 공정이, 상기 차분을 소정의 임계값과 비교함으로써, 상기 기판의 이상 배치 상태를 판정하는 것을 포함해도 된다. 이 특징에 따르면, 상기한 최대값과 최소값의 차분을 미리 설정된 임계값과 비교함으로써, 기판의 이상 배치 상태의 판정이 용이해진다.
또한, 본 발명의 기판의 이상 배치 상태의 검지 방법은, 상기 검출하는 공정이 상기 전기적 출력 또는 상기 계측 온도의 최대값 및 최소값을 검출하는 공정을 포함하는 경우에, 상기 최대값과 상기 최소값의 차분을 구하는 공정과, 상기 차분과, 1장 전의 기판의 처리에 있어서 구해진 전기적 출력 또는 계측 온도의 최대값 및 최소값의 차분을 이용해서 연산 처리하여 연산 결과를 구하는 공정을 더 포함하고, 상기 판정하는 공정이, 상기 연산 결과를 소정의 임계값과 비교함으로써, 상기 기판의 이상 배치 상태를 판정하는 것을 포함해도 된다. 이 특징에 따르면, 성막 처리 등에서 퇴적물에 의해 기판 배치대의 상태가 변화해 가는 경우라도, 동일한 처리 내용으로 1장 전에 처리한 기판을 기준으로 보정(연산 처리)을 행함으로써, 정밀도 좋게 기판의 이상 배치 상태를 검지하는 것이 가능해진다.
또한, 본 발명의 기판의 이상 배치 상태의 검지 방법은, 상기 검출하는 공정이 상기 전기적 출력 또는 상기 계측 온도의 적산값을 검출하는 공정을 포함하는 경우에, 상기 판정하는 공정이, 상기 적산값을 소정의 임계값과 비교함으로써, 기판의 이상 배치 상태를 판정하는 것을 포함해도 된다. 이 특징에 따르면, 적산값을 미리 설정된 임계값과 비교함으로써, 판정이 용이해진다.
또한, 본 발명의 기판의 이상 배치 상태의 검지 방법은, 상기 검출하는 공정이 상기 전기적 출력 또는 상기 계측 온도의 적산값을 검출하는 공정을 포함하는 경우에, 상기 적산값과, 1장 전의 기판의 처리에 있어서 검출된 적산값을 이용해서 연산 처리하여 연산 결과를 구하는 공정을 더 포함하고, 상기 판정하는 공정이, 상기 연산 결과를 소정의 임계값과 비교함으로써, 상기 기판의 이상 배치 상태를 판정하는 것을 포함해도 된다. 이 특징에 따르면, 성막 처리 등에서 퇴적물에 의해 기판 배치대의 상태가 변화해 가는 경우라도, 동일한 처리 내용으로 1장 전에 처리한 기판을 기준으로 보정을 행함으로써, 정밀도 좋게 기판의 이상 배치 상태를 검지하는 것이 가능해진다.
이 경우, 상기 적산값을 A1로 하고, 1장 전의 기판의 처리에 있어서 검출된 상기 적산값을 A0으로 한 경우에, 상기 연산 결과가 A1과 A0의 비로 이루어져도 되고, 또는, 상기 연산 결과가 A1과 A0의 차분으로 이루어져도 된다.
또한, 본 발명의 기판의 이상 배치 상태의 검지 방법은, 상기 검출하는 공정이, 상기 전기적 출력의 최대값 및 최소값, 또는, 상기 전기적 출력의 적산값을 검출하는 공정을 포함하는 경우에, 상기 히터에의 전기적 출력이, 히터에의 공급 전력, 공급 전류 또는 공급 전압 중 어느 하나 이상이어도 된다.
이들 파라미터는, 프로세스에 있어서 통상 관리되는 히터에의 전기적 출력의 파라미터이기 때문에, 그것을 이용함으로써, 제어 계통에의 부하가 작게 끝나고, 기존 설비에의 적용도 용이하다.
본 발명에 따른 기판 처리 방법은,
히터가 마련된 기판 배치대에 기판을 배치하는 공정과,
상기 기판을 상기 히터로 가열하면서 처리하는 공정과,
처리되고 있는 상기 기판의 배치 상태의 이상을 검지하는 공정을 포함하고,
상기 이상을 검지하는 공정은,
1장의 기판을 처리하는 동안에, 상기 히터에의 전기적 출력의 정보 또는 상기 기판 배치대의 계측 온도의 정보에 기초하여, 상기 전기적 출력 또는 상기 계측 온도의 최대값 및 최소값, 또는, 상기 전기적 출력 또는 상기 계측 온도의 적산값을 검출하는 공정과,
검출된 상기 최대값 및 상기 최소값, 또는, 검출된 상기 적산값에 기초하여 기판의 이상 배치 상태를 판정하는 공정
을 갖고 있다.
본 발명에 따른 컴퓨터 판독 가능한 기억 매체는,
컴퓨터 상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서,
상기 제어 프로그램은, 히터가 마련된 기판 배치대에 배치된 기판을 가열하면서 처리를 행할 때에,
1장의 기판을 처리하는 동안에, 상기 히터에의 전기적 출력의 정보 또는 상기 기판 배치대의 계측 온도의 정보에 기초하여, 상기 전기적 출력 또는 상기 계측 온도의 최대값 및 최소값, 또는, 상기 전기적 출력 또는 상기 계측 온도의 적산값을 검출하는 공정과,
검출된 상기 최대값 및 상기 최소값, 또는, 검출된 상기 적산값에 기초하여 기판의 이상 배치 상태를 판정하는 공정
을 상기 컴퓨터에 실행시킨다.
기판을 배치하는 기판 배치대와,
상기 기판 배치대에 마련되고, 상기 기판 배치대에 배치된 기판을 가열하는 히터와,
상기 히터에 전기적으로 접속된 히터 전원과,
상기 기판 배치대의 온도를 계측하는 온도 계측부와,
상기 히터에의 전기적 출력 또는 상기 기판 배치대의 계측 온도를 기억하는 기억부와,
상기 히터에의 전기적 출력의 최대값과 최소값의 차분 또는 상기 히터에의 전기적 출력의 적산값, 또는, 상기 기판 배치대의 계측 온도의 최대값과 최소값의 차분 또는 상기 기판 배치대의 계측 온도의 적산값을 검출하고, 상기 차분 또는 상기 적산값에 기초하여, 상기 기판의 이상 배치 상태를 판정하는 판정부
를 구비하고 있다.
본 발명의 기판의 이상 배치 상태의 검지 방법에 따르면, 히터에의 전기적 출력 또는 기판 배치대의 계측 온도로부터, 최대값 및 최소값 또는 적산값을 구하고, 간단한 연산을 행함으로써 기판의 이상 배치 상태를 조기에 또한 정확히 파악할 수 있다. 따라서, 제품 불량을 최소한으로 억제할 수 있어, 수율을 개선할 수 있다.
또한, 본 발명의 방법은, 기판의 위치를 검출하는 광학 센서 등의 설비를 마련하지 않고 실시할 수 있기 때문에, 기존의 설비에의 적용이 용이하며, 이용 가치가 높은 것이다.
도 1은 본 발명의 일 실시 형태에 따른 성막 장치의 개략 구성을 도시하는 단면도이다.
도 2는 도 1의 성막 장치의 제어 계통을 도시하는 블록도이다.
도 3은 본 발명의 제1 실시 형태에 따른 이상 배치 상태의 검지 방법의 순서를 도시하는 플로우도이다.
도 4는 웨이퍼의 정상적인 배치 상태와 비정상적인 배치 상태에서의 차이를 설명하는 도면이다.
도 5는 본 발명의 제2 실시 형태에 따른 이상 배치 상태의 검지 방법의 순서를 도시하는 플로우도이다.
도 6은 웨이퍼의 정상 배치 상태와 이상 배치 상태에 있어서의 스테이지의 계측 온도, 히터에의 공급 전력의 Δ값의 변화를 도시하는 그래프 도면이다.
도 7은 웨이퍼의 정상 배치 상태와 모의적인 이상 배치 상태에 있어서의 히터에의 공급 전력의 시간 경과에 따른 변화를 도시하는 그래프 도면이다.
도 8은 웨이퍼의 정상 배치 상태와 이상 배치 상태에 있어서의 히터에의 공급 전력의 적산값을 도시하는 그래프 도면이다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 상세히 설명한다. 도 1에, 기판 처리 장치의 일 실시형태인 성막 장치(100)의 개략 구성예를 도시하였다. 이 성막 장치(100)는, 기밀하게 구성된 대략 원통형의 처리 용기(1)를 갖고 있다. 처리 용기(1) 안에는 피처리 기판인 반도체 웨이퍼(이하, 간단히 「웨이퍼」라고 함)(W)를 수평으로 지지하는 기판 배치대인 스테이지(3)가 배치되어 있다.
도 1에 도시하는 바와 같이, 스테이지(3)는, 원통형의 지지 부재(5)에 의해 지지되어 있다. 웨이퍼(W)의 중앙부에 대응하는 스테이지 중앙부의 영역에는, 가열 수단으로서의 히터(6a)가 매설되어 있다. 또한, 히터(6a)의 외측, 즉 웨이퍼(W)의 둘레 가장자리부에 대응하는 스테이지 둘레 가장자리부의 영역에는, 환형으로 히터(6b)가 매설되어 있다. 이들 히터(6a, 6b)는, 각각 독립적으로 히터 전원(7)으로부터 급전됨으로써 피처리 기판인 웨이퍼(W)를 소정의 온도로 가열하는 저항 가열 히터이다. 본 실시형태에서는, 웨이퍼(W)의 중앙부와 둘레 가장자리부 사이에 온도차가 발생하기 쉬운 것을 고려하여, 내외 2분할된 히터(6a, 6b)를 배치함으로써, 이들 2개의 영역의 가열 온도를 각각 독립적으로 제어하는 구성을 채용하고 있다. 또한, 스테이지(3)에는, 열전대(TC)(온도 계측부)(8)가 배치되어 있어, 스테이지(3)의 온도를 리얼 타임으로 계측할 수 있도록 되어 있다.
또한, 도시는 생략하지만, 스테이지(3)에는, 웨이퍼(W)를 지지하여 승강시키기 위한 복수의 지지핀이 스테이지(3)의 기판 배치면(S)에 대하여 돌출 함몰 가능하게 마련되어 있다. 이들 지지핀은 임의의 승강 기구에 의해 상하로 변위하여, 상승 위치에서 반송 장치(도시 생략)와의 사이에서 웨이퍼(W)의 전달을 행할 수 있도록 구성되어 있다.
도 1에 도시하는 바와 같이, 처리 용기(1)의 천판(天板; 1a)에는, 샤워 헤드(11)가 마련되어 있다. 이 샤워 헤드(11)는, 내부에 가스 확산 공간(11a)을 갖고 있다. 또한, 샤워 헤드(11)의 하면에는, 가스 확산 공간(11a)에 연통(連通)하는 다수의 가스 토출 구멍(13)이 형성되어 있다. 또한, 샤워 헤드(11)의 중앙부에는, 가스 확산 공간(11a)에 연통하는 가스 공급 배관(15)이 접속되어 있다. 이 가스 공급 배관(15)은, MFC(매스 플로우 컨트롤러)(17)와 도시하지 않은 복수의 밸브를 통해, 성막 원료 가스 등을 공급하는 가스 공급원(19)에 접속되어 있다.
가스 공급원(19)으로부터는, 가스 공급 배관(15)을 통해, 성막 원료 가스 외에, 처리 용기(1) 내를 클리닝하기 위한 클리닝 가스, 처리 용기(1) 내의 분위기 치환을 하기 위한 퍼지 가스 등이 샤워 헤드(11)에 공급된다.
샤워 헤드(11)에는, 정합기(21)를 통해 고주파 전원(23)이 접속되어 있다. 이 고주파 전원(23)으로부터 샤워 헤드(11)에 고주파 전력을 공급함으로써, 샤워 헤드(11)를 통해 처리 용기(1) 내에 공급된 원료 가스를 플라즈마화하여 성막할 수 있다.
도 1에 도시하는 바와 같이, 처리 용기(1)의 바닥벽(1c)에는, 배기실(30)이 연결되어 있다. 이 배기실(30)의 측부에는 배기 구멍(31)이 형성되어 있다. 이 배기 구멍(31)에는 배기관(33)을 통해 배기 장치(35)가 접속되어 있다. 또한, 배기관(33)의 도중에는, 밸브(37)가 배치되어 있어, 처리 용기(1)의 내부와 배기 장치(35) 사이를 기밀하게 차단할 수 있도록 구성되어 있다. 그리고, 밸브(37)를 개방한 상태에서, 배기 장치(35)를 작동시킴으로써 처리 용기(1) 내를 소정의 진공도까지 감압할 수 있도록 구성되어 있다.
처리 용기(1)를 구성하는 각 부재의 접합 부분에는, 상기 접합 부분의 기밀성을 확보하기 위해서, 시일 부재로서의 O링이 배치되어 있다. 도 1에서는, 예컨대 천판(1a)과 측벽(1b)과의 접합 부분에 환형으로 O링(41)이 배치되고, 또한, 바닥벽(1c)과 배기실(30)의 플랜지부(30a)와의 접합 부분에 환형으로 O링(45)이 배치되어 있다.
이상과 같은 구성의 성막 장치(100)에서는, 처리 용기(1) 내를 진공으로 하고, 스테이지(3)에 웨이퍼(W)를 배치한 상태에서, 히터(6a, 6b)에 의해 웨이퍼(W)를 가열하면서, 샤워 헤드(11)로부터 웨이퍼(W)를 향하여 원료 가스를 공급함으로써, 웨이퍼(W)의 표면에, 예컨대 Ti막, TiN막 등의 소정의 박막을 CVD법에 의해 성막할 수 있다. 이 때, 성막 반응 효율을 높일 목적으로, 고주파 전원(23)으로부터 샤워 헤드(11)에 고주파 전력을 공급할 수도 있다.
성막 장치(100)를 구성하는 각 엔드 디바이스[예컨대, 히터 전원(7), 열전대(8), MFC(17), 고주파 전원(23), 배기 장치(35) 등]는, 제어부(70)에 접속되어 제어되는 구성으로 되어 있다. 성막 장치(100)에 있어서의 제어 계통의 구성예를 도 2에 도시하였다. 제어부(70)는, CPU를 구비한 컴퓨터인 컨트롤러(71)와, 이 컨트롤러(71)에 접속된 사용자 인터페이스(72) 및 기억부(73)를 구비하고 있다. 사용자 인터페이스(72)는, 공정 관리자가 성막 장치(100)를 관리하기 위해서 커맨드의 입력 조작 등을 행하는 키보드나 터치 패널, 성막 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등을 갖고 있다. 기억부(73)에는, 성막 장치(100)에서 실행되는 각종 처리를 컨트롤러(71)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 보존되어 있다. 그리고, 필요에 따라, 사용자 인터페이스(72)로부터의 지시 등으로 임의의 제어 프로그램이나 레시피를 기억부(73)로부터 불러내어 컨트롤러(71)에 실행시킴으로써, 컨트롤러(71)의 제어하에서, 성막 장치(100)의 처리 용기(1) 내에서 원하는 처리가 행해진다.
또, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는, 컴퓨터 판독 가능한 기억 매체(74)에 저장된 상태의 것을 기억부(73)에 인스톨함으로써 이용할 수 있다. 컴퓨터 판독 가능한 기억 매체(74)로서는, 예컨대 CD-ROM, 하드 디스크, 플렉서블 디스크, 플래시 메모리, DVD 등을 사용할 수 있다. 또한, 상기 레시피는, 다른 장치로부터, 예컨대 전용 회선을 통해 수시로 전송시켜 온라인으로 이용하거나 하는 것도 가능하다.
또한, 제어부(70)의 컨트롤러(71)는, 히터 전원(7)으로부터 히터(6a, 6b)에의 전기적 출력, 예컨대 히터(6a, 6b)에의 공급 전력, 히터(6a, 6b)에의 공급 전류 및 히터(6a, 6b)에의 공급 전압을 제어한다. 히터 전원(7)으로부터 히터(6a, 6b)에의 상기 전기적 출력은, 사용자 인터페이스(72)나 레시피에 의해 설정된 소정의 온도를 유지하도록, 열전대(8)에 의한 스테이지(3)의 온도 계측 데이터에 기초하여 피드백 제어가 가해지고 있어, 설정된 소정의 온도에 대하여 스테이지(3)의 계측 온도가 높은 경우에는, 상기 전기적 출력을 억제하고, 스테이지(3)의 계측 온도가 낮은 경우에는, 상기 전기적 출력을 증가시키도록 자동 제어된다. 1장의 웨이퍼를 처리하는 동안, 상기 전기적 출력의 데이터나 열전대(8)에 의한 온도 계측 데이터는, 기억 수단으로서의 기억부(73)[또는 컨트롤러(71)의 RAM 등이어도 됨]에 기억된다. 또 여기서, 1장의 웨이퍼를 처리하는 동안이란, 처리 용기(1) 내의 스테이지(기판 배치대)(3)에 배치된 1장의 웨이퍼에 대하여 임의의 제어 프로그램이나 레시피에 따라 원하는 처리가 행해지고 있는 동안을 의미하고 있다.
또한, 컨트롤러(71)는, 1장의 웨이퍼(W)를 처리하는 동안이나, 1장의 웨이퍼(W)가, 처리 용기(1)에 반입되어 스테이지(3)에 배치되고 나서, 처리 용기(1)로부터 반출되기까지의 사이의 상기 전기적 출력이나 온도의 최대값, 최소값을 취득하고, 그 차분을 연산하거나, 1장의 웨이퍼(W)를 처리하는 동안의 상기 전기적 출력이나 온도의 적산값을 연산하거나 하는 연산 수단으로서도 기능한다. 또한, 컨트롤러(71)는, 상기한 바와 같이 얻어진 차분이나 적산값을 바탕으로, 예컨대 소정의 임계값과 비교함으로써, 웨이퍼(W)의 이상 배치 상태를 판정하는 판정부로서도 기능한다.
[제1 실시 형태]
다음으로, 성막 장치(100)에 있어서 행해지는 본 발명의 제1 실시 형태에 따른 웨이퍼(W)의 이상 배치 상태의 검지 방법에 대해서 설명한다. 도 3은, 본 실시 형태에 따른 웨이퍼(W)의 이상 배치 상태의 검지 방법의 순서의 개략을 도시하는 플로우도이다. 이 이상 배치 상태의 검지 방법은, 성막 장치(100)에 의해 1장의 웨이퍼(W)를 처리하는 동안에 행해지는 것이며, 모든 웨이퍼(W)의 처리를 대상으로 실시해도 되고, 로트 중에서, 선택된 임의의 수매의 웨이퍼(W)의 처리 시에 실시해도 된다.
또한, 예컨대 이상 배치 상태의 검지를 행할지의 여부를 판별하는 플래그 정보를 보존하는 플래그 레지스터부(도시 생략)를 제어부(70) 내에 마련하고, 그 플래그 정보를 참조함으로써, 상기 레시피에 기초하는 성막 내용에 따라, 이상 배치 상태의 검지를 실시할지의 여부를 선택할 수 있도록 해도 된다.
먼저, 도 3의 단계 S1에서는, 1장의 웨이퍼(W)를 처리하는 동안, 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에 공급되는 전력의 최대값과 최소값을 검출하고, 기억부(73)에 보존한다. 이 단계 S1은, 컨트롤러(71)에 의해 행해진다. 1장의 웨이퍼(W)를 처리하는 동안에 히터 전원(7)으로부터 출력되는 전력의 값은, 예컨대 1초 간격으로 컨트롤러(71)에 취득된다. 1장의 웨이퍼(W)를 처리하는 동안, 취득된 전력의 최대값과 최소값을 순차 덮어쓰기하여 갱신해 감으로써, 1장의 웨이퍼(W)의 처리가 종료된 시점에서 그 동안의 최대값과 최소값을 검출할 수 있다. 컨트롤러(71)는, 검출된 전력의 최대값과 최소값을 기억부(73)에 보존한다. 또, 전력의 최대값과 최소값은, 반드시 1장의 웨이퍼(W)를 처리하는 동안의 전체를 기준으로 하지 않아도 되고, 일부분의 시간 내에서의 최대값과 최소값을 검출해도 된다.
다음으로, 단계 S2에서는, 컨트롤러(71)가, 단계 S1에서 보존된 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에의 공급 전력의 최대값과 최소값의 차분(최대값-최소값)을 구한다. 또, 본 명세서에서는, 전기적 출력이나 온도의 「최대값과 최소값의 차분」을 나타내는 단어로서 「Δ값」이라는 단어를 이용하는 경우가 있다.
다음으로, 단계 S3에서는, 단계 S2에서 얻어진 공급 전력의 Δ값을, 미리 설정된 임계값과 비교하고, Δ값이 임계값보다 큰지의 여부가 판단된다. 여기서, 「임계값」은, 정상적인 배치 상태에서 웨이퍼(W)를 처리한 경우의 Δ값이나, 그 통계적 평균값 등에 기초하여 일정한 마진을 마련하여 설정할 수 있다. 그리고, Δ값이 임계값보다도 큰 경우(Yes)에는, 단계 S4에서 배치 상태는 「이상 없음」이라고 판정된다. 한편, 단계 S3에서, Δ값이 임계값보다 크지 않은 경우(No)에는, 단계 S5에서 배치 상태에 「이상 있음」이라고 판정된다. 이 경우에는, 단계 S6에서, 예컨대 알람에 의한 경고, 모니터에의 에러 메시지의 표시 등을 행할 수 있다. 또한, 단계 S6에서 성막 장치(100)의 자동 정지(로트 처리의 중단) 등의 조치를 취하는 것도 가능하다.
본 실시 형태에 있어서, Δ값에 기초하여, 웨이퍼(W)의 이상 배치 상태를 검지할 수 있는 이유에 대해서 설명한다. 도 4는, 스테이지(3)에의 웨이퍼(W)의 배치 상태를 모식적으로 설명한 도면으로, 도 4의 (a)는, 웨이퍼(W)가 스테이지(3)의 표면[기판 배치면(S)]에 면접촉하고 있는 정상적인 배치 상태, 도 4의 (b)는, 이물(F)의 개재에 의해 웨이퍼(W)가 스테이지(3)의 표면[기판 배치면(S)]으로부터 부상한 비정상적인 배치 상태를 도시하고 있다. 도 4 중, 흰 화살표 H1, H2는, 스테이지(3)로부터 웨이퍼(W)에 전도하는 열을 모식적으로 나타내고 있고, 화살표의 대소는, 열의 양의 대소를 나타내고 있다. 도 4의 (a)에 도시한 바와 같이, 정상적인 배치 상태에서는, 웨이퍼(W)와 스테이지(3)가 면접촉하고 있기 때문에, 스테이지(3)의 열이 상대적으로 차가운 웨이퍼(W)측으로 효율 좋게 이동한다. 한편, 도 4의 (b)에 도시한 바와 같이, 이물(F)의 존재에 의해 스테이지(3)로부터 웨이퍼(W)가 부상한 상태에서는, 스테이지(3)와 웨이퍼(W) 사이에 간극이 발생하기 때문에, 스테이지(3)로부터 웨이퍼(W)로의 열의 이동이 작아진다. 따라서, 스테이지(3)의 온도 손실은, 도 4의 (a)에 비하여 도 4의 (b) 쪽이 작게 된다.
상기한 바와 같이, 히터(6a)[또는 히터(6b)]에 전력을 공급하는 히터 전원(7)은, 열전대(8)에 의한 온도 계측 데이터에 기초하여 설정 온도에 대한 피드백 제어를 받고 있기 때문에, 스테이지(3)의 온도 손실이 크면 히터 전원(7)으로부터의 공급 전력도 커지고, 반대로 스테이지(3)의 온도 손실이 작으면 히터 전원(7)으로부터의 공급 전력은 작아진다. 즉, 도 4의 (a)와 도 4의 (b)의 상태를 비교한 경우, 웨이퍼(W)로 이동한 만큼의 열을 보충할 필요가 있는 도 4의 (a)의 상태에 비하여, 웨이퍼(W)로의 열의 이동이 적은 도 4의 (b)의 상태 쪽이 히터 전원(7)으로부터의 공급 전력은 작아진다.
이러한 출력의 차이는, 히터 전원(7)으로부터의 전력의 출력의 변동폭인 동출력의 최대값과 최소값의 차분(Δ값)을 구함으로써, 보다 명확하게 구별할 수 있게 된다. 즉, 도 4의 (a)의 상태에 비하여, 도 4의 (b)의 상태 쪽이, 웨이퍼(W)로의 열의 이동이 적기 때문에, 히터 전원(7)으로부터의 전력의 출력이 안정화되어, Δ값이 작게 나타난다. 따라서, 웨이퍼(W)의 정상적인 배치 상태에 있어서의 히터 전원(7)으로부터의 공급 전력의 Δ값을 바탕으로, 소정의 임계값을 설정해 두고, 그 임계값과 계측된 Δ값을 비교하여 판정함으로써, 웨이퍼(W)의 배치 이상을 검지할 수 있다. 예컨대, Δ값이 임계값과 비교하여 작다고 하는 것은, 스테이지(3)로부터 웨이퍼(W)로의 열의 이동량이 매우 작은 것을 의미하고 있어, 이상 배치 상태일 가능성이 높은 것을 나타내고 있다.
이와 같이, 본 실시 형태의 방법은, 이물의 개재나 웨이퍼(W)의 위치 어긋남, 웨이퍼(W)의 변형, 스테이지(3)의 변형이나 파손 등에 의해, 스테이지(3)에 대한 웨이퍼(W)의 배치 이상이 발생한 경우에, 정상적인 배치 상태에 비하여 히터 전원(7)으로부터의 공급 전력이 작아지고, 그것이 Δ값에 있어서 현저하게 나타나는 것을 이용하고 있다.
도 4를 참조하여 설명한 스테이지(3)로부터의 웨이퍼(W)에의 열전도에 기초하는 설명에 따르면, 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에의 공급 전력 뿐만 아니라, 전기적 출력에 관한 다른 파라미터로서, 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에의 공급 전압의 출력에 기초하는 Δ값, 또는 공급 전류의 출력에 기초하는 Δ값을 이용해도, 상기와 마찬가지로, 웨이퍼(W)의 배치 이상을 검출할 수 있는 것이 이해된다.
또한, 열전대(8)에 의해 계측되는 스테이지(3)의 온도의 변동폭(Δ값)을 지표로 해도, 마찬가지로 웨이퍼(W)의 배치 이상을 검출할 수 있는 것이 이해된다. 열전대(8)에 의해 온도의 변동(온도 저하)이 계측되고 나서, 피드백 제어에 의해 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에 공급하는 전력을 증가시켜 스테이지(3)의 온도를 회복시킬 때까지는, 타임 러그가 존재한다. 그 때문에, 스테이지(3)보다도 차가운 웨이퍼(W)가 정상적인 상태로 스테이지(3)에 배치된 경우에는, 일단 열전대(8)의 계측 온도가 저하되고 나서, 피드백 제어에 의한 온도 회복까지의 동안에 약간 시간이 걸리고, 그것이 온도의 Δ값으로서 나타난다. 한편, 웨이퍼(W)가 비정상적인 배치 상태로 배치된 경우에는, 온도 저하가 거의 발생하지 않기 때문에, Δ값이 작아진다. 즉, 스테이지(3)의 계측 온도의 Δ값을 지표로 하는 경우에는, 웨이퍼(W)가 정상적으로 배치된 상태보다도, 이상 배치 상태 쪽이 웨이퍼(W)로의 열의 이동이 적은 만큼, 계측 온도가 안정화되어, Δ값이 작아진다. 따라서, 히터(6a)[또는 히터(6b)]의 전기적 출력과 마찬가지로, 계측 온도의 변동폭인 Δ값에 의해서도, 웨이퍼(W)의 이상 배치 상태를 검출할 수 있다.
이상과 같이, 본 실시 형태에서는, 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에의 공급 전력, 공급 전압, 공급 전류 중 어느 하나 이상, 또는 스테이지(3)의 계측 온도를 지표로 하여, 그 변동폭(Δ값)을 구하고, 임계값과 비교함으로써, 웨이퍼(W)의 배치 이상을 단시간에 검지할 수 있다. 또, 중앙부와 둘레 가장자리부의 2개의 영역을 독립적으로 제어하는 히터(6a, 6b)를 구비하고 있는 도 1의 성막 장치(100)의 스테이지(3)에서는, 히터(6a) 또는 히터(6b) 중 어느 한쪽에 대해서, 도 3의 순서를 실시하면 되지만, 히터(6a) 또는 히터(6b)의 양쪽에 대해서 도 3의 순서를 실시하는 것도 가능하다. 또한, 이 검지 방법은, 스테이지 전체를 하나의 영역으로서 제어하는 히터 구조를 갖는 스테이지에도 마찬가지로 적용할 수 있는 것이 분명하다.
[제2 실시 형태]
다음으로, 성막 장치(100)에 있어서 행해지는 본 발명의 제2 실시 형태에 따른 웨이퍼(W)의 이상 배치 상태의 검지 방법에 대해서 설명한다. 도 5는, 본 실시 형태에 따른 웨이퍼(W)의 이상 배치 상태의 검지 방법의 순서의 개략을 도시하는 플로우도이다. 또, 이하의 설명에서는, 제1 실시 형태와의 차이점을 중심으로 설명을 행하고, 동일한 구성에 대해서는 설명을 생략한다.
제1 실시 형태에서는, 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에 공급되는 전기적 출력 또는 스테이지(3)의 계측 온도에 대해서, 최대값과 최소값의 차분(Δ값)을 구하고, 그것을 지표로 하여 소정의 임계값과 비교함으로써, 웨이퍼(W)의 이상 배치 상태를 검지하였다. 본 실시 형태에서는, Δ값을 대신하여, 상기 전기적 출력 또는 계측 온도의 적산값을 구하고, 그것을 지표로 하여, 임계값과 비교함으로써, 웨이퍼(W)의 이상 배치 상태를 검지한다.
또한, 본 실시 형태에서는, 임계값과 비교하기 전에, 동일한 처리 내용의 1장 전의 웨이퍼(W)[동일한 레시피에 기초하는 바로 앞의 로트의 최후의 웨이퍼(W), 또는 동일 로트에 있어서의 1장 전의 웨이퍼(W)를 의미하며, 이하 간단히 「이전회」라고 나타냄]의 처리에 있어서의 상기 전기적 출력 또는 계측 온도의 적산값을 기준으로 보정을 가하는 점에서, 제1 실시 형태와 다르다. 보정의 방법은, 이전회의 처리에 있어서의 적산값과 이번회의 처리에 있어서의 적산값의 비를 구하는 방법, 이전회의 처리에 있어서의 적산값과 이번회의 처리에 있어서의 적산값의 차분을 구하는 방법 등의 연산 처리를 실시하는 것이 가능하다. 여기서는, 이전회의 처리에 있어서의 적산값과 이번회의 처리에 있어서의 적산값의 비를 구하는 방법을 채용하였다.
먼저, 도 5의 단계 S11에서는, 성막 장치(100)에 있어서 이제부터 행해지는 처리와 동일한 내용의 이전회의 처리(즉, 동일한 레시피에 기초하는 이전회의 웨이퍼에의 처리)에서, 1장 전의 웨이퍼(W)를 처리했을 때에 검출된 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에의 공급 전력의 적산값을 A0으로 설정한다. 이 적산값 A0 또는 그 바탕이 되는 공급 전력의 데이터는, 기억부(73)에 보존되어 있기 때문에, 이것을 컨트롤러(71)가 참조함으로써 적산값 A0을 산출할 수 있다.
다음으로, 단계 S12에서는, 이번회의 1장의 웨이퍼(W)를 처리하는 동안, 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에의 공급 전력의 적산값 A1을 산출하고, 기억부(73)에 보존한다. 이 단계 S12에서는, 컨트롤러(71)가, 1장의 웨이퍼(W)를 처리하는 동안에 히터 전원(7)으로부터 출력되는 전력의 값을, 예컨대 1초 간격으로 취득하고, 그것을 순차 가산해 감으로써, 적산값을 용이하게 산출할 수 있다. 컨트롤러(71)는, 산출된 적산값 A1을 기억부(73)에 보존한다.
다음으로, 단계 S13에서는, 컨트롤러(71)가, 단계 S11에서 설정된 적산값 A0과, 단계 S12에서 산출된 적산값 A1로부터 비 A1/A0을 연산하고, 그 값을 소정의 임계값과 비교한다. 그리고, 비 A1/A0이 임계값보다도 큰 경우(Yes)에는, 단계 S14에서 배치 상태는 「이상 없음」이라고 판정된다. 이 경우, 단계 S15에서 적산값 A0을 클리어하고, 이번회의 단계 S12에서 취득된 적산값 A1을 새롭게 「이전회의 적산값 A0」으로서 다시 설정하는 처리가 행해진다.
한편, 단계 S13에서, 비 A1/A0이 임계값보다 크지 않은 경우(No)에는, 단계 S16에서 배치 상태에 「이상 있음」이라고 판정된다. 이 경우에는, 단계 S17에서, 예컨대 알람에 의한 경고, 모니터에의 에러 메시지의 표시 등을 행할 수 있다.
본 실시 형태에서는, 제1 실시 형태에서 사용한 Δ값을 대신하여, 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에의 공급 파워의 적산값의 비 A1/A0을 지표로 하였으나, 기본적인 원리는 제1 실시 형태와 동일하다. 즉, 이물이나 위치 어긋남 등에 의해, 웨이퍼(W)의 배치 이상이 발생한 경우에, 스테이지(3)로부터 웨이퍼(W)로의 열의 이동량이 적어지기 때문에, 스테이지(3)의 온도 저하도 작아지므로, 정상적인 배치 상태에 비하여 히터 전원(7)으로부터의 공급 전력이 작아지고, 그것이 적산값 A1의 변화(감소)가 되어 나타난다는 지견에 기초하고 있다(도 4 참조).
또한, 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에의 공급 전력의 출력의 적산값 뿐만 아니라, 다른 전기적 출력으로서, 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에의 공급 전압의 적산값 또는 공급 전류의 출력의 적산값을 이용해도, 상기와 마찬가지로, 웨이퍼(W)의 배치 이상을 검출할 수 있다.
또한, 열전대(8)에 의해 계측되는 스테이지(3)의 계측 온도의 적산값을 지표로 해도, 마찬가지로 웨이퍼(W)의 배치 이상을 검출할 수 있다. 상기한 바와 같이, 스테이지(3)보다도 차가운 웨이퍼(W)가 정상적인 상태로 스테이지(3)에 배치된 경우에, 열전대(8)에 의해 온도의 변동(온도 저하)이 계측되고 나서, 피드백 제어에 의해 스테이지(3)의 온도를 회복시킬 때까지는 타임 래그가 존재한다. 그리고, 이 타임 래그가 원인이 되어, 히터 전원(7)으로부터 히터(6a)[또는 히터(6b)]에 공급하는 전력을 증가시켜 스테이지(3)의 온도를 회복시키는 과정에서, 오버슈트가 발생한다. 즉, 일단 설정 온도를 초과하는 값까지 스테이지(3)의 온도[열전대(8)에 의한 계측 온도]가 상승하여, 서서히 설정 온도에 가까워져 가게 된다. 웨이퍼(W)가 정상적으로 배치된 상태에서는, 상기 오버슈트가 발생함으로써, 스테이지(3)의 계측 온도의 적산값이 커진다. 이상 배치 상태의 경우에는, 웨이퍼(W)로의 열의 이동이 적으므로 계측 온도는 설정 온도 부근에서 안정화되어, 오버슈트가 없기 때문에, 계측 온도의 적산값으로서는 작아진다. 따라서, 히터(6a)[또는 히터(6b)]의 전기적 출력과 마찬가지로, 계측 온도의 적산값에 의해서도, 웨이퍼(W)의 이상 배치 상태를 검출할 수 있다.
본 실시 형태에 있어서, 제1 실시 형태와 상이한 점으로서, 1장 전의 웨이퍼(W)의 처리에 있어서의 전기적 출력의 적산값을 「이전회의 적산값 A0」으로서 설정하고, 이후의 웨이퍼(W)를 처리할 때마다, 순차 A0을 다시 설정하는 이유는 이하와 같다. 스테이지(3)에 의해 웨이퍼(W)를 가열하면서 행하는 열 처리 중에는, 플라즈마에 의한 산화 처리나 질화 처리와 같이 웨이퍼(W)의 내부로의 원소의 도입(확산)을 목적으로 하는 경우와, CVD와 같이, 웨이퍼(W)의 표면에의 원자 또는 분자의 퇴적을 목적으로 하는 경우가 있다. 후자(퇴적)의 성막 처리에서는, 웨이퍼(W)를 처리할 때마다, 스테이지(3)도 포함하여 처리 용기(1) 내의 각 부재에 퇴적물이 축적해 간다. 그 결과, 처리 용기(1) 내에서의 반사열이나 복사열이 서서히 변화하고, 스테이지(3)로부터의 웨이퍼(W)에의 열전도의 효율도 처리를 거듭할 때마다 조금씩 변화해 간다.
이와 같이 처리 용기(1) 내의 환경이 웨이퍼(W)의 처리 매수에 따라 변화해 가는 성막 프로세스의 경우에는, 고정적인 임계값과 비교하여 판정을 행할 때에, 바로 앞의 정상적인 처리에 있어서의 전기적 출력이나 계측 온도를 기준으로 하여 보정을 가하는 것이 보다 바람직하다고 생각된다. 그 때문에, 본 실시 형태에서는, 웨이퍼(W)를 1장 처리할 때마다, 상기한 바와 같이, 적산값 A0을 다시 설정하는 것으로 하였다. 이 경우, 적산값의 비 A1/A0은, 스테이지(3)에의 웨이퍼(W)의 배치 상태가 정상인 한, 대략 일정한 값이 될 것이며, 그 값을 임계값과 비교함으로써, 웨이퍼(W)의 이상 배치 상태를 정확히 검지할 수 있다. 또, 적산값의 비 A1/A0 대신에, 적산값의 비 A0/A1을 구하고, 마찬가지로 웨이퍼(W)의 배치 이상을 검지해도 된다.
또한, 적산값은, 반드시 1장의 웨이퍼(W)를 처리하는 동안의 전기간에 걸쳐 산출하지 않아도 된다. 즉, 1장의 웨이퍼(W)를 처리하는 동안에서, 배치 상태의 이상에 의한 전기적 출력이나 계측 온도의 변화가 발생하기 쉬운 구간[예컨대, 성막 가스를 처리 용기(1) 내에 도입 개시하고 나서의 일정 시간]에 대해서만 적산값을 산출하는 것도 가능하다.
이상과 같이, 본 실시 형태에서는, 히터 전원(7)으로부터의 공급 전력, 공급 전압, 공급 전류 중 어느 하나 이상, 또는 스테이지(3)의 계측 온도의 적산값을 지표로 하여, 비 A1/A0을 임계값과 비교함으로써, 웨이퍼(W)의 배치 이상을 단시간에 검지할 수 있다. 또, 적산값의 비 A1/A0이 아니라, 적산값의 차분 A1-A0을 구하고, 그것을 미리 설정된 임계값(비 A1/A0의 경우와는 상이한 값)과 비교해도 된다. 이 경우, 이상 배치 상태에서는, 차분 A1-A0은 음의 값이 된다. 따라서, 임계값으로서 음의 값을 설정하고, 차분 A1-A0이 임계값 이상인 경우에는, 정상적인 배치 상태라고 판정하며, 차분 A1-A0이 임계값보다도 작은 경우에는 이상 배치 상태라고 판정하는 것이 가능하다. 또는, 차분 A1-A0의 절대값을 취하고, 차분 A1-A0의 절대값이 소정의 임계값(양의 값)보다도 작은 경우에는 정상적인 배치 상태, 차분 A1-A0의 절대값이 상기 임계값보다도 작지 않은(즉, 임계값 이상인) 경우에는, 이상 배치 상태라고 판정하는 것도 가능하다. 또, 적산값의 차분 A1-A0 대신에, 적산값의 차분 A0-A1을 구하고, 마찬가지로 웨이퍼(W)의 배치 이상을 검지해도 된다.
또한, 퇴적물이 적고, 처리 용기(1)에 있어서의 내부 환경의 변화가 발생하기 어려운 프로세스의 경우에는, 제1 실시 형태와 마찬가지로 보정을 행하지 않고(즉, 적산값 A0을 설정하지 않고서), 적산값 A1 자체와 소정의 임계값(비 A1/A0이나 차분 A1-A0의 경우와는 상이한 값)의 비교에 의해 판정을 행하는 것도 가능하다.
본 실시 형태에 있어서의 다른 구성, 작용 및 효과는, 제1 실시 형태와 동일하다.
그런데, 이번회의 웨이퍼(W)의 처리에 있어서 구해진 히터(6a)[또는 히터(6b)]에의 전기적 출력 또는 스테이지(3)의 계측 온도의 최대값과 최소값의 차분과, 1장 전(이전회)의 웨이퍼(W)의 처리에 있어서 구해진 히터(6a)[또는 히터(6b)]에의 전기적 출력 또는 스테이지(3)의 계측 온도의 최대값과 최소값의 차분을 이용해서 연산 처리를 하여 연산 결과를 구해도 된다. 이 경우에는, 상기와 마찬가지로 연산 결과와 임계값을 비교함으로써, 기판의 이상 배치 상태를 판정하게 된다.
또, 연산 처리의 방법으로서는, 이번회의 웨이퍼(W)의 처리에 있어서 구해진 히터(6a)[또는 히터(6b)]에의 전기적 출력 또는 스테이지(3)의 계측 온도의 최대값과 최소값의 차분과, 1장 전(이전회)의 웨이퍼(W)의 처리에 있어서 구해진 히터(6a)[또는 히터(6b)]에의 전기적 출력 또는 스테이지(3)의 계측 온도의 최대값과 최소값의 차분과의 비를 취하여 연산 결과를 내도 되고, 또한, 이번회의 웨이퍼(W)의 처리에 있어서 구해진 히터(6a)[또는 히터(6b)]에의 전기적 출력 또는 스테이지(3)의 계측 온도의 최대값과 최소값의 차분과, 1장 전(이전회)의 웨이퍼(W)의 처리에 있어서 구해진 히터(6a)[또는 히터(6b)]에의 전기적 출력 또는 스테이지(3)의 계측 온도의 최대값과 최소값의 차분의 또한 차분을 취하여 연산 결과를 내도 된다.
다음으로, 본 발명의 기초가 된 실험 데이터에 대해서 설명한다. 성막 장치(100)에 있어서 복수 매의 웨이퍼(W)를 처리한 경우의 정상 배치 상태와 이상 배치 상태에 있어서의 스테이지(3)의 계측 온도, 히터(6a, 6b)에의 공급 전력의 Δ값(최대값-최소값)을 그래프화하였다. 도 6의 (a)의 세로축은, 계측 온도의 Δ값, 도 6의 (b)의 세로축은 히터(6a)에의 공급 전력의 Δ값, 도 6의 (c)의 세로축은, 히터(6b)에의 공급 전력의 Δ값을 각각 나타내고 있다. 또, 이 데이터는, 스테이지(3)에서 웨이퍼(W)를 승강 변이 가능하게 지지하는 리프터 기구의 부품이 파손되고, 그 파편이 스테이지(3)와 웨이퍼(W) 사이에 혼입되어 이상 배치 상태를 일으킨 사례이다. 또한, 도 6의 (a) 내지 도 6의 (c)에서는, 배치 이상 이외의 요소에 의해 변동이 발생하기 쉽기 때문에, 각 로트의 최초의 1∼3장째까지의 데이터는, 생략하고 있다.
정상 배치 상태와 이상 배치 상태를 비교하면, 도 6의 (a)에 도시한 바와 같이, 이상 배치 상태 쪽이 계측 온도의 Δ값이 유의하게 낮고, 또한 도 6의 (b) 및 도 6의 (c)에 도시한 바와 같이, 이상 배치 상태 쪽이 공급 전력의 Δ값이 유의하게 낮았다. 또한, 정상 배치 상태의 Δ값과 이상 배치 상태의 Δ값 사이에 일정한 폭이 관찰되었기 때문에, 양자의 중간에 임계값을 설정할 수 있는 것도 알 수 있었다. 따라서, 정상 배치 상태와 이상 배치 상태의 Δ값을 검출하고, 그것을 미리 설정해 둔 임계값과 비교함으로써, 웨이퍼(W)의 스테이지(3) 상에서의 배치 이상을 검출할 수 있는 것이 확인되었다.
도 7은, 성막 장치(100)에 있어서, TiN 성막의 레시피에 기초하여 처리를 행했을 때의 처리 시간과 히터(6a)에의 공급 전력의 변화의 관계를 그래프로 한 것이다. 이 예에서는, 스테이지(3)와 웨이퍼(W) 사이에, 0.0 ㎜(정상적인 면접촉 상태), 0.5 ㎜, 1.0 ㎜ 및 2.0 ㎜의 간극(부상)을 고의로 마련해서 웨이퍼(W)를 배치하여 실험을 행하였다.
도 7로부터, 부상이 0.5 ㎜인 모의적인 이상 배치 상태에서는, 정상 배치 상태(0.0 ㎜)와 비교하여 큰 차이는 보여지지 않았다. 그러나, 부상이 1.0 ㎜ 및 2.0 ㎜인 모의적인 이상 배치 상태에서는, 개시로부터 약 50초∼70초의 처리 시간의 범위에서, 정상 배치 상태(0.0 ㎜)와 비교하여 히터에의 공급 전력에 큰 차이가 보여졌다. 이 50초∼70초 사이는, TiN의 원료 가스를 처리 용기(1) 내에 도입함으로써, 처리 용기(1) 내의 압력을 상승시켜 가고, 압력이 설정 성막 압력인 약 667 ㎩에 도달하여 안정화된 구간이다. 따라서, 이 레시피에 기초하는 TiN 성막의 경우, 개시로부터 약 50초∼70초의 처리 시간의 범위에서 히터(6a)에의 공급 전력의 Δ값 또는 적산값을 구함으로써, 정상 배치 상태와 이상 배치 상태의 판정을 용이하게 행할 수 있는 것을 확인할 수 있었다. 이와 같이, 1장의 웨이퍼(W)를 처리하는 동안의 전구간이 아니라, 일부분의 구간에 있어서 Δ값 또는 적산값을 검출함으로써, 정밀도가 높은 판정이 가능한 경우도 있다.
또한, 도 8은, 성막 장치(100)에 있어서 복수의 웨이퍼(W)를 처리한 경우의 정상 배치 상태, 이상 배치 상태, 수복 후(정상 배치 상태)에 있어서의 각각의 히터(6a)에의 공급 전력의 적산값을 그래프화한 것이다. 도 8에 도시한 바와 같이, 정상 배치 상태와 이상 배치 상태에서는, 히터(6a)에의 공급 전력의 적산값이 크게 상위(相違)하고 있었다. 또한, 정상 배치 상태의 적산값과 이상 배치 상태의 적산값 사이에는, 충분한 폭(도 8의 그래프 상의 선의 간격)이 있기 때문에, 그 사이에 임의의 값으로 임계값을 설정하기 쉬운 것도 확인되었다. 따라서, 정상 배치 상태와 이상 배치 상태에서 히터(6a)에의 공급 전력의 적산값을 산출하고, 그것을 임계값과 비교함으로써, 웨이퍼(W)의 스테이지(3) 상에서의 배치 이상을 검출할 수 있는 것이 확인되었다.
다음으로, 성막 장치(100)에 있어서 TiN 성막의 레시피에 기초하여 복수 매의 웨이퍼(W)를 처리하고, 웨이퍼(W)의 배치 이상을 검지하는 실험을 행하였다. TiN의 성막에서는, 웨이퍼(W)의 처리 매수를 거듭할 때마다 처리 용기(1) 내에 퇴적물이 부착되어, 처리 용기(1) 내의 환경이 변화해 간다. 그래서, 본 실험에서는, 히터[6a(6b)]에의 공급 전력의 적산값 A1을 산출하고, 1장 전의 웨이퍼(W)의 처리에 있어서 동일하게 산출된 적산값 A0에 기초하여, 적산값의 비 A1/A0 및 차분 A1-A0을 구하고, 보정을 행하였다. 그 결과를 표 1에 나타내었다.
Figure pct00001
표 1에서는, n매째의 웨이퍼(W)의 처리에 있어서 적산값 A1의 값이 대폭으로 저하되어 있어, 배치 이상이 발생한 것이 검지되었다. 본 실험의 경우, 적산값 A1을 그대로 소정의 임계값(예컨대 500 W)과 비교해도 웨이퍼(W)의 배치 이상을 검지할 수 있었다. 또한, 표 1에서는, 비 A1/A0 또는 차분 A1-A0의 값에 대해서도, n매째의 웨이퍼(W)의 처리에 있어서 크게 변동하고 있는 것을 알 수 있따. 따라서, 비 A1/A0을 소정의 임계값(예컨대, 0.9)과 비교하는 것, 또는, 차분 A1-A0을 소정의 임계값(예컨대, -40)과 비교하는 것에 의해서도, 웨이퍼(W)의 배치 이상을 검지할 수 있었다.
이상의 결과로부터, 히터[6a(6b)]에의 공급 전력의 적산값 A1이나, 1장 전의 웨이퍼(W) 처리에 있어서의 적산값 A0과의 비 A1/A0 또는 차분 A1-A0을 구하고, 소정의 임계값과 비교함으로써, 웨이퍼(W)의 배치 이상을 명확하게 검지할 수 있는 것이 확인되었다.
이상, 본 발명의 실시 형태를 서술하였으나, 본 발명은 상기 실시 형태에 제약되는 일은 없고, 여러 가지 변형이 가능하다. 예컨대, 상기 실시 형태에서는, 진공 장치의 일례로서 성막 장치(100)를 들어 설명하였으나, 성막 장치에 한정되지 않고, 기판을 가열하면서 소정의 처리를 행하는 처리 장치이면, 특별히 제한 없이 본 발명을 적용하는 것이 가능하다.
또한, 상기 실시 형태에서는, Δ값이나 적산값을 임계값과 비교함으로써 정상인지 이상인지의 판정을 행하였으나, 복수의 임계값을 설정하고, 이상 배치 상태를 단계적으로 검지하는[예컨대, 경도(輕度)의 이상 배치 상태, 중도(重度)의 이상 배치 상태 등] 것도 가능하다. 이 경우, 보다 정밀한 판정이 가능해지기 위해서, 알람 경고나 에러 메시지의 주의 표시와, 장치의 자동 정지 등의 긴급 조치를, 검지된 이상 배치 상태의 레벨에 맞춰 설정·선택할 수 있다.
또한, 상술한 각 실시 형태에서는, 처리 용기(1) 내에 하나의 스테이지(기판 배치대)(3)를 마련하고, 웨이퍼(기판) 1장마다 처리를 행하는 매엽식(枚葉式) 처리 장치를 예로 들어 설명하였으나, 이것에 한정되는 일은 없고, 처리 용기(1) 내에 복수의 스테이지(기판 배치대)(3)를 마련하고, 한 번에 복수 매의 웨이퍼(기판)에 대하여 처리를 행할 수 있는 배치(batch)식의 처리 장치에도 본 발명을 적용할 수 있다.
또한, 상술한 각 실시 형태에서는, 피처리체인 기판으로서 반도체 웨이퍼를 예로 들어 설명하였으나, 이것에 한정되는 일은 없고, 예컨대, 유리 기판, LCD 기판, 세라믹 기판 등에도, 본 발명을 적용할 수 있다.

Claims (11)

  1. 히터가 마련된 기판 배치대에 배치된 기판을 가열하면서 처리를 행할 때에, 상기 기판의 배치 상태의 이상을 검지하는 기판의 이상 배치 상태의 검지 방법으로서,
    1장의 기판을 처리하는 동안에, 상기 히터에의 전기적 출력의 정보 또는 상기 기판 배치대의 계측 온도의 정보에 기초하여, 상기 전기적 출력 또는 상기 계측 온도의 최대값 및 최소값, 또는, 상기 전기적 출력 또는 상기 계측 온도의 적산값을 검출하는 공정과,
    검출된 상기 최대값 및 상기 최소값, 또는, 검출된 상기 적산값에 기초하여 상기 기판의 이상 배치 상태를 판정하는 공정
    을 포함한 것을 특징으로 하는 기판의 이상 배치 상태의 검지 방법.
  2. 제1항에 있어서, 상기 최대값과 상기 최소값의 차분을 구하는 공정을 더 포함하고,
    상기 검출하는 공정은, 상기 전기적 출력 또는 상기 계측 온도의 최대값 및 최소값을 검출하는 것을 포함하며,
    상기 판정하는 공정은, 상기 차분을 미리 정해진 임계값과 비교함으로써, 상기 기판의 이상 배치 상태를 판정하는 것을 포함하는 것을 특징으로 하는 기판의 이상 배치 상태의 검지 방법.
  3. 제1항에 있어서,
    상기 최대값과 상기 최소값의 차분을 구하는 공정과,
    상기 차분과, 1장 전의 기판의 처리에 있어서 구해진 전기적 출력 또는 계측 온도의 최대값 및 최소값의 차분을 이용해서 연산 처리하여 연산 결과를 구하는 공정
    을 더 포함하고,
    상기 검출하는 공정은, 상기 전기적 출력 또는 상기 계측 온도의 최대값 및 최소값을 검출하는 것을 포함하며,
    상기 판정하는 공정은, 상기 연산 결과를 미리 정해진 임계값과 비교함으로써, 상기 기판의 이상 배치 상태를 판정하는 것을 포함하는 것을 특징으로 하는 기판의 이상 배치 상태의 검지 방법.
  4. 제1항에 있어서, 상기 검출하는 공정은, 상기 전기적 출력 또는 상기 계측 온도의 적산값을 검출하는 것을 포함하고,
    상기 판정하는 공정은, 상기 적산값을 미리 정해진 임계값과 비교함으로써, 기판의 이상 배치 상태를 판정하는 것을 포함하는 것을 특징으로 하는 기판의 이상 배치 상태의 검지 방법.
  5. 제1항에 있어서, 상기 적산값과, 1장 전의 기판의 처리에 있어서 검출된 적산값을 이용해서 연산 처리하여 연산 결과를 구하는 공정을 더 포함하고,
    상기 검출하는 공정은, 상기 전기적 출력 또는 상기 계측 온도의 적산값을 검출하는 것을 포함하며,
    상기 판정하는 공정은, 상기 연산 결과를 미리 정해진 임계값과 비교함으로써, 상기 기판의 이상 배치 상태를 판정하는 것을 포함하는 것을 특징으로 하는 기판의 이상 배치 상태의 검지 방법.
  6. 제5항에 있어서, 상기 적산값을 A1로 하고, 1장 전의 기판의 처리에 있어서 검출된 상기 적산값을 A0으로 한 경우에, 상기 연산 결과가 A1과 A0의 비로 이루어지는 것을 특징으로 하는 기판의 이상 배치 상태의 검지 방법.
  7. 제5항에 있어서, 상기 적산값을 A1로 하고, 1장 전의 기판의 처리에 있어서 검출된 상기 적산값을 A0으로 한 경우에, 상기 연산 결과가 A1과 A0의 차분으로 이루어지는 것을 특징으로 하는 기판의 이상 배치 상태의 검지 방법.
  8. 제1항에 있어서, 상기 검출하는 공정은, 상기 전기적 출력의 최대값 및 최소값, 또는, 상기 전기적 출력의 적산값을 검출하는 것을 포함하고,
    상기 히터에의 전기적 출력은, 히터에의 공급 전력, 공급 전류 또는 공급 전압 중 어느 하나 이상인 것을 특징으로 하는 기판의 이상 배치 상태의 검지 방법.
  9. 히터가 마련된 기판 배치대에 기판을 배치하는 공정과,
    상기 기판을 상기 히터로 가열하면서 처리하는 공정과,
    처리되고 있는 상기 기판의 배치 상태의 이상을 검지하는 공정
    을 포함하고,
    상기 이상을 검지하는 공정은,
    1장의 기판을 처리하는 동안에, 상기 히터에의 전기적 출력의 정보 또는 상기 기판 배치대의 계측 온도의 정보에 기초하여, 상기 전기적 출력 또는 상기 계측 온도의 최대값 및 최소값, 또는, 상기 전기적 출력 또는 상기 계측 온도의 적산값을 검출하는 공정과,
    검출된 상기 최대값 및 상기 최소값, 또는, 검출된 상기 적산값에 기초하여 기판의 이상 배치 상태를 판정하는 공정
    을 포함하는 것을 특징으로 하는 기판 처리 방법.
  10. 컴퓨터 상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서,
    상기 제어 프로그램은, 히터가 마련된 기판 배치대에 배치된 기판을 가열하면서 처리를 행할 때에,
    1장의 기판을 처리하는 동안에, 상기 히터에의 전기적 출력의 정보 또는 상기 기판 배치대의 계측 온도의 정보에 기초하여, 상기 전기적 출력 또는 상기 계측 온도의 최대값 및 최소값, 또는, 상기 전기적 출력 또는 상기 계측 온도의 적산값을 검출하는 공정과,
    검출된 상기 최대값 및 상기 최소값, 또는, 검출된 상기 적산값에 기초하여 기판의 이상 배치 상태를 판정하는 공정
    을, 상기 컴퓨터에 실행시키는 것을 특징으로 하는 컴퓨터 판독 가능한 기억 매체.
  11. 기판을 배치하는 기판 배치대와,
    상기 기판 배치대에 마련되고, 상기 기판 배치대에 배치된 기판을 가열하는 히터와,
    상기 히터에 전기적으로 접속된 히터 전원과,
    상기 기판 배치대의 온도를 계측하는 온도 계측부와,
    상기 히터에의 전기적 출력 또는 상기 기판 배치대의 계측 온도를 기억하는 기억부와,
    상기 히터에의 전기적 출력의 최대값과 최소값의 차분 또는 상기 히터에의 전기적 출력의 적산값, 또는, 상기 기판 배치대의 계측 온도의 최대값과 최소값의 차분 또는 상기 기판 배치대의 계측 온도의 적산값을 검출하고, 상기 차분 또는 상기 적산값에 기초하여, 상기 기판의 이상 배치 상태를 판정하는 판정부
    를 구비한 기판 처리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101443493B1 (ko) * 2012-01-25 2014-09-22 도쿄엘렉트론가부시키가이샤 처리 장치 및 프로세스 상태의 확인 방법
KR20190103936A (ko) * 2018-02-28 2019-09-05 가부시키가이샤 스크린 홀딩스 열처리 방법 및 열처리 장치

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1865354B1 (en) * 2005-03-17 2016-03-16 Hamamatsu Photonics K.K. Microscopic image capturing device
JP5299442B2 (ja) * 2011-01-18 2013-09-25 東京エレクトロン株式会社 基板加熱装置、基板加熱方法及び記憶媒体
JP5616279B2 (ja) * 2011-04-12 2014-10-29 東京エレクトロン株式会社 基板保持装置、基板処理装置、基板処理方法、及び基板処理プログラムを記録したコンピュータ読み取り可能な記録媒体
NL2007114C2 (en) * 2011-07-14 2013-01-15 Levitech B V Floating substrate monitoring and control device, and method for the same.
JP5961001B2 (ja) * 2012-02-14 2016-08-02 株式会社アルバック 基板吸着状態の監視方法
US9885567B2 (en) * 2013-08-27 2018-02-06 Applied Materials, Inc. Substrate placement detection in semiconductor equipment using thermal response characteristics
JP6330297B2 (ja) * 2013-11-27 2018-05-30 富士ゼロックス株式会社 画像処理装置、画像処理システム、および画像処理プログラム
CN104180823B (zh) * 2014-01-10 2016-08-17 中国商用飞机有限责任公司北京民用飞机技术研究中心 一种温度补偿方法及装置
CN104952752A (zh) * 2014-03-28 2015-09-30 中芯国际集成电路制造(上海)有限公司 晶圆位置倾斜的侦测方法
TWI662622B (zh) * 2015-01-14 2019-06-11 聯華電子股份有限公司 避免晶圓加熱過久之方法及其系統
JP6308967B2 (ja) * 2015-03-27 2018-04-11 東京エレクトロン株式会社 熱処理装置、熱処理における異常検出方法及び読み取り可能なコンピュータ記憶媒体
JP6581387B2 (ja) * 2015-05-12 2019-09-25 株式会社日立ハイテクノロジーズ プラズマ処理装置およびプラズマ処理方法
JP6737575B2 (ja) * 2015-09-30 2020-08-12 Ａｉメカテック株式会社 基板組立システム、そのシステムに用いる基板組立装置、及び、そのシステムを用いた基板組立方法
JP2017073498A (ja) * 2015-10-08 2017-04-13 株式会社ニューフレアテクノロジー 気相成長装置および異常検出方法
KR102592921B1 (ko) 2015-12-31 2023-10-23 삼성전자주식회사 패턴 결함 검사 방법
JP6617963B2 (ja) * 2016-02-17 2019-12-11 株式会社Ｓｃｒｅｅｎホールディングス 基板保持状態の異常検査の検査領域の自動決定方法および基板処理装置
JP6695190B2 (ja) * 2016-03-29 2020-05-20 東京エレクトロン株式会社 異常検知システム及び制御ボード
JP6772531B2 (ja) * 2016-04-28 2020-10-21 オムロン株式会社 制御システム、制御方法、制御プログラム、および記録媒体
KR102282631B1 (ko) * 2016-08-31 2021-07-28 가부시키가이샤 코쿠사이 엘렉트릭 기판 처리 장치, 반도체 장치의 제조 방법 및 프로그램
TWI837773B (zh) * 2017-06-28 2024-04-01 日商東京威力科創股份有限公司 熱處理裝置之狀態監視裝置、熱處理裝置之管理方法及記錄媒體
CN107942965B (zh) * 2017-11-02 2019-08-02 芜湖东旭光电科技有限公司 玻璃基板成型异常的监控方法及系统
JP6959879B2 (ja) * 2018-02-08 2021-11-05 株式会社Ｓｃｒｅｅｎホールディングス データ処理方法、データ処理装置、および、データ処理プログラム
JP6874719B2 (ja) 2018-03-02 2021-05-19 オムロン株式会社 加熱装置及び加熱装置の異常検知方法
JP2020035834A (ja) * 2018-08-28 2020-03-05 キオクシア株式会社 加熱処理装置および加熱処理方法
JP2020177785A (ja) * 2019-04-17 2020-10-29 日本電産株式会社 プラズマ処理装置
JP7467274B2 (ja) * 2020-08-07 2024-04-15 東京エレクトロン株式会社 温度推定方法及び成膜装置

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200023A (en) * 1991-08-30 1993-04-06 International Business Machines Corp. Infrared thermographic method and apparatus for etch process monitoring and control
US5444217A (en) * 1993-01-21 1995-08-22 Moore Epitaxial Inc. Rapid thermal processing apparatus for processing semiconductor wafers
US6140612A (en) * 1995-06-07 2000-10-31 Lam Research Corporation Controlling the temperature of a wafer by varying the pressure of gas between the underside of the wafer and the chuck
US5956489A (en) * 1995-06-07 1999-09-21 Microsoft Corporation Transaction replication system and method for supporting replicated transaction-based services
TW331652B (en) * 1995-06-16 1998-05-11 Ebara Corp Thin film vapor deposition apparatus
JP3380668B2 (ja) * 1996-01-23 2003-02-24 東京エレクトロン株式会社 温度調整方法、温度調整装置及び熱処理装置
US5702624A (en) * 1996-10-09 1997-12-30 Taiwan Semiconductors Manfuacturing Company, Ltd Compete hot plate temperature control system for hot treatment
JP3948773B2 (ja) * 1996-12-26 2007-07-25 芝浦メカトロニクス株式会社 ウェハズレ検出装置
JP2001522141A (ja) * 1997-11-03 2001-11-13 エーエスエム アメリカ インコーポレイテッド 低質量サポートを用いたウェハの加工方法
JP3577436B2 (ja) * 1999-02-16 2004-10-13 東京エレクトロン株式会社 処理装置、処理システム、判別方法及び検出方法
KR100593627B1 (ko) * 1999-02-16 2006-06-28 동경 엘렉트론 주식회사 처리장치, 처리시스템, 판별방법 및 검출방법
US6191394B1 (en) * 1999-05-19 2001-02-20 Tokyo Electron Ltd. Heat treating apparatus
US6592673B2 (en) * 1999-05-27 2003-07-15 Applied Materials, Inc. Apparatus and method for detecting a presence or position of a substrate
US6355108B1 (en) * 1999-06-22 2002-03-12 Applied Komatsu Technology, Inc. Film deposition using a finger type shadow frame
US6100506A (en) * 1999-07-26 2000-08-08 International Business Machines Corporation Hot plate with in situ surface temperature adjustment
US6313441B1 (en) * 1999-08-18 2001-11-06 Applied Materials, Inc. Control system and method for providing variable ramp rate operation of a thermal cycling system
JP2002043231A (ja) * 2000-07-26 2002-02-08 Shibaura Mechatronics Corp ウェハの位置ずれ検出方法及び検出装置
US7015422B2 (en) * 2000-12-21 2006-03-21 Mattson Technology, Inc. System and process for heating semiconductor wafers by optimizing absorption of electromagnetic energy
KR100412262B1 (ko) * 2001-01-31 2003-12-31 삼성전자주식회사 베이크 장치
JP2005515425A (ja) * 2001-12-26 2005-05-26 ボルテック インダストリーズ リミテッド 温度測定および熱処理方法およびシステム
US6723201B2 (en) * 2002-02-21 2004-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Microchip fabrication chamber wafer detection
JP4030787B2 (ja) * 2002-03-04 2008-01-09 東京エレクトロン株式会社 基板加熱方法、基板加熱装置及び塗布、現像装置
US20030173346A1 (en) * 2002-03-18 2003-09-18 Renken Wayne Glenn System and method for heating and cooling wafer at accelerated rates
WO2004019396A1 (ja) * 2002-08-13 2004-03-04 Tokyo Electron Limited プラズマ処理方法及びプラズマ処理装置
US20040261930A1 (en) * 2003-03-04 2004-12-30 Shibaura Mechatronics Corporation Method of bonding substrates and apparatus for bonding substrates
JP4121122B2 (ja) * 2003-04-01 2008-07-23 東京エレクトロン株式会社 熱処理装置および熱処理装置内温度制御方法
US7138629B2 (en) * 2003-04-22 2006-11-21 Ebara Corporation Testing apparatus using charged particles and device manufacturing method using the testing apparatus
KR20050026598A (ko) * 2003-09-09 2005-03-15 삼성전자주식회사 전기조리기 및 그 제어방법
US20050092254A1 (en) * 2003-10-31 2005-05-05 Infineon Technologies Richmond, Lp PVD transfer robot short blade
US6940047B2 (en) * 2003-11-14 2005-09-06 Asm International N.V. Heat treatment apparatus with temperature control system
US6980876B2 (en) * 2004-02-26 2005-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. Temperature-sensing wafer position detection system and method
JP4490704B2 (ja) * 2004-02-27 2010-06-30 株式会社日立ハイテクノロジーズ プラズマ処理方法
US7211196B2 (en) * 2004-03-26 2007-05-01 Tokyo Electron Limited Method and system of discriminating substrate type
US20050223993A1 (en) * 2004-04-08 2005-10-13 Blomiley Eric R Deposition apparatuses; methods for assessing alignments of substrates within deposition apparatuses; and methods for assessing thicknesses of deposited layers within deposition apparatuses
TW200612512A (en) * 2004-06-28 2006-04-16 Ngk Insulators Ltd Substrate heating sapparatus
JP4628071B2 (ja) * 2004-11-30 2011-02-09 矢崎総業株式会社 車両用熱線ヒータ制御装置
JP4216263B2 (ja) * 2005-03-09 2009-01-28 シャープ株式会社 製造検査解析システム、および製造検査解析方法
JP4786925B2 (ja) 2005-04-04 2011-10-05 東京エレクトロン株式会社 基板処理方法および基板処理装置
JP2007035899A (ja) * 2005-07-27 2007-02-08 Sumitomo Electric Ind Ltd ウエハプローバ用ウエハ保持体及びそれを搭載したウエハプローバ
JP2007066923A (ja) * 2005-08-29 2007-03-15 Matsushita Electric Ind Co Ltd ウェーハレベルバーンイン方法およびウェーハレベルバーンイン装置
US7956310B2 (en) * 2005-09-30 2011-06-07 Tokyo Electron Limited Stage, substrate processing apparatus, plasma processing apparatus, control method for stage, control method for plasma processing apparatus, and storage media
JP2007123643A (ja) * 2005-10-31 2007-05-17 Matsushita Electric Ind Co Ltd 成膜装置、成膜方法、成膜装置のモニタリングプログラムおよびその記録媒体
KR20070069802A (ko) * 2005-12-28 2007-07-03 엘지.필립스 엘시디 주식회사 평판표시소자의 제조장치 및 그를 이용한 기판파손방지방법
US7825672B2 (en) * 2006-06-19 2010-11-02 Mrl Industries, Inc. High accuracy in-situ resistance measurements methods
JP4391518B2 (ja) * 2006-12-28 2009-12-24 東京エレクトロン株式会社 温度制御方法、調整装置、温度調節器、プログラム、記録媒体および加熱処理装置
CN101246833A (zh) 2007-02-12 2008-08-20 Psk有限公司 基底位置检测方法、基底处理方法和基底处理装置
JP2008234850A (ja) * 2007-03-16 2008-10-02 Matsushita Electric Ind Co Ltd 電気化学素子とその電極の製造方法、製造装置
US7739637B2 (en) * 2007-08-31 2010-06-15 International Business Machines Corporation Partial good schema for integrated circuits having parallel execution units
US20090120584A1 (en) * 2007-11-08 2009-05-14 Applied Materials, Inc. Counter-balanced substrate support
US8507028B2 (en) * 2008-12-04 2013-08-13 Linde North America, Inc. Visualization and enhancement of latent fingerprints using low pressure dye vapor deposition

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101443493B1 (ko) * 2012-01-25 2014-09-22 도쿄엘렉트론가부시키가이샤 처리 장치 및 프로세스 상태의 확인 방법
US9708711B2 (en) 2012-01-25 2017-07-18 Tokyo Electron Limited Processing apparatus and process status checking method
KR20190103936A (ko) * 2018-02-28 2019-09-05 가부시키가이샤 스크린 홀딩스 열처리 방법 및 열처리 장치

Also Published As

Publication number Publication date
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