KR20110036773A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR20110036773A
KR20110036773A KR1020117005046A KR20117005046A KR20110036773A KR 20110036773 A KR20110036773 A KR 20110036773A KR 1020117005046 A KR1020117005046 A KR 1020117005046A KR 20117005046 A KR20117005046 A KR 20117005046A KR 20110036773 A KR20110036773 A KR 20110036773A
Authority
KR
South Korea
Prior art keywords
layer
crystal defect
defect layer
igbt
active region
Prior art date
Application number
KR1020117005046A
Other languages
English (en)
Other versions
KR101222847B1 (ko
Inventor
가쓰유키 도리이
Original Assignee
산켄덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 산켄덴키 가부시키가이샤 filed Critical 산켄덴키 가부시키가이샤
Publication of KR20110036773A publication Critical patent/KR20110036773A/ko
Application granted granted Critical
Publication of KR101222847B1 publication Critical patent/KR101222847B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors

Abstract

빠른 스위칭 속도와 낮은 온 저항을 양립시킨 IGBT를 얻는다. 이 IGBT(10)에 있어서는, 결정결함층(25)이, 활성영역(20)에 있어서는 n층(102) 중에, 비활성영역(40)에 있어서는 ｐ형 기판(101) 중에 형성되어 있다. 즉 활성영역(20)에 있어서의 결정결함층(25)은, 비활성영역(40)에 있어서의 결정결함층(25)보다 표면으로부터 보아서 얕은 위치에 형성되어 있다. 이 IGBT(10)에 있어서는, 상기의 구성에 의하여 정공 주입량이 비활성영역(40)에 있어서 적어지게 됨으로써, 스위칭 속도가 빨라지게 된다. 한편 활성영역(20)에 있어서의 정공 주입량의 감소는 비활성영역(40)보다 작아진다. 따라서 이 때의 온 저항의 증대는 억제된다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 반도체 장치(半導體 裝置) 특히 대전류(大電流)에서 동작시키는 것이 가능한 절연 게이트 바이폴러 트랜시스터의 구조 및 그 제조방법에 관한 것이다.
최근, 대전류에서 구동할 수 있는 절연 게이트 바이폴러 트랜시스터(Insulated Gate Bipolar Transistor : 이하, IGBT라고 약칭한다)가 스위칭 소자(switching 素子)로서 사용되고 있다.
도4는 전형적인 IGBT 소자의 단면(斷面) 구조의 일례이다. 이 IGBT 소자(100)에 있어서는, 바이폴러 트랜시스터의 기능과 절연 게이트형 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : MOSFET)의 기능이 조합되어 있다. 여기에서는, 바이폴러 트랜시스터의 컬렉터(collector)가 되는 p형 기판(101) 상에 베이스(base)가 되는 n층(102)이 형성되어 있고, 에미터(emittor)가 되는 p+층(103), n+층(104), MOSFET의 일부인 게이트 산화막(gate 酸化膜)(105), 게이트(gate)(106)가 표면측(도4에 있어서 상측)에 형성되어 있다. p+층(103), n+층(104)에는 에미터 전극(emittor 電極)(107)이 접속되어 있고, 이것과 게이트(106) 사이의 쇼트(short)를 방지하기 위한 절연층(絶緣層)(108)이 형성되어 있다. IGBT(100)는, 그 게이트 전압이 임계치(臨界値) 이상으로 됨으로써 온(on)이 된다. 이 때에 n층(102)에 p형 기판(101)으로부터 정공(正孔)이 주입됨으로써 전도도 변조(傳導度 變調)가 일어나서 대전류를 흐르게 하여, 즉 온 저항(on 抵抗)을 낮게 할 수 있다. 따라서 주입되는 정공량을 많게 함으로써 온 저항(온 전압)을 낮게 할 수 있다. 또 실제로는 상기한 구성의 IGBT 소자(100)가 동일 기판 상에 복수 형성되고, 이들이 병렬로 접속됨으로써 특히 온 저항을 낮게 하고 있는 경우가 많다.
한편 이 IGBT 소자(100)가 오프 될 때에는 게이트 전압이 임계치보다 작아지게 됨으로써 오프가 되지만, 이 때에 n층(102)에 온 시에 존재하고 있었던 정공이 소멸할 때까지 전류는 흐른다. 즉 이 정공은 전자와 재결합하여 소멸하지만, 이것이 소멸할 때까지의 사이에는 IGBT(100)는 완전하게는 오프 되지 않는다. 따라서 이 IGBT의 스위칭 속도를 향상시키기 위해서는, 이 정공이 소멸할 때까지의 시간(정공의 수명)을 단축시키는 것이 필요하다.
이 때문에 n층(102)에 있어서의 정공의 수명을 짧게 하는 구조가 제안되어 있다. 예를 들면 특허문헌1에는, n층 중에 정공 수명이 짧아지는 결정결함층(結晶缺陷層)을 이온주입에 의하여 형성하는 기술이 기재되어 있다. 또한 특허문헌2에는, 동일한 결정결함층을 p형 기판측에 형성하는 기술이 기재되어 있다. 이러한 기술을 사용함으로써 IGBT 소자(100)의 스위칭 성능을 향상시킬 수 있었다.
일본국 공개특허 특개2001-102392호 공보 일본국 공개특허공보 특개평4-269874호 공보
그러나 베이스가 되는 n층(102)에 있어서의 정공은 스위칭 속도를 저하시키고 있는 하나의 요인이 되는 한편, 상기의 IGBT의 동작원리로부터 그 온 저항을 낮게 하는 것에도 직접 기여하고 있다. 따라서 이 n층(102)에 있어서의 정공의 수명을 짧게 하거나 그 주입량을 제한함으로써 스위칭 속도는 향상되지만, 온 저항은 높아지게 된다. 즉 상기한 기술에 있어서는, 스위칭 속도와 온 저항은 트레이드 오프(trade-off)의 관계에 있었다.
따라서 빠른 스위칭 속도와 낮은 온 저항(온 전압)을 양립시킨 IGBT를 얻는 것은 곤란하였다.
본 발명은 상기 문제점을 고려하여 이루어진 것으로서, 상기 문제점을 해결하는 발명을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위하여 이하에 기재된 구성으로 하였다.
본 발명의 반도체 장치는, p형 기판 상에 n층이 형성된 구성의 반도체 기판(半導體 基板) 상에, 상기 p형 기판을 컬렉터(collector), 상기 n층을 베이스(base)로 하고, 표면측에 에미터(emittor) 및 게이트(gate)가 형성된 구성의 절연 게이트 바이폴러 트랜시스터 소자(絶緣 gate bipolar transisotor 素子)를 구비하고, 상기 반도체 기판 중에 결정결함(結晶缺陷)이 많이 유입된 결정결함층(結晶缺陷層)이 형성된 반도체 장치(半導體 裝置)로서, 상기 반도체 기판에 있어서 상기 절연 게이트 바이폴러 트랜시스터 소자가 형성된 영역인 활성영역(活性領域)에 있어서의 상기 결정결함층은, 상기 반도체 기판에 있어서 상기 절연 게이트 바이폴러 트랜시스터 소자가 형성되어 있지 않은 영역인 비활성영역(非活性領域)에 있어서의 상기 결정결함층보다 상기 표면으로부터 보아서 얕은 위치에 형성되는 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 비활성영역에 있어서의 정공 주입량(正孔 注入量)이 상기 활성영역에 있어서의 정공 주입량보다 적어지게 되도록, 상기 결정결함층이 상기 활성영역 및 상기 비활성영역에 형성되어 있는 것을 특징으로 한다.
본 발명의 반도체 장치에 있어서, 상기 활성영역에 있어서 형성된 절연 게이트 바이폴러 트랜시스터 소자의 에미터에 접속된 에미터 공통전극(emittor 共通電極)이, 상기 반도체 기판보다 이온 저지능(ion 沮止能)이 높은 재료로 형성되는 것을 특징으로 한다.
본 발명의 반도체 장치는, 상기 에미터 공통전극이 니켈(nickel) 또는 니켈을 포함하는 합금을 포함하여 형성되는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조방법은, p형 기판 상에 n층이 형성된 구성의 반도체 기판 상에, 상기 p형 기판을 컬렉터, 상기 n층을 베이스로 하고, 표면측에 에미터 및 게이트가 형성된 구성의 절연 게이트 바이폴러 트랜시스터 소자를 구비하고, 상기 반도체 기판 중에 결정결함이 많이 유입된 결정결함층이 형성된 반도체 장치의 제조방법으로서, 상기 반도체 기판 상에 상기 절연 게이트 바이폴러 트랜시스터 소자를 형성하는 트랜지스터 형성공정(transistor 形成工程)과, 상기 절연 게이트 바이폴러 트랜시스터 소자 상에 있어서, 상기 절연 게이트 바이폴러 트랜시스터 소자의 에미터에 접속된 에미터 공통전극을 형성하는 전극형성공정(電極形成工程)과, 상기 표면측으로부터 이온주입을 함으로써 상기 결정결함층을 상기 반도체 기판 중에 형성하는 이온주입공정(ion 注入工程)을 구비하는 것을 특징으로 한다.
본 발명은 이상과 같이 구성되어 있기 때문에, 빠른 스위칭 속도와 낮은 온 저항(온 전압)을 양립시킨 IGBT를 얻을 수 있다.
도1은 본 발명의 실시형태에 관한 IGBT 구조의 단면도이다.
도2는 반도체 기판 중에 있어서 형성된 결정결함층의 깊이와 정공 주입량과의 관계를 나타내는 도면이다.
도3은 본 발명의 실시형태에 관한 IGBT의 제조방법을 나타내는 공정 단면도이다.
도4는 IGBT 소자의 구조를 나타내는 단면도이다.
이하, 본 발명의 반도체 장치를 실시하기 위한 최선의 형태가 되는 절연 게이트 바이폴러 트랜시스터(Insulated Gate Bipolar Transistor : 이하, IGBT라고 약칭한다)에 대하여 설명한다. 이 IGBT(10)의 구성의 단면도가 도1이다.
이 IGBT(10)에 있어서는, 반도체(실리콘) 기판(半導體(silicon) 基板)(11)에 있어서, 도1에 있어서의 좌측에 도4와 동일한 구조의 IGBT 소자(100)가 복수 배열되어 있고, 병렬로 접속되어 있는 영역(활성영역(活性領域)(20))이 존재한다. 다만 이들 IGBT 소자에 있어서, 도4에 있어서의 일방(一方)의 에미터(emittor) 영역은 인접하는 IGBT 소자와 공통화 되어 있고 또한 에미터 전극(emittor 電極)은 모든 IGBT 소자(100)에 있어서 공통화 되어 있다. 도1에 있어서 우측은 칩 외주부(chip 外周部)(단부(端部))(30)로 되어 있고, 활성영역(20)과 칩 외주부(30) 사이의 영역(비활성영역(非活性領域)(40))에는 IGBT 소자는 형성되어 있지 않다. 그 대신에 칩 외주부(30)와 활성영역(20)의 사이에는, 내압(耐壓)을 유지하기 위한 거더 링(girder ring)으로서 형성된 거더 링 p층(41)이 활성영역(20)을 둘러싼 형태로 복수 형성되어 있다. 또 이 거더 링 p층(41)은 IGBT 소자(100)의 개개의 동작에는 영향을 주지 않는다. 또한 도1에 있어서는 다른 구성요소도 기재되어 있지만, 본원 발명의 내용과 직접 관계가 없는 구성요소에 대한 설명은 생략한다.
상기의 구조에 있어서 사용되는 반도체 기판(11)은, 컬렉터(collector)가 되는 p형 기판(101), 베이스(base)가 되는 n층(102)의 2층으로 구성되어 있다. 즉 이들은 활성영역(20), 비활성영역(40) 중에 있어서 일정하게 존재하고 있다.
한편 도4에 나타나 있는 p+층(103), n+층(104), 게이트 산화막(gate 酸化膜)(105), 게이트(gate)(106)는 개개의 IGBT 소자마다 형성되어 있다. 다만 에미터가 되는 각 p+층(103), 각 n+층(104)은 에미터 공통전극(emittor 共通電極)(21)에 접속되어 있다. 마찬가지로 각 게이트(106)도 게이트 전극(도면에는 나타내지 않는다)에 접속되어 있다. 또한 에미터 공통전극(21)과 게이트 전극 등이 쇼트(short)되지 않도록, 도4에 있어서의 절연층이 일체화 된 절연층(絶緣層)(22)이 전체 면에 형성되어 있다. 이 구성에 의하여 이 IGBT(10)에 있어서는, 반도체 기판(11) 상에 형성된 각 IGBT 소자(100)는 병렬로 접속되어 동작한다.
여기에서 이 IGBT(10)에 있어서는 결정결함층(結晶缺陷層)(25)이, 활성영역(20)에 있어서는 n층(102) 중에, 비활성영역(40)에 있어서는 p형 기판(101) 중에 형성되어 있다. 즉 활성영역(20)에 있어서의 결정결함층(25)은, 비활성영역(40)에 있어서의 결정결함층(25)보다 IGBT(10)의 표면으로부터 보아서 얕은 위치에 형성되어 있다. 이 결정결함층(25)은, 예를 들면 수소나 헬륨 등의 경원소(輕元素)를 이온주입(ion 注入)함으로써 n층(102) 또는 p형 기판(101) 중에 유입된 결정결함이 대부분 유입된 층이다. 이 층이 형성되는 깊이는, 이온주입된 경원소의 날아간 정도에 의하여 결정된다. 또한 결정결함층(25)은, 이 깊이(이온의 날아간 정도)를 중심으로 하여 도1에 있어서 상하방향으로, 주입된 이온의 분포에 따른 넓이를 가지고, 이 넓이가 결정결함층(25)의 두께가 된다. 이들은 이온주입조건에 의하여 적절하게 설정할 수 있지만, 결정결함층(25)이 형성되는 깊이를 활성영역(20)과 비활성영역(40)에 있어서 변경하는 것이, 후술하는 제조방법에 의하여 특히 용이하게 이루어진다.
즉 이 IGBT(10)에 있어서도 결정결함층(25)을 유입하고 있지만, 특허문헌1에 기재된 구조와는 달리 활성영역(20)과 비활성영역(40)에서 결정결함층(25)이 형성되는 장소(도1에 있어서의 깊이)를 다르게 한다. 이 작용에 대하여 이하에서 설명한다.
상기한 바와 같이 이 결정결함층(25) 중에 있어서는 정공(正孔)의 수명이 짧아지기 때문에, 이 존재에 의하여 n층(102)으로의 정공 주입량은 영향을 받는다. 이 때에 결정결함층(25)의 존재하는 깊이에 따라 그 효과는 달라진다. 예를 들면 결정결함층(25)이 n층(102) 중에 있는 경우에는, p형 기판(101)과 n층(102)의 계면(界面)(pn접합)으로부터 주입된 정공은 이 결정결함층(25) 중의 결정결함으로 트랩(trap) 된다. 다만 이 정공은 p형 기판(101)으로부터 n층(102)으로 도1에 있어서 하측으로부터 상측으로 확산(擴散)에 의하여 주입된 것이기 때문에, 이 pn접합에 가까운 만큼 그 농도가 높다. 따라서 이 결정결함층(25)이 이 pn접합에 가까운 장소에 있는 경우의 쪽이 정공 주입량을 감소시키는 효과가 크다. 따라서 결정결함층(25)이 n층(102) 중에 형성되어 있는 경우에는, 결정결함층(25)이 이 pn접합에 가까운 장소에 있는 만큼 정공 주입량은 적어지게 된다.
한편 p형 기판(101) 중에 결정결함층(25)이 형성되었을 경우에, 이 결정결함층(25)에 있어서는 주입되어야 할 정공의 수는 적다. 따라서 이 결정결함층(25)이 p형 기판(101) 중에 있는 경우에도 정공 주입량에 영향을 미친다. 예를 들면 결정결함층(25)이 p형 기판(101)에 있어서 pn접합으로부터 떨어진 장소에 있는 경우(도1에 있어서 결정결함층(25)이 하측에 있는 경우)에는, 결정결함층(25)보다 pn접합에 가까운 결정결함이 없는 p층의 영향이 커지게 되기 때문에, 결정결함층(25)이 pn접합으로부터 떨어진 만큼 정공 주입량은 많아지게 된다. 즉 결정결함층(25)이 n층(102) 중에 있는 경우에는 그 메커니즘은 다르게 되지만, 결정결함층(25)의 pn접합으로부터의 거리에 따른 정공 주입량의 변화는, 결정결함층(25)이 p형 기판(101) 중에 있는 경우이더라도 같다.
이상에서, 결정결함층(25)이 pn접합에 가까운 장소에 있는 경우에는 정공 주입량이 적어지게 되고, 결정결함층(25)이 p형 기판(101)과 n층(102)의 계면으로부터 도1에 있어서의 상측 혹은 하측으로 떨어진 경우에는, 정공 주입량은 많아지게 된다. 따라서 이 결정결함층(25)의 깊이와 정공 주입량과의 관계는, 개념적으로는 도2에 나타나 있는 바와 같이 된다. 다만 상기한 바와 같이 결정결함층(25)이 정공 주입량에 영향을 미치는 메커니즘은 이것이 n층(102) 중에 있는 경우와 p형 기판(101) 중에 있는 경우에서는 달라지기 때문에, pn접합을 중심으로 하여 완전하게 대칭인 특성으로는 되지 않는다. 따라서 정공 주입량이 가장 적어지게 되는 깊이는 pn접합과는 일치하지 않고, 그 깊이는 소자 구조에 영향을 준다. 실험적으로는, 이 깊이에 가장 큰 영향을 미치는 것은 p형 기판(101)의 불순물 농도이며, 이것이 높은 경우에는 얕아지게 되는 경향이 있다. 구체적으로는, 이것이 1×1018∼1019cm-3의 경우에 도2에 나타나 있는 바와 같이 pn접합으로부터 p형 기판(101)측으로 10㎛ 정도의 깊이가 되는 것이 실험에 의하여 밝혀졌다.
따라서 도1에 나타나 있는 바와 같이 결정결함층(25)이 활성영역(20)에 있어서는 n층(102) 중에 형성되어 있고, 비활성영역(40)에 있어서는 p형 기판(101) 중에 형성되어 있는 경우에는, 정공 주입량에 대한 결정결함층(25)의 영향은 비활성영역(40)에 있어서 더 커지게 된다. 즉 p형 기판(101) 및 n층(102)은 활성영역(20)과 비활성영역(40)에 있어서 일정하게 형성되어 있지만, p형 기판(101)으로부터 n층(102)으로 주입되는 정공 주입량은 비활성영역(40)에 있어서 작아지게 된다.
여기에서 상기한 바와 같이 정공 주입량은 이 IGBT(10)의 온 저항(on 抵抗)을 작게 하는 것에 기여하는 한편, 스위칭 속도의 저하 원인이 된다. 이 때에 온 저항의 저하에 기여하는, 즉 동작전류를 크게 하는 것에 기여하는 것은 주로 IGBT 소자(100)가 형성된 장소(활성영역(20))에 있어서 주입된 정공이며, 비활성영역(40)에 있어서 주입된 정공이 이것에 기여하는 비율은 적다. 한편 비활성영역(40)에 있어서 주입된 정공이 오프 시에 잔류하고 있으면, IGBT 소자(100)에 흐르는 전류가 감쇠되기 어렵게 바닥에 퍼진 상태가 되는 즉 스위칭 시간이 길어지게 된다. 즉 비활성영역(40)에 있어서 주입된 정공이 온 저항에 미치는 영향은 작지만, 이 정공이 스위칭 시간에 미치는 영향은 크다. 따라서 비활성영역(40)에 있어서의 정공 주입량을 활성영역(20)보다 작게 하면, 온 저항을 낮게 유지한 채 스위칭 속도를 높일 수 있다.
이 IGBT(10)에 있어서는, 상기한 구성에 의하여 정공 주입량이 비활성영역(40)에 있어서 작게 됨으로써 스위칭 속도가 높아지게 된다. 한편 활성영역(20)에 있어서의 정공 주입량의 감소는 비활성영역(40)보다 작아지게 된다. 따라서 이 때의 온 저항의 증대는 억제된다.
따라서 빠른 스위칭 속도와 낮은 온 저항을 양립시킨 IGBT를 얻을 수 있다.
또 상기한 예에서는, 활성영역(20)에 있어서의 결정결함층(25)은 n층(102) 중의 pn접합 부근에 형성되고, 비활성영역(40) 중의 pn접합 부근에 형성되어 있었지만, 이것에 한정되는 것은 아니다. 도2의 특성에 있어서, 비활성영역(40) 중의 결정결함층(25)의 위치에 있어서의 정공 주입량이, 활성영역(20) 중의 결정결함층(25)의 위치에 있어서의 정공 주입량보다 작아지게 되어 있는 한 동일한 효과가 얻어진다. 예를 들면 활성영역(20), 비활성영역(40)의 어느 쪽에 있어서도 결정결함층(25)은 n층(102) 중에 형성되고, 활성영역(20)에 있어서의 결정결함층(25)은 더 얕은 위치(도1에 있어서 상측)에 있는 경우에도 동일한 효과가 얻어진다. 또한 비활성영역(40) 중의 결정결함층(25)이 pn접합으로부터 10㎛ 정도 하측에 형성되고, 활성영역(20) 중의 결정결함층(25)이 이것보다 얕은 위치에 형성되어 있는 경우라도 동일하다. 따라서 비활성영역(40) 중의 결정결함층(25)이 pn접합으로부터 10㎛ 이내의 깊이에 형성되고 또한 활성영역(20) 중의 결정결함층(25)이 이것보다 얕은 장소에 형성된 경우에는, 동일한 효과를 얻을 수 있다.
또한 이 구조에 있어서는, 활성영역(20)에 있어서의 정공 주입량이 저감됨으로써 기생 트랜지스터 효과(寄生 transistor 效果)나 래치 업(latch up)도 억제된다. 따라서 IGBT의 파괴내성(破壞耐性)도 향상시킬 수 있다.
또한 상기한 예에서는, 동작이 주로 p형 기판(101)(에미터)측으로부터의 정공 주입량에 의하여 결정되는 논 펀치 스루형(non punch through型)의 동작을 하는 IGBT에 대하여 기재하였다. 그러나 상기의 원리로부터, 동작이 주로 n층(102) 중에서의 정공의 수명에 의하여 결정되는 펀치 스루형(punch through型)의 동작을 하는 IGBT 혹은 라이트 펀치 스루형(light punch through型)의 IGBT에 대해서도, 마찬가지로 본 실시형태의 구성이 유효한 것은 분명하다. 또한 트렌치 구조(trench 構造)를 사용하여 MOS부를 고집적화(高集積化) 한 트렌치형 IGBT에 대해서도 마찬가지로 유효한 것도 분명하다.
또한 상기한 예에서는, 상기의 구조가 p형 기판 상에 형성되어 있는 예에 대하여 기재하였지만, p형 기판을 대신하여 인트린식 기판(intrinsic 基板)을 사용하고, 이것에 불순물 확산 등을 하여 p층을 형성한 후에 상기의 구조를 형성한 경우에도 동일한 효과를 얻을 수 있다는 것은 분명하다. 즉 반도체 기판의 구성은 상기의 동작을 할 수 있는 한 임의이다.
이하, 상기의 IGBT(10)의 제조방법의 일례에 대하여 설명한다. 상기의 구조는, 이하에서 말하는 제조방법에 의하여 특히 용이하게 형성할 수 있다.
도3은 이 제조방법을 모식적으로 나타내는 공정 단면도이다. 우선 도3(a)에 나타나 있는 바와 같이 IGBT에 있어서의 게이트나 에미터 영역 등이 반도체 기판(11) 상에 형성된다(트랜지스터 형성공정(transistor 形成工程)). 이 제조공정은 예를 들면 특허문헌1 등에 기재된 것과 동일하다. 즉 실리콘의 p형 기판(101) 상에 에피택셜 성장(epitaxial 成長)에 의하여 n층(102)을 형성하고, 이것이 반도체 기판(11)이 된다. 이 후에 게이트 산화막(105)을 형성한 후에 붕소 등을 선택적으로 이온주입함으로써 p+층(103)을 형성하고 또한 인, 비소 등을 마찬가지로 이온주입함으로써 n+층(104)을 형성한다. 게이트(106)는 게이트 산화막(105) 상에 다결정 실리콘(多結晶 silicon)을 CVD법(Chemical Vapor Deposition法) 등에 의하여 형성한 후에, 이것을 선택적으로 에칭(etching)함으로써 형성된다.
다음에 도3(b)에 나타나 있는 바와 같이 각 IGBT 소자(100)를 전기적으로 접속하는 공정(전극형성공정(電極形成工程))을 한다. 여기에서는 전체 면에 절연층(22)이 형성된 후이고, 각 게이트(106), 각 p+층(103) 및 n+층(104)에 대하여 도통(導通)이 되도록 절연층(22)에 대하여 콘택트 구멍(contact hole)이 형성되고, 이것을 통하여 게이트 전극(도면에는 나타내지 않는다), 에미터 공통전극(21)이 형성된다. 이들 전극을 형성할 때에 있어서는, 예를 들면 금속재료로 구성된 층을 전체 면에 형성하고, 그 후에 리소그래피(lithography), 에칭(웨트 에칭(wet etching), 드라이 에칭(dry etching))을 함으로써 원하는 패턴의 게이트 전극, 에미터 공통전극(21)으로 할 수 있다. 이상의 공정은 종래로부터 공지된 제조공정과 동일하다.
여기에서 게이트 전극은 활성영역(20)의 단부(端部)에 형성함으로써 각 게이트(106)를 접속하여도 좋다. 이에 대하여 에미터 공통전극(21)은, 도3(a)에 있어서의 상측으로부터 보아서 활성영역(20)의 대부분을 덮고, 비활성영역(40)은 덮지 않는 형태로 한다.
다음에 도3(c)에 나타나 있는 바와 같이 동(同) 도면에 있어서 상측(표면측)으로부터 수소나 헬륨 등의 경원소를 이온주입한다(이온주입공정(ion 注入工程)). 이 때에 이온주입은 전체 면에 걸쳐서 일정하게 이루어진다. 즉 주입되는 이온의 에너지는 일정하고, 조사밀도(照射密度)는 동일하다.
이 이온은 반도체 기판(11)(n층(102))에 도달하지만, 그 때에 n층(102) 상에 형성되어 있는 층을 투과한 후에 n층(102)에 도달한다. n층(102) 상에 형성되어 있는 층이라는 것은, 절연층(22), 게이트 전극, 에미터 공통전극(21) 등이다. 여기에서 예를 들면 절연층(22)은 SiO2 등의 비교적 이온 저지능이 낮은 재료로 구성되기 때문에 그 영향이 작은 것에 대하여, 에미터 공통전극(21)은 금속으로 구성되기 때문에 이온 저지능이 높다. 또한 에미터 공통전극(21)은 상기한 바와 같이 활성영역(20)의 대략 전체 면에 걸쳐서 형성되어 있다. 또 p+층(103) 및 n+층(104)의 주성분은 실리콘이며, n층(102)과 동일하기 때문에, 이들 유무에 의하여 n층(102)에 도달하는 이온은 영향을 받지 않는다.
따라서 도3(c)에 나타나 있는 바와 같이 n층(102) 중에 있어서의 이온의 에너지는, 에미터 공통전극(21)의 존재에 의하여 감쇠되어, 활성영역(20)에 있어서는 비활성영역(40)보다 실효적으로 낮아지게 된다. 또 동 도면에 있어서는 화살표의 길이를 이온의 에너지에 대응시켜서 표시하고 있다.
이 이온의 에너지가 높은 경우에는 깊은 장소에 결정결함층(25)이 형성되고, 낮은 경우에는 얕은 장소에 결정결함층(25)이 형성된다. 따라서 도3(d)에 나타나 있는 바와 같이 활성영역(20)에 있어서는 얕은 장소에 결정결함층(25)이 형성되고, 비활성영역(40)에는 깊은 장소에 결정결함층(25)이 형성된다. 즉 도1의 형태에 의하여 결정결함층(25)이 형성된다.
이 제조방법에 있어서는, 이온을 에미터 공통전극(21)을 통과시켜서 주입하기 때문에, 에미터 공통전극의 재질 및 두께와 이온의 에너지는 도3(d)의 구성이 실현되도록 설정한다. 예를 들면 에미터 공통전극(21)을 0.5㎛ 두께의 니켈(Ni)로 구성하고, He 이온의 가속전압(加速電壓)을 20keV로 하여 주입하는 경우에, 활성영역(20)에 있어서의 결정결함층(25)은 비활성영역(40)에 있어서의 결정결함층(25)보다 4㎛ 정도 얕은 장소에 형성되기 때문에, 이 구성이 실현된다.
상기의 제조방법에 있어서는 결정결함층(25)을 형성하기 위하여 이온주입을 하고 있지만, 이 때에 새로운 공정 예를 들면 리소그래피 등을 사용하여 이온주입을 할 때의 마스크(mask)를 형성하는 공정을 하지 않고, 결정결함층(25)의 깊이를 활성영역(20)과 비활성영역(40)에서 다르게 하고 있다. 따라서 단순한 공정에 의하여 도1의 구조의 IGBT(10)를 제조할 수 있다. 또는 리소그래피 등을 새롭게 하지 않고 자기정합(自己整合)적으로 결정결함층(25)을 형성할 수 있기 때문에, 결정결함층(25)이 형성되는 깊이를 높은 정밀도로 활성영역(20)에 있어서만 얕게 할 수 있다.
또 주입되는 이온종(ion種)은, 특허문헌1 등에 기재된 경우와 마찬가지로 수소나 헬륨 등의 경원소가 바람직하다. 중원소(重元素)를 주입한 경우에는, 결정결함을 유입하는 이외에도 예를 들면 주입된 중원소 자체가 미치는 전기적 효과나, 에미터 공통전극(21)의 구성원소가 녹 온(knock on) 되어 n층(102) 등에 주입되는 것에 의한 영향이 생긴다.
에미터 공통전극(21)은 반도체 기판(11)보다 이온 저지능이 높은 재료로 구성된다. 그 재질, 두께는 상기한 바와 같이 적절하게 설정되지만, 그 구조는 단층구조(單層構造)에 한정되지 않고, 적층구조(積層構造) 또는 합금을 포함하는 구조로 할 수 있다. 예를 들면 Al, Al/Cu, Al/Ti/Ni, Ti/Al 등의 재료 및 구조를 사용할 수 있다. 다만 Al은 가볍고, 이온을 감속시키는 효과가 적기 때문에, 보다 무거운 Ni 등을 사용하는 것이 바람직하다. 따라서 이 관점으로부터는, 에미터 공통전극(21) 중에는 Ni 또는 Ni합금을 포함하는 것이 바람직하고, Al/Ni, Al/Ti/Ni/Au(Ag) 등의 적층구조를 사용하는 것이 바람직하다.
또 실제로는 활성영역(20) 상에는 에미터 공통전극(21) 이외에도 게이트(106), 절연층(22) 등이 불균일하게 존재하고 있다. 그러나 특히 에미터 공통전극(21)을 이러한 재료로 구성하면, 주입된 이온에 에미터 공통전극(21) 이외의 구성요소가 주는 영향은 비교적 적어진다. 따라서 엄밀하게는 활성영역(20)에 있어서 결정결함층(25)이 형성되는 깊이는 동일하게는 되지 않지만, 이 IGBT(10)에 있어서의 상기의 효과를 얻는 것에 대해서는 에미터 공통전극(21) 이외의 것에 의한 큰 영향은 없다.
또한 에미터 공통전극(21)은 활성영역(20)의 넓은 범위를 덮는 형태인 것이 상기의 효과를 얻는 것에 있어서는 바람직하지만, 반드시 전체 면을 덮을 필요는 없고 예를 들면 개개의 IGBT 소자(100)의 동작에 미치는 영향이 큰 장소에만 형성한 형태로 하여도 좋다.
또 이 제조방법에 의하여 상기한 구성의 IGBT(반도체 장치)를 제조할 수 있지만, 이것에 한정되는 것은 아니고, 결정결함층(25)을 활성영역(20)과 비활성영역(40)에서 서로 다른 깊이로 형성할 수 있다면, 다른 제조방법을 사용할 수 있다. 예를 들면 제조공정은 복잡하게 되지만, 반도체 기판(11)에 있어서의 비활성영역(40)의 이면(裏面)에 마스크를 형성하고, 이면으로부터 이온주입함으로써도 동일한 구조를 제조할 수 있다.
10 : IGBT(반도체 장치)
11 : 반도체 기판
20 : 활성영역
21 : 에미터 공통전극
22, 108 : 절연층
25 : 결정결함층
30 : 칩 외주부
40 : 비활성영역
41 : 거더 링 p층
100 : IGBT 소자
101 : p형 기판
102 : n층
103 : p+층
104 : n+층
105 : 게이트 산화막
106 : 게이트
107 : 에미터 전극

Claims (5)

  1. p형 기판 상에 n층이 형성된 구성의 반도체 기판(半導體 基板) 상에, 상기 p형 기판을 컬렉터(collector), 상기 n층을 베이스(base)로 하고, 표면측에 에미터(emittor) 및 게이트(gate)가 형성된 구성의 절연 게이트 바이폴러 트랜시스터 소자(絶緣 gate bipolar transisotor 素子)를 구비하고, 상기 반도체 기판 중에 결정결함(結晶缺陷)이 많이 유입된 결정결함층(結晶缺陷層)이 형성된 반도체 장치(半導體 裝置)로서,
    상기 반도체 기판에 있어서 상기 절연 게이트 바이폴러 트랜시스터 소자가 형성된 영역인 활성영역(活性領域)에 있어서의 상기 결정결함층은, 상기 반도체 기판에 있어서 상기 절연 게이트 바이폴러 트랜시스터 소자가 형성되어 있지 않은 영역인 비활성영역(非活性領域)에 있어서의 상기 결정결함층보다 상기 표면으로부터 보아서 얕은 위치에 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 비활성영역에 있어서의 정공 주입량(正孔 注入量)이 상기 활성영역에 있어서의 정공 주입량보다 적어지게 되도록, 상기 결정결함층이 상기 활성영역 및 상기 비활성영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 활성영역에 있어서 형성된 절연 게이트 바이폴러 트랜시스터 소자의 에미터에 접속된 에미터 공통전극(emittor 共通電極)이, 상기 반도체 기판보다 이온 저지능(ion 沮止能)이 높은 재료로 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 에미터 공통전극이 니켈(nickel) 또는 니켈을 포함하는 합금을 포함하여 형성되는 것을 특징으로 하는 반도체 장치.
  5. p형 기판 상에 n층이 형성된 구성의 반도체 기판 상에, 상기 p형 기판을 컬렉터, 상기 n층을 베이스로 하고, 표면측에 에미터 및 게이트가 형성된 구성의 절연 게이트 바이폴러 트랜시스터 소자를 구비하고, 상기 반도체 기판 중에 결정결함이 많이 유입된 결정결함층이 형성된 반도체 장치의 제조방법으로서,
    상기 반도체 기판 상에 상기 절연 게이트 바이폴러 트랜시스터 소자를 형성하는 트랜지스터 형성공정(transistor 形成工程)과,
    상기 절연 게이트 바이폴러 트랜시스터 소자 상에 있어서, 상기 절연 게이트 바이폴러 트랜시스터 소자의 에미터에 접속된 에미터 공통전극을 형성하는 전극형성공정(電極形成工程)과,
    상기 표면측으로부터 이온주입을 함으로써 상기 결정결함층을 상기 반도체 기판 중에 형성하는 이온주입공정(ion 注入工程)을
    구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1020117005046A 2008-10-29 2009-10-13 반도체 장치 및 그 제조방법 KR101222847B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008277839A JP2010109031A (ja) 2008-10-29 2008-10-29 半導体装置及びその製造方法
JPJP-P-2008-277839 2008-10-29
PCT/JP2009/005316 WO2010050130A1 (ja) 2008-10-29 2009-10-13 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR20110036773A true KR20110036773A (ko) 2011-04-08
KR101222847B1 KR101222847B1 (ko) 2013-01-16

Family

ID=42128503

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117005046A KR101222847B1 (ko) 2008-10-29 2009-10-13 반도체 장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US8384123B2 (ko)
JP (1) JP2010109031A (ko)
KR (1) KR101222847B1 (ko)
CN (1) CN102171800B (ko)
WO (1) WO2010050130A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012134198A (ja) * 2010-12-20 2012-07-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
DE102013009985B4 (de) 2013-06-14 2019-06-13 X-Fab Semiconductor Foundries Ag IGBT-Leistungstransistor, herstellbar in einer grabenisolierten SOI-Technologie und Verfahren zu seiner Herstellung
CN104347403B (zh) * 2013-07-31 2017-11-14 无锡华润上华科技有限公司 一种绝缘栅双极性晶体管的制造方法
JP6277814B2 (ja) * 2014-03-25 2018-02-14 株式会社デンソー 半導体装置
JP6531589B2 (ja) * 2015-09-17 2019-06-19 株式会社デンソー 半導体装置
JP6611532B2 (ja) * 2015-09-17 2019-11-27 ローム株式会社 半導体装置および半導体装置の製造方法
CN113571415B (zh) * 2021-09-22 2022-01-11 上海积塔半导体有限公司 Igbt器件及其制作方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2561963B2 (ja) * 1989-11-27 1996-12-11 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタおよびその製造方法
JPH04269874A (ja) 1991-02-26 1992-09-25 Toshiba Corp 半導体装置
JP3438971B2 (ja) * 1994-12-14 2003-08-18 三洋電機株式会社 縦型ｍｏｓ半導体装置の製造方法
JP2883017B2 (ja) 1995-02-20 1999-04-19 ローム株式会社 半導体装置およびその製法
JPH0982807A (ja) * 1995-09-20 1997-03-28 Hitachi Ltd 半導体装置
JPH10270451A (ja) * 1997-03-25 1998-10-09 Rohm Co Ltd 半導体装置およびその製造方法
KR100485680B1 (ko) * 1997-03-25 2005-08-31 롬 가부시키가이샤 반도체장치및그제조방법
JP2001077357A (ja) 1999-08-31 2001-03-23 Toshiba Corp 半導体装置
JP3695249B2 (ja) 1999-09-30 2005-09-14 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置
JP2002093813A (ja) * 2000-09-13 2002-03-29 Toyota Motor Corp 半導体装置の製造方法
JP4840551B2 (ja) * 2001-06-07 2011-12-21 株式会社デンソー Ｍｏｓトランジスタ
JP3885616B2 (ja) 2002-03-08 2007-02-21 富士電機デバイステクノロジー株式会社 半導体装置
JP3952452B2 (ja) * 2002-03-25 2007-08-01 新電元工業株式会社 半導体装置の製造方法
JP4857520B2 (ja) * 2004-01-07 2012-01-18 トヨタ自動車株式会社 バイポーラ半導体装置及びその製造方法
JP4910304B2 (ja) * 2005-04-20 2012-04-04 トヨタ自動車株式会社 半導体装置
US7534666B2 (en) * 2005-07-27 2009-05-19 International Rectifier Corporation High voltage non punch through IGBT for switch mode power supplies
DE102006025958B3 (de) * 2006-06-02 2007-10-11 Infineon Technologies Ag Sanft schaltendes Halbleiterbauelement mit hoher Robustheit und geringen Schaltverlusten
DE102007029121B3 (de) * 2007-06-25 2008-11-20 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement
DE102007036147B4 (de) * 2007-08-02 2017-12-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone
US7687825B2 (en) * 2007-09-18 2010-03-30 Cree, Inc. Insulated gate bipolar conduction transistors (IBCTS) and related methods of fabrication
JP4265684B1 (ja) * 2007-11-07 2009-05-20 トヨタ自動車株式会社 半導体装置

Also Published As

Publication number Publication date
CN102171800B (zh) 2014-01-29
KR101222847B1 (ko) 2013-01-16
CN102171800A (zh) 2011-08-31
US8384123B2 (en) 2013-02-26
JP2010109031A (ja) 2010-05-13
US20110175139A1 (en) 2011-07-21
WO2010050130A1 (ja) 2010-05-06

Similar Documents

Publication Publication Date Title
JP6683228B2 (ja) 半導体装置
JP6421570B2 (ja) 半導体装置
US8952449B2 (en) Semiconductor device having both IGBT area and diode area
KR101840903B1 (ko) 절연 게이트 바이폴라 트랜지스터
KR101222847B1 (ko) 반도체 장치 및 그 제조방법
US8232593B2 (en) Power semiconductor device
JP6290526B2 (ja) 半導体装置およびその製造方法
JP6145066B2 (ja) 半導体素子構造を製造する方法
JP2013258327A (ja) 半導体装置及びその製造方法
JP2008311301A (ja) 絶縁ゲートバイポーラトランジスタ
JP2008294214A (ja) 半導体装置
JP2008078282A (ja) 半導体装置及びその製造方法
TWI536559B (zh) 電荷庫igbt頂端結構及製備方法
JPWO2019186785A1 (ja) 炭化珪素半導体装置およびその製造方法
US9257544B2 (en) Semiconductor device and fabrication method of semiconductor device
JP2022020769A (ja) 半導体装置
JP2006019556A (ja) 半導体装置とその製造方法
US20240088275A1 (en) Semiconductor device and method of manufacturing the same
US11621321B2 (en) Semiconductor device
JP2009135224A (ja) 絶縁ゲートバイポーラトランジスタ
JP2023062606A (ja) 半導体装置および半導体装置の製造方法
JP2024050092A (ja) 半導体装置および半導体装置の製造方法
JP2023042402A (ja) 半導体装置
JP2010267896A (ja) Ｉｇｂｔ
KR20150070554A (ko) 전력 반도체 디바이스

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191217

Year of fee payment: 8