KR20110019331A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

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Abstract

특성이 우수한 고내압 트랜지스터를 형성할 수 있는 소자 분리막의 형성 방법을 제공한다. 기판 상에 우선 먼저 게이트 산화막 (102) 을 형성해 두고, 그 위에 CMP 스토퍼막 (104) 을 형성한 후, 게이트 산화막과 CMP 스토퍼막을 에칭하고, 반도체 기판을 에칭하여 트렌치 (108) 를 형성한다. 또, 트렌치 내를 필드 절연막으로 충전하기 전에, 라이너 절연막 (112) 을 트렌치 내벽에 형성하고, CMP 스토퍼막 아래의 게이트 산화막 측면의 함몰 부분을 라이너 절연막으로 매립함으로써, 게이트 산화막의 측방 소자 분리막에 공극 (보이드) 이 형성되는 것을 억제한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관련된 것으로, 특히, 반도체 기판 상에 형성되는 반도체 소자끼리를 전기적으로 분리하기 위한 소자 분리 영역의 형성 방법에 관한 것이다.
반도체 소자끼리를 전기적으로 분리하는 방법으로서, 기판 상의 반도체 소자가 형성되는 활성 영역 사이에 트렌치를 형성하고, 당해 트렌치 내를 절연 재료로 충전함으로써 STI (Shallow Trench Isolation) 를 형성하는 방법이 자주 이용되고 있다. 도 13 ∼ 도 16 은, 종래 기술에 관련된 STI 의 형성 공정을 나타내는 도면이다.
먼저, 반도체 기판 (100) 상에, 패드층이 되는 절연막 (101) (열산화막) 과, CMP (Chemical Mechanical Polishing) 스토퍼막 (104) (SiN 막) 을 순서대로 전체면에 형성한다. 이어서, CMP 스토퍼막 (104) 상에, 소자 분리 영역에 개구부를 갖는 패턴의 레지스트 (207) 를 형성한다. 다음으로, 당해 레지스트를 마스크로 하여, 도 13 에 나타내는 바와 같이, 절연막과 CMP 스토퍼막을 에칭한다.
이어서, 레지스트 (207) 를 제거한 후, CMP 스토퍼막 (104) 을 마스크로 하여 반도체 기판 (100) 을 에칭하여, 트렌치 (108) 를 형성한다. 그 후, 도 14 에 나타내는 바와 같이, 트렌치 내의 기판의 노출면을 열산화함으로써, 트렌치 열산화막 (110) 을 형성한다. 다음으로, 필드 절연막 (114) 을 전체면에 퇴적하고, 트렌치 내를 필드 절연막으로 충전한다.
이어서, 도 15 에 나타내는 바와 같이, CMP 스토퍼막 (104) 이 노출될 때까지 필드 절연막을 평탄화한다. 이로써, 트렌치 내에 소자 분리막 (116) 이 형성된다. 다음으로, CMP 스토퍼막 (104) 을 열인산을 이용하여 에칭 제거한다. 또, 필드 절연막 (114) 의 돌출부는 불화수소산을 함유하는 에천트로 등방성 에칭되어, 도 16 에 나타내는 바와 같이, 소자 분리 영역 (117) 이 형성된다. 또한, 소자 분리 영역이 형성된 기판 상에 게이트 산화막 (102) 을 열산화법에 의해 형성한다.
액정 디스플레이, 혹은 액정 텔레비전 등의 액정 표시장치에 있어서, 액정 패널의 표시를 구동하는 액정 드라이버에는 고내압의 트랜지스터가 탑재되어 있다. 상기 종래 기술에 의해 STI 를 형성하여, 소자 분리가 이루어진 활성 영역 상에 고내압의 트랜지스터를 형성하는 경우, 고내압으로 동작하도록 게이트 절연막의 막두께를 두껍게 할 필요가 있다. 그런데, 상기 종래 기술과 같이 STI 형성 후, 반도체 기판 상에 후막 게이트 절연막을 열산화법에 의해 형성하면, 특히 활성 영역의 주연부 (周緣部), STI 코너 부분에서의 게이트 절연막이 박막화되어, 활성 영역 상에 형성되는 트랜지스터의 전달 특성에 킹크 (kink) 가 발생한다.
종래 기술을 이용하여 형성된 STI 의 단면 SEM 도를 도 1 에, 트랜지스터의 게이트 전압 Vg 와 드레인 전류 Id 의 관계를 도 2 에 각각 나타낸다. 도 1 에 나타내는 바와 같이, STI 코너부 (도 1 의 동그라미 내) 에서 게이트 산화막 (Gox) 의 막두께가 얇게 되어 있음을 알 수 있다. 이 결과, 활성 영역 상에 형성되는 트랜지스터의 특성은, 게이트 산화막 두께가 상이한 2 종류의 트랜지스터의 특성을 중첩시킨 것이 되어, 도 2 에 나타내는 바와 같이, 기판 전위 Vb 가 －2.5 ∼ －7.5 [V] 인 경우, 드레인 전류 Id 가 10-8 ∼ 10-7 [A] 인 영역에 있어서, 게이트 전압 Vg 와 드레인 전류 Id 의 관계 (전달 특성) 에 킹크가 관찰된다.
액정 드라이버에 있어서, 상기 트랜지스터의 전달 특성에 킹크가 발생하면, 표시 영상의 계조 불량의 원인이 되어, 결과적으로, 액정 디스플레이 혹은 액정 텔레비전의 표시 영상의 투영 악화로 이어진다. 또한, 킹크가 심한 경우에는, 트랜지스터가 오프될 때의 리크 전류가 커져 소비 전력의 증가나 발열과 같은 문제가 발생한다.
상기 STI 코너부에서의 게이트 산화막의 박막화 문제를 해결하는 하나의 방법으로서, 일본 공개특허공보 2004-247328호 (이하, 문헌 1 로 칭한다) 에 나타내고 있는 바와 같이, 반도체 기판 상에 우선 먼저 게이트 절연막을 형성해 두고, 그 위에 CMP 스토퍼막을 형성하고, 게이트 산화막과 CMP 스토퍼막을 에칭하고, 반도체 기판을 에칭하여 트렌치를 형성하고, 트렌치 열산화막을 형성하고, 트렌치 내를 필드 산화막으로 충전하여, CMP 스토퍼막이 노출될 때까지 필드 절연막을 평탄화하는 방법을 생각할 수 있는데, 여기에는 이하에 나타내는 과제 (1) ∼ (3) 을 해결할 필요가 있었다.
(1) 게이트 산화막의 막두께가 두꺼워지면, 상기 반도체 기판을 에칭하여, 트렌치를 형성하는 공정에 있어서, 측면이 노출되는 게이트 산화막도 반도체 기판과 동시에 에칭되어, 도 3 의 단면도에 나타내는 바와 같이, CMP 스토퍼막 (104) 아래의 게이트 산화막 (102) 의 함몰 부분이 커진다. 이 상태에서 트렌치 (108) 내를 필드 절연막 (114) 으로 충전하면, 당해 함몰을 커버할 수 없거나, 커버할 수 있어도 도 4 에 나타내는 바와 같이, 게이트 산화막의 측방 소자 분리막에 공극 (보이드) 이 형성될 우려가 있다. 보이드가 형성되는 결과, 활성 영역 상에 형성되는 트랜지스터의 절연 내압이 저하된다.
(2) 문헌 1 에서는, CMP 스토퍼막을 에칭에 의해 제거할 때, CMP 스토퍼막 하층의 게이트 산화막에 미치는 데미지를 저감시키기 위해, CMP 스토퍼막을 게이트 산화막과의 선택비가 작은 (예를 들어, 3 정도의) 드라이 에칭에 의해 제거하고 있는데, 이것으로는 CMP 스토퍼막에서 에칭이 멈추지 않고, 게이트 산화막도 함께 에칭되어 활성 영역의 게이트 산화막의 막두께에 편차가 생길 우려가 있다. 결과, 활성 영역 상에 형성되는 트랜지스터의 전달 특성에 킹크가 발생한다.
(3) 또, 문헌 1 에서는, 웰 형성시의 고온에 의해 STI 에 가해지는 스트레스를 회피하기 위해, 반도체 기판 상에 웰을 형성한 후, 게이트 산화막 및 CMP 스토퍼막을 형성하고, 게이트 산화막과 CMP 스토퍼막을 에칭하고, 반도체 기판을 에칭하여 트렌치를 형성하고, 트렌치 내에 STI 를 형성하고 있는데, 이 경우, 웰 상에 STI 를 형성하면, STI 형성시의 열처리 공정에 의해 웰 상의 첨가 불순물 (특히, 붕소) 이 STI 측으로 확산되기 때문에, STI 코너부에서의 활성 영역의 불순물 농도가 저하되고, 그 결과, 트랜지스터의 역치 전압이 저하되어 전달 특성에 킹크가 발생하는 등 트랜지스터의 특성에 악영향을 미친다.
그러나, 문헌 1 은 STI 가 받는 스트레스를 저감시켜, STI 스트레스에서 기인되는 결정 결함을 억제하는 것을 목적으로 하고 있어, 활성 영역 상에 형성되는 트랜지스터의 특성에 미치는 영향에 대해서는 전혀 시사되어 있지 않다.
본 발명은 상기 종래 기술에 관련된 과제를 감안하여 이루어진 것으로, 특성이 양호한 고내압 트랜지스터를 형성할 수 있는 소자 분리막의 형성 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명에 관련된 반도체 장치의 제조 방법은, 기판 상에 제 1 게이트 산화막과 CMP 스토퍼막을 전체면에 이 순서로 성막하는 공정과, 소자 분리 영역에 개구부를 갖는 레지스트 패턴을 이용하여, 상기 제 1 게이트 산화막과 상기 CMP 스토퍼막을 에칭하는 공정과, 상기 기판 상의 상기 소자 분리 영역에 트렌치를 형성하는 공정과, 상기 트렌치 내의 상기 기판의 노출면을 열산화하여, 트렌치 열산화막을 형성하는 공정과, 상기 트렌치의 내벽에 라이너 절연막을 형성하는 공정과, 상기 기판의 전체면에 필드 절연막을 퇴적한 후, 상기 CMP 스토퍼막이 노출될 때까지 상기 필드 절연막을 평탄화하고, 상기 트렌치 내를 필드 절연막으로 충전하는 공정과, 열인산을 함유하는 에천트에 의한 웨트 에칭에 의해 상기 CMP 스토퍼막을 제거하고, 상기 기판 상의 상기 소자 분리 영역에 상기 트렌치 열산화막, 상기 라이너 절연막, 및 상기 필드 절연막으로 이루어지는 소자 분리막을 형성하는 공정과, 상기 기판 상의 상기 소자 분리막에 의해 구획된 복수 영역의 적어도 일부의 제 1 활성 영역에, 제 1 혹은 제 2 도전형의 제 1 웰을 형성하는 공정과, 상기 제 1 웰 상에 제 1 트랜지스터를 형성하는 공정을 포함하는 것을 제 1 특징으로 한다.
상기 제 1 특징의 반도체 장치의 제조 방법에 의하면, 기판 상에 먼저 제 1 게이트 산화막을 형성해 두고, 그 위에 CMP 스토퍼막을 형성하고, 제 1 게이트 산화막과 CMP 스토퍼막을 에칭하고, 반도체 기판을 에칭하여 트렌치를 형성함으로써, 활성 영역 전역에 걸쳐 상면이 평탄하고 균질인 막두께의 제 1 게이트 산화막을 형성할 수 있다.
또한, 트렌치 형성 후, 트렌치 열산화막을 형성함으로써, 트렌치의 주연부가 둥그스름한 형상이 되는 것에 의해 STI 코너부에 가해지는 전계 집중을 완화시킬 수 있다.
또한, 트렌치 열산화막을 형성한 후, 트렌치 내를 필드 산화막으로 충전하기 전에, 라이너 절연막을 트렌치 내에 형성해 둠으로써 제 1 게이트 산화막의 측방 소자 분리막에 보이드가 형성되는 것을 방지할 수 있다. 라이너 절연막의 재료로서는, HTO (High Temperature Oxide) 막, PTEOS (Plasma TEOS (Tetraethoxysilane)) 막, LTO (Low Temperature Oxide) 막 등의 CVD (Chemical Vapor Deposition) 법으로 형성되는 산화막이 바람직하다. 이 중, 막의 치밀함과 스텝 커버리지가 우수한 HTO 막이 가장 바람직하다.
또한, 필드 절연막을 기판의 전체면에 퇴적하고, CMP 스토퍼막이 노출될 때까지 평탄화한 후, CMP 스토퍼막을 제 1 게이트 산화막과의 선택비가 큰 에천트 (예를 들어, 선택비가 10 ∼ 50 정도) 에 의한 웨트 에칭 (예를 들어, 열인산에 의한 웨트 에칭) 에 의해 제거함으로써, CMP 스토퍼막 하층의 제 1 게이트 산화막의 에칭을 억제하여, 제 1 게이트 산화막의 막두께 편차를 억제할 수 있다. 이로써, 전달 특성에 킹크가 발생하지 않는, 양호한 특성의 제 1 트랜지스터를 제 1 활성 영역 상에 형성할 수 있다.
또한, 이 때, 웨트 에칭에 의해 발생될 수 있는 제 1 게이트 산화막의 데미지는, 후 공정에 있어서, 제 1 트랜지스터의 소스 영역과 드레인 영역을 형성하는 공정, 혹은 게이트 전극인 폴리실리콘의 열산화 공정에 있어서의 어닐 처리에 의해 수복되기 때문에 문제는 생기지 않는다.
또한, 제 1 웰의 형성 공정은 소자 분리막의 형성 공정보다 나중이기 때문에, 웰 형성시의 열처리에 의해 제 1 웰 상의 첨가 불순물이 소자 분리막에 확산되고, STI 코너의 활성 영역의 불순물 농도가 저하되어 제 1 트랜지스터의 특성이 악화되는 것을 억제할 수 있다.
또, 본 발명에 관련된 반도체 장치의 제조 방법은, 상기 제 1 특징에 추가하여, 상기 제 1 웰 형성 후, 상기 제 1 활성 영역 이외의 소정 영역의 상기 제 1 게이트 산화막을 제거하고, 상기 제 1 게이트 산화막보다 막두께가 얇은 제 2 게이트 산화막을 형성하는 공정과, 상기 기판 상의 상기 소자 분리막에 의해 구획된 복수 영역 중, 상기 제 1 활성 영역 이외의 소정 영역의 적어도 일부의 제 2 활성 영역에, 제 1 혹은 제 2 도전형의 제 2 웰을 형성하는 공정과, 상기 제 2 웰 상에 상기 제 1 트랜지스터보다 저내압의 제 2 트랜지스터를 형성하는 공정을 추가로 포함하는 것을 제 2 특징으로 한다.
상기 제 2 특징의 반도체 장치의 제조 방법에 의하면, 고내압 트랜지스터용 제 1 게이트 산화막을 제 1 활성 영역에 형성한 후, 저내압 트랜지스터용 제 2 게이트 산화막을 제 2 활성 영역에 형성함으로써, 상기 제 1 특징의 반도체 장치의 제조 방법의 작용 효과를 나타내면서, 동일 기판 상에 고내압 트랜지스터와 저내압 트랜지스터를 탑재할 수 있다.
또한, 본 발명에 관련된 반도체 장치의 제조 방법은, 상기 제 1 또는 제 2 중 어느 특징에 추가하여, 상기 트렌치 열산화막을 형성하는 공정 전에, 상기 트렌치 내의 상기 기판의 노출면을 열산화하고, 예비 열산화막을 형성하고, 상기 예비 열산화막을 제거하는 예비 트렌치 열산화 공정을 포함하고, 상기 트렌치 열산화막을 형성하는 공정에 있어서, 상기 트렌치 내의 상기 기판의 노출면을 재차 열산화하여, 상기 트렌치 열산화막을 형성하는 것을 제 3 특징으로 한다.
상기 제 3 특징의 반도체 장치의 제조 방법에 의하면, 트렌치 열산화막을 형성하기 전에, 예비 열산화막을 형성하고, 예비 열산화막을 제거하고, 그 후, 재차열산화에 의해 트렌치 열산화막을 형성함으로써, 트렌치 형성시의 에칭에 의한 데미지를 수복할 수 있다.
또한, 본 발명에 관련된 반도체 장치의 제조 방법은, 상기 예비 열산화막은, 막두께가 10 ∼ 15 ㎚ 인 범위에서, 700 ℃ ∼ 1000 ℃ 의 범위의 온도하에서 형성되는 것이 바람직하다.
또, 본 발명에 관련된 반도체 장치의 제조 방법은, 상기 트렌치 열산화막은, 막두께가 20 ㎚ ∼ 50 ㎚ 인 범위에서 형성되는 것이 바람직하다.
트렌치 열산화막의 막두께가 두꺼울수록 트렌치의 주연부가 둥그스름한 형상이 되어, STI 코너부에 가해지는 전계 집중을 완화시킬 수 있는 효과가 증대되는 한편, 게이트 산화막의 측방 소자 분리막에 보이드가 형성되기 쉬워진다. 이 때문에, 최적인 트렌치 열산화막의 막두께는 제 1 게이트 산화막의 막두께에 의존하기도 하지만, 예를 들어, 제 1 게이트 산화막의 막두께가 30 ㎚ 정도인 경우, 20 ㎚ ∼ 50 ㎚ 의 범위에서 조정할 수 있다.
또한, 본 발명에 관련된 반도체 장치의 제조 방법은, 상기 트렌치 열산화막은, 950 ℃ ∼ 1250 ℃ 의 범위의 온도하에서 형성되는 것이 바람직하다.
950 ℃ ∼ 1250 ℃ 의 고온에서 열산화시킴으로써, 산화 실리콘막의 점탄성을 높여 열에 의한 변형을 용이하게 하여 둥그스름한 형상의 트렌치 산화막을 형성할 수 있다.
또, 본 발명에 관련된 반도체 장치의 제조 방법은, 상기 라이너 절연막은, 막두께가 40 ㎚ ∼ 60 ㎚ 인 범위에서 형성되는 것이 바람직하다.
최적인 라이너 절연막의 막두께는, 제 1 게이트 산화막의 막두께, 및 트렌치 열산화막의 막두께에 의존하기도 하지만, 예를 들어, 제 1 게이트 산화막의 막두께가 30 ㎚ 정도인 경우, 40 ㎚ ∼ 60 ㎚ 의 범위에서 조정할 수 있다.
또한, 본 발명에 관련된 반도체 장치의 제조 방법은, 상기 CMP 스토퍼막은, 열인산에 의한 웨트 에칭에 의해 제거되는 것이 바람직하다.
또, 본 발명에 관련된 반도체 장치의 제조 방법은, 상기 제 1 게이트 산화막은, 막두께가 50 ㎚ 이하에서 형성되는 것이 바람직하다.
게이트 산화막의 막두께를 50 ㎚ 이하로 함으로써, 내압이 20 V 정도인 절연 내압, 전달 특성이 우수한 트랜지스터를, STI 에 의해 소자 분리된 활성 영역 상에 형성하는 것이 가능해진다.
또한, 본 발명에 관련된 반도체 장치의 제조 방법은, 상기 제 1 게이트 산화막은 열산화에 의해 형성되는 것이 바람직하다.
게이트 산화막으로서 막질 (결함이 적음) 이나 막두께 편차에서 우수한 열산화막을 사용함으로써, STI 코너부에서 박막화되는 열산화막의 결점은 본 발명에서 커버되기 때문에, 전달 특성에 킹크가 발생하지 않는, 양호한 특성의 트랜지스터를 STI 에 의해 소자 분리된 활성 영역 상에 형성할 수 있다.
본 발명에 관련된 반도체 장치는, 기판 상의 소정의 소자 분리 영역에 형성되고, 그 내부가 절연막으로 이루어지는 소자 분리막으로 충전된 트렌치와, 상기 소자 분리막에 의해 구획된 활성 영역 상에 형성된 게이트 산화막과, 상기 활성 영역의 각각에 있어서, 상기 기판 표면의 일부 영역에 형성된 소스 영역과 드레인 영역, 상기 소스 영역과 상기 드레인 영역간의 채널 영역, 및 상기 채널 영역의 상방에 상기 게이트 산화막을 개재하여 형성된 게이트 전극을 구비하는 트랜지스터를 가지며, 상기 게이트 산화막의 상면은, 상기 절연막의 상면보다 하방에 위치하고, 상기 활성 영역 전역에 걸쳐 평탄하고, 상기 활성 영역의 주연부에 있어서의 상기 게이트 산화막의 하면은, 상기 활성 영역의 경계에 가까워질수록 그 깊이 방향의 위치가 하방향으로 경사져 있고, 상기 활성 영역의 주연부에 있어서의 상기 게이트 절연막, 및 거기에 인접하는 상기 소자 분리막에 공극을 포함하지 않는 것을 특징으로 한다.
상기 특징의 반도체 장치에 의하면, 절연 내압이 우수하고, 전달 특성에 킹크가 발생하지 않는, 양호한 특성의 트랜지스터를 기판 상에 탑재할 수 있다.
따라서, 본 발명에 의하면, 상기 서술한 (1) ∼ (3) 에 나타낸 종래 기술에 관련된 과제가 모두 해결되어, 절연 내압이 우수하고, 전달 특성에 킹크가 발생하지 않는, 양호한 특성의 트랜지스터를 STI 에 의해 소자 분리된 활성 영역 상에 형성할 수 있다. 이로써, 당해 트랜지스터를 탑재한 기판을 제조하여 액정 패널의 표시를 구동하는 액정 드라이버로서 이용함으로써, 표시 영상의 계조 불량이 없는, 표시 영상의 투영이 양호한 액정 표시장치를 제공하는 것이 가능해진다. 또한, 킹크의 발생을 억제함으로써, 저소비 전력으로 발열이 적은 액정 표시장치를 제공할 수 있다.
도 1 은, 종래 기술에 관련된 STI 코너부의 형상을 나타내는 SEM 단면도이다.
도 2 는, 종래 기술에 의해 활성 영역에 형성된 트랜지스터의 전달 특성을 나타내는 도면이다.
도 3 은, 문헌 1 에 기재된 발명을 적용했을 경우의 STI 코너부의 단면 구조를 나타내는 SEM 단면도 (필드 절연막 충전 전) 이다.
도 4 는, 문헌 1 에 기재된 발명을 적용했을 경우의 STI 코너부의 단면 구조를 나타내는 SEM 단면도 (필드 절연막 충전 후) 이다.
도 5 는, 본 발명의 반도체 장치의 제조 방법을 모식적으로 나타내는 공정 단면도이다.
도 6 은, 본 발명의 반도체 장치의 제조 방법을 모식적으로 나타내는 공정 단면도이다.
도 7 은, 본 발명의 반도체 장치의 제조 방법을 모식적으로 나타내는 공정 단면도이다.
도 8 은, 본 발명의 반도체 장치의 제조 방법을 모식적으로 나타내는 공정 단면도이다.
도 9 는, 본 발명의 반도체 장치의 제조 방법을 모식적으로 나타내는 공정 단면도이다.
도 10 은, 본 발명 적용 후의 STI 코너부의 형상을 나타내는 SEM 단면도이다.
도 11 은, 본 발명 적용 후의 STI 코너부의 단면 구조를 나타내는 SEM 단면도 (필드 절연막 충전 후) 이다.
도 12 는, 본 발명을 적용하여, 기판 상의 활성 영역에 형성된 트랜지스터의 전달 특성을 나타내는 도면이다.
도 13 은, 종래 기술에 관련된 STI 소자 분리막의 형성 방법을 나타내는 공정 단면도이다.
도 14 는, 종래 기술에 관련된 STI 소자 분리막의 형성 방법을 나타내는 공정 단면도이다.
도 15 는, 종래 기술에 관련된 STI 소자 분리막의 형성 방법을 나타내는 공정 단면도이다.
도 16 은, 종래 기술에 관련된 STI 소자 분리막의 형성 방법을 나타내는 공정 단면도이다.
바람직한 실시양태
<제 1 실시형태>
본 발명의 일 실시형태에 관련된 반도체 장치의 제조 방법 (이후, 적절히 「본 발명 방법」이라고 칭함) 에 대해 이하에 상세하게 설명한다. 도 5 ∼ 도 9 는, 본 발명의 반도체 장치의 제조 공정을 모식적으로 나타내는 공정 단면도이다. 또한, 본 실시형태에서는 본 발명이 액정 디스플레이, 혹은 액정 텔레비전 등의 표시 제어에 사용되는 액정 드라이버 IC 의 제조에 사용되는 경우를 예로서 설명하지만, 본 발명은 이것에 한정되는 것은 아니다. 도 5 ∼ 도 9 에 있어서, NchTr 이라고 있는 것은 N 채널 트랜지스터가 형성되는 부분, 및 PchTr 이라고 있는 것은 P 채널 트랜지스터가 형성되는 부분을 가리킨다. 또, LVTr 이라고 있는 것은 저내압의 로직 트랜지스터가 형성되는 활성 영역, DACTr 이라고 있는 것은 당해 로직 트랜지스터로부터의 휘도 제어 신호 (디지털 신호) 를 받아 아날로그 전압 설정 신호로 변환하기 위한 고내압의 DAC 트랜지스터가 형성되는 활성 영역, 및 HVTr 이라고 있는 것은 당해 전압 설정 신호에 기초하여 소스 버스 라인에 전압을 공급하기 위한 고내압의 소스 드라이버 트랜지스터가 형성되는 활성 영역을 가리킨다. 또, 이후에 나타내는 공정 단면도에서는, 적절히 주요부를 강조하여 나타내고 있으며, 도면 상의 각 구성 부분의 치수비와 실제의 치수비는 반드시 일치하는 것은 아니다.
우선, 반도체 기판 (100) 상에 제 1 게이트 산화막 (102) 을 전체면에 형성한다. 제 1 게이트 산화막의 재료로서는 산화 실리콘이 바람직하다. 또한, 상기 게이트 산화막은, 열산화에 의해 형성되는 것이 막질 (결함이 적음) 이나 막두께 편차에서 우수하기 때문에 바람직하다. 당해 제 1 게이트 산화막 (102) 의 막두께는, 후 공정에서 형성되는 트랜지스터가 필요로 하는 내압에 따라 설정되는데, 본 실시 형태에서는 30 ㎚ (내압 16.5 V) 이다.
이어서, 제 1 게이트 산화막 상에 CMP 스토퍼막 (104) 으로서 SiN 을 전체면에 형성한다. 당해 CMP 스토퍼막 (104) 의 재료로서는, 질화 실리콘 (SiN) 외에 산질화 실리콘 (SiON), 다결정 실리콘, 비정질 실리콘, 혹은 질화 실리콘과 다결정 실리콘과 비정질 실리콘에서 선택되는 적어도 2 종으로 이루어지는 다층 구조를 들 수 있다. CMP 스토퍼막 (104) 의 형성 방법은, 공지된 성막 방법, 예를 들어 CVD 법에 의해 형성할 수 있다. CMP 스토퍼막 (104) 의 막두께는, 나중의 CMP 공정에 있어서의 스토퍼로서 기능하기에 충분한 막두께이면 되고, 여기서는 160 ㎚ 이다. 이 때의 단면 구조가 도 5(a) 에 나타나 있다.
이어서, CMP 스토퍼막 (104) 상에, 소자 분리 영역에 개구부를 갖는 레지스트 패턴으로 레지스트 (201) 를 형성하고, 당해 레지스트를 마스크로 하여 CMP 스토퍼막 (104) 과 제 1 게이트 절연막 (102) 을 에칭한다. 이 때의 단면 구조가 도 5(b) 에 나타나 있다.
다음으로, 레지스트 (201) 를 제거하고, CMP 스토퍼막 (104) 을 마스크로 하여 반도체 기판 (100) 을 에칭하여, 트렌치 (108) 를 형성한다. 트렌치 (108) 의 깊이는, 예를 들어 250 ㎚ ∼ 1 ㎛ 이며, 여기서는 500 ㎚ 이다. 상기 반도체 기판 (100) 의 에칭은, 드라이 에칭에 의해 실시할 수 있다.
그 후, 트렌치 (108) 내의, 반도체 기판 (100) 의 노출면을 열산화하여, 예비 열산화막을 형성한 후, 형성한 예비 열산화막을 제거한다. 예비 열산화막의 막두께는, 예를 들어 10 ㎚ ∼ 15 ㎚ 이면 되고, 여기서는 11 ㎚ 이다. 또, 열산화시의 기판 온도는 700 ℃ ∼ 1000 ℃ 이면 되고, 여기서는 1000 ℃ 이다. 이로써, 트렌치 형성시의 에칭에 의한 데미지가 수복된다. 상기 예비 열산화막은 불화수소산 (HF), 또는 불화 암모늄 (NH4F) 에 의한 웨트 에칭에 의해 제거할 수 있다.
다음으로, 트렌치 (108) 내의, 반도체 기판 (100) 의 노출면을 재차 열산화하여, 트렌치 열산화막 (110) 을 형성한다. 트렌치 열산화막 (110) 의 막두께는 20 ㎚ ∼ 50 ㎚ 이면 되고, 여기서는 35 ㎚ 이다. 또, 열산화시의 기판 온도는 950 ℃ ∼ 1250 ℃ 이면 되고, 여기서는 1100 ℃ 이다. 산화 실리콘막의 점탄성을 높여 열에 의한 변형을 용이하게 하기 위해 고온에서 열산화를 실시한다. 이로써, 트렌치의 주연부가 둥그스름한 형상이 되어, STI 코너부에 가해지는 전계 집중을 완화시킬 수 있다.
이어서, 트렌치 (108) 의 내벽, 트렌치 열산화막 (110) 상에, 추가로 라이너 절연막 (112) 으로서 HTO 막을 CVD 법에 의해 형성한다. 당해 라이너 절연막 (112) 의 재료로서는, HTO 막 외에 PTEOS, LTO 등의 CVD 법에 의해 형성되는 산화막을 들 수 있는데, 막의 치밀함과 스텝 커버리지가 우수한 HTO 막이 가장 바람직하다. 이로써, 제 1 게이트 산화막 (102) 의 측면 노출면의 함몰 부분을 라이너 절연막 (112) 으로 충전하여, 제 1 게이트 산화막 (102) 의 측방에 보이드가 형성되는 것을 방지할 수 있다.
또한, 트렌치 열산화막 (110) 의 막두께를 두껍게 할수록 트렌치 (108) 의 주연부에 가해지는 전계 집중을 완화시킬 수 있는 효과가 증대되는 한편, 제 1 게이트 산화막 (102) 의 측방에 보이드가 형성되기 쉬워져 보다 두꺼운 라이너 절연막 (112) 을 필요로 한다. 따라서, 라이너 절연막 (112) 의 막두께는, 제 1 게이트 산화막 (102) 의 막두께에 의존함과 함께, 트렌치 열산화막 (110) 의 막두께에 의존하기도 한다. 일반적으로는 40 ㎚ ∼ 60 ㎚ 이면 바람직하고, 본 실시 형태에서는 40 ㎚ 이다. 이 때의 단면 구조가 도 5(c) 에 나타나 있다.
이어서, 반도체 기판 (100) 의 전체면에 필드 절연막 (114) 을 퇴적하고, 트렌치 (108) 내를 필드 절연막 (114) 으로 충전한다. 필드 절연막 (114) 은, 예를 들어, 고밀도 플라즈마 CVD 법에 의해 형성되는 실리콘 산화막 (HDP 막) 이다. 당해 필드 절연막 (114) 의 막두께는, 트렌치 (108) 내를 충전하여, 적어도 CMP 스토퍼막 (104) 의 상면을 덮을 수 있는 막두께이면 되고, 여기서는 800 ㎚ 이다. 이 때의 단면 구조가 도 6(a) 에 나타나 있다.
다음으로, 필드 절연막 (114) 을, CMP 스토퍼막 (104) 이 노출될 때까지 평탄화한다. 이 때의 단면 구조가 도 6(b) 에 나타나 있다. 이어서, 트렌치의 상부 (CMP 스토퍼막 (104) 의 측방부) 에 형성되어 있는 필드 절연막 (114) 을 제거한다. 상기 필드 절연막 (114) 의 제거는, 예를 들어, 불화수소산에 의한 웨트 에칭에 의해 실시할 수 있다. 이 때, CMP 스토퍼막의 상면에 형성되는 자연 산화막도 동시에 제거되어, 후 공정에서 실시되는 CMP 스토퍼막의 제거를 양호하게 실시할 수 있다.
이어서, CMP 스토퍼막 (104) 을 제거한다. 당해 CMP 스토퍼막 (104) 의 제거는, 제 1 게이트 산화막 (102) 과의 선택비가 큰 에천트에 의한 웨트 에칭 (예를 들어, 열인산에 의한 웨트 에칭) 에 의해 실시한다. 당해 선택비는 10 ∼ 50 정도이면 되고, 30 이상인 것이 바람직하다. 이로써, CMP 스토퍼막 하층의 제 1 게이트 산화막의 에칭을 억제하여 제 1 게이트 산화막의 막두께 편차를 억제할 수 있다. 또한, 이 때 제 1 게이트 산화막 (102) 에 에칭에 의한 데미지가 발생할 수 있지만, 당해 제 1 게이트 산화막의 데미지는, 후 공정에 있어서, 제 1 트랜지스터의 소스·드레인 영역을 형성하는 공정, 혹은 게이트 전극인 폴리 실리콘을 열산화하는 공정에 있어서의 어닐 처리에 의해 수복된다.
이로써, 도 6(c) 에 나타내는 바와 같이, 트렌치 산화막 (110), 라이너 절연막 (112), 필드 절연막 (114) 으로 이루어지는 소자 분리막 (116) 이 트렌치 내에 형성된다.
다음으로, 고내압 트랜지스터가 형성되는 활성 영역에 있어서, p 형의 제 1 웰을 형성한다. 즉, N 채널 트랜지스터가 형성되는 NchTr 부 중 활성 영역 DACTr 및 HVTr 에 개구부를 갖는 레지스트 패턴으로 레지스트 (202) 를 형성하고, 당해 레지스트를 마스크로 하여 붕소 등의 p 형 불순물을 이온 주입함으로써, p 형의 깊은 웰 (HVPW) (118) 을 반도체 기판 (100) 내에 형성한다. 이 때의 단면 구조가 도 7(a) 에 나타나 있다.
동일하게, 고내압 트랜지스터가 형성되는 활성 영역에 있어서, n 형의 제 1 웰을 형성한다. 즉, P 채널 트랜지스터가 형성되는 PchTr 부 중 활성 영역 DACTr 및 HVTr 에 개구부를 갖는 레지스트 패턴으로 레지스트 (203) 를 형성하고, 당해 레지스트를 마스크로 하여 인 등의 n 형 불순물을 이온 주입함으로써, n 형의 깊은 웰 (HVNW) (120) 을 반도체 기판 (100) 내에 형성한다. 이 때의 단면 구조가 도 7(b) 에 나타나 있다.
다음으로, 고내압 트랜지스터가 형성되는 활성 영역에 있어서, p 형의 소스 영역과 드레인 영역을 형성한다. 즉, P 채널 트랜지스터가 형성되는 PchTr 부 중 활성 영역 DACTr 및 HVTr 의 소스 영역과 드레인 영역에 개구부를 갖는 레지스트 패턴으로 레지스트 (204) 를 형성하고, 당해 레지스트를 마스크로 하여 붕소 등의 p 형 불순물을 이온 주입함으로써, p 형의 소스 영역과 드레인 영역을 n 형의 웰 (120) 내에 형성한다. 이 때의 단면 구조가 도 8(a) 에 나타나 있다.
동일하게, 고내압 트랜지스터가 형성되는 활성 영역에 있어서, n 형의 소스 영역과 드레인 영역을 형성한다. 즉, N 채널 트랜지스터가 형성되는 NchTr 부 중 활성 영역 DACTr 및 HVTr 의 소스 영역과 드레인 영역에 개구부를 갖는 레지스트 패턴으로 레지스트 (205) 를 형성하고, 당해 레지스트를 마스크로 하여 인 등의 n 형 불순물을 이온 주입함으로써, n 형의 소스 영역과 드레인 영역을 p 형의 웰 (118) 내에 형성한다. 이 때의 단면 구조가 도 8(b) 에 나타나 있다.
이어서, 고내압 트랜지스터가 형성되는 활성 영역 중 게이트 전극이 형성되는 영역 이외의 영역을 개구부에 갖는 레지스트 패턴으로 레지스트 (206) 를 형성하고, 제 1 게이트 산화막을 에칭하여, 고내압 트랜지스터의 게이트 전극의 형성 영역 이외의 제 1 게이트 산화막을 제거한다. 이 때의 단면 구조가 도 9(a) 에 나타나 있다.
다음으로, 레지스트 (206) 를 제거하고, 저내압 트랜지스터가 형성되는 활성 영역 상, 및 고내압 트랜지스터의 소스 영역 및 드레인 영역 상의 활성 영역 상에, 제 1 게이트 산화막보다 막두께가 얇은 제 2 게이트 산화막 (122) 을 열산화에 의해 형성한다. 제 2 게이트 산화막의 막두께는, 예를 들어, 6 ㎚ 정도이다. 이 때의 단면 구조가 도 9(b) 에 나타나 있다.
그 후, (a) 저내압 트랜지스터가 형성되는 활성 영역 LVTr 에 있어서, NchTr 부에 p 형의, 및 PchTr 부에 n 형의 제 2 웰을 각각 불순물의 이온 주입에 의해 형성하고, (b) 게이트 전극 재료가 되는 폴리 실리콘을 전체면에 퇴적하고, (c) 고내압 트랜지스터의 제 1 게이트 산화막 (102) 상, 및 저내압 트랜지스터의 제 2 게이트 산화막 (122) 상에 게이트 전극 (124) 을 형성하고, (d) 저내압 트랜지스터가 형성되는 제 2 웰 상에 소스 영역과 드레인 영역을 형성하고, (e) 추가로, 사이드월 형성용 절연막 (126) 으로서 SiN 을 (예를 들어, 95 ㎚) 전체면에 퇴적함으로써, 도 9(c) 에 나타내는 바와 같이, NchTr 부의 활성 영역 LVTr 에는 저내압의 N 채널·로직 트랜지스터가, NchTr 부의 활성 영역 DACTr 과 HVTr 에는 각각 고내압의 N 채널 트랜지스터가, PchTr 부의 활성 영역 LVTr 에는 저내압의 P 채널·로직 트랜지스터가, PchTr 부의 활성 영역 DACTr 과 HVTr 에는 각각 고내압의 P 채널 트랜지스터가 형성된다. 또한, 상기 고내압 트랜지스터 및 저내압 트랜지스터의 제조 공정 (a) ∼ (e) 에 대해서는 공지된 제조 프로세스 기술로서, 본 발명의 본지에서 벗어나므로 설명을 할애한다. 또한, 도 9(c) 에 있어서의 저내압 트랜지스터는, 소위 LDD (Lightly Doped Drain) 구조로서, 소스 영역과 드레인 영역의 경계에는 당해 소스 영역 및 드레인 영역과 역도전형의, 즉 제 2 웰과 동 도전형의 고농도 불순물 영역이, 각각 NchTr 부와 PchTr 부의 활성 영역 LVTr 상에 헤일로 (halo) 주입에 의해 형성되어 있다.
<제 2 실시형태>
상기 서술한 본 발명 방법에 의해 형성된 STI 의 단면 SEM 도를 예로서 도 10 에 나타낸다. 도 10 에 나타내는 바와 같이, 본 발명 방법을 적용함으로써, STI 코너부에서의 게이트 산화막의 박막화가 억제되어, 상면이 활성 영역에 걸쳐 평탄한 게이트 산화막 (Gox) 이 얻어짐을 알 수 있다. 또, 게이트 산화막의 상면은, STI 보다 먼저 게이트 산화막을 형성함으로써, STI 의 소자 분리막의 상면보다 하방에 위치하고 있다. 한편, 게이트 산화막의 하면은, 활성 영역의 주연부에 있어서, STI 와의 경계에 가까워질수록 그 깊이 방향의 위치가 하방으로 경사진 둥그스름한 형상이 된다.
본 발명 방법에 의해 트렌치를 형성하고, 필드 절연막 (114) 을 퇴적한 후의 반도체 기판의 단면 SEM 도를 도 11 에 나타낸다. 이 때의 제 1 게이트 산화막 (102) 의 막두께는 30 ㎚, 트렌치 열산화막 (110) 의 막두께는 35 ㎚ 이며, 트렌치 열산화막 (110) 을 형성하기 전에, 예비 열산화막을 11 ㎚ 형성한 후, 불화수소산 처리에 의해 예비 열산화막을 제거하고 있다. 또, 라이너 절연막으로서 HTO 막을 40 ㎚ 퇴적시키고 있다. 도 11 에 있어서, 트렌치 산화막과 라이너 절연막의 경계를 일점 쇄선으로 나타낸다. 도 11 에 나타내는 바와 같이, 활성 영역의 주연부의 게이트 절연막, 및 게이트 절연막에 인접하는 측방 소자 분리막 중에 도 4 에 있어서 존재하던 공극은, 라이너 절연막을 형성함으로써 소실되어 균질인 소자 분리막이 형성되고 있음을 알 수 있다.
이 결과, 활성 영역 상에 형성되는 트랜지스터의 전달 특성은 도 12 에 나타내는 바와 같이 되어, 도 2 와 비교하여 게이트 전압 Vg 와 드레인 전류 Id 의 관계 (전달 특성) 에 킹크 부분이 존재하지 않는, 양호한 특성의 트랜지스터가 형성되고 있음을 알 수 있다.
이상, 상기 서술한 실시형태는 본 발명의 바람직한 실시형태의 일례이다. 본 발명의 실시형태는 이것에 한정되는 것은 아니고, 본 발명의 요지를 일탈하지 않는 범위 내에서 다양한 변형 실시가 가능하다.
본 발명은, 반도체 제조 장치의 제조 방법으로서 이용 가능하며, 특히, 활성 영역 상에 양호한 특성의 고내압 트랜지스터를 형성하기 위한 소자 분리막의 형성에 이용할 수 있다.
100 : 반도체 기판
101 : 절연막
102 : 제 1 게이트 산화막
104 : CMP 스토퍼막
108 : 트렌치
110 : 트렌치 열산화막
112 : 라이너 절연막
114 : 필드 절연막
116 : 소자 분리막
117 : 소자 분리 영역
118 : p 형의 깊은 웰 (제 1 웰)
120 : n 형의 깊은 웰 (제 1 웰)
122 : 제 2 게이트 산화막
124 : 게이트 전극
126 : 절연막
201 ∼ 207 : 레지스트
DACTr, HVTr, LVTr : 트랜지스터가 형성되는 활성 영역
Id : 소스-드레인 사이에 흐르는 전류
NchTr : N 채널 트랜지스터의 형성부
PchTr : P 채널 트랜지스터의 형성부
Vb : 기판 전위
Vg : 게이트 전압

Claims (11)

  1. 반도체 장치의 제조 방법으로서,
    기판 상에 제 1 게이트 산화막과 CMP 스토퍼막을 전체면에 이 순서로 성막하는 공정과,
    소자 분리 영역에 개구부를 갖는 레지스트 패턴을 이용하여, 상기 제 1 게이트 산화막과 상기 CMP 스토퍼막을 에칭하는 공정과,
    상기 기판 상의 상기 소자 분리 영역에 트렌치를 형성하는 공정과,
    상기 트렌치 내의 상기 기판의 노출면을 열산화하여, 트렌치 열산화막을 형성하는 공정과,
    상기 트렌치의 내벽에 라이너 절연막을 형성하는 공정과,
    상기 기판의 전체면에 필드 절연막을 퇴적한 후, 상기 CMP 스토퍼막이 노출될 때까지 상기 필드 절연막을 평탄화하고, 상기 트렌치 내를 필드 절연막으로 충전하는 공정과,
    웨트 에칭에 의해 상기 CMP 스토퍼막을 제거하고, 상기 기판 상의 상기 소자 분리 영역에 상기 트렌치 열산화막, 상기 라이너 절연막, 및 상기 필드 절연막으로 이루어지는 소자 분리막을 형성하는 공정과,
    상기 기판 상의 상기 소자 분리막에 의해 구획된 복수 영역의 적어도 일부의 제 1 활성 영역에, 제 1 혹은 제 2 도전형의 제 1 웰을 형성하는 공정과,
    상기 제 1 웰 상에 제 1 트랜지스터를 형성하는 공정을 포함하는, 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 웰 형성 후, 상기 제 1 활성 영역 이외의 소정 영역의 상기 제 1 게이트 산화막을 제거하고, 상기 제 1 게이트 산화막보다 막두께가 얇은 제 2 게이트 산화막을 형성하는 공정과,
    상기 기판 상의 상기 소자 분리막에 의해 구획된 복수 영역 중, 상기 제 1 활성 영역 이외의 소정 영역의 적어도 일부의 제 2 활성 영역에, 제 1 혹은 제 2 도전형의 제 2 웰을 형성하는 공정과,
    상기 제 2 웰 상에 상기 제 1 트랜지스터보다 저내압의 제 2 트랜지스터를 형성하는 공정을 추가로 포함하는, 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 트렌치 열산화막을 형성하는 공정 전에,
    상기 트렌치 내의 상기 기판의 노출면을 열산화하여, 예비 열산화막을 형성하고, 상기 예비 열산화막을 제거하는 예비 트렌치 열산화 공정을 포함하고,
    상기 트렌치 열산화막을 형성하는 공정에 있어서, 상기 트렌치 내의 상기 기판의 노출면을 재차 열산화하여, 상기 트렌치 열산화막을 형성하는, 반도체 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 예비 열산화막은, 막두께가 10 ∼ 15 ㎚ 인 범위에서, 700 ℃ ∼ 1000 ℃ 의 범위의 온도하에서 형성되는, 반도체 장치 제조 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 트렌치 열산화막은, 막두께가 20 ㎚ ∼ 50 ㎚ 인 범위에서 형성되는, 반도체 장치 제조 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 트렌치 열산화막은, 950 ℃ ∼ 1250 ℃ 의 범위의 온도하에서 형성되는, 반도체 장치 제조 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 라이너 절연막은, 막두께가 40 ㎚ ∼ 60 ㎚ 인 범위에서 형성되는, 반도체 장치 제조 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 CMP 스토퍼막은, 열인산에 의한 웨트 에칭에 의해 제거되는, 반도체 장치 제조 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 산화막은, 막두께가 50 ㎚ 이하에서 형성되는, 반도체 장치 제조 방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 게이트 산화막은 열산화에 의해 형성되는, 반도체 장치 제조 방법.
  11. 반도체 장치로서,
    기판 상의 소정의 소자 분리 영역에 형성되고, 그 내부가 절연막으로 이루어지는 소자 분리막으로 충전된 트렌치와,
    상기 소자 분리막에 의해 구획된 활성 영역 상에 형성된 게이트 산화막과,
    상기 활성 영역의 각각에 있어서, 상기 기판 표면의 일부 영역에 형성된 소스 영역과 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역, 및 상기 채널 영역의 상방에 상기 게이트 산화막을 개재하여 형성된 게이트 전극을 구비하는 트랜지스터를 가지며,
    상기 게이트 산화막의 상면은, 상기 절연막의 상면보다 하방에 위치하고, 상기 활성 영역 전역에 걸쳐 평탄하고,
    상기 활성 영역의 주연부에 있어서의 상기 게이트 산화막의 하면은, 상기 활성 영역의 경계에 가까워질수록 그 깊이 방향의 위치가 하방향으로 경사져 있고, 상기 활성 영역의 주연부에 있어서의 게이트 절연막, 및 거기에 인접하는 상기 소자 분리막에 공극을 포함하지 않는, 반도체 장치.
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