KR20110005728A - Ⅲ족 질화물 반도체 발광 소자의 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 램프 - Google Patents

Ⅲ족 질화물 반도체 발광 소자의 제조 방법, ⅲ족 질화물 반도체 발광 소자 및 램프 Download PDF

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겐조 하나와
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쇼와 덴코 가부시키가이샤
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Abstract

본 발명은, 생산성이 우수함과 함께, 우수한 발광 특성을 구비한 III족 질화물 반도체 발광 소자의 제조 방법 및 III족 질화물 반도체 발광 소자, 및 램프를 제공하는 것을 목적으로 하고, 기판(11) 상에 III족 질화물 화합물로 이루어지는 버퍼층(12)을 적층하고, 상기 버퍼층(12) 상에, 하지층(14a)을 구비하는 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 순차 적층하는 방법이며, 기판(11)에 대해 플라즈마 처리를 행하는 전처리 공정과, 전처리 공정에 이어서, 기판(11) 상에 버퍼층(12)을, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스를 플라즈마에 의해 활성화하여 반응시킴으로써 AlXGa1 -XN(0≤X<1)으로 이루어지는 조성으로 형성하는 버퍼층 형성 공정과, 버퍼층(12) 상에 하지층(14a)을 형성하는 하지층 형성 공정을 구비하는 제조 방법을 제공한다.

Description

Ⅲ족 질화물 반도체 발광 소자의 제조 방법, Ⅲ족 질화물 반도체 발광 소자 및 램프{METHOD FOR MANUFACTURING III NITRIDE SEMICONDUCTOR LIGHT EMITTING ELEMENT, III NITRIDE SEMICONDUCTOR LIGHT EMITTING ELEMENT AND LAMP}
본 발명은 발광 다이오드(LED), 레이저 다이오드(LD), 전자 디바이스 등에 적절히 사용되는 III족 질화물 반도체 발광 소자의 제조 방법, III족 질화물 반도체 발광 소자 및 램프에 관한 것이다.
본원은 2008년 6월 4일에, 일본에 출원된 일본 특허 출원 제2008-147275호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
III족 질화물 반도체는, 가시광으로부터 자외광 영역의 범위에 상당하는 에너지의 직접 전이형의 밴드 갭을 갖고, 발광 효율이 우수하다는 점에서, 발광 다이오드(LED)나 레이저 다이오드(LD) 등의 반도체 발광 소자로서 제품화되어, 각종 용도로 사용되고 있다. 또한, 전자 디바이스에 사용한 경우에도, III족 질화물 반도체는, 종래의 III-V족 화합물 반도체를 사용한 경우에 비해 우수한 특성을 얻을 수 있는 포텐셜을 갖고 있다.
이러한 III족 질화물 반도체는, 일반적으로, 트리메틸갈륨, 트리메틸알루미늄 및 암모니아를 원료로 하여, 유기 금속 화학 기상 성장(MOCVD)법에 의해 제조되고 있다. MOCVD법은, 캐리어 가스에 원료의 증기를 포함시켜 기판 표면에 운반하고, 가열된 기판의 표면에서 원료를 분해시킴으로써 결정을 성장시키는 방법이다.
종래, III족 질화물 반도체의 단결정 웨이퍼는 시판되고 있지 않고, 일반적으로, 상이한 재료의 단결정 웨이퍼 상에 결정을 성장시켜 III족 질화물 반도체를 얻고 있다. 이종 기판과, 그 위에 에피택셜 성장시키는 III족 질화물 반도체 결정과의 사이에는 큰 격자 부정합이 존재한다. 예를 들어, 사파이어(Al2O3) 기판 상에 질화갈륨(GaN)을 성장시킨 경우, 양자간에는 16％의 격자 부정합이 존재한다. SiC 기판 상에 질화갈륨을 성장시킨 경우에는, 양자간에 6％의 격자 부정합이 존재한다. 일반적으로, 상술한 바와 같은 큰 격자 부정합이 존재하는 경우, 기판 상에 결정을 직접 에피택셜 성장시키는 것이 곤란해진다. 또한, 성장시킨 경우이어도 결정성이 양호한 결정을 얻을 수 없다는 문제가 있다.
따라서, 유기 금속 화학 기상 성장(MOCVD)법에 의해, 사파이어 단결정 기판 혹은 SiC 단결정 기판 상에 III족 질화물 반도체 결정을 에피택셜 성장시킬 때, 우선, 기판 상에 질화알루미늄(AlN)이나 질화알루미늄갈륨(AlGaN)으로 이루어지는 저온 버퍼층이라 불리는 층을 적층하고, 그 위에 고온에서 III족 질화물 반도체 결정을 에피택셜 성장시키는 방법이 일반적으로 행해지고 있다(예를 들어, 특허문헌 1, 2).
또한, 미리 스퍼터법에 의해 기판 상에 버퍼층을 형성하고, 이 버퍼층이 형성된 기판을 MOCVD 반응로에 도입하고, 그 위에 III족 질화물 반도체층을 형성하는 방법이 제안되어 있다(예를 들어, 특허문헌 3, 4).
그러나, 본 발명자들이 특허문헌 1, 2에 기재된 방법을 사용하여 기판 표면에 상기 재료로 이루어지는 버퍼층을 성막하고, 그 위에 MOCVD를 사용하여 질화갈륨계 화합물 반도체를 성막했지만, 질화갈륨계 화합물 반도체의 결정성을 향상시키는 것에는 한계가 있었다. 특허문헌 1, 2의 방법에서는, 버퍼층이 비정질이나 다결정의 상을 포함하는 것이 원인이라고 생각된다. 마찬가지로, 특허문헌 3, 4에 기재된 바와 같은, 스퍼터 성막된 질화알루미늄을 버퍼층으로서 사용한 성막 방법에서는, 버퍼층과 질화갈륨층의 격자 상수의 차이에 의해, 결정성의 향상을 기대할 수 없다는 문제가 있었다.
일본 특허 제3026087호 공보 일본 특허 공개 평4-297023호 공보 일본 특허 제3440873호 공보 일본 특허 제3700492호 공보
본 발명은 상기 과제를 감안하여 이루어진 것이며, 기판 상에, 균일성이 양호한 결정막을 단시간에 성막하는 것이 가능한 방법으로 버퍼층을 형성하고, 그 위에 결정성이 양호한 III족 질화물 반도체를 성장시킬 수 있어, 생산성이 우수함과 함께, 우수한 발광 특성을 구비한 III족 질화물 반도체 발광 소자를 얻을 수 있는 제조 방법, III족 질화물 반도체 발광 소자 및 램프를 제공하는 것을 목적으로 한다.
본 발명자들은, 상기 문제를 해결하기 위해 예의 검토한 결과, 기판 표면의 전처리를 적절한 조건에서 행함으로써, III족 질화물 화합물과의 사이에서 결정의 격자 구조가 정합하도록 기판 표면을 노출시킨 후, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스를 플라즈마에 의해 활성화하여 반응시킴으로써 기판 상에 버퍼층을 형성함으로써, III족 질화물 반도체 결정을 안정된 양호한 결정으로서 얻을 수 있는 것을 발견하여, 본 발명을 완성했다.
즉, 본 발명은 이하에 관한 것이다.
[1] 기판 상에 III족 질화물로 이루어지는 버퍼층을 적층하고, 상기 버퍼층 상에, 하지층을 구비하는 n형 반도체층, 발광층 및 p형 반도체층을 순차 적층하는 III족 질화물 반도체 발광 소자의 제조 방법이며, 상기 기판에 대해 플라즈마 처리를 행하는 전처리 공정과, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스를 플라즈마에 의해 활성화하여 반응시킴으로써, AlXGa1 -XN(0≤X<1)으로 이루어지는 조성을 구비하는 버퍼층을 상기 전처리 공정 후의 기판 상에 형성하는 버퍼층 공정과, 상기 버퍼층 상에 상기 하지층을 형성하는 하지층 형성 공정을 구비하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
[2] 상기 하지층 형성 공정은, 상기 하지층을 유기 금속 화학 기상 성장(MOCVD)법에 의해 형성하는 것을 특징으로 하는 상기 [1]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[3] 상기 전처리 공정은, 질소를 함유하는 가스를 성막 장치의 챔버 내에 유통시켜 행하는 것을 특징으로 하는 상기 [1] 또는 [2]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[4] 상기 챔버 내에 유통시키는 상기 질소를 함유하는 가스의 분압이 1×10-2 내지 10Pa의 범위인 것을 특징으로 하는 상기 [3]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[5] 상기 전처리 공정은 챔버 내에서 행해지고, 챔버 내의 압력이 0.1 내지 5Pa의 범위인 것을 특징으로 하는 상기 [1] 내지 [4] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[6] 상기 전처리 공정은, 처리 시간을 30초 내지 3600초의 범위로 하여 행해지는 것을 특징으로 하는 상기 [1] 내지 [5] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[7] 상기 전처리 공정은, 처리 시간을 60초 내지 600초의 범위로 하여 행해지는 것을 특징으로 하는 상기 [6]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[8] 상기 전처리 공정은, 상기 기판의 온도를 25℃ 내지 1000℃의 범위로 하여 행해지는 것을 특징으로 하는 상기 [1] 내지 [7] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[9] 상기 전처리 공정은, 상기 기판의 온도를 300 내지 800℃의 범위로 하여 행해지는 것을 특징으로 하는 상기 [8]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[10] 상기 전처리 공정 및 상기 버퍼층 형성 공정을 동일한 챔버 내에서 행하는 것을 특징으로 하는 상기 [1] 내지 [9] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[11] 상기 전처리 공정에 있어서의 플라즈마 처리가 역 스퍼터인 것을 특징으로 하는 상기 [1] 내지 [10] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[12] 상기 전처리 공정은, 고주파를 사용한 전원에 의해 플라즈마를 발생시킴으로써, 역 스퍼터를 행하는 것을 특징으로 하는 상기 [11]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[13] 상기 전처리 공정은, 고주파를 사용한 전원에 의해 질소 플라즈마를 발생시킴으로써, 역 스퍼터를 행하는 것을 포함하는 것을 특징으로 하는 상기 [12]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[14] 상기 전처리 공정 전에, 상기 기판의 표면에 요철을 형성하는 기판 가공 공정을 구비하는 것을 특징으로 하는 상기 [1] 내지 [13] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[15] 상기 버퍼층 형성 공정에서는, 상기 기판의 주면의 적어도 90％를 덮도록 상기 버퍼층을 형성하는 것을 특징으로 하는 상기 [1] 내지 [14] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[16] 상기 버퍼층 형성 공정은, 반응성 스퍼터법을 사용하여 상기 버퍼층을 형성하는 것을 특징으로 하는 상기 [1] 내지 [15] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[17] 상기 버퍼층 형성 공정은, 상기 V족 원소를 포함한 가스를 리액터 내에 유통시키는 리액터 스퍼터법에 의해 상기 버퍼층을 성막하는 것을 특징으로 하는 상기 [16]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[18] 상기 버퍼층 형성 공정은, RF 스퍼터법에 의해 상기 버퍼층을 형성하는 것을 특징으로 하는 상기 [16] 또는 [17]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[19] 상기 버퍼층 형성 공정은, RF 스퍼터법을 사용하여 캐소드의 마그네트를 이동시키면서 상기 버퍼층을 형성하는 것을 특징으로 하는 상기 [18]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[20] 상기 버퍼층 형성 공정은, DC 스퍼터법에 의해 상기 버퍼층을 형성하는 것을 특징으로 하는 상기 [16] 또는 [17]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[21] 상기 버퍼층 형성 공정은, 펄스 DC 스퍼터법에 의해 상기 버퍼층을 형성하는 것을 특징으로 하는 상기 [20]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[22] 상기 버퍼층 형성 공정은, 상기 V족 원소가 질소인 것을 특징으로 하는 상기 [1] 내지 [21] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[23] 상기 버퍼층 형성 공정은, 상기 V족 원소를 포함하는 원료로서 암모니아를 사용하는 것을 특징으로 하는 상기 [1] 내지 [22] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[24] 상기 버퍼층 형성 공정은, 상기 기판의 온도를 실온 내지 1000℃의 범위로 하여 상기 버퍼층을 형성하는 것을 특징으로 하는 상기 [1] 내지 [23] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[25] 상기 버퍼층 형성 공정은, 상기 기판의 온도를 200 내지 800℃의 범위로 하여 상기 버퍼층을 형성하는 것을 특징으로 하는 상기 [24]에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[26] 상기 하지층 형성 공정은, 상기 기판의 온도를 900℃ 이상으로 하여 상기 하지층을 형성하는 것을 특징으로 하는 상기 [1] 내지 [25] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자의 제조 방법.
[27] 기판과, 기판 상에 적층된 III족 질화물로 이루어지는 버퍼층과, 버퍼층 상에 적층된 하지층을 구비하는 n형 반도체층과, n형 반도체층 상에 적층된 발광층과, 발광층 상에 적층된 p형 반도체층을 구비하는 III족 질화물 반도체 발광 소자이며, 상기 기판이 플라즈마 처리에 의해 전처리된 것이며, 상기 버퍼층은 적어도 금속 Ga 원료와 V족 원소를 포함한 가스가 플라즈마에 의해 활성화되어 반응함으로써 얻어지는 AlXGa1 -XN(0≤X<1)으로 이루어지는 조성을 구비하고, 상기 하지층이 상기 버퍼층 상에 형성되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
[28] 상기 하지층이 유기 금속 화학 기상 성장(MOCVD)법에 의해 상기 버퍼층 상에 형성되는 막인 것을 특징으로 하는 상기 [27]에 기재된 III족 질화물 반도체 발광 소자.
[29] 상기 버퍼층이 반응성 스퍼터법에 의해 형성된 것을 특징으로 하는 상기 [27] 또는 [28]에 기재된 III족 질화물 반도체 발광 소자.
[30] 상기 버퍼층이 GaN으로 이루어지는 것을 특징으로 하는 상기 [27] 내지 [29] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
[31] 상기 기판이 사파이어로 이루어지는 것을 특징으로 하는 상기 [27] 내지 [30] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
[32] 상기 버퍼층이, 상기 기판의 주면의 적어도 90％ 이상을 덮도록 형성되어 있는 것을 특징으로 하는 상기 [27] 내지 [31] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
[33] 상기 버퍼층이 단결정으로서 형성되어 있는 것을 특징으로 하는 상기 [27] 내지 [32] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
[34] 상기 버퍼층이 기둥 형상 결정으로서 형성되어 있는 것을 특징으로 하는 상기 [27] 내지 [32] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
[35] 상기 버퍼층의 막 두께가 10 내지 500nm의 범위로 되어 있는 것을 특징으로 하는 상기 [27] 내지 [34] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
[36] 상기 버퍼층의 막 두께가 20 내지 100nm의 범위로 되어 있는 것을 특징으로 하는 상기 [27] 내지 [35] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
[37] 상기 하지층이 GaN계 화합물 반도체로 이루어지는 것을 특징으로 하는 상기 [27] 내지 [36] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
[38] 상기 기판이, C면으로 이루어지는 평면과, 상기 C면 상에 형성되는 복수의 볼록부로 이루어지는 주면을 갖고, 상기 주면을 덮도록 상기 버퍼층이 형성되어 있는 것을 특징으로 하는 상기 [27] 내지 [37] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
[39] 상기 기판의 볼록부는, 기부 폭이 0.05 내지 5㎛, 높이가 0.05 내지 5㎛이고, 또한 높이가 기부 폭의 1/4 이상이며, 인접하는 상기 볼록부간의 간격이 상기 기부 폭의 0.5 내지 5배인 것을 특징으로 하는 상기 [38]에 기재된 III족 질화물 반도체 발광 소자.
[40] 상기 기판의 볼록부는, 상부를 향해 서서히 외형이 작아지는 형상으로 되어 있는 것을 특징으로 하는 상기 [38] 또는 [39]에 기재된 III족 질화물 반도체 발광 소자.
[41] 상기 기판의 볼록부는, 대략 원뿔 형상 또는 대략 다각뿔 형상으로서 형성되어 있는 것을 특징으로 하는 상기 [38] 내지 [40] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자.
[42] 상기 [1] 내지 [26] 중 어느 한 항에 기재된 제조 방법에 의해 얻어지는 III족 질화물 반도체 발광 소자.
[43] 상기 [27] 내지 [42] 중 어느 한 항에 기재된 III족 질화물 반도체 발광 소자가 사용되어 이루어지는 램프.
본 발명의 III족 질화물 반도체 발광 소자의 제조 방법에 따르면, 기판에 대해 플라즈마 처리를 행하는 전처리 공정과, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스를 플라즈마에 의해 활성화하여 반응시킴으로써 AlXGa1 -XN(0≤X<1)으로 이루어지는 조성으로 버퍼층을 전처리된 기판 상에 형성하는 버퍼층 형성 공정과, 상기 버퍼층 상에 하지층을 형성하는 하지층 형성 공정을 구비하는 방법이므로, 균일성이 높고 양호하게 배향한 버퍼층을 형성할 수 있다. 또한, 버퍼층 상에 결정성이 양호한 하지층을 형성할 수 있으므로, 기판과 III족 질화물 반도체로 이루어지는 반도체층과의 사이에 격자 부정합이 발생할 일이 없다. 따라서, 기판 상에 결정성이 양호한 III족 질화물 반도체를 효율적으로 성장시킬 수 있어, 생산성이 우수함과 함께, 우수한 발광 특성을 구비한 III족 질화물 반도체 발광 소자를 제조하는 것이 가능해진다.
또한, 본 발명의 III족 질화물 반도체 발광 소자에 따르면, 플라즈마 처리에 의해 전처리된 기판과, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스가 플라즈마에 의해 활성화되어 반응함으로써 얻어지는 AlXGa1 -XN(0≤X<1)으로 이루어지는 조성을 갖고, 또한 전처리된 기판 상에 형성된 버퍼층과, 상기 버퍼층 상에 형성된 하지층을 구비하므로, 그 위에 형성된 III족 질화물 반도체로 이루어지는 각 층이 결정성이 우수한 층으로 된다. 따라서, 발광 특성이 우수한 III족 질화물 반도체 발광 소자를 실현하는 것이 가능해진다.
또한, 본 발명의 램프에 따르면, 상기 본 발명의 III족 질화물 반도체 발광 소자를 구비하므로, 우수한 발광 특성을 얻을 수 있다.
도 1은 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 적층 반도체의 단면 구조를 도시하는 개략도.
도 2는 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 평면 구조를 도시하는 개략도.
도 3은 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 단면 구조를 도시하는 개략도.
도 4a는 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 볼록부가 형성된 기판의 상면에 버퍼층 및 반도체층이 형성된 발광 소자의 단면도.
도 4b는 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 도 4a의 하층 부분을 상세하게 도시하는 단면도.
도 4c는 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 기판 형상을 도시하는 사시도.
도 5는 본 발명에 관한 III족 질화물 반도체 발광 소자를 사용하여 구성한 램프를 모식적으로 설명하는 개략도.
도 6a은 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 기판 상에 성막된 버퍼층의 단면 구조를 도시하는 개략도.
도 6b는 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 기판 상에 성막된 다른 버퍼층의 단면 구조를 도시하는 개략도.
도 6c는 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 모식적으로 설명하는 도면이며, 기판 상에 성막된 또 다른 버퍼층의 단면 구조를 도시하는 개략도.
도 7은 본 발명에 관한 III족 질화물 반도체 발광 소자의 제조 방법의 일례를 모식적으로 설명하는 도면이며, 챔버 내에 타깃이 구비된 스퍼터 장치의 구조를 도시하는 개략도.
도 8은 본 발명에 관한 III족 질화물 반도체 발광 소자의 제조 방법의 일례를 모식적으로 설명하는 도면이며, 전처리 공정에 있어서의 처리 온도와, 하지층의 (0002)면 및 (10-10)면의 X선 로킹 커브와의 관계를 나타내는 그래프.
도 9는 본 발명에 관한 III족 질화물 반도체 발광 소자의 제조 방법의 일례를 모식적으로 설명하는 도면이며, 전처리 공정에 있어서의 처리 시간과, 하지층의 (0002)면 및 (10-10)면의 X선 로킹 커브와의 관계를 나타내는 그래프.
도 10a는 본 발명에 관한 III족 질화물 반도체 발광 소자의 실시예에 대해 설명하는 도면이며, 버퍼층과 하지층 사이의 (0002)면의 X선 로킹 커브 반치폭의 관계를 나타내는 그래프.
도 10b는 본 발명에 관한 III족 질화물 반도체 발광 소자의 실시예에 대해 설명하는 도면이며, 버퍼층과 하지층 사이의 (10-10)면의 X선 로킹 커브 반치폭의 관계를 나타내는 그래프.
본 발명의 실시 형태인 III족 질화물 반도체 발광 소자의 제조 방법, III족 질화물 반도체 발광 소자 및 램프에 대해 도 1 내지 도 10을 적절히 참조하면서 설명한다.
또한, 이하의 설명에 있어서 참조하는 도면에 있어서의 각 부의 크기나 두께나 치수 등은, 실제의 III족 질화물 반도체 발광 소자 등의 치수 관계와는 상이하다.
[III족 질화물 반도체 발광 소자의 일례]
예를 들어, 도 3에 도시한 바와 같이, 본 실시 형태의 III족 질화물 반도체 발광 소자(이하, 발광 소자라 약칭하는 일이 있음)(1)에 있어서는, 기판(11) 상에 III족 질화물로 이루어지는 버퍼층(12)이 적층되어 있다. 기판(11)은 플라즈마 처리에 의해 전처리되어 있다. 또한, 하지층(14a)을 구비하는 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 상기 버퍼층(12) 상에 순차 적층되어 있다. 버퍼층(12)은, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스가 플라즈마에 의해 활성화되어 반응함으로써 얻어지는 AlXGa1 -XN(0≤X<1)으로 개략 구성되어 있다. 또한, 본 실시 형태에서는, 하지층(14a)은, 유기 금속 화학 기상 성장(MOCVD)법에 의해 버퍼층(12) 상에 형성된다.
<발광 소자의 적층 구조>
도 1은, 본 발명에 관한 III족 질화물 반도체 발광 소자의 일례를 설명하기 위한 도면이며, 기판 상에 III족 질화물 반도체가 형성된 적층 반도체의 일례를 도시하는 개략 단면도이다.
도 1에 도시한 적층 반도체(10)는, 기판(11) 상에 AlXGa1 -XN(0≤X<1)으로 이루어지는 조성의 버퍼층(12)이 적층되고, 상기 버퍼층(12) 상에 반도체층(20)이 형성되어 있다. 이 반도체층(20)은, 버퍼층(12) 상에 형성된 하지층(14a)을 구비하는 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 구비한다.
그리고, 상술한 적층 반도체(10)에는, 도 2의 평면도 및 도 3의 단면도에 도시한 예와 같이, p형 반도체층(16) 상에 투광성 정극(17)이 적층되고, 그 위에 정극 본딩 패드(18)가 형성되어 있다. 또한, n형 반도체층(14)의 n형 콘택트층(14b)에 형성된 노출 영역(14d)에는 부극(19)이 적층되어 있다. 이에 의해, 본 실시 형태의 발광 소자(1)가 구성된다. 이하, 본 실시 형태의 III족 질화물 반도체 발광 소자의 적층 구조에 대해 상세하게 설명한다.
『기판』
일반적으로, III족 질화물 반도체 결정이 적층되는 기판의 재료로서는, III족 질화물 반도체 결정이 그 표면에 에피택셜 성장할 수 있는 재료가 사용된다. 예를 들어, 사파이어, SiC, 실리콘, 산화아연, 산화마그네슘, 산화망간, 산화지르코늄, 산화망간아연철, 산화마그네슘알루미늄, 붕화지르코늄, 산화갈륨, 산화인듐, 산화리튬갈륨, 산화리튬알루미늄, 산화네오디뮴갈륨, 산화란탄스트론튬알루미늄탄탈, 산화스트론튬티타늄, 산화티타늄, 하프늄, 텅스텐, 몰리브덴 등을 예시할 수 있다. 이 중에서도, 사파이어, SiC 등의 육방정 구조를 갖는 재료를 기판에 사용하는 것이, 결정성이 양호한 III족 질화물 반도체를 적층할 수 있는 점에서 바람직하고, 사파이어를 사용하는 것이 가장 바람직하다.
또한, 기판의 크기로서는, 통상은 직경 2인치 정도의 것이 사용되지만, 본 발명의 III족 질화물 반도체에서는 직경 4 내지 6인치의 기판을 사용하는 것도 가능하다.
산화물 기판이나 금속 기판 등 중에는, 암모니아를 사용하지 않고 버퍼층을 성막하고, 또한 암모니아를 사용하여 하지층을 성막하면, 고온에서 암모니아에 접촉하게 되어, 이에 의해 화학적인 변성을 일으키는 기판이 있다. 이러한 산화물 기판이나 금속 기판 등을 사용한 경우이어도, 본 실시 형태에 있어서는 버퍼층이 코트층으로서 작용하므로, 기판의 화학적 변질을 방지할 수 있다. 또한, 일반적으로, 스퍼터법은 기판의 온도를 낮게 억제하는 것이 가능하므로, 고온에서 분해해 버리는 성질을 갖는 재료로 이루어지는 기판을 사용한 경우에도, 기판(11)에 데미지를 부여하지 않고 기판 상에의 각 층의 성막이 가능하다.
『버퍼층』
본 실시 형태의 적층 반도체(10)는, 기판(11) 상에 버퍼층(12)이 형성되어 있다. 버퍼층(12)은, 금속 Ga 원료와, 질소 원소를 포함한 가스를 플라즈마에 의해 활성화시키는 방법에 의해 얻어지는 AlXGa1 -XN(0≤X<1)으로 형성된다. 적층 반도체(10)는, 예를 들어 반응성 스퍼터법에 의해 형성할 수 있다. 본 실시 형태의 버퍼층(12)과 같이 플라즈마화한 금속 원료를 사용한 방법으로 성막되는 막은, 용이하게 배향되기 때문에, 바람직하다.
(결정 구조)
상술한 바와 같은, 플라즈마화한 금속 원료를 사용하여 성막된 버퍼층을 이루는 III족 질화물의 결정은, 육방정계의 결정 구조를 갖고, 성막 조건을 컨트롤 함으로써 단결정막으로 할 수 있다. 또한, III족 질화물 화합물의 결정은, 상기 성막 조건을 컨트롤함으로써, 육각 기둥을 기본으로 한 집합 조직으로 이루어지는 기둥 형상 결정으로 하고, 다결정 구조로 하는 것도 가능하다. 또한, 여기서 설명하는 기둥 형상 결정이라 함은, 인접하는 결정립과의 사이에 결정립계를 형성하여 이격되어 있고, 그 자체는 종단면 형상으로서 기둥 형상으로 되어 있는 결정을 말한다.
버퍼층(12)은 단결정 구조인 것이, 버퍼 기능면에서 바람직하다. 상술한 바와 같이, III족 질화물의 결정은 육방정계의 결정을 갖고, 육각 기둥을 기본으로 한 조직을 형성한다. III족 질화물의 결정은, 성막 등의 조건을 제어함으로써, 면내 방향으로도 성장한 결정을 성막하는 것이 가능해진다. 이러한 단결정 구조를 갖는 버퍼층(12)을 기판(11) 상에 성막한 경우, 버퍼층(12)의 버퍼 기능이 유효하게 작용한다. 이로 인해, 그 위에 성막되는 III족 질화물 반도체의 층은, 양호한 배향성 및 결정성을 갖는 결정막으로 된다.
또한, 버퍼층을 기둥 형상 결정으로 이루어지는 다결정 조직으로서 구성한 경우에는, 기둥 형상 결정의 각각의 그레인의 폭의 평균값을 1 내지 100nm의 범위로 하는 것이 바람직하다. 결정의 그레인의 폭은, 단면 TEM(투과 전자 현미경상) 관찰 등에 의해 용이하게 측정하는 것이 가능하다.
(성분 조성)
본 실시 형태의 버퍼층(12)은, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스가 플라즈마에 의해 활성화되어 반응함으로써 얻어지는, AlXGa1 -XN(0≤X<1)으로 형성된 것이다. 예를 들어 GaN으로 이루어지는 조성으로 할 수 있다. 또한, 그 밖에, 화학식 AlGaInN으로 나타내어지는 III족 질화물 등도 사용하는 것이 가능하다. 또한, V족으로서 As나 P가 함유되는 조성으로 할 수도 있다. 이와 같이, 버퍼층이 Ga를 포함하는 경우, Ga의 조성이 50％ 이상으로 되어 있는 것이 보다 바람직하다.
또한, 버퍼층(12)을 구성하는 재료로서는, 반도체층(20)을 구성하는 각 층을 이루는 III족 질화물 반도체와 동일한 결정 구조를 갖는 것을 사용할 수 있다. 그 중에서도, 격자의 길이가 후술하는 하지층(14a)을 구성하는 III족 질화물 반도체의 격자의 길이에 가까운 것이 바람직하고, 특히 주기율표의 IIIa족 원소의 질화물이 적합하다.
(막 두께)
버퍼층(12)의 막 두께는 10 내지 500nm의 범위로 되어 있는 것이 바람직하다. 버퍼층(12)의 막 두께를 이 범위로 함으로써, 양호한 배향성을 갖고, 또한 버퍼층(12) 상에 III족 질화물 반도체로 이루어지는 각 층을 성막할 때에, 코트층으로서 유효하게 기능하는 버퍼층(12)이 얻어진다.
버퍼층(12)의 막 두께가 10nm 미만이면 상술한 코트층으로서의 기능이 충분하지 않게 될 우려가 있다. 또한, 500nm를 초과하는 막 두께에서 버퍼층(12)을 형성한 경우, 코트층으로서의 기능에는 변화가 없음에도 불구하고 성막 처리 시간이 길어져, 생산성이 저하될 우려가 있다. 또한, 버퍼층(12)의 막 두께는, 20 내지 100nm의 범위로 되어 있는 것이 보다 바람직하다.
(피복률)
기판(11)을 코트하는 기능을 고려한 경우, 버퍼층(12)이 기판(11)의 주면(11a) 전체의 적어도 60％ 이상을 덮도록 형성되어 있는 것이 바람직하고, 보다 바람직하게는 80％ 이상이며, 가장 바람직하게는 90％ 이상이다. 특히, 버퍼층(12)이 주면(11a)의 100％를 덮는, 즉, 기판(11)의 주면(11a) 전체를 간극 없이 덮도록 형성되어 있는 것이 가장 바람직하다. 버퍼층(12)이 기판(11)의 주면(11a)을 덮는 영역이 작아지면, 기판(11)이 크게 노출되기 때문에 코트층으로서 기능하지 않아, III족 질화물 반도체 결정을 성장시키는 반도체 원료와 기판 사이에서 반응이 발생하여, 버퍼층(12) 상에 형성되는 하지층(14a)의 평탄성을 손상시킬 우려가 있다.
또한, 기판(11) 상에 버퍼층을 형성할 때, 도 6a에 도시한 예의 버퍼층(12a)과 같이, 기판(11)의 주면(11a)만을 덮도록 형성해도 좋지만, 도 6b에 도시한 버퍼층(12b)과 같이, 기판(11)의 주면(11a) 및 단부면(11b)을 덮도록 형성해도 좋다. 또한, 도 6c에 도시한 버퍼층(12c)과 같이, 기판(11)의 주면(11a), 단부면(11b) 및 이면(11c)을 덮도록 하여 형성하는 것이, 코트층으로서의 기능면에서 가장 바람직하다.
상술한 바와 같이, 상세를 후술하는 하지층(14a)의 성막에 사용되는 MOCVD법에서는, 원료 가스가 기판의 단부면, 혹은 이면에까지 돌아 들어가는 일이 있으므로, 원료 가스와 기판과의 반응을 피하기 위해서는, 기판 단부면 혹은 이면도 보호할 수 있도록, 버퍼층을, 도 6c에 도시한 버퍼층(12c)과 같이 구성하는 것이 가장 바람직하다.
『반도체층』
도 1에 도시한 바와 같이, 본 실시 형태의 적층 반도체(10)는, 기판(11)과, 그 위에 형성된 상술한 버퍼층(12)과, 반도체층(20)을 구비한다. 그리고 반도체층(20)은 III족 질화물계 반도체로 형성되어 있고, 하지층(14a)을 구비하는 n형 반도체층(14)과, 발광층(15)과, p형 반도체층(16)으로 구성되어 있다. 또한, 도시예의 적층 반도체(10)에서는, n형 반도체층(14)이 구비하는 하지층(14a)이 버퍼층(12) 상에 적층되어 있다.
III족 질화물 반도체로서는, 예를 들어 화학식 AlXGaYInZN1 - AMA(0≤X≤1, 0≤Y≤1, 0≤Z≤1이고, 또한 X+Y+Z=1. 기호 M은 질소(N)와는 다른 제V족 원소를 나타내고, 0≤A<1임)로 나타내어지는 질화갈륨계 화합물 반도체가 다수 알려져 있다. 본 발명에 있어서도, 그들 주지의 질화갈륨계 화합물 반도체를 포함하고, 화학식 AlXGaYInZN1-AMA(0≤X≤1, 0≤Y≤1, 0≤Z≤1이고, 또한 X+Y+Z=1. 기호 M은 질소(N)와는 다른 제V족 원소를 나타내고, 0≤A<1임)로 나타내어지는 질화갈륨계 화합물 반도체를 전혀 제한 없이 사용할 수 있다.
질화갈륨계 화합물 반도체는, Al, Ga 및 In 이외에 다른 III족 원소를 함유할 수 있고, 필요에 따라서 Ge, Si, Mg, Ca, Zn, Be, P 및 As 등의 원소를 함유할 수도 있다. 또한, 의도적으로 첨가한 원소에 한정되지 않고, 성막 조건 등에 의존하여 필연적으로 포함되는 불순물, 및 원료나 반응관 재질에 포함되는 미량의 불순물을 포함하는 경우도 있다.
「n형 반도체층」
n형 반도체층(14)은, 통상 상기 버퍼층(12) 상에 적층되어 있고, 하지층(14a)과, n형 콘택트층(14b)과, n형 클래드층(14c)으로 구성된다. 또한, n형 콘택트층은, 하지층 및/또는 n형 클래드층을 겸하는 것이 가능하다.
{하지층}
본 실시 형태의 하지층(14a)은 III족 질화물 반도체로 이루어지고, 종래 공지의 MOCVD법에 의해 버퍼층(12) 상에 적층하여 성막된다.
하지층(14a)의 재료로서는, 반드시 기판(11) 상에 성막된 버퍼층(12)과 동일할 필요는 없고, 상이한 재료를 사용해도 상관없지만, AlyGa1 - yN층(0≤y≤1, 바람직하게는 0≤y≤0.5, 더욱 바람직하게는 0≤y≤0.1)으로 구성되는 것이 바람직하다.
하지층(14a)에 사용되는 재료로서는, Ga를 포함하는 III족 질화물 화합물, 즉 GaN계 화합물 반도체가 사용되고, 특히 AlGaN 또는 GaN을 적절히 사용할 수 있다.
하지층(14a)의 막 두께는 1 내지 10㎛의 범위로 하는 것이, 결정성이 양호한 하지층을 얻을 수 있는 점에서 바람직하고, 5 내지 7㎛의 범위로 하는 것이, 결정성이 향상되고, 또한 성막에 필요로 하는 공정 시간을 단축할 수 있어, 생산성이 향상되는 점에서 보다 바람직하다.
하지층(14a)은, 필요에 따라서, n형 불순물이 1×1017 내지 1×1019개/㎤의 범위 내에서 도프된 구성으로 해도 좋지만, 언도프(<1×1017개/㎤)의 구성으로 할 수도 있고, 언도프의 쪽이 양호한 결정성을 유지할 수 있는 점에서 바람직하다.
기판(11)이 도전성인 경우에는, 하지층(14a)에 도펀트를 도프하여 도전성으로 함으로써, 발광 소자의 상하에 전극을 형성할 수 있다. 한편, 기판(11)에 절연성의 재료를 사용하는 경우에는, 발광 소자의 동일한 면에 정극 및 부극의 각 전극이 설치된 칩 구조를 취하게 되므로, 하지층(14a)은 도프하지 않은 결정으로 한 쪽이, 결정성이 양호해지므로 바람직하다. n형 불순물로서는, 특별히 한정되지 않지만, 예를 들어 Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge를 들 수 있다.
{n형 콘택트층}
본 실시 형태의 n형 콘택트층(14b)은 III족 질화물 반도체로 이루어지고, MOCVD법, 또는 스퍼터법에 의해 하지층(14a) 상에 적층하여 성막된다.
n형 콘택트층(14b)으로서는, 하지층(14a)과 마찬가지로, AlXGa1 - XN층(0≤x≤1, 바람직하게는 0≤x≤0.5, 더욱 바람직하게는 0≤x≤0.1)으로 구성되는 것이 바람직하다. 또한, n형 불순물이 도프되어 있는 것이 바람직하고, n형 불순물을 1×1017 내지 1×1019개/㎤, 바람직하게는 1×1018 내지 1×1019개/㎤의 농도로 함유하면, 부극과의 양호한 오믹 접촉의 유지, 균열 발생의 억제, 양호한 결정성의 유지의 점에서 바람직하다. n형 불순물로서는, 특별히 한정되지 않지만, 예를 들어 Si, Ge 및 Sn 등을 들 수 있고, 바람직하게는 Si 및 Ge이다. 또한, n형 콘택트층의 성장 온도는, 하지층과 동일한 성장 온도로 할 수 있다. 또한, 상술한 바와 같이, n형 콘택트층(14b)은 하지층을 겸한 구성으로 할 수도 있다.
하지층(14a) 및 n형 콘택트층(14b)을 구성하는 III족 질화물 반도체는 동일한 조성인 것이 바람직하고, 이들의 합계의 막 두께를 1 내지 20㎛, 바람직하게는 5 내지 15㎛, 더욱 바람직하게는 7 내지 12㎛의 범위로 설정하는 것이 바람직하다. 막 두께가 이 범위이면, 반도체의 결정성이 양호하게 유지된다.
{n형 클래드층}
상술한 n형 콘택트층(14b)과 상세를 후술하는 발광층(15)과의 사이에는, n형 클래드층(14c)을 형성하는 것이 바람직하다. n형 클래드층(14c)을 형성함으로써, n형 콘택트층(14b)의 최표면에 발생한 평탄성의 악화를 개선할 수 있다. n형 클래드층(14c)은, MOCVD법 등을 사용하여, AlGaN, GaN, GaInN 등에 의해 성막하는 것이 가능하다. 또한, 이들의 구조의 헤테로 접합이나 복수회 적층한 초격자 구조로 해도 좋다. GaInN으로 하는 경우에는, 발광층(15)의 GaInN의 밴드 갭보다도 크게 하는 것이 바람직한 것은 물론이다.
n형 클래드층(14c)의 막 두께는, 특별히 한정되지 않지만, 바람직하게는 5 내지 500nm의 범위이며, 보다 바람직하게는 5 내지 100nm의 범위이다.
또한, n형 클래드층(14c)의 n형 도프 농도는 1×1017 내지 1×1020개/㎤의 범위로 되어 있는 것이 바람직하고, 보다 바람직하게는 1×1018 내지 1×1019개/㎤의 범위이다. 도프 농도가 이 범위이면, 양호한 결정성의 유지 및 발광 소자의 동작 전압 저감의 점에서 바람직하다.
또한, n형 클래드층(14c)을, 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 n측 제1 층과, 상기 n측 제1 층과 조성이 상이함과 함께 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 n측 제2 층이 적층된 구조를 포함하는 것이어도 좋다. 또한, n형 클래드층(14c)은, n측 제1 층과 n측 제2 층이 교대로 반복하여 적층된 구조를 포함한 것이어도 좋다. 또한, 바람직하게는, 상기 n측 제1 층 또는 n측 제2 층 중 어느 하나가, 발광층(15)에 접하는 구성으로 하면 좋다.
상술한 바와 같은 n측 제1 층 및 n측 제2 층은, 예를 들어 Al을 포함하는 AlGaN계(간단히 AlGaN이라 기재하는 일이 있음), In을 포함하는 GaInN계(간단히 GaInN이라 기재하는 일이 있음), 또는 GaN의 조성으로 할 수 있다. 또한, n측 제1 층 및 n측 제2 층은, GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, GaInN/AlGaN의 교대 구조, 조성이 상이한 GaInN/GaInN의 교대 구조(본 발명에 있어서의 "조성이 상이하다"라는 설명은, 각 원소 조성비가 상이한 것을 의미함. 이하 마찬가지임), 조성이 상이한 AlGaN/AlGaN의 교대 구조이어도 좋다. 본 발명에 있어서는, n측 제1 층 및 n측 제2 층은, GaInN/GaN의 교대 구조 또는 조성이 상이한 GaInN/GaInN인 것이 바람직하다.
상기 n측 제1 층 및 n측 제2 층의 초격자층은 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 n측 제1 층과 n측 제2 층의 막 두께가 100옹스트롬보다 두꺼우면, 결정 결함이 들어가기 쉬워 바람직하지 않다.
상기 n측 제1 층 및 n측 제2 층은 각각 도프한 구조이어도 좋고, 또한 도프 구조/미도프 구조의 조합이어도 좋다. 도프되는 불순물로서는, 상기 재료 조성에 대해 종래 공지의 것을 전혀 제한 없이 적용할 수 있다. 예를 들어, n형 클래드층으로서, GaInN/GaN의 교대 구조 또는 조성이 상이한 GaInN/GaInN의 교대 구조의 것을 사용한 경우에는, 불순물로서 Si가 적합하다. 또한, 상술한 바와 같은 n측 초격자 다층막은, GaInN이나 AlGaN, GaN으로 대표되는 동일한 조성을 갖고 있어도 좋고, 도핑을 적절히 ON, OFF하면서 제작해도 좋다.
「발광층」
발광층(15)은, n형 반도체층(14) 상에 적층됨과 함께 p형 반도체층(16)이 그 위에 적층되는 층이며, 종래 공지의 MOCVD법 등을 사용하여 성막할 수 있다. 또한, 발광층(15)은, 도 1에 도시한 바와 같이, 질화갈륨계 화합물 반도체로 이루어지는 장벽층(15a)과, 인듐을 함유하는 질화갈륨계 화합물 반도체로 이루어지는 웰층(15b)이 교대로 반복하여 적층되어 구성된다. 도시예에서는, n형 반도체층(14)측 및 p형 반도체층(16)측에 장벽층(15a)이 배치되는 순으로 적층하여 형성되어 있다.
또한, 도 1에 도시한 예에서는, 발광층(15)은, 7층의 장벽층(15a)과 6층의 웰층(15b)이 교대로 반복하여 적층되고, 발광층(15)의 최상층 및 최하층에 장벽층(15a)이 배치되고, 각 장벽층(15a) 사이에 웰층(15b)이 배치되는 구성으로 되어 있다.
장벽층(15a)으로서는, 예를 들어 인듐을 함유한 질화갈륨계 화합물 반도체로 이루어지는 웰층(15b)보다도 밴드 갭 에너지가 큰 AlcGa1 -cN(0≤c<0.3) 등의 질화갈륨계 화합물 반도체를 적절히 사용할 수 있다.
또한, 웰층(15b)에는, 인듐을 함유하는 질화갈륨계 화합물 반도체로서, 예를 들어 Ga1 -sInsN(0<s<0.4) 등의 질화갈륨인듐을 사용할 수 있다.
또한, 발광층(15) 전체의 막 두께로서는 특별히 한정되지 않는다. 예를 들어, 발광층(15)의 막 두께는 1 내지 500nm의 범위인 것이 바람직하고, 100nm 전후의 막 두께이면 보다 바람직하다. 막 두께가 상기 범위이면, 발광 출력의 향상에 기여한다.
「p형 반도체층」
p형 반도체층(16)은, 통상 p형 클래드층(16a) 및 p형 콘택트층(16b)으로 구성되고, MOCVD법, 또는 반응성 스퍼터법을 사용하여 성막되어 이루어진다. 또한, p형 콘택트층이 p형 클래드층을 겸하는 구성으로 할 수도 있다.
본 실시 형태의 p형 반도체층(16)은, 도전성을 p형으로 제어하기 위한 p형 불순물이 첨가되어 이루어진다. p형 불순물로서는, 특별히 한정되지 않지만, Mg를 사용하는 것이 바람직하고, 또한 Zn을 사용하는 것도 가능하다.
또한, p형 반도체층(16) 전체의 막 두께로서는, 특별히 한정되지 않지만, 바람직하게는 0.05 내지 1㎛의 범위이다.
{p형 클래드층}
p형 클래드층(16a)으로서는, 발광층(15)의 밴드 갭 에너지보다 커지는 조성이며, 발광층(15)에의 캐리어의 가두기를 할 수 있는 것이면 특별히 한정되지 않지만, 바람직하게는, AldGa1 -dN(0<d≤0.4, 바람직하게는 0.1≤d≤0.3)의 것을 들 수 있다. p형 클래드층(16a)이, 이러한 AlGaN으로 이루어지면, 발광층(15)에의 캐리어의 가두기의 점에서 바람직하다.
p형 클래드층(16a)의 막 두께는, 특별히 한정되지 않지만, 바람직하게는 1 내지 400nm이며, 보다 바람직하게는 5 내지 100nm이다.
p형 클래드층(16a)에 p형 불순물을 첨가하는 경우의 p형 도펀트 농도는 1×1018 내지 5×1021개/㎤의 범위로 되어 있는 것이 바람직하고, 보다 바람직하게는 1×1019 내지 5×1020개/㎤이다. p형 도펀트 농도가 상기 범위이면, 결정성을 저하시키지 않고 양호한 p형 결정을 얻을 수 있다.
또한, 본 실시 형태의 p형 클래드층(16a)은, 상술한 n형 클래드층(14c)과 마찬가지로 복수회 적층한 초격자 구조로 할 수 있다. p형 클래드층(16a)을, 초격자 구조를 포함하는 층으로 하는 경우에는, 상세한 도시를 생략하지만, 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 p측 제1 층과, 상기 p측 제1 층과 조성이 상이함과 함께 100옹스트롬 이하의 막 두께를 갖는 III족 질화물 반도체로 이루어지는 p측 제2 층이 적층된 구조를 포함하는 것이어도 좋다. 또한, p측 제1 층과 p측 제2 층이 교대로 반복하여 적층된 구조를 포함한 것이어도 좋다.
상술한 바와 같은 p측 제1 층 및 p측 제2 층은 각각 상이한 조성, 예를 들어 AlGaN, GaInN, 또는 GaN의 조성이어도 좋고, 또한 GaInN/GaN의 교대 구조, AlGaN/GaN의 교대 구조, 또는 GaInN/AlGaN의 교대 구조이어도 좋다. 본 발명에 있어서는, p측 제1 층 및 p측 제2 층은 AlGaN/AlGaN 또는 AlGaN/GaN의 교대 구조인 것이 바람직하다.
상기 p측 제1 층 및 p측 제2 층의 초격자층은 각각 60옹스트롬 이하인 것이 바람직하고, 각각 40옹스트롬 이하인 것이 보다 바람직하고, 각각 10옹스트롬 내지 40옹스트롬의 범위인 것이 가장 바람직하다. 초격자층을 형성하는 p측 제1 층과 p측 제2 층과의 막 두께가 100옹스트롬보다 두꺼우면, 결정 결함 등을 많이 포함하는 층으로 되어 바람직하지 않다.
상기 p측 제1 층 및 p측 제2 층은 각각 도프한 구조이어도 좋고, 또한 도프 구조/미도프 구조의 조합이어도 좋다. 도프되는 불순물로서는, 상기 재료 조성에 대해 종래 공지의 것을 전혀 제한 없이 적용할 수 있다. 예를 들어, p형 클래드층으로서, AlGaN/GaN의 교대 구조 또는 조성이 상이한 AlGaN/AlGaN의 교대 구조의 것을 사용한 경우에는, 불순물로서 Mg가 적합하다. 또한, 상술한 바와 같은 p측 초격자 다층막은, GaInN이나 AlGaN, GaN으로 대표되는 조성이 동일해도 좋고, 도핑을 적절히 ON, OFF하면서 제작해도 좋다.
{p형 콘택트층}
p형 콘택트층(16b)으로서는, 적어도 AleGa1 -eN(0≤e<0.5, 바람직하게는 0≤e≤0.2, 보다 바람직하게는 0≤e≤0.1)을 포함하여 이루어지는 질화갈륨계 화합물 반도체층이다. Al 조성이 상기 범위이면, 양호한 결정성을 유지할 수 있고, 또한 p 오믹 전극(후술하는 투광성 전극(17)을 참조)과의 양호한 오믹 접촉을 실현할 수 있기 때문에 바람직하다.
p형 콘택트층(16b)의 막 두께는, 특별히 한정되지 않지만, 10 내지 500nm가 바람직하고, 보다 바람직하게는 50 내지 200nm이다. 막 두께가 이 범위이면, 발광 출력의 점에서 바람직하다.
또한, p형 콘택트층(16b)에 p형 불순물을 첨가하는 경우, p형 도펀트 농도는 1×1018 내지 1×1021개/㎤의 범위로 되어 있으면, 양호한 오믹 접촉의 유지, 균열 발생의 방지, 양호한 결정성의 유지의 점에서 바람직하고, 보다 바람직하게는 5×1019 내지 5×1020개/㎤의 범위이다.
본 실시 형태에서는, 상술한 바와 같이, 전처리(후술하는 제조 방법에 있어서의 전처리 공정을 참조)가 실시된 기판(11)의 주면(11a) 상에, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스가 플라즈마에 의해 활성화되어 반응함으로써 얻어지는 AlXGa1 -XN(1>X≥0)으로 이루어지는 버퍼층(12)이 형성되고, 상기 버퍼층(12) 상에, MOCVD법에 의해 얻어지는 하지층(14a)이 구비되어 있다. 이와 같이, 균일성이 높고 양호하게 배향한 버퍼층(12) 상에 결정성이 우수한 하지층(14a)이 적층된 구성으로 함으로써, 또한 하지층(14a) 상에 형성되고, 반도체층(20)을 구성하는 각 층의 결정성도 우수한 것으로 되고, 따라서, 발광 특성이 우수한 III족 질화물 반도체 발광 소자를 실현하는 것이 가능해진다.
『투광성 정극』
투광성 정극(17)은, 상술한 적층 반도체(10)의 p형 반도체층(16)(p형 콘택트층(16b)) 상에 형성되는 투광성의 전극이다.
투광성 정극(17)의 재질로서는, 특별히 한정되지 않고, ITO(In2O3-SnO2), AZO(ZnO-Al2O3), IZO(In2O3-ZnO), GZO(ZnO-Ga2O3) 등의 재료를, 이 기술 분야에서 잘 알려진 관용의 수단에 의해 마련할 수 있다. 또한, 그 구조도, 종래 공지의 구조를 포함하여 어떠한 구조의 것도 전혀 제한 없이 사용할 수 있다.
또한, 투광성 정극(17)은, Mg가 도프된 p형 반도체층(16) 상의 대략 전체면을 덮도록 형성해도 상관없고, 간극을 두고 격자 형상이나 나무 형상으로 형성해도 좋다.
『정극 본딩 패드 및 부극』
정극 본딩 패드(18)는, 상술한 투광성 정극(17) 상에 형성되는 전극이다.
정극 본딩 패드(18)의 재료로서는, Au, Al, Ni 및 Cu 등을 사용한 각종 구조가 주지이며, 이들 주지의 재료, 구조의 것을 전혀 제한 없이 사용할 수 있다.
정극 본딩 패드(18)의 두께는 100 내지 1000nm의 범위 내인 것이 바람직하다. 또한, 본딩 패드의 특성상, 두꺼운 쪽이 결합성이 높아지기 때문에, 정극 본딩 패드(18)의 두께는 300nm 이상으로 하는 것이 보다 바람직하다. 또한, 제조 비용의 관점에서 500nm 이하로 하는 것이 바람직하다.
부극(19)은, 기판(11) 상에 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)이 순차 적층된 반도체층에 있어서, n형 반도체층(14)의 n형 콘택트층(14b)에 접하도록 형성된다.
이로 인해, 부극(19)을 설치할 때에는, p형 반도체층(16), 발광층(15) 및 n형 반도체층(14)의 일부를 제거함으로써, n형 콘택트층(14b)의 노출 영역(14d)을 형성하고, 이 위에 부극(19)을 형성한다.
부극(19)의 재료로서는, 각종 조성 및 구조의 부극이 주지이며, 이들 주지의 부극을 전혀 제한 없이 사용할 수 있고, 이 기술 분야에서 잘 알려진 관용의 수단에 의해 마련할 수 있다.
이상 설명한 바와 같은, 본 실시 형태의 III족 질화물 반도체 발광 소자(1)에 따르면, 플라즈마 처리에 의해 전처리된 기판(11)의 주면(11a) 상에, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스가 플라즈마에 의해 활성화되어 반응함으로써 얻어지는 AlXGa1 -XN(0≤X<1)으로 이루어지는 조성의 버퍼층(12)이 구비되고, 상기 버퍼층(12) 상에, 유기 금속 화학 기상 성장(MOCVD)법에 의해 얻어지는 하지층(14a)이 구비되어 이루어지는 것이므로, 그 위에 형성되고, III족 질화물 반도체로 이루어지는 반도체층(20)의 각 층이 결정성이 우수한 층으로 된다. 따라서, 발광 특성이 우수한 III족 질화물 반도체 발광 소자(1)를 실현하는 것이 가능해진다.
또한, 본 실시 형태에서 설명하는 기판(11) 및 버퍼층(12) 및 하지층(14a)의 적층 구조는, III족 질화물 반도체 발광 소자에 한정되는 것이 아니라, 예를 들어 각종 전자 디바이스 등의 분야에 있어서, 격자 상수가 가까운 재료끼리를 사용하여 성막 등을 행할 때에, 고온 하에 있어서 원료 가스와 기판이 반응할 우려가 있는 경우, 전혀 제한되지 않고 다른 구조를 적용하는 것이 가능하다.
[III족 질화물 반도체 발광 소자의 제조 방법의 일례]
본 실시 형태의 III족 질화물 반도체 발광 소자의 제조 방법은, 기판(11) 상에 III족 질화물로 이루어지는 버퍼층(12)을 적층하고, 상기 버퍼층(12) 상에, 하지층(14a)을 구비하는 n형 반도체층(14), 발광층(15) 및 p형 반도체층(16)을 순차 적층하는 방법이며, 기판(11)에 대해 플라즈마 처리를 행하는 전처리 공정과, 전처리 공정에 이어서, 기판(11) 상에 버퍼층(12)을, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스를 플라즈마에 의해 활성화하여 반응시킴으로써 AlXGa1 -XN(0≤X<1)으로 이루어지는 조성으로 형성하는 버퍼층 형성 공정과, 하지층(14a)을 버퍼층(12) 상에 형성하는 하지층 형성 공정을 구비하는 방법이다 . 또한, 본 실시 형태의 제조 방법에서는, 하지층(14a)을 유기 금속 화학 기상 성장(MOCVD)법에 의해 버퍼층(12) 상에 형성한다.
본 실시 형태의 제조 방법에서는, 기판(11) 상에 III족 질화물 반도체의 결정을 에피택셜 성장시켜, 도 1에 도시한 바와 같은 적층 반도체(10)을 형성할 때, 우선, 기판(11)의 주면(11a)에 대해 플라즈마 처리에 의한 전처리를 실시한 후, 기판(11) 상에 버퍼층(12)을 성막하고, 그 위에 반도체층(20)을 형성한다. 그리고, 본 실시 형태에서는, 버퍼층(12)을, 금속 Ga 원료와 질소 원소를 포함한 가스를 플라즈마에 의해 활성화시키는 반응성 스퍼터법에 의해 GaN으로 형성하고, 그 위에, n형 반도체층(14)을 구성하는 하지층(14a)을 MOCVD법에 의해 형성한 후, n형 콘택트층(14b), n형 클래드층(14c), 발광층(15) 및 p형 반도체층(16)의 각 층을 MOCVD법으로 형성하는 방법으로 하고 있다.
또한, 본 실시 형태의 제조 방법에서는, 도 2의 평면도 및 도 3의 단면도에 예시한 바와 같이, 적층 반도체(10)의 p형 반도체층(16) 상에 투광성 정극(17)을 적층하고, 그 위에 정극 본딩 패드(18)를 형성함과 함께, n형 반도체층(14)의 n형 콘택트층(14b)에 형성된 노출 영역(14d)에 부극(19)을 적층하고, 발광 소자(1)를 얻는 방법으로 하고 있다.
이하, 본 실시 형태의 III족 질화물 반도체 발광 소자의 제조 방법에 대해 상세하게 설명한다.
『전처리 공정』
본 실시 형태의 전처리 공정에서는, 기판(11) 상에 버퍼층(12)을 형성하기 전에, 플라즈마 처리, 예를 들어 스퍼터법 등의 방법을 사용하여 기판(11)의 주면(11a)에 전처리를 실시한다.
구체적으로는, 기판(11)을, Ar, N2, O2 등의 활성인 플라즈마종을 발생하는 가스를 포함하는 플라즈마 중에 노출시킴으로써, 주면(11a)에 부착된 유기물이나 산화물을 제거하여, 주면(11a)을 정돈할 수 있다. 이러한 플라즈마 처리로서는, 예를 들어 Ar 가스나 N2 가스 등의 플라즈마를 기판(11)의 주면(11a)에 작용시키는 역 스퍼터를 적절히 사용할 수 있다.
또한, 전처리 공정에서는, 기판(11)과 챔버 사이에 전압(파워)을 인가함으로써, 플라즈마 입자가 효율적으로 기판(11)의 주면(11a)에 작용한다. 이러한 전처리를 기판(11)에 실시함으로써, 기판(11)의 주면(11a) 전체면에 버퍼층(12)을 성막할 수 있고, 그 위에 성막되는 막의 결정성을 높이는 것이 가능해진다.
기판(11)에 플라즈마 처리를 행하기 위한 가스 분위기로서는, 1종류만의 성분으로 이루어지는 가스로 구성해도 좋고, 또한 수종류의 성분의 가스를 혼합한 혼합 가스를 사용해도 좋고, 예를 들어 질소를 함유하는 가스 분위기로 하는 것이 바람직하다.
또한, 질소를 함유하는 가스의 분압이 1×10-2 내지 10Pa의 범위인 것이 바람직하고, 0.1 내지 5Pa의 범위인 것이 보다 바람직하다. 질소를 함유하는 가스의 분압이 지나치게 높으면, 플라즈마 입자가 갖는 에너지가 저하되어, 기판(11)의 전처리 효과가 저하된다.
또한, 상기 분압이 지나치게 낮으면, 플라즈마 입자가 갖는 에너지가 지나치게 높아, 기판(11)에 데미지를 부여해 버릴 우려가 있다.
플라즈마 처리에 의한 전처리를 행하는 시간은 30초 내지 3,600초(1시간)의 범위인 것이 바람직하다. 처리 시간이 상기 범위보다도 짧으면, 플라즈마 처리에 의한 효과를 얻을 수 없는 것은 물론이지만, 상기 범위보다 긴 경우도 특별히 특성이 좋아지는 일은 없고, 오히려 가동률을 저하시킬 우려가 있다. 플라즈마 처리에 의한 전처리를 행하는 시간은, 보다 바람직하게는 60초(1분) 내지 600초(10분)의 범위이다.
플라즈마 처리를 행할 때의 온도로서는 25 내지 1,000℃의 범위인 것이 바람직하다. 처리 온도가 지나치게 낮으면, 플라즈마 처리를 행했다고 해도 효과가 충분히 발휘되지 않고, 또한 처리 온도가 지나치게 높으면, 기판 표면에 데미지를 남기는 일이 있고, 더욱 바람직하게는 300℃ 내지 800℃의 범위이다.
여기서, 도 8에, 전처리 공정에 있어서의 기판(11)의 처리 온도와, 후술하는 하지층(14a)의 (0002)면 및 (10-10)면의 X선 로킹 커브 반치폭과의 관계의 그래프를 나타내고, 또한 도 9에, 전처리 공정에 있어서의 기판(11)의 처리 시간과, 하지층(14a)의 (0002)면 및 (10-10)면의 X선 로킹 커브 반치폭과의 관계의 그래프를 나타낸다.
도 8 및 도 9에 도시한 바와 같이, 전처리 공정에 있어서의 처리 온도 및 처리 시간을 상기 범위로 함으로써, 기판(11) 상에 형성되는 버퍼층(12) 상에, 또한 적층되는 하지층(14a)이, 결정성 및 평탄성이 우수한 층으로 되는 것을 알 수 있다.
본 실시 형태의 전처리 공정에 있어서, 플라즈마 처리에서 사용하는 챔버는, 후술하는 버퍼층 형성 공정에 있어서 버퍼층을 성막할 때에 사용하는 챔버와 동일한 것을 사용해도 좋고, 다른 챔버를 사용해도 좋다. 전처리 공정에서 사용하는 챔버 및 버퍼층 형성 공정에서 사용하는 챔버를 공통의 구성으로 하면, 제조 설비를 비용 절감할 수 있는 점에서 적합하고, 또한 버퍼층의 성막에 사용하는 조건에서, 플라즈마 처리로서 역 스퍼터를 행하는 경우, 스퍼터 조건의 변경에 필요로 하는 시간을 손실하는 일이 없으므로, 가동률이 향상된다.
본 실시 형태의 전처리 공정은, 플라즈마 처리에 사용하는 플라즈마를 RF(고주파) 방전에 의해 발생시키는 역 스퍼터로 하는 것이 보다 바람직하다. 플라즈마를, 고주파 전원을 사용한 RF 방전에 의해 발생시킴으로써, 절연체로 이루어지는 기판에 대해, 플라즈마 처리에 의해 전처리를 실시하는 것이 가능해진다. 또한, 본 실시 형태의 전처리 공정에서는, RF 방전에 의해 질소 플라즈마를 발생시켜 역 스퍼터를 행하는 방법으로 하는 것이 더욱 바람직하다.
또한, 기판(11)에의 플라즈마 처리에 의한 전처리는, 상술한 역 스퍼터와 같은, 이온 성분과, 전하를 갖지 않는 라디칼 성분이 혼합된 분위기에서 행해지는 플라즈마 처리에 의해 행하는 것이 보다 바람직하다.
여기서, 기판의 주면(11a)으로부터 오염물 등을 제거할 때, 예를 들어 이온 성분 등을 단독으로 기판 상에 공급한 경우에는, 에너지가 지나치게 강하여 기판 표면에 데미지를 부여해 버려, 기판 상에 성장시키는 결정의 품질을 저하시켜 버린다는 문제가 있다. 본 실시 형태에서는, 기판(11)의 주면(11a)에의 전처리로서, 상술한 바와 같은 이온 성분과 라디칼 성분이 혼합된 분위기에서 행해지는 플라즈마 처리를 사용하여, 기판(11)에 적당한 에너지를 갖는 반응종을 작용시킴으로써, 주면(11a)에 데미지를 부여하지 않고 오염물 등의 제거를 행하는 것이 가능해진다. 이러한 효과를 얻을 수 있는 메커니즘으로서는, 이온 성분의 비율이 적은 플라즈마를 사용함으로써 기판 표면에 부여하는 데미지가 억제되는 것과, 기판 표면에 플라즈마를 작용시킴으로써 효과적으로 오염을 제거할 수 있는 것 등이 고려된다.
또한, 본 실시 형태의 전처리 공정에 있어서는, 기판(11)에 대해 상술한 바와 같은 플라즈마 처리에 의한 전처리를 행하기 전에, 습식의 전처리를 실시하는 것이 보다 바람직하다.
본 실시 형태에서는, 전처리 공정에 있어서 기판(11)에 대해 플라즈마 처리를 행한 후, 후술하는 버퍼층 형성 공정에 있어서 III족 질화물 화합물로 이루어지는 버퍼층(12)을 적층하고, 상기 버퍼층(12) 상에 하지층(14a)이 구비된 n형 반도체층(14)을 형성함으로써, 후술하는 실시예에 있어서 나타낸 바와 같이, III족 질화물 반도체로 이루어지는 반도체층(20)의 결정성이 각별히 향상되어, 발광 소자의 발광 특성이 높아지는 우수한 효과를 얻을 수 있다.
기판(11)에 대해 플라즈마 처리를 행함으로써, 반도체층(20)의 결정성이 향상되는 효과를 얻을 수 있는 메커니즘으로서는, 상술한 바와 같이, 기판(11) 상에 부착된 오염물 등이 역 스퍼터에 의해 제거됨으로써 기판(11)의 주면(11a)이 노출되므로, 기판(11)과 III족 질화물 화합물 사이에서 결정의 격자 구조가 정합하는 것을 들 수 있다.
또한, 본 실시 형태의 전처리 공정에 따르면, 상술한 바와 같은 작용에 의해, 예를 들어 Ar 가스 등을 사용하여 물리적 충격에 의해 기판 상의 오염을 제거하는 봄바드먼트라 불리는 방법 등과는 달리, 기판에 대해 데미지를 부여하지 않고, 기판을 양호한 표면 상태로 하여 전처리를 실시하는 것이 가능해진다.
『버퍼층 형성 공정』
본 실시 형태에서는, 상술한 바와 같이, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스를 플라즈마에 의해 활성화하여 반응시킴으로써 AlXGa1 -XN(0≤1<1)으로 이루어지는 조성으로부터 버퍼층(12)을 형성하는 방법으로 하고 있고, 본 예에 있어서는, 특정의 진공도에서 고전압을 걸어 방전하는 반응성 스퍼터법을 사용하여 버퍼층(12)을 형성하는 방법에 대해 설명한다.
이러한, 금속 원료와 원료 가스를 플라즈마에 의해 활성화시켜 반응시키는 성막 방법으로서는, 반응성 스퍼터법 외에, 예를 들어 MOCVD법, 높은 에너지 밀도의 레이저를 조사하여 플라즈마를 발생시키는 펄스 레이저 데포지션(PLD)법, 전자선을 조사시킴으로써 플라즈마를 발생시키는 펄스 전자선 퇴적(PED)법 등을 들 수 있고, 적절히 선택하여 사용할 수 있지만, 반응성 스퍼터법이 가장 간편하고 양산에도 적합하기 때문에 적합한 방법이다.
본 실시 형태에서는, 기판(11)의 주면(11a)에 대해 상기 방법으로 전처리를 실시한 후, 스퍼터 장치(40)(도 7 참조)의 챔버(41) 내에, V족 원소를 포함한 가스인 질소 함유 가스 및 아르곤 가스를 도입하여, 기판(11)을 500℃ 정도로 가온한다. 그리고, 기판(11)측에 고주파 바이어스를 인가함과 함께, III족 금속 원료로서 금속 Ga가 사용된 Ga 타깃측에 파워를 인가하여 챔버(41) 내에 플라즈마를 발생시켜, 챔버(41) 내의 압력을 일정하게 유지하면서, 기판(11) 상에 GaN으로 이루어지는 버퍼층(12)을 성막한다.
(스퍼터 장치: 성막 장치)
도 7에 도시한 예의 스퍼터 장치(40)에서는, 금속 재료를 함유하는 타깃(47)의 하방(도 7의 하방)에 마그네트(42)가 배치되고, 상기 마그네트(42)가 도시 생략된 구동 장치에 의해 타깃(47)의 하방에서 요동한다. 챔버(41)에는 질소 가스 및 아르곤 가스가 공급되고, 히터(44)에 장착된 기판(11) 상에 버퍼층이 성막된다. 이때, 상술한 바와 같이 마그네트(42)가 타깃(47)의 하방에서 요동하고 있기 때문에, 챔버(41) 내에 가두어진 플라즈마가 이동하여, 기판(11)의 주면(11a) 외에 단부면(11b)에 대해서도, 불균일 없이 버퍼층을 성막하는 것이 가능해진다.
버퍼층(12)을 반응성 스퍼터법으로 성막하는 방법으로서는, RF 스퍼터법(Radio Frequency Sputtering) 또는 DC 스퍼터법(Direct Current Sputtering)을 들 수 있다. 여기서, 본 발명에 관한 제조 방법과 같이 반응성 스퍼터법을 사용하고, 질소 원소 함유 가스(V족 원소를 포함한 가스)로서 질소 가스를 사용하여 성막을 행하는 경우, 질소가 타깃(금속 재료) 표면에 흡착되는 것이 알려져 있다([Mat. Res. Soc. Symp. Proc. Vol.68, 357, 1986]을 참조). 일반적으로, 금속 재료의 타깃을 사용하여 스퍼터하는 경우, DC 스퍼터법을 사용하는 것이 성막 효율의 점에서 바람직하지만, 연속적으로 방전시키는 DC 스퍼터법에서는, 질소가 타깃에 부착됨으로써 타깃 표면의 차지 업(대전)을 초래하여, 성막 속도가 안정되지 않을 가능성이 있다. 이로 인해, 본 발명에 관한 제조 방법으로는, RF 스퍼터법, 또는 DC 스퍼터법 중에서도 펄스식으로 바이어스를 부여할 수 있는 펄스 DC 스퍼터를 사용하는 것이 바람직하고, 이러한 스퍼터 방법으로 처리 가능한 스퍼터 장치를 사용하는 것이 바람직하다.
또한, 버퍼층(12)을 스퍼터법에 의해 성막하는 경우, 질소를 포함한 가스를 리액터 내에 유통시키는 리액터 스퍼터법을 사용하여 성막하는 것이, 반응을 제어함으로써 결정성을 양호하게 유지할 수 있고, 그 양호한 결정성을 안정적으로 재현할 수 있는 점에서 보다 바람직하고, 이러한 리액터 스퍼터 방법으로 처리 가능한 스퍼터 장치를 채용하는 것이 바람직하다. 일반적으로, 스퍼터법에 있어서는, 타깃 재료의 순도가 높을수록, 성막 후의 박막의 결정성 등의 막질이 양호해진다. 버퍼층(12)을 스퍼터법에 의해 성막하는 경우, 원료로 되는 타깃 재료로서 III족 질화물 반도체를 사용하고, Ar 가스 등의 불활성 가스의 플라즈마에 의한 스퍼터를 행하는 것도 가능하지만, 리액터 스퍼터법에 있어서 타깃 재료에 사용되는 III족 금속 단체 및 그의 혼합물은, III족 질화물 반도체와 비교하여 고순도화가 가능하다. 이로 인해, 리액터 스퍼터법에서는, 성막되는 버퍼층(12)의 결정성을 보다 향상시키는 것이 가능해진다.
또한, 차지 업을 피하는 방법으로서, 캐소드의 마그네트의 위치를 타깃 내에서 이동시키는 것이 바람직하다. 구체적인 운동의 방법은, 사용하는 스퍼터 장치에 의해 선택할 수 있어, 요동시키거나, 회전 운동시킬 수 있다. 도 7에 예시하는 스퍼터 장치(40)에서는, 타깃(47)의 하방에 마그네트(42)가 구비되고, 이 마그네트(42)가 타깃(47)의 하방에서 회전 운동할 수 있는 구성으로 되어 있다.
또한, 반응성 스퍼터법에 있어서는, 자장 내에 플라즈마를 가둠으로써 효율을 향상시키는 기술이 일반적으로 사용되고 있다. 이때, 타깃을 치우침 없이 사용하기 위해서는, 상술한 스퍼터 장치(40)와 같은, 캐소드의 마그네트(42)의 위치를 타깃(47) 내에서 이동시키면서 성막하는 RF 스퍼터법이 채용된 장치를 사용하는 것이 바람직하다. 이러한, 캐소드의 마그네트를 요동, 또는 회전 등의 방법으로 이동시키면서 성막하는 RF 스퍼터법은, 상세를 후술하는, 기판(11)의 단부면에 버퍼층(12)을 성막하는 경우의 성막 효율이 우수한 점에서 적합하다.
또한, 상세를 후술하지만, 챔버(41) 내에는, 가능한 한 불순물을 남기지 않는 것이 바람직하고, 특히 챔버(41)의 내벽에 부착되는 불순물을 가능한 한 저감시켜 두는 것이 바람직하기 때문에, 스퍼터 장치(40)의 장치 성능에 의해 결정되는 챔버(41) 내의 도달 진공도는 1.0×10-3Pa 이하인 것이 바람직하다.
또한, 버퍼층(12)은, 기판(11)의 주면(11a)의 적어도 90％ 이상을 덮도록 형성하는 것이 바람직하고, 또한 기판(11)의 단부면(11b)을 덮도록 하여 형성하는 것이 보다 바람직하고, 또한 기판(11)의 단부면(11b) 및 이면(11c)을 덮도록 하여 형성하는 것이 가장 바람직하다. 그러나, 종래의 스퍼터 장치 및 성막 방법으로, 기판의 단부면이나 이면에까지 버퍼층을 성막한 경우, 최대 6회 내지 8회 정도의 성막 처리를 행할 필요가 있어 장시간의 공정으로 되어 버린다. 이외의 성막 방법으로서는, 기판을 보유 지지하지 않고 챔버 내에 설치함으로써, 기판 전체면에 성막하는 방법도 고려되지만, 기판을 가열할 필요가 있는 경우에는 장치가 복잡해질 우려가 있다.
따라서, 상술한 바와 같이, 예를 들어 기판을 요동시키거나 또는 회전 운동시키는 것이 가능한 스퍼터 장치를 사용함으로써, 기판의 위치를, 성막 재료의 스퍼터 방향에 대해 변경시키면서, 버퍼층을 성막하는 것이 가능해진다. 이러한 스퍼터 장치 및 성막 방법으로 함으로써, 기판의 주면 및 단부면을 1회의 공정으로 성막하는 것이 가능해지고, 계속해서 기판 이면에의 성막 공정을 행함으로써, 총 2회의 공정으로 기판 전체면을 덮는 것이 가능해진다.
또한, 스퍼터 장치를, 성막 재료원이 큰 면적의 발생원(타깃)으로부터 발생하는 구성으로 하고, 또한 재료의 발생 위치를 이동시킴으로써, 기판을 이동시키지 않고 기판 전체면에 성막하는 것이 가능한 구성으로 해도 좋다. 이러한 장치의 하나로서, 도 7에 도시한 스퍼터 장치(40)와 같은, 마그네트를 요동 또는 회전 운동시킴으로써, 캐소드의 마그네트의 위치를 타깃 내에서 이동시키면서 성막하는 RF 스퍼터법을 사용한 장치를 들 수 있다. 또한, 이러한 RF 스퍼터법으로 성막을 행하는 경우, 기판측과 캐소드측의 양쪽을 이동시키는 장치를 채용해도 좋다. 또한, 재료의 발생원인 캐소드(도 7의 타깃 접시(43) 참조)를 기판 근방에 배치함으로써, 발생하는 플라즈마를, 기판에 대해 빔 형상으로 공급하는 것이 아니라, 기판을 감싸도록 공급하는 구성으로 하면, 기판 주면 및 단부면의 동시 성막이 가능해진다.
(V족 원소: 질소 원소를 함유하는 가스 분위기)
본 실시 형태에서 사용하는 V족 원소를 포함한 가스로서는, 질소를 포함한 가스를 사용하는 것이 바람직하고, 일반적으로 알려져 있는 질소 화합물을 전혀 제한되지 않고 사용할 수 있지만, 암모니아나 질소 가스(N2)는 취급이 간단함과 동시에, 비교적 저렴하게 입수 가능한 점에서 바람직하다.
암모니아는 분해 효율이 양호하고, 높은 성장 속도로 성막하는 것이 가능하지만, 반응성이나 독성이 높기 때문에, 제해 설비나 가스 검지기가 필요하게 되고, 또한 반응 장치에 사용되는 부재의 재료를 화학적으로 안정성이 높은 것으로 할 필요가 있다.
또한, 질소 가스(N2)를 원료로서 사용한 경우에는, 장치로서는 간편한 것을 사용할 수 있지만, 높은 반응 속도는 얻을 수 없다. 그러나, 질소를 전계나 열 등에 의해 분해한 후 장치에 도입하는 방법으로 하면, 암모니아보다는 성막 속도는 낮기는 하지만, 공업 생산적으로 이용 가능한 정도의 성막 속도를 얻을 수 있기 때문에, 장치 비용과의 균형을 고려하면, 질소 가스(N2)는 가장 적합한 질소원이다.
여기서, 반응성 스퍼터법을 사용하여 버퍼층(12)을 성막하는 경우의 중요한 파라미터로서는, 성막 온도나 압력, 질소 분율 등을 들 수 있다.
예를 들어, 질소 원소를 함유하는 가스로서 질소(N2)를 사용한 경우, 질소(N2)와 아르곤 가스(Ar)의 유량에 대한 질소 유량의 비는, 질소가 20％보다 많고, 또한 100％ 이하의 범위인 것이 바람직하다. 질소가 20％ 이하이면, 질소의 존재량이 적고 기판(11) 상에 금속이 석출되어 버려, 버퍼층(12)으로서 III족 질화물 화합물에 요구되는 결정 구조로 되지 않는다.
본 실시 형태에서는, 활성인 질소 반응종을 고농도로 기판(11) 상에 공급함으로써, 기판(11) 상에 있어서의 마이그레이션을 억제할 수 있고, 이에 의해, 자체조직화를 억제하여, 버퍼층(12)을 적정하게 단결정 조직으로 하는 것이 가능해진다. 버퍼층(12)에 있어서, 단결정으로 이루어지는 조직을 적정하게 컨트롤함으로써, 그 위에 적층되고, III족 질화물 반도체로 이루어지는 반도체층의 결정성을 양호하게 제어하는 것이 가능해진다.
(기판 온도)
버퍼층(12)을 성막할 때의 기판(11)의 온도는 실온 내지 1000℃의 범위로 하는 것이 바람직하고, 200 내지 800℃의 범위로 하는 것이 보다 바람직하다. 기판(11)의 온도가 상기 하한 미만이면, 버퍼층(12)에 의해 기판(11)의 주면(11a) 전체면을 덮을 수 없어, 주면(11a)이 노출될 우려가 있다. 기판의 온도가 상기 상한을 초과하면, 금속 원료의 마이그레이션이 활발해져, 버퍼층으로서는 부적합하다. 또한, 본 발명에서 설명하는 실온이라 함은, 공정의 환경 등에도 영향받는 온도이지만, 구체적인 온도로서는 0 내지 30℃의 범위이다.
(챔버 내 압력)
반응성 스퍼터법을 사용하여 버퍼층(12)을 성막할 때의 챔버(41) 내의 압력은 0.3Pa 이상인 것이 바람직하다. 이 챔버(41) 내의 압력이 0.3Pa 미만이면, 발생하는 반응종이 갖는 운동 에너지가 지나치게 커져, 형성되는 버퍼층의 막질이 불충분해진다. 또한, 챔버(41) 내의 압력의 상한은 특별히 한정되지 않지만, 0.8Pa 이상이 되면, 막의 배향에 기여하는 이량체 하전 입자가 플라즈마 중의 하전 입자의 상호 작용을 받게 되기 때문에, 챔버(41) 내의 압력은 0.3 내지 0.8Pa의 범위로 하는 것이 바람직하다.
(스퍼터 장치의 도달 진공도)
본 실시 형태의 제조 방법에서는, 버퍼층(12)의 형성에 사용되는 스퍼터 장치(40)의 챔버(41) 내의 도달 진공도를 1.0×10-3Pa 이하의 조건으로 하고, 챔버(41) 내를 이 범위의 진공도로 한 후, 버퍼층(12)을 형성하는 것이 바람직하다.
상술한 바와 같이, 반응성 스퍼터법을 사용하여 버퍼층을 형성한 경우, 스퍼터 장치(40)의 챔버(41)의 내벽에 부착된 불순물이, 스퍼터 성막 처리시에 챔버(41)의 내벽으로부터 튀어나와, 기판(11) 상에 성막되는 버퍼층(12)의 막 중에 혼입될 우려가 있다. 이러한 챔버(41) 내의 불순물은, 주로 챔버(41)의 유지 보수를 행하기 위해 대기 개방했을 때, 대기 중의 산소나 수분 혹은 그 밖의 성분이 챔버(41) 내에 침입하여, 내벽에 부착됨으로써 발생하는 것이라 고려된다.
이로 인해, 본 실시 형태에서는, 챔버(41) 내의 도달 진공도를 1.0×10-3Pa 이하의 조건으로 하고, 챔버(41) 내를 이 범위의 진공도로 하여 내부의 불순물을 저감시킨 후, 버퍼층(12)을 형성하는 것이 바람직하다. 이에 의해, 예를 들어 대기 중의 산소나 수분 등으로 이루어지는 불순물이 버퍼층(12)에 혼입되는 것을 억제할 수 있어, 양호한 배향성 및 결정성을 갖는 버퍼층(12)을 형성하는 것이 가능해진다.
또한, 버퍼층(12)은, 스퍼터 장치(40)의 챔버(41) 내의 도달 진공도를 3.5×10-5Pa 이하로 한 조건에서 형성하는 것이 보다 바람직하고, 6.0×10-6Pa 이하로 한 조건에서 형성하는 것이 보다 바람직하다.
(성막 속도)
버퍼층(12)을 성막할 때의 성막 속도는 0.01nm/s 내지 10nm/s의 범위로 하는 것이 바람직하다. 성막 속도가 0.01nm/s 미만이면, 막이 층으로 되지 않고 섬 형상으로 성장해 버려, 기판(11) 표면을 덮을 수 없게 될 우려가 있다. 성막 속도가 10nm/s를 초과하면, 막이 결정체로 되지 않고 비정질로 되어 버린다.
(타깃)
금속 Ga 원료와 질소 원소를 포함한 가스를 플라즈마에 의해 활성화시키는 반응성 스퍼터법을 사용하여, 버퍼층으로서 혼정을 성막하는 때에는, 예를 들어 Ga 등을 포함하는 금속 재료의 혼합물(반드시, 합금을 형성하고 있지 않아도 상관없음)을 타깃으로 하여 사용하는 방법도 있고, 상이한 재료로 이루어지는 2개의 타깃을 준비하여 동시에 스퍼터하는 방법으로 해도 좋다. 예를 들어, 일정한 조성의 막을 성막하는 경우에는 혼합 재료의 타깃을 사용하고, 조성이 상이한 수 종류의 막을 성막하는 경우에는 복수의 타깃을 챔버 내에 설치하면 좋다.
본 실시 형태의 버퍼층 형성 공정에서는, 전처리 공정에 있어서 플라즈마 처리를 실시된 기판(11) 상에 반응성 스퍼터법에 의해 버퍼층(12)을 성막하므로, III족 질화물 반도체 결정으로 이루어지는 버퍼층(12)과 기판(11) 사이에 격자 부정합이 발생하지 않아, 결정성이 안정되고 양호한 버퍼층(12)이 얻어진다.
『반도체층의 형성』
상기 수순으로 형성된 버퍼층(12) 상에는, n형 반도체층(14), 발광층(15), p형 반도체층(16)을 이 순으로 적층함으로써 반도체층(20)을 형성한다. 본 실시 형태의 제조 방법에서는, 상술한 바와 같이, n형 반도체층(14)의 하지층(14a)을 MOCVD법에 의해 형성한 후, 그 위의 n형 콘택트층(14b), n형 클래드층(14c), 발광층(15) 및 p형 반도체층(16)의 각 층에 대해서도 MOCVD법을 사용하여 형성할 수 있다.
본 실시 형태에 있어서, 반도체층(20)을 형성할 때의 질화갈륨계 화합물 반도체(III족 질화물 반도체)의 성장 방법은 특별히 한정되지 않고, 상술한 MOCVD법 외에 스퍼터법, HVPE(하이드라이드 기상 성장법), MBE(분자선 애피택시법) 등, 질화물 반도체를 성장시키는 것이 알려져 있는 모든 방법을 적용할 수 있다. 이들 방법 중, MOCVD법에서는, 캐리어 가스로서 수소(H2) 또는 질소(N2), III족 원료인 Ga원으로서 트리메틸갈륨(TMG) 또는 트리에틸갈륨(TEG), Al원으로서 트리메틸알루미늄(TMA) 또는 트리에틸알루미늄(TEA), In원으로서 트리메틸인듐(TMI) 또는 트리에틸인듐(TEI), V족 원료인 N원으로서 암모니아(NH3), 히드라진(N2H4) 등이 사용된다. 또한, 도펀트로서는, n형 반도체의 Si 원료로서 모노실란(SiH4) 또는 디실란(Si2H6)을, Ge 원료로서 게르만 가스(GeH4)나, 테트라메틸게르마늄((CH3)4Ge)이나 테트라에틸게르마늄((C2H5)4Ge) 등의 유기 게르마늄 화합물을 이용할 수 있다. MBE법에서는, 원소상의 게르마늄도 도핑원으로서 이용할 수 있다. p형 반도체의 Mg 원료로서는, 예를 들어 비스시클로펜타디에닐마그네슘(Cp2Mg) 또는 비스에틸시클로펜타디에닐마그네슘(EtCp2Mg)을 사용한다.
상술한 바와 같은 질화갈륨계 화합물 반도체는, Al, Ga 및 In 이외에 다른 III족 원소를 함유할 수 있고, 필요에 따라서 Ge, Si, Mg, Ca, Zn 및 Be 등의 도펀트 원소를 함유할 수 있다. 또한, 의도적으로 첨가한 원소에 한정되지 않고, 성막 조건 등에 의존하여 필연적으로 포함되는 불순물, 및 원료, 반응관 재질에 포함되는 미량 불순물을 포함하는 경우도 있다.
「n형 반도체층의 형성」
본 실시 형태의 반도체층(20)을 형성할 때, 우선, n형 반도체층(14)의 하지층(14a)을, 종래 공지의 MOCVD법에 의해 버퍼층(12) 상에 적층하여 성막한다. 계속해서, 하지층(14a) 상에 n형 콘택트층(14b) 및 n형 클래드층(14c)을 MOCVD법에 의해 성막한다.
하지층(14a), n형 콘택트층(14b) 및 n형 클래드층(14c)의 각 층은 동일한 MOCVD 장치를 사용하여 성막할 수 있고, 또한 후술하는 발광층(15)과 공통인 장치로 할 수도 있다. 이러한 경우에는, 각 층의 형성시에, MOCVD 장치의 각종 조건을 적절히 변경하여 사용한다.
또한, 본 실시 형태에서는, n형 반도체층(14)의 각 층을 MOCVD법으로 형성하는 예를 설명하고 있지만, 이들 각 층을 반응성 스퍼터법으로 형성하는 것도 가능하다. 이러한 경우에는, 예를 들어 도 7에 도시한 바와 같은, 버퍼층(12)의 성막에 사용되는 스퍼터 장치(40)와 공통인 장치를 사용하여, 타깃에 사용되는 재료나, 챔버 내의 가스 분위기 등의 성막 조건을 적절히 변경하여 각 층을 성막하면 좋다.
<하지층 형성 공정>
본 실시 형태의 하지층 형성 공정은, 버퍼층 형성 공정에 있어서 기판(11)의 주면(11a) 상에 형성된 버퍼층(12) 상에, 종래 공지의 MOCVD법에 의해, n형 반도체층(14)을 구성하는 최하층의 하지층(14a)을 형성한다.
하지층 형성 공정에 있어서 반응로 내에 유통시키는 캐리어 가스로서는, 일반적인 것을 전혀 제한 없이 사용할 수 있고, MOCVD 등의 기상 화학 성막 방법에서 널리 사용되는 수소나 질소 등을 사용해도 좋다. 그러나, 캐리어 가스로서 수소를 사용한 경우, 비교적 활성인 수소 중에서의 승온은, 결정성이나 결정 표면의 평탄성을 손상시킬 우려가 있기 때문에, 처리 시간을 짧게 하는 것이 바람직하다.
또한, 하지층 형성 공정에 있어서 하지층(14a)을 적층하는 방법으로서는, 특별히 한정되지 않고, 상술한 각 방법과 같이, 전위의 루프화를 발생시킬 수 있는 결정 성장 방법이면 전혀 제한 없이 사용할 수 있다. 특히, MOCVD법, MBE법 및 VPE법은, 마이그레이션을 발생시킬 수 있기 때문에, 양호한 결정성의 막을 성막하는 것이 가능해지는 점에서 적합하다. 그 중에서도, MOCVD법은, 가장 결정성이 양호한 막을 얻을 수 있는 점에서 보다 적합하게 사용할 수 있다.
또한, MOCVD법에 의해 하지층(14a)을 성막하는 경우, 성장로 내의 압력은 15 내지 40kPa의 범위로 조정하는 것이 바람직하다.
또한, 반응성 스퍼터법을 사용하여 III족 질화물 반도체로 이루어지는 하지층을 성막하는 것도 가능하고, 이 경우에는, MOCVD법이나 MBE법 등과 비교하여 장치를 간편한 구성으로 하는 것이 가능해진다. 또한, V족 원료를 리액터 내에 유통시키는 리액터 스퍼터법에 의해 하지층을 성막한 경우에는, 타깃 재료의 고순도화가 가능하기 때문에, 결정성이 우수한 하지층을 성막하는 것이 가능해진다.
하지층(14a)을 성막할 때의 기판(11)의 온도, 즉 하지층(14a)의 성장 온도는 800℃ 이상으로 하는 것이 바람직하고, 보다 바람직하게는 900℃ 이상의 온도이며, 1000℃ 이상의 온도로 하는 것이 가장 바람직하다. 이것은, 하지층(14a)을 성막할 때의 기판(11)의 온도를 높게 함으로써 원자의 마이그레이션이 발생하기 쉬워져, 전위의 루프화가 용이하게 진행되기 때문이다. 또한, 하지층(14a)을 성막할 때의 기판(11)의 온도는, 결정이 분해되는 온도보다도 저온일 필요가 있기 때문에, 1200℃ 미만으로 하는 것이 바람직하다. 하지층(14a)을 성막할 때의 기판(11)의 온도가 상기 온도 범위 내이면, 결정성이 양호한 하지층(14a)이 얻어진다.
또한, 본 실시 형태의 제조 방법에 있어서는, 스퍼터에 의해 성막한 GaN으로 이루어지는 버퍼층(12) 상에 질화갈륨계 화합물 반도체로 이루어지는 하지층(14a)을 적층하기 전에, 버퍼층(12)의 열처리를 행하는 공정을 마련하는 것이 보다 바람직하다. 열처리를 행함으로써, 버퍼층(12) 중에 포함되는 결정성이 낮은 상을 승화시키는 것이 가능해진다. 이러한 열처리로서는, 500 내지 1000℃ 사이의 온도에서, 1 내지 120분 정도의 시간에 노출시키는 조건으로 할 수 있다. 또한, 열처리의 동안, 온도는 일정하게 해도 좋고, 서서히 변화시켜도 상관없다. 또한, 열처리 시의 분위기 가스로서는, 반응성의 가스를 포함하는 것이 바람직하고, 예를 들어 수소나 암모니아 등을 사용할 수 있다. 또한, 이때, 분위기 가스 중에 유기 금속 재료를 유통시키면, 결정이 성막되어 버리므로 바람직하지 않다.
「발광층의 형성」
계속해서, n형 클래드층(14c) 상에 발광층(15)을, 종래 공지의 MOCVD법에 의해 형성한다.
본 실시 형태에서 형성하는, 도 1에 예시한 바와 같은 발광층(15)은, GaN 장벽층으로 시작되어 GaN 장벽층으로 끝나는 적층 구조를 갖고 있고, GaN으로 이루어지는 7층의 장벽층(15a)과, 논도프의 Ga0 .92In0 .08N으로 이루어지는 6층의 웰층(15b)을 교대로 적층하여 형성한다.
또한, 본 실시 형태의 제조 방법에서는, n형 반도체층(14)의 성막에 사용되는 MOCVD 장치와 동일한 것을 사용하여, 각종 성막 조건을 변경함으로써 발광층(15)을 성막할 수 있다.
「p형 반도체층의 형성」
발광층(15) 상, 즉 발광층(15)의 최상층으로 되는 장벽층(15a) 상에는, p형 클래드층(16a) 및 p형 콘택트층(16b)으로 이루어지는 p형 반도체층(16)을 MOCVD법을 사용하여 형성한다. p형 반도체층(16)은, n형 반도체층(14)이나 발광층(15)의 성막에 사용되는 MOCVD 장치와 동일한 것을 사용하여, 각종 성막 조건을 변경함으로써 성막할 수 있다.
또한, p형 반도체층(16)을 이루는 각 층을 반응성 스퍼터법으로 형성하는 것도 가능하고, 이 경우에는, 예를 들어 도 7에 도시한 바와 같은 스퍼터 장치(40)를 사용하여, 타깃에 사용되는 재료나, 챔버 내의 가스 분위기 등의 성막 조건을 적절히 변경하여 각 층을 성막하면 좋다.
p형 반도체층(16)의 형성에 있어서는, 우선 Mg를 도프한 Al0 .1Ga0 .9N으로 이루어지는 p형 클래드층(16a)을 발광층(15)(최상층의 장벽층(15a)) 상에 형성하고, 또한 그 위에 Mg를 도프한 Al0 .02Ga0 .98N으로 이루어지는 p형 콘택트층(16b)을 형성한다. 이때, p형 클래드층(16a) 및 p형 콘택트층(16b)의 적층에는, 동일한 MOCVD 장치를 사용할 수 있다.
또한, 상술한 바와 같이, p형 불순물로서는, Mg뿐만 아니라, 예를 들어 아연(Zn) 등도 마찬가지로 사용할 수 있다.
『투광성 정극의 형성』
상기 방법에 의해 각 층이 형성되어 이루어지는 적층 반도체(10)의 p형 콘택트층(16b) 상에 ITO로 이루어지는 투광성 정극(17)을 형성한다.
투광성 정극(17)의 형성 방법으로서는, 특별히 한정되지 않고, 이 기술 분야에서 잘 알려진 관용의 수단에 의해 마련할 수 있다. 또한, 그 구조도, 종래 공지의 구조를 포함하여 어떠한 구조의 것도 전혀 제한 없이 사용할 수 있다.
또한, 상술한 바와 같이, 투광성 정극(17)의 재료는, ITO에는 한정되지 않고, AZO, IZO, GZO 등의 재료를 사용하여 형성하는 것이 가능하다.
또한, 투광성 정극(17)을 형성한 후, 합금화나 투명화를 목적으로 한 열 어닐을 실시하는 경우도 있지만, 실시하지 않아도 상관없다.
『정극 본딩 패드 및 부극의 형성』
적층 반도체(10) 상에 형성된 투광성 정극(17) 상에, 또한 정극 본딩 패드(18)를 형성한다.
이 정극 본딩 패드(18)는, 예를 들어 투광성 정극(17)의 표면측으로부터 차례로 Ti, Al, Au의 각 재료를 종래 공지의 방법으로 적층함으로써 형성할 수 있다.
또한, 부극(19)을 형성할 때에는, 우선 기판(11) 상에 형성된 p형 반도체층(16), 발광층(15) 및 n형 반도체층(14)의 일부를 건식 에칭 등의 방법에 의해 제거함으로써, n형 콘택트층(14b)의 노출 영역(14d)을 형성한다(도 2 및 도 3 참조). 그리고, 이 노출 영역(14d) 상에, 예를 들어 노출 영역(14d) 표면측으로부터 차례로 Ni, Al, Ti 및 Au의 각 재료를 종래 공지의 방법으로 적층함으로써, 상세한 도시를 생략하는 4층 구조의 부극(19)을 형성할 수 있다.
그리고, 상술한 바와 같이 하여, 적층 반도체(10) 상에, 투광성 정극(17), 정극 본딩 패드(18) 및 부극(19)을 설치한 웨이퍼를, 기판(11)의 이면을 연삭 및 연마하여 미러 형상의 면으로 한 후, 예를 들어 한 변이 350㎛인 정사각형으로 절단함으로써 발광 소자 칩(발광 소자(1))으로 할 수 있다.
이상 설명한 바와 같은, 본 실시 형태의 III족 질화물 반도체 발광 소자의 제조 방법에 따르면, 기판(11)에 대해 플라즈마 처리를 행하는 전처리 공정을 구비하고, 상기 전처리 공정에 이어서, 기판(11) 상에 버퍼층(12)을, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스를 플라즈마에 의해 활성화하여 반응시킴으로써 AlXGa1 -XN(0≤X<1)으로 이루어지는 조성으로 형성하는 버퍼층 형성 공정과, 버퍼층(12) 상에 하지층(14a)을 형성하는 하지층 형성 공정이 구비된 방법이므로, 버퍼층(12)을 균일성이 높고 양호하게 배향한 층으로 하여 형성할 수 있고, 또한 버퍼층(12) 상에 결정성이 양호한 하지층(14a)을 형성할 수 있으므로, 기판(11)과 III족 질화물 반도체로 이루어지는 반도체층(20)과의 사이에 격자 부정합이 발생하는 일이 없다. 따라서, 기판(11) 상에 결정성이 양호한 III족 질화물 반도체를 효율적으로 성장시킬 수 있어, 생산성이 우수함과 함께, 우수한 발광 특성을 구비한 III족 질화물 반도체 발광 소자(1)를 제조하는 것이 가능해진다.
[III족 질화물 반도체 발광 소자의 다른 예]
상술한 발광 소자(1)는, 도 2 및 도 3(도 1의 적층 반도체(10)도 참조)에 도시한 바와 같이, 기판(11)의 주면(11a)이 (0001)C면의 평면만으로 이루어지는 구성으로 되어 있지만, 본 실시 형태에서는, 이러한 형상으로 한정되지 않는다. 예를 들어, 도 4a, 도 4b 및 도 4c에 도시한 바와 같이, 버퍼층이 적층되는 기판 상면에 볼록부가 형성된 구성으로 할 수도 있다.
도 4a에 도시한 예의 발광 소자(2)는, 도 4b의 부분 단면도(도 4c도 참조)에 상세를 도시한 바와 같이, 기판(60) 상에 복수의 볼록부(63)가 형성되어 있고, 기판(60)의 주면(61)에 있어서 볼록부(63)가 형성되어 있지 않은 부분은, (0001)C면으로 이루어지는 평면(62)으로 되어 있다. 따라서, 도시예와 같이, 기판(60)의 주면(61)은, (0001)C면으로 이루어지는 평면(62)과, 복수의 볼록부(63)로 구성되어 있다. 그리고, 본 예에서는, 볼록부(63)를 메우면서 주면(61)을 덮도록 버퍼층(52)이 형성되고, 이 버퍼층(52) 상에, 반도체층(70)을 구성하여 III족 질화물 반도체로 이루어지는 하지층(54a)이 적층되고, 또한 하지층(54a) 상에, 반도체층(70)을 이루는 각 층이 형성된 구성으로 되어 있다. 도 4a 내지 도 4c에 도시된 본 실시 형태의 발광 소자(2)에 있어서의 반도체층(70)은, 하지층(54a)과 n형 콘택트층(54b)과 n형 클래드층(54c)을 구비하는 n형 반도체층(54)과, 발광층(55)과, p형 반도체층(56)을 구비하고 있다. 그리고, 반도체층(70)에는 투광성 정극(57)이 적층되고, 그 위에는 정극 본딩 패드(58)가 형성되어 있다. 또한, n형 반도체층(54)의 n형 콘택트층(54b)에는 부극(59)이 형성되어 있다.
또한, 본 예의 발광 소자(2)는, 기판(60) 상에 상술한 바와 같은 볼록부(63)가 구비되고, 평면(62) 및 볼록부(63)로 이루어지는 주면(61)을 덮도록 버퍼층(52)이 형성되고, 또한 이 위에 하지층(54a)이 형성되는 점을 제외하고, 상술한 발광 소자(1)와 마찬가지의 재료 및 방법으로 제조하는 것이 가능하다.
본 예에서는, 기판의 상면에 상기 볼록부가 구비되고, 상면을 덮도록 하여 버퍼층이 형성된 구성으로 함으로써, 상세를 후술하는 작용에 의해, 발광 소자의 내부 양자 효율 및 광 취출 효율이 향상된다는 효과를 얻을 수 있다.
이하에, 도 4a, 도 4b 및 도 4c에 도시한 예의 발광 소자(2) 및 기판(60)에 대해 상세하게 설명한다.
「기판의 형상」
볼록부(63)는, 도 4b 및 도 4c에 도시한 바와 같이, C면에 비평행한 표면(63c)으로 이루어지는 것이며, 이 표면(63c)에 C면이 나타나 있지 않은 것이다. 도 4b 및 도 4c에 도시한 볼록부(63)는, 기부(63a)의 평면 형상이 대략 원형이며, 상부를 향해 서서히 외형이 작아지는 형상으로 되어 있고, 측면(63b)이 외측을 향해 만곡한 주발 형상(반구 형상)의 형상으로 되어 있다. 또한, 볼록부(63)의 평면 배치는, 도 4b 및 도 4c에 도시한 바와 같이, 바둑판 눈 형상으로 등간격으로 배치되어 있다.
또한, 도 4b 및 도 4c에 도시한 예의 볼록부(63)는, 기부 폭 d1이 0.05 내지 5㎛, 높이 h가 0.05 내지 5㎛, 또한 높이 h가 기부 폭 d1의 1/4 이상인 것이며, 인접하는 볼록부(63) 사이의 간격 d2가 기부 폭 d1의 0.5 내지 5배로 되어 있다. 여기서, 볼록부(63)의 기부 폭 d1이라 함은, 볼록부(63)의 저변(기부(63a))에 있어서의 최대 폭의 길이를 말한다.
또한, 인접하는 볼록부(63)의 간격 d2라 함은, 가장 근접한 볼록부(63)의 기부(63a)의 모서리 사이의 거리를 말한다.
인접하는 볼록부(63) 사이의 간격 d2는, 기부 폭 d1의 0.5 내지 5배로 되어 있는 것이 바람직하다. 볼록부(63) 사이의 간격 d2가 기부 폭 d1의 0.5배 미만이면, 반도체층(70)을 구성하는 하지층(54a)을 에피택셜 성장시킬 때에, C면으로 이루어지는 평면(62) 상으로부터의 결정 성장이 촉진되기 어려워져, 볼록부(63)를 하지층(54a)으로 완전히 매립하는 것이 어려워져, 하지층(54a)의 표면(54f)의 평탄성을 충분히 얻을 수 없는 경우가 있다. 따라서, 볼록부(63)를 메워 하지층(54a) 상에 LED 구조를 이루는 반도체층의 결정을 형성한 경우, 이 결정에는 피트가 많이 형성되게 되어, 형성되는 III족 질화물 반도체 발광 소자의 출력이나 전기 특성 등의 악화로 이어져 버린다. 또한, 볼록부(63) 사이의 간격 d2가 기부 폭 d1의 5배를 초과하면, 기판(60)을 사용하여 III족 질화물 반도체 발광 소자를 형성한 경우에, 기판(60)과, 기판(60) 상에 형성된 III족 질화물 반도체층과의 계면에서의 광의 난반사의 기회가 감소하여, 광의 취출 효율을 충분히 향상시킬 수 없게 될 우려가 있다.
기부 폭 d1은 0.05 내지 5㎛로 되어 있는 것이 바람직하다. 기부 폭 d1이 0.05㎛ 미만이면, 기판(60)을 사용하여 III족 질화물 반도체 발광 소자를 형성한 경우에, 광을 난반사시키는 효과를 충분히 얻을 수 없을 우려가 있다. 또한, 기부 폭 d1이 5㎛를 초과하면, 볼록부(63)를 메우도록 주면(61)을 덮어 하지층(54a)을 에피택셜 성장시키는 것이 곤란해진다.
볼록부(63)의 높이 h는 0.05 내지 5㎛로 되어 있는 것이 바람직하다. 볼록부(63)의 높이 h가 0.05㎛ 미만이면, 기판(60)을 사용하여 III족 질화물 반도체 발광 소자를 형성한 경우에, 광을 난반사시키는 효과를 충분히 얻을 수 없을 우려가 있다. 또한, 볼록부(63)의 높이 h가 5㎛를 초과하면, 볼록부(63)를 메우도록 하지층(54a)을 에피택셜 성장하는 것이 곤란해져, 하지층(54a)의 표면(54a)의 평탄성을 충분히 얻을 수 없는 경우가 있다.
또한, 볼록부(63)의 높이 h는 기부 폭 d1의 1/4 이상으로 되어 있는 것이 바람직하다. 볼록부(63)의 높이 h가 기부 폭 d1의 1/4 미만이면, 기판(60)을 사용하여 III족 질화물 반도체 발광 소자를 형성한 경우에 있어서의 광을 난반사시키는 효과나, 광의 취출 효율을 향상시키는 효과를 충분히 얻을 수 없을 우려가 있다.
또한, 볼록부(63)의 형상은, 도 4b 및 도 4c에 도시한 예에 한정되는 것이 아니라, C면에 비평행한 표면으로 이루어지는 것이면 어떠한 형상이어도 좋다. 예를 들어, 기부의 평면 형상이 대략 다각형이며, 상부를 향해 서서히 외형이 작아지는 형상으로 되고, 측면(63b)이 외측을 향해 만곡하고 있는 형상이어도 좋다. 또한, 측면이 상부를 향해 서서히 외형이 작아지는 경사면으로 이루어지는 대략 원뿔 형상이나 대략 다각뿔 형상으로 되어 있어도 좋다. 또한, 측면의 경사 각도가 2단계적 변화하는 형상이어도 좋다.
또한, 볼록부(63)의 평면 배치도, 도 4b 및 도 4c에 도시한 예에 한정되는 것이 아니라, 등간격이어도 좋고, 등간격이 아니어도 좋다. 또한, 볼록부(63)의 평면 배치는 사각 형상이어도 좋고, 삼각 형상이어도 좋고, 랜덤이어도 좋다.
「기판 가공 공정(기판의 표면에의 요철의 형성 방법」
본 예에 있어서는, 기판에 대해 플라즈마 처리를 행하는 전처리 공정 전에, 기판(60) 상에, 평면(62)과 볼록부(63)로 이루어지는 요철을 형성하는 기판 가공 공정이 구비되어 있다.
본 예의 기판 가공 공정에 있어서는, 기판(60) 상에 형성되는 볼록부(63)를, 기판(60)을 에칭하는 방법에 의해 형성할 수 있지만, 이것에는 한정되지 않는다. 예를 들어, 기판 상에, 볼록부를 이루는 다른 재료를 퇴적시킴으로써 볼록부를 형성해도 좋다. 기판 상에, 볼록부를 이루는 다른 재료를 퇴적시키는 방법으로서는, 예를 들어 스퍼터법, 증착법 및 CVD법 등의 각 방법을 사용할 수 있다. 또한, 이러한 볼록부를 이루는 재료로서는, 기판의 재료와 대략 동등한 굴절률을 갖는 재료를 사용하는 것이 바람직하고, 기판이 사파이어 기판인 경우, 예를 들어 Al2O3, SiN, SiO2 등을 사용할 수 있다.
「버퍼층 형성 공정 및 하지층(반도체층) 형성 공정」
본 예에 있어서는, 상기 볼록부(63)가 형성된 기판(60)의 주면(61)에, 볼록부(63)를 메우면서 주면(61)을 덮도록, 상술한 발광 소자(1)의 버퍼층(12)과 마찬가지의 방법으로 버퍼층(52)을 형성한다.
계속해서, 이 버퍼층(52) 상에, MOCVD법에 의해, 단결정의 III족 질화물 반도체로 이루어지는 하지층(54a)을 에피택셜 성장시킨다. 이때, 버퍼층(52)에 있어서, 기판(60)의 C면에 비평행으로 된 표면(63c)으로 이루어지는 볼록부(63)로부터는 결정이 성장하지 않고, C면으로 이루어지는 평면(62)으로부터만 C축 방향으로 배향한 결정이 에피택셜 성장한다. 이에 의해, 본 예에서는, 하지층(54a)의 결정중에 전위 등의 결정 결함이 발생하기 어려워, 양호한 결정성을 갖는 하지층(54a)을 형성할 수 있다.
여기서, 예를 들어 볼록부의 표면에 C면이 존재하는 경우, 볼록부가 형성된 기판 상에 단결정의 III족 질화물 반도체층을 에피택셜 성장시키면, 볼록부의 표면에 존재하는 C면과, 볼록부가 형성되어 있지 않은 영역의 C면으로부터 결정이 성장하게 된다. 이 경우, 볼록부의 표면으로부터 성장한 결정과, 볼록부가 형성되어 있지 않은 영역으로부터 성장한 결정이 결합한 부분에 전위 등의 결정 결함이 발생하기 쉬워, 결정성이 양호한 하지층(54a)이 얻어지기 어렵다. 여기서 발생한 결정 결함은, 하지층(54a) 상에 형성되고, n형 반도체층, 발광층 및 p형 반도체층의 각각을 구성하는 각 층의 결정성으로 이어져 버리기 때문에, 발광 소자를 구성한 경우에 있어서의 내부 양자 효율의 저하나 누설 전류의 증대의 원인으로 될 우려가 있다.
이에 반해, 본 예에서는, 기판(60) 상에, C면에 비평행한 표면(63c)으로 이루어지는 볼록부(63)를 형성함으로써, C면으로 이루어지는 평면(62)과 볼록부(63)로 이루어지는 주면(61)을 구비하고 있으므로, 주면(61)에 하지층(54a)의 에피택셜 성장을 행한 경우, 평면(62)으로부터만 결정이 성장한다. 따라서, 기판(60)의 주면(61)에 형성되는 하지층(54a)은, 볼록부(63)를 매립하도록 주면(61)을 덮어 에피택셜 성장하므로, 결정 중에 전위 등의 결정 결함을 발생시키는 일이 없다는 효과를 얻을 수 있다.
그리고, 상술한 바와 같이 하여 얻어진 하지층(54a)의 상에, n형 반도체층, 발광층 및 p형 반도체층의 각각을 구성하는 각 층을 형성하고, LED(발광 소자) 구조를 구성한 경우, 각 층의 결정성이 양호해지므로, 내부 양자 효율이 우수하고, 누설이 적은 발광 소자를 얻을 수 있다. 또한, 본 예에서는, 도 4a, 도 4b 및 도 4c에 도시한 바와 같이, 기판(60) 상에 볼록부(63)가 형성되므로, 기판(60)과 버퍼층(52)과의 계면이 요철로 되고, 나아가서는 기판(60)과 반도체층(70)(하지층(54a)) 사이가 요철로 되므로, 계면에서의 광의 난반사를 발생시킬 수 있어, 보다 높은 광 취출 효율을 갖는 발광 소자를 실현할 수 있다.
[램프]
이상 설명한 바와 같은, 본 발명에 관한 III족 질화물 반도체 발광 소자와 형광체를 조합함으로써, 당업자 주지의 수단에 의해 램프를 구성할 수 있다. 종래부터 발광 소자와 형광체를 조합함으로써 발광색을 바꾸는 기술이 알려져 있고, 이러한 기술을 전혀 제한되지 않고 채용하는 것이 가능하다. 예를 들어, 형광체를 적정하게 선정함으로써, 발광 소자보다 장파장의 발광을 얻는 것도 가능해지고, 또한 발광 소자 자체의 발광 파장과 형광체에 의해 변환된 파장을 혼합함으로써, 백색 발광을 나타내는 램프로 할 수도 있다.
또한, 램프로서는, 일반 용도의 포탄형, 휴대의 백라이트 용도의 사이드 뷰형, 표시기에 사용되는 톱 뷰형 등 어느 용도로도 사용할 수 있다.
예를 들어, 도 5에 도시한 예와 같이, 동일면 전극형의 III족 질화물 반도체 발광 소자(1)를 포탄형으로 실장하는 경우에는, 2개의 프레임 중 한쪽(도 5에서는 프레임(31))에 발광 소자(1)를 접착하고, 또한 발광 소자(1)의 부극(19)을 와이어(34)에 의해 프레임(32)에 접합하고, 발광 소자(1)의 정극 본딩 패드(18)를 와이어(33)에 의해 프레임(31)에 접합한다. 그리고, 투명한 수지로 이루어지는 몰드(35)로 발광 소자(1)의 주변을 몰드함으로써, 도 5에 도시한 바와 같은 포탄형의 램프(3)를 제작할 수 있다.
[그 밖의 반도체 소자]
본 실시 형태에서 얻어지고, 우수한 결정성을 구비하는 III족 질화물 반도체의 적층 구조(도 1의 적층 반도체(10) 참조)는, 상술한 바와 같은 발광 다이오드(LED)나 레이저 다이오드(LD) 등의 발광 소자에 구비되는 반도체층 외에, 태양 전지나 수광 소자 등의 광전기 변환 소자, 또는 HBT(Heterojunction Bipolar Transistor)나 HEMT(High Electron Mobility Transistor) 등의 전자 디바이스에도 사용할 수 있다. 이들 반도체 소자는, 각종 구조의 것이 다수 알려져 있고, 본 발명에 관한 III족 질화물 반도체의 적층 구조체의 소자 구조는, 이들 주지의 소자 구조를 포함하여 전혀 제한되지 않는다.
실시예 1
이하에, 본 발명의 III족 질화물 반도체 발광 소자의 제조 방법, III족 질화물 반도체 발광 소자 및 램프에 대해, 실시예에 의해 더욱 상세하게 설명하지만, 본 발명은 이들 실시예에만 한정되는 것은 아니다.
[실시예]
도 1에, 본 실시예에서 제작한 III족 질화물 반도체 발광 소자의 적층 반도체의 단면 모식도를 도시한다. 본 예에서는, 사파이어로 이루어지는 기판(11)의 c면 상에, 버퍼층(12)으로서, RF 스퍼터법을 사용하여 GaN으로 이루어지는 단결정의 층을 형성하고, 그 위에, 하지층(14a)으로서, MOCVD법을 사용하여 GaN(III족 질화물 반도체)으로 이루어지는 층을 형성했다. 그리고, 하지층(14a) 상에, 또한 반도체층(20)을 구성하는 각 층을 적층함으로써, 도 1에 도시한 바와 같은 에피택셜층 구조를 갖는 에피택셜 웨이퍼(적층 반도체(10))를 제작했다.
『버퍼층의 형성』
우선, 표면을 경면 연마한 직경 2인치의 (0001)c면 사파이어로 이루어지는 기판을 챔버 내에 도입했다. 이때, 스퍼터 장치로서는, 도 7에 예시한 스퍼터 장치(40)와 같이 고주파식의 전원을 갖고, 또한 타깃 내에서 마그네트의 위치를 움직일 수 있는 기구를 갖는 장치를 사용했다. 또한, 타깃으로서는, 금속 Ga 재료로 이루어지는 것을 사용했다.
그리고, 챔버 내에서 기판(11)을 750℃까지 가열하고, 질소 가스를 50sccm의 유량으로 도입한 후, 챔버 내의 압력을 0.5Pa로 유지하고, 기판(11)측에 100W의 고주파 바이어스를 인가하고, 질소 플라즈마에 노출시킴으로써 기판(11) 표면을 세정했다.
계속해서, 기판(11)의 온도는 그대로, 스퍼터 장치 내에 아르곤 및 질소 가스를 도입했다. 그리고, 1000W의 고주파 바이어스를 금속 Ga 타깃측에 인가하고, 챔버 내의 압력을 1.0Pa로 유지하고, Ar 가스를 10sccm, 질소 가스를 30sccm 유통시킨 조건 하(가스 전체에 있어서의 질소의 비는 75％)에서, 사파이어로 이루어지는 기판(11) 상에 GaN으로 이루어지는 단결정의 버퍼층(12)을 성막했다. 타깃 내의 마그네트는, 기판(11)의 세정시 및 성막시의 어느 것에 있어서도 회전시켰다.
그리고, 미리 측정한 성막 속도(2.0nm/s)에 따라서, 규정한 시간의 처리에 의해 20nm의 GaN(버퍼층(12))을 성막 후, 플라즈마 동작을 정지하고, 기판(11)의 온도를 저하시켰다.
그리고, 기판(11) 상에 형성한 버퍼층(12)의 X선 로킹 커브(XRC)를, X선 측정 장치(스펙트리스사제, 형식 번호: 엑스파트 프로(X'part Pro) MRD)를 사용하여 측정했다. 이 측정은, CuKα선 X선 발생원을 광원으로서 사용하여 행했다. 이 결과, 버퍼층(12)의 (10-10)면의 XRC 반치폭은, (0002)면에서 0.12deg, (10-10)면에서 1.4 내지 5deg로 우수한 특성을 나타내고 있고, 버퍼층(12)이 양호하게 배향되어 있는 것을 확인할 수 있었다.
『n형 반도체층의 형성』
계속해서, GaN으로 이루어지는 버퍼층(12)이 성막된 기판(11)을, 스퍼터 장치 내로부터 취출하여 MOCVD 장치 내에 반송하고, 버퍼층(12) 상에, 이하의 수순으로 n형 반도체층(14)을 형성했다.
「하지층의 형성」
버퍼층(12) 상에, 이하의 수순으로 GaN으로 이루어지는 하지층(14a)을 성막했다. 여기서, 하지층(14a)의 성막에 사용되는 MOCVD 장치로서는, 종래 공지의 MOCVD 장치를 사용했다.
우선, 기판(11)을 MOCVD 장치 내에 도입하고, 질소 가스로 치환된 글로브 박스 내에 있어서, 가열용의 카본제 서셉터 상에 적재했다. 계속해서, 반응로 내에 질소 가스를 유통시킨 후, 히터를 작동시켜 기판 온도를 1150℃로 승온시키고, 1150℃에서 온도가 안정된 것을 확인한 후, 암모니아 가스 배관의 밸브를 개방하여, 반응로 내에의 암모니아 가스의 유통을 개시했다.
계속해서, TMG의 증기를 포함하는 수소를 MOCVD 장치 내에 공급하고, 버퍼층(12) 상에 하지층(14a)을 구성하는 III족 질화물 반도체(GaN)를 성막하는 공정을 개시했다. 이때의 암모니아의 양은, V/III비가 6000이 되도록 조절했다. 이와 같이 하여, 약 3시간에 걸쳐 GaN을 성장시킨 후, TMG의 배관의 밸브를 전환하고, 원료의 반응로에의 공급을 종료하여 GaN의 성장을 정지했다. 그리고, 히터에의 통전을 정지하고, 기판 온도를 실온까지 강온시켰다.
이상의 공정에 의해, 기판(11) 상에 성막된 단결정 조직의 GaN으로 이루어지는 버퍼층(12) 상에, 언도프에 의해 6㎛의 막 두께의 GaN으로 이루어지는 하지층(14a)을 성막했다. 성막 후에 반응로 내로부터 취출한 시료는 무색 투명이며, GaN층(하지층(14a))의 표면은 경면이었다.
상술한 바와 같이 하여 형성한 언도프 GaN으로 이루어지는 하지층(14a)의 X선 로킹 커브(XRC)를, X선 측정 장치(스펙트리스사제, 형식 번호: 엑스파트 프로 MRD)를 사용하여 측정했다. 이 측정은, Cuβ선 X선 발생원을 광원으로서 사용하여, 대칭면인 (0002)면과 비대칭면인 (10-10)면에서 행했다. 일반적으로, III족 질화물 반도체의 경우, (0002)면의 XRC 스펙트럼 반치폭은 결정의 평탄성(모자이시티)의 지표가 되고, (10-10)면의 XRC 스펙트럼 반치폭은 전위 밀도(트위스트)의 지표가 된다. 이 측정의 결과, 본 발명의 제조 방법으로 제작한 언도프 GaN층은, (0002)면의 측정에서는 반치폭 170arcsec, (10-10)면에서는 350arcsec를 나타냈다.
『n형 콘택트층의 형성』
계속해서, 하지층(14a)의 형성에 사용한 MOCVD 장치와 동일한 장치를 사용하고, GaN으로 이루어지는 n형 콘택트층을, MOCVD법을 사용하여 형성했다. 이때, n형 콘택트층에는 Si를 도프하고, 결정 성장은, Si의 도펀트 원료로서 SiH4를 유통시킨 것 이외에는, 하지층(14a)과 동일한 조건에 의해 행했다. 또한, n형 콘택트층(14b)의 성막에 사용되는 MOCVD 장치로서는, 종래 공지의 장치를 사용했다.
이상 설명한 바와 같은 공정에 의해, 표면에 역 스퍼터를 실시한 사파이어로 이루어지는 기판(11) 상에, 단결정 조직을 갖는 GaN의 버퍼층(12)을 형성하고, 그 위에 언도프에 의해 6㎛의 막 두께의 GaN층(n형 하지층(14a))과, 5×1018cm-3의 캐리어 농도를 갖는 2㎛의 Si 도프의 GaN층(n형 콘택트층(14b))을 형성했다.
「n형 클래드층의 형성」
상기 수순으로 제작한 샘플의 n형 콘택트층 상에, 이하에 설명하는 바와 같은 수순에 의해, 동일한 MOCVD법을 사용하여 n형 클래드층(14c)을 적층하여 형성했다.
우선, MOCVD 장치의 챔버 내에 암모니아를 유통시키면서, 캐리어 가스를 질소로서, Si 도프 GaN으로 이루어지는 n형 콘택트층이 성장된 기판의 온도를 760℃로 저하시켰다.
또한, 이때, 노 내의 온도의 변경을 기다리는 동안에, SiH4의 공급량을 설정했다. 유통시키는 SiH4의 양에 대해서는 사전에 계산을 행하여, Si 도프층의 전자 농도가 4×1018cm-3로 되도록 조정했다. 암모니아는 그대로의 유량으로 노 내에 계속해서 공급했다.
계속해서, 암모니아를 챔버 내에 유통시키면서, SiH4 가스와, 버블링에 의해 발생시킨 TMI 및 TEG의 증기를 노 내에 유통시켜, Ga0 .99In0 .01N으로 이루어지는 층을 1.7nm, GaN으로 이루어지는 층을 1.7nm로 각각 성막했다. 이러한 성막 처리를 19사이클 반복한 후, 마지막으로 Ga0 .99In0 .01N으로 이루어지는 층을 1.7nm로 다시 성장시켰다. 또한, 이 공정 처리를 행하고 있는 동안에는 SiH4의 유통을 계속했다. 이에 의해, Si 도프의 Ga0 .99In0 .01N과 GaN의 초격자 구조로 이루어지는 n형 클래드층(14c)을 형성했다.
『발광층의 형성』
계속해서, GaN으로 이루어지는 장벽층(15a)과, Ga0 .92In0 .08N으로 이루어지는 웰층(15b)으로 구성되고, 다중 양자 웰 구조를 갖는 발광층(15)을 형성했다. 이 발광층(15)의 형성에 있어서는, Si 도프 In0 .01Ga0 .99N으로 이루어지는 n형 클래드층(14c) 상에, 우선 장벽층(15a)을 형성하고, 이 장벽층(15a) 상에 Ga0 .92In0 .08N으로 이루어지는 웰층(15b)을 형성했다. 이러한 적층 수순을 6회 반복한 후, 6번째로 적층한 웰층(15b) 상에 7번째의 장벽층(15a)을 형성하고, 다중 양자 웰 구조를 갖는 발광층(15)의 양측에 장벽층(15a)을 배치한 구조로 했다.
우선, 기판 온도는 760℃인 상태에서 TEG와 SiH4의 노 내에의 공급을 개시하고, 소정의 시간 Si를 도프한 GaN으로 이루어지는 초기 장벽층을 0.8nm 형성하고, TEG와 SiH4의 공급을 정지했다. 그 후, 서셉터의 온도를 920℃로 승온했다. 그리고, TEG와 SiH4의 노 내에의 공급을 재개하여, 기판 온도 920℃인 상태로, 또한 1.7nm의 중간 장벽층의 성장을 행한 후, TEG와 SiH4와의 노 내 공급을 정지했다. 계속해서, 서셉터 온도를 760℃로 낮추어, TEG와 SiH4와의 공급을 개시하여, 또한 3.5nm의 최종 장벽층의 성장을 행한 후, 다시 TEG와 SiH4와의 공급을 정지하여, GaN 장벽층의 성장을 종료했다. 상술한 바와 같은 3단계의 성막 처리에 의해, 초기 장벽층, 중간 장벽층 및 최종 장벽층의 3층으로 이루어지고, 총 막 두께가 5nm인 Si 도프 GaN 장벽층(장벽층(15a))을 형성했다. SiH4의 양은, Si 농도가 1×1017cm-3가 되도록 조정했다.
계속해서, 장벽층(15a)의 성장을 종료시킨 후, 기판(11)의 온도나 노 내의 압력, 캐리어 가스의 유량이나 종류는 그대로 하고, TEG 및 TMI의 밸브를 전환하여 TEG 및 TMI를 노 내에 공급하고, Ga0 .92In0 .08N으로 이루어지는 웰층(15b)을 성장시켰다. 이에 의해, 2nm의 막 두께를 갖는 웰층(15b)을 형성했다.
그리고, Ga0 .92In0 .08N으로 이루어지는 웰층(15b)의 성장 종료 후, TEG의 공급량의 설정을 변경했다. 계속해서, TEG 및 SiH4의 공급을 재개하여, 2층째의 장벽층(15a)의 형성을 행했다.
상술한 바와 같은 수순을 6회 반복함으로써, 6층의 Si 도프 GaN으로 이루어지는 장벽층(105a)과, 6층의 Ga0 .92In0 .08N으로 이루어지는 웰층(105b)을 형성했다.
그리고, 6층째의 Ga0 .92In0 .08N으로 이루어지는 웰층(15b)을 형성한 후, 계속해서 7층째의 장벽층의 형성을 행했다. 7층째의 장벽층의 형성 처리에 있어서는, 우선 SiH4의 공급을 정지하고, 언도프 GaN으로 이루어지는 초기 장벽층을 형성한 후, TEG의 노 내에의 공급을 계속한 상태로 기판 온도를 920℃로 승온하고, 이 기판 온도 920℃에서 규정된 시간에 중간 장벽층의 성장을 행했다. 그 후, TEG의 노 내에의 공급을 정지했다. 계속해서, 기판 온도를 760℃로 낮추고, TEG의 공급을 개시하여, 최종 장벽층의 성장을 행한 후, 다시 TEG의 공급을 정지하여, GaN 장벽층의 성장을 종료했다. 이에 의해, 초기 장벽층, 중간 장벽층 및 최종 장벽층의 3층으로 이루어지고, 총 막 두께가 4nm인 언도프 GaN으로 이루어지는 장벽층이 형성했다(도 1 및 도 3에 있어서의 발광층(15) 중, 최상층의 장벽층(15a)을 참조).
이상의 수순으로, 두께가 불균일한 웰층(도 3에 있어서의 n형 반도체층(14)측으로부터 1 내지 5층째의 웰층(15b))과, 두께가 균일한 웰층(도 1 및 도 3에 있어서의 n형 반도체층(14)측으로부터 6층째의 웰층(15b)을 참조)을 포함한 다중 양자 웰 구조의 발광층(15)을 형성했다.
『p형 반도체층의 형성』
상술한 각 공정에 이어서, 동일한 MOCVD 장치를 사용하여, 4층의 논도프의 Al0.06Ga0.94N과 3층의 Mg를 도프한 GaN으로 이루어지는 초격자 구조를 갖는 p형 클래드층(16a)을 성막하고, 또한 그 위에 막 두께가 200nm인 Mg 도프 GaN으로 이루어지는 p형 콘택트층(16b)을 성막하여, p형 반도체층(16)으로 했다.
우선, NH3 가스를 공급하면서 기판 온도를 975℃로 승온한 후, 이 온도에서 캐리어 가스를 질소로부터 수소로 전환했다. 계속해서, 기판 온도를 1050℃로 변경했다. 그리고, 노 내에 TMG와 TMA를 공급함으로써, 논도프의 Al0 .06Ga0 .94N으로 이루어지는 층 2.5nm를 성막했다. 계속해서, 인터벌을 취하지 않고, TMA의 밸브를 폐쇄하여 Cp2Mg의 밸브를 개방하여, Mg를 도프한 GaN의 층을 2.5nm 성막했다.
이상과 같은 조작을 3회 반복하고, 마지막으로 언도프 Al0 .06Ga0 .94N의 층을 형성함으로써, 초격자 구조로 이루어지는 p 클래드층(16a)을 형성했다.
그 후, Cp2Mg와 TMG만을 노 내에 공급하여, 200nm의 p형 GaN으로 이루어지는 p형 콘택트층(16b)을 형성했다.
이에 의해, 최종적으로, 막 두께가 15nm인 p형 클래드층(16a)과, 막 두께가 20nm인 Mg 도프 GaN으로 이루어지는 p형 콘택트층(16b)으로 구성되는 p형 반도체층(16)을 성막했다. 또한, 상기 수순으로 형성한 p형 콘택트층(16b)은, p형 캐리어를 활성화하기 위한 어닐 처리를 행하지 않아도 p형 특성을 나타냈다.
상술한 바와 같이 하여 제작한 LED용의 에피택셜 웨이퍼는, c면을 갖는 사파이어로 이루어지는 기판(11) 상에, 단결정 구조를 갖는 막 두께 40nm의 GaN층(버퍼층(12))을 형성한 후, 기판(11)측으로부터 차례로, 6㎛의 언도프 GaN층(하지층(14a)), 5×1018cm-3의 전자 농도를 갖는 막 두께 2㎛의 n형 콘택트층(14a), 4×1018cm-3의 Si 농도를 갖고, 20층의 1.7nm의 Ga0 .99In0 .01N과 19층의 1.7nm의 GaN으로 이루어지는 초격자 구조를 갖는 n형 클래드층(14b), GaN 장벽층으로 시작되는, 층 두께가 5nm로 된 6층의 Si 도프의 GaN 장벽층(장벽층(15a))과, 층 두께가 2nm로 된 6층의 논도프의 Ga0.92In0.08N 웰층(웰층(15b))과, 논도프의 GaN으로 이루어지는 최종 장벽층을 구비하는 최상위 장벽층(도 1 및 도 3에 있어서의 발광층(15) 중, 최상층의 장벽층(15a)을 참조)으로 이루어지는 다중 양자 웰 구조(발광층(15)), 막 두께가 2.5nm인 논도프 Al0 .06Ga0 .94N으로 이루어지는 4개의 층과, 막 두께가 2.5nm인 Mg 도프 GaN으로 이루어지고 초격자 구조를 갖는 3개의 층으로 구성되는 p형 클래드층(16a) 및 막 두께가 20nm인 Mg 도프 GaN으로 이루어지는 p 콘택트층(16b)으로 구성되는 p형 반도체층(16)을 적층한 구조를 갖는다.
『LED의 제작』
계속해서, 상기 에피택셜 웨이퍼(적층 반도체(10))를 사용하여, 반도체 발광 소자의 일종인 발광 다이오드를 제작했다(도 2 및 도 3의 발광 소자(1)를 참조).
즉, 상기 에피택셜 웨이퍼의 Mg 도프 GaN층(p형 반도체층(16b))의 표면에, 공지의 포토리소그래피 기술에 의해 ITO로 이루어지는 투광성 전극(17)을 형성하고, 그 위에 티타늄, 알루미늄 및 금을 차례로 적층한 구조를 갖는 정극 본딩 패드(18)(p 전극 본딩 패드)를 형성하여, p측 전극으로 했다. 또한, 웨이퍼에 대해 건식 에칭을 실시하고, n형 콘택트층(14b)의 n측 전극(부극)을 형성하는 영역을 노출(노출 영역(14d))시키고, 이 노출 영역(14d)에 Ni, Al, Ti 및 Au의 4층의 순서대로 적층되어 이루어지는 부극(19)(n측 전극)을 형성했다. 이러한 수순에 의해, 웨이퍼(도 1의 적층 반도체(10)을 참조) 상에, 도 2 및 도 3에 도시한 바와 같은 형상을 갖는 각 전극을 형성했다.
그리고, 상술한 수순으로 p측 및 n측의 각 전극이 형성된 웨이퍼에 대해, 사파이어로 이루어지는 기판(11)의 이면을 연삭 및 연마하여 미러 형상의 면으로 했다. 그리고, 이 웨이퍼를 한 변이 350㎛인 정사각형의 칩으로 절단하고, 각 전극이 위가 되도록 리드 프레임 상에 배치하고, 금선에 의해 리드 프레임으로 결선하여 발광 소자로 했다(도 5의 램프(3)를 참조).
상술한 바와 같이 하여 제작한 발광 다이오드의 p측 및 n측의 전극 사이에 순방향 전류를 흘린 결과, 전류 20mA에 있어서의 순방향 전압은 3.0V이었다. 또한, p측의 투광성 전극(17)을 통해 발광 상태를 관찰한 결과, 발광 파장은 450nm이며, 발광 출력은 20mW를 나타냈다. 이러한 발광 다이오드의 특성은, 제작한 웨이퍼의 대략 전체면으로부터 제작된 발광 다이오드에 대해 변동 없이 얻어졌다.
[비교예]
본 예에서는, 사파이어로 이루어지는 기판의 c면 상에, 역 스퍼터에 의한 전처리 공정을 행하지 않고, 기판 상에 GaN으로 이루어지는 버퍼층을 형성하고, 그 위에 MOCVD법을 사용하여 GaN으로 이루어지는 하지층(14a)을 형성한 점을 제외하고, 실시예 1과 마찬가지의 수순으로 발광 소자를 제작했다.
비교예의 반도체 발광 소자는, 전류 20mA에 있어서의 순방향 전압이 3.0V, 발광 파장이 470nm이었지만, 발광 출력은 10mW이며, 실시예 1의 발광 소자에 비해 발광 출력이 떨어졌다.
또한, 비교예의 방법으로 성장시킨 GaN으로 이루어지는 하지층의 X선 로킹 커브(XRC)를 측정한 결과, (0002)면의 측정에 있어서는 반치폭 300초, (10-10)면에 있어서는 반치폭 500arcsec를 나타내어, 결정성이 떨어지는 것이 명백해졌다.
[실험예]
이하에, 본 발명을 실증하기 위한 실험예에 대해, 도 10a 및 도 10b의 각 그래프를 사용하여 설명한다. 도 10a는, GaN으로 이루어지는 버퍼층과 하지층의 (0002)면의 XRC 반치폭의 관계를 나타내는 그래프이고, 도 10b는, 마찬가지로 (10-10)면의 XRC 반치폭의 관계를 나타내는 그래프이다.
본 실험예에 있어서는, 버퍼층의 성막 조건 중, 성막시 동안 및 성막시의 기판 온도를 적절히 변경한 점을 제외하고, 상기 실시예와 마찬가지의 방법으로, 사파이어로 이루어지는 기판 상에 GaN으로 이루어지는 버퍼층을 형성하고, 이 위에 GaN으로 이루어지는 하지층을 형성한 No.1 내지 3의 각 샘플을 제작했다.
또한, 상기 No.1 내지 3의 각 샘플의 제작 과정에 있어서, 기판 상에 버퍼층을 형성한 후, 실시예 1과 마찬가지의 방법을 사용하여 버퍼층의 (0002)면 및 (10-10)면의 X선 로킹 커브(XRC)를 측정했다. 또한, 버퍼층 상에 하지층을 형성한 후, 마찬가지의 방법으로 하지층의 (0002)면 및 (10-10)면의 X선 로킹 커브(XRC)를 측정했다.
도 10a의 그래프에 나타낸 바와 같이, 버퍼층의 (0002)면의 XRC 반치폭이 80 내지 900arcsec인 범위에 있어서, 하지층의 (0002)면의 XRC 반치폭은 210arcsec 전후에서 대략 일정하고, 또한 버퍼층의 (0002)면의 XRC 반치폭이 약 20arcsec인 경우에는, 하지층의 (0002)면의 XRC 반치폭은 약 160arcsec로, 양호한 평탄성을 나타내고 있는 것을 확인할 수 있었다.
또한, 도 10b의 그래프에 나타낸 바와 같이, 버퍼층의 (10-10)면의 XRC 반치폭과 하지층의 (10-10)면의 XRC 반치폭이라 함은, 대략 상관하는 관계로 되어 있고, 이들 데이터 중, 예를 들어 버퍼층의 (10-10)면의 XRC 반치폭이 약 0.95°인 경우, 하지층의 (10-10)면의 XRC 반치폭은 약 248arcsec로, 양호한 결정성을 나타내고 있는 것을 확인할 수 있었다.
상기 결과와 같이, 본 발명의 제조 방법으로 규정하는 조건에서 기판의 전처리를 행하고, 이 기판 상에 형성된 GaN으로 이루어지는 버퍼층은, 우수한 평탄성 및 결정성을 갖고 있고, 그 위에 형성되는 하지층의 결정성도 향상되는 것이 확인되었다. 이에 의해, 또한 하지층 상에 형성되고, III족 질화물 반도체로 이루어지는 각 층의 결정성도 향상되어, 발광 특성이 우수한 발광 소자를 얻을 수 있는 것이 명백하다.
본 발명의 III족 질화물 반도체 발광 소자의 제조 방법에 따르면, 버퍼층을 균일성이 높고 양호하게 배향한 층으로서 형성할 수 있고, 또한 버퍼층 상에 결정성이 양호한 하지층을 형성할 수 있으므로, 기판과 III족 질화물 반도체로 이루어지는 반도체층과의 사이에 격자 부정합이 발생하는 일이 없다. 따라서, 기판 상에 결정성이 양호한 III족 질화물 반도체를 효율적으로 성장시킬 수 있어, 생산성이 우수함과 함께, 우수한 발광 특성을 구비한 III족 질화물 반도체 발광 소자를 제조하는 것이 가능해진다.
또한, 본 발명의 III족 질화물 반도체 발광 소자에 따르면, 버퍼층 상에 형성되고, III족 질화물 반도체로 이루어지는 각 층이 결정성이 우수한 층으로 된다. 따라서, 발광 특성이 우수한 III족 질화물 반도체 발광 소자를 실현하는 것이 가능해진다.
또한, 본 발명의 램프에 따르면, 상기 본 발명의 III족 질화물 반도체 발광 소자를 구비하여 이루어지는 것이므로, 우수한 발광 특성을 얻을 수 있다.
1, 2: III족 질화물 반도체 발광 소자(발광 소자)
3: 램프
10: 적층 반도체
11, 60: 기판
11a, 61: 주면
12, 52: 버퍼층
14, 54: n형 반도체층
14a, 54a: 하지층
15, 55: 발광층
16, 56: p형 반도체층
20, 70: 반도체층
40: 성막 장치
41: 챔버
62: 평면
63: 볼록부

Claims (43)

  1. 기판 상에 III족 질화물로 이루어지는 버퍼층을 적층하고, 상기 버퍼층 상에, 하지층을 구비하는 n형 반도체층, 발광층 및 p형 반도체층을 순차 적층하는 III족 질화물 반도체 발광 소자의 제조 방법이며,
    상기 기판에 대해 플라즈마 처리를 행하는 전처리 공정과,
    상기 전처리 공정에 이어서, 상기 기판 상에 상기 버퍼층을, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스를 플라즈마에 의해 활성화하여 반응시킴으로써 AlXGa1 -XN(0≤X<1)으로 이루어지는 조성으로 형성하는 버퍼층 형성 공정과,
    상기 버퍼층 상에, 상기 하지층을 형성하는 하지층 형성 공정을 구비하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  2. 제1항에 있어서, 상기 하지층 형성 공정은, 상기 하지층을 유기 금속 화학 기상 성장(MOCVD)법에 의해 형성하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  3. 제1항에 있어서, 상기 전처리 공정은, 질소를 함유하는 가스를 성막 장치의 챔버 내에 유통시켜 행하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  4. 제3항에 있어서, 상기 전처리 공정은, 상기 챔버 내에 유통하는 상기 질소를 함유하는 가스의 분압이 1×10-2 내지 10Pa의 범위인 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  5. 제1항에 있어서, 상기 전처리 공정은, 상기 챔버 내의 압력을 0.1 내지 5Pa의 범위로 하여 행해지는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  6. 제1항에 있어서, 상기 전처리 공정은, 처리 시간을 30초 내지 3600초의 범위로 하여 행해지는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  7. 제6항에 있어서, 상기 전처리 공정은, 처리 시간을 60초 내지 600초의 범위로 하여 행해지는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  8. 제1항에 있어서, 상기 전처리 공정은, 상기 기판의 온도를 25℃ 내지 1000℃의 범위로 하여 행해지는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  9. 제8항에 있어서, 상기 전처리 공정은, 상기 기판의 온도를 300 내지 800℃의 범위로 하여 행해지는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  10. 제1항에 있어서, 상기 전처리 공정 및 상기 버퍼층 형성 공정을 동일한 챔버 내에서 행하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  11. 제1항에 있어서, 상기 전처리 공정에 있어서의 플라즈마 처리가 역 스퍼터인 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  12. 제11항에 있어서, 상기 전처리 공정은, 고주파를 사용한 전원에 의해 플라즈마를 발생시킴으로써, 역 스퍼터를 행하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  13. 제12항에 있어서, 상기 전처리 공정은, 고주파를 사용한 전원에 의해 질소 플라즈마를 발생시킴으로써, 역 스퍼터를 행하는 것을 포함하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  14. 제1항에 있어서, 상기 전처리 공정 전에, 상기 기판의 표면에 요철을 형성하는 기판 가공 공정이 구비되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  15. 제1항에 있어서, 상기 버퍼층 형성 공정은, 상기 버퍼층을, 상기 기판의 주면의 적어도 90％를 덮도록 형성하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  16. 제1항에 있어서, 상기 버퍼층 형성 공정은, 상기 버퍼층을, 반응성 스퍼터법을 사용하여 형성하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  17. 제16항에 있어서, 상기 버퍼층 형성 공정은, 상기 버퍼층을, 상기 V족 원소를 포함한 가스를 리액터 내에 유통시키는 리액터 스퍼터법에 의해 성막하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  18. 제16항에 있어서, 상기 버퍼층 형성 공정은, 상기 버퍼층을 RF 스퍼터법에 의해 형성하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  19. 제18항에 있어서, 상기 버퍼층 형성 공정은, 상기 버퍼층을, RF 스퍼터법을 사용하여 캐소드의 마그네트를 이동시키면서 형성하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  20. 제16항에 있어서, 상기 버퍼층 형성 공정은, 상기 버퍼층을 DC 스퍼터법에 의해 형성하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  21. 제20항에 있어서, 상기 버퍼층을 펄스 DC 스퍼터법에 의해 형성하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  22. 제1항에 있어서, 상기 버퍼층 형성 공정은, 상기 V족 원소가 질소인 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  23. 제1항에 있어서, 상기 버퍼층 형성 공정은, 상기 V족 원소를 포함하는 원료로서 암모니아를 사용하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  24. 제1항에 있어서, 상기 버퍼층 형성 공정은, 상기 기판의 온도를 실온 내지 1000℃의 범위로 하여 상기 버퍼층을 형성하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  25. 제24항에 있어서, 상기 버퍼층 형성 공정은, 상기 기판의 온도를 200 내지 800℃의 범위로 하여 상기 버퍼층을 형성하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  26. 제1항에 있어서, 상기 하지층 형성 공정은, 상기 기판의 온도를 900℃ 이상으로 하여 상기 하지층을 형성하는 것을 특징으로 하는 III족 질화물 반도체 발광 소자의 제조 방법.
  27. 기판 상에 III족 질화물로 이루어지는 버퍼층이 적층되고, 상기 버퍼층 상에, 하지층을 구비하는 n형 반도체층, 발광층 및 p형 반도체층이 순차 적층되어 이루어지는 III족 질화물 반도체 발광 소자이며,
    상기 기판이, 플라즈마 처리에 의해 전처리된 것이며,
    상기 버퍼층은, 적어도 금속 Ga 원료와 V족 원소를 포함한 가스가 플라즈마에 의해 활성화되어 반응함으로써 얻어지는 AlXGa1 -XN(0≤X<1)으로 이루어지는 조성으로 이루어지고,
    상기 하지층이 상기 버퍼층 상에 형성되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  28. 제27항에 있어서, 상기 하지층이 유기 금속 화학 기상 성장(MOCVD)법에 의해 상기 버퍼층 상에 형성되는 막인 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  29. 제27항에 있어서, 상기 버퍼층이 반응성 스퍼터법에 의해 형성된 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  30. 제27항에 있어서, 상기 버퍼층이 GaN으로 이루어지는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  31. 제27항에 있어서, 상기 기판이 사파이어로 이루어지는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  32. 제27항에 있어서, 상기 버퍼층이, 상기 기판의 주면의 적어도 90％ 이상을 덮도록 형성되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  33. 제27항에 있어서, 상기 버퍼층이 단결정으로서 형성되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  34. 제27항에 있어서, 상기 버퍼층이 기둥 형상 결정으로서 형성되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  35. 제27항에 있어서, 상기 버퍼층의 막 두께가 10 내지 500nm의 범위로 되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  36. 제27항에 있어서, 상기 버퍼층의 막 두께가 20 내지 100nm의 범위로 되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  37. 제27항에 있어서, 상기 하지층이 GaN계 화합물 반도체로 이루어지는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  38. 제27항에 있어서, 상기 기판이, C면으로 이루어지는 평면과, 상기 C면 상에 형성되는 복수의 볼록부로 이루어지는 주면을 갖고, 상기 주면을 덮도록 상기 버퍼층이 형성되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  39. 제38항에 있어서, 상기 기판의 볼록부는, 기부 폭이 0.05 내지 5㎛, 높이가 0.05 내지 5㎛이고, 또한 높이가 기부 폭의 1/4 이상이며, 인접하는 상기 볼록부간의 간격이 상기 기부 폭의 0.5 내지 5배로 되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  40. 제38항에 있어서, 상기 기판의 볼록부는, 상부를 향함에 따라서 서서히 외형이 작아지는 형상으로 되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  41. 제38항에 있어서, 상기 기판의 볼록부는, 대략 원뿔 형상, 또는 대략 다각뿔 형상으로서 형성되어 있는 것을 특징으로 하는 III족 질화물 반도체 발광 소자.
  42. 제1항에 기재된 제조 방법에 의해 얻어지는 III족 질화물 반도체 발광 소자.
  43. 제27항에 기재된 III족 질화물 반도체 발광 소자가 사용되어 이루어지는 램프.
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