KR20100138772A - 디지털 코히어런트 수신기 - Google Patents

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고지 나카무타
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Abstract

본 발명은 통신 품질을 향상시키는 것을 목적으로 한다.
디지털 코히어런트 수신기는 광 전송로로부터의 신호광과 국부 발생광의 검파 결과를 디지털 신호로 변환하여 디지털 처리한다. 파형 왜곡 보상 회로(161)는 디지털 신호로 변환된 신호의 파형 왜곡을 보상한다. 위상 검출부(512)는 파형 왜곡 보상 회로(161)에 의해 파형 왜곡이 보상된 신호의 위상을 검출한다. 위상 보상기(511)는 위상 검출부(512)에 의해 검출된 위상에 기초하여, 파형 왜곡 보상 회로(161)에 의해 파형 왜곡이 보상된 신호의 위상을 보상한다.

Description

디지털 코히어런트 수신기{DIGITAL COHERENT RECEIVING APPARATUS}
본 발명은 광 전송로를 통해 디지털 코히어런트 방식으로 수신하는 디지털 코히어런트 수신기에 관한 것이다.
인터넷 트래픽의 증대에 의해, 간선계의 광통신 시스템에서의 대용량화가 요구되고, 1 파장 당 100[Gbit/s]을 초과하는 신호를 전송할 수 있는 광 송수신기의 연구 개발이 이루어지고 있다. 그러나 1 파장 당 비트 레이트를 크게 하면, 광 신호 대 잡음비(OSNR: Optical Signal Noise Ratio) 내력의 저하나, 전송로의 파장 분산, 편파 모드 분산 또는 비선형 효과 등에 따른 파형 왜곡에 의한 신호 품질의 열화가 커진다.
이 때문에, 최근 OSNR 내력 및 전송로의 파형 왜곡 내력이 있는 디지털 코히어런트 수신 방식이 주목받고 있다(예컨대 하기 비특허문헌 1 참조). 종래의 광 강도의 온/오프를 2치 신호에 할당하여 직접 검파하는 방식에 대하여, 디지털 코히어런트 수신 방식은 광 강도와 위상 정보를 코히어런트 수신 방식으로 추출한다. 그리고, 추출된 강도와 위상 정보를 ADC(Analog/Digital Converter)에 의해 양자화하고, 디지털 신호 처리 회로로써 복조한다. 또한, 수신 신호 위상 검출기의 선행기술문헌으로서, 하기 비특허문헌 2를 제시한다.
비특허문헌 1: D. Ly-Gagnon, IEEE JNT, vol.24, pp.12-21, 2006 비특허문헌 2: F. M. Gardner, "A BPSK/QPSK timing-error detector for sampled receivers" IEEE Trans. Commun., vol. COM-34, pp.423-429, May 1986
그러나, 전술한 종래 기술에서는, 송신기로부터 송신된 광 신호의 주파수에 대하여, 디지털 코히어런트 수신기에서의 국부 발생광의 주파수가 변동하면, 디지털 코히어런트(coherent) 수신기에서 광 신호를 정밀하게 디지털 복조할 수 없다. 이에 통신 품질이 열화한다는 문제가 있다.
개시하는 디지털 코히어런트 수신기는 전술한 문제점을 해소하는 것이며, 통신 품질을 향상시키는 것을 목적으로 한다.
전술한 과제를 해결하여, 목적을 달성하기 위해, 개시 기술은 광 전송로로부터의 신호광과 국부 발생광의 검파 결과를 디지털 신호로 변환하여 디지털 처리하는 디지털 코히어런트 수신기에 있어서, 디지털 신호로 변환된 신호의 파형 왜곡을 보상하고, 파형 왜곡이 보상된 신호의 위상을 검출하며, 검출된 위상에 기초하여, 파형 왜곡이 보상된 신호의 위상을 보상하고, 위상이 보상된 신호를 복조하는 것을 요건으로 한다.
개시하는 디지털 코히어런트 수신기에 의하면, 통신 품질을 향상시킬 수 있는 효과를 나타낸다.
도 1은 디지털 코히어런트 수신기의 구성예 1을 도시하는 블록도이다.
도 2는 디지털 코히어런트 수신기의 구성예 2를 도시하는 블록도이다.
도 3은 디지털 코히어런트 수신기의 구성예 3을 도시하는 블록도이다.
도 4는 디지털 코히어런트 수신기의 구성예 4를 도시하는 블록도이다.
도 5는 도 1∼도 3에 도시한 위상 제어 회로의 구체예 1을 도시하는 블록도이다.
도 6은 도 1∼도 3에 도시한 위상 제어 회로의 구체예 2를 도시하는 블록도이다.
도 7은 위상 보상기의 구체예 1을 도시하는 블록도이다.
도 8은 위상 보상기의 구체예 2를 도시하는 블록도이다.
도 9는 제1 DLF의 구체예를 도시하는 블록도이다.
도 10은 제2 DLF의 구체예를 도시하는 블록도이다.
도 11은 도 1∼도 3에 도시한 위상 제어 회로의 구체예 3을 도시하는 블록도이다.
도 12는 도 1∼도 3에 도시한 위상 제어 회로의 구체예 4를 도시하는 블록도이다.
도 13은 보상 회로의 구체예 1을 도시하는 블록도이다.
도 14는 보상 회로의 구체예 2를 도시하는 블록도이다.
도 15는 도 4에 도시한 위상 제어 회로의 구체예 1을 도시하는 블록도이다.
도 16은 도 4에 도시한 위상 제어 회로의 구체예 2를 도시하는 블록도이다.
도 17은 도 4에 도시한 위상 제어 회로의 구체예 3을 도시하는 블록도이다.
도 18은 도 4에 도시한 위상 제어 회로의 구체예 4를 도시하는 블록도이다.
도 19는 주파수/위상 보상 회로의 구체예 1을 도시하는 블록도이다.
도 20은 주파수/위상 보상 회로의 구체예 2를 도시하는 블록도이다.
도 21은 도 1∼도 3에 도시한 위상 제어 회로의 구체예 5를 도시하는 블록도이다.
도 22는 도 1∼도 3에 도시한 위상 제어 회로의 구체예 6을 도시하는 블록도이다.
도 23은 위상 검출부(512)에 사용되는 위상 검출기의 구성예를 도시하는 블록도이다.
도 24는 감도 보정형(한쪽 보정) 위상 검출기에 의한 감도 보정을 나타내는 그래프이다.
도 25는 감도 보정형(양쪽 보정) 위상 검출기에 의한 감도 보정을 나타내는 그래프이다.
도 26은 감도 모니터 위상 검출기(한쪽 모니터)의 구성예를 도시하는 블록도이다.
도 27은 감도 모니터 위상 검출기(양쪽 모니터)의 구성예를 도시하는 블록도이다.
도 28은 감도 선택 보정형 위상 검출부의 구성예를 도시하는 블록도이다.
도 29는 다이버시티 가산형 위상 검출부의 구성예 1을 도시하는 블록도이다.
도 30은 다이버시티 가산형 위상 검출부의 구성예 2를 도시하는 블록도이다.
도 31은 다이버시티 가산형 위상 검출부의 구성예 3을 도시하는 블록도이다.
도 32는 다이버시티 가산형 위상 검출부의 구성예 4를 도시하는 블록도이다.
도 33은 등화 필터의 구체예(편파 분산 등화)를 도시하는 블록도이다.
도 34는 등화 필터의 구체예(파장 분산 등화)를 도시하는 블록도이다.
도 35는 디지털 코히어런트 수신기의 변형예 1을 도시하는 블록도이다.
도 36은 디지털 코히어런트 수신기의 변형예 2를 도시하는 블록도이다.
도 37은 주파수차 검출기의 구체예를 도시하는 블록도이다.
도 38은 주파수 보상기의 구체예를 도시하는 블록도이다.
도 39는 광 전송 시스템의 구성예를 도시하는 블록도이다.
도 40은 푸리에 변환부 및 역푸리에 변환부의 구체예를 도시하는 블록도이다.
도 41은 도 40에 도시한 회로의 동작을 도시하는 도면이다.
이하에 첨부 도면을 참조하여, 본 디지털 코히어런트 수신기의 적합한 실시형태를 상세히 설명한다.
(주파수 변동에 기인하는 통신 품질의 열화)
우선, 국부 발광원의 주파수 변동에 기인하는 통신 품질의 열화에 대해서 설명한다. 디지털 코히어런트 수신기의 파형 왜곡 보상기에 의한 파장 분산 보상을 하는 구성에서는, 파형 왜곡 보상기에서 보상하는 파장 분산량의 크기에 비례하여, 국부 발광원의 주파수 변동이 샘플링 위상 변동으로 변환되는 현상이 발생한다.
이 현상에 대해서 구체적으로 설명한다. 광 송신기로부터 송신된 송신 신호는 예컨대 하기 식 (1)과 같이 나타낼 수 있다. 하기 식 (1)에 있어서, s(t)는 송신 신호를 생성하기 위한 변조 신호를 나타낸다. j는 허수를 나타낸다. t는 시간을 나타낸다. ω0는 광의 반송파 주파수를 나타낸다.
[수학식 1]
Figure pat00001
전송로 분산의 전달 함수는 예컨대 하기 식 (2)와 같이 나타낼 수 있다. 하기 식 (2)에 있어서, D는 파장 분산을 나타낸다. VL은 광속도를 나타낸다. ω는 베이스 밴드의 각각의 주파수를 나타낸다.
[수학식 2]
Figure pat00002
파장 분산에 의해 왜곡된 수신 신호는 하기 식 (3)과 같이 나타낼 수 있다.
[수학식 3]
Figure pat00003
^S는 송신 변조 신호의 주파수 영역 표시이다. 국부 발생광은 하기 식 (4)에 의해 나타낼 수 있다. 하기 식 (4)에 있어서, Δω는 신호광과 국부 발생광의 주파수차를 나타낸다.
[수학식 4]
Figure pat00004
상기 식 (4)에 의해 나타낸 국부 발생광과 신호광을 혼합한 후의, 코히어런트 수신 후의 신호는 하기 식 (5)와 같이 나타낼 수 있다.
[수학식 5]
Figure pat00005
디지털 코히어런트 수신기에서는, 상기 식 (5)에서 나타낸 신호를 ADC에 의해 양자화하여 디지털 신호 처리를 한다. 하기 식 (6)은 디지털 신호 처리 회로의 파형 왜곡 보상 회로에서 분산 보상을 수행하는 경우의 전송로 분산의 역전달 함수를 나타낸다. 하기 식 (6)에 있어서, ΔD는 전송로 분산과 파형 왜곡 보상 회로에서 보상되는 분산 보상량과의 편차를 나타낸다.
[수학식 6]
Figure pat00006
하기 식 (7)은 파장 분산 보상 후의 신호를 나타낸다.
[수학식 7]
Figure pat00007
상기 식 (7)에 있어서, ΔD=0으로 생각하면, 파형 왜곡 보상 후의 신호는 하기 식 (8)에 의해 나타낼 수 있다.
[수학식 8]
Figure pat00008
상기 식 (8)에 의해, 신호광과 국부 발생광의 주파수 편차와 파장 분산 보상에 의해, 2πVLDΔω/ω0 2의 지연이 발생하는 것을 알 수 있다. 이와 같이, 파형 왜곡 보상기에서 보상하는 파장 분산량의 크기에 비례하여, 국부 발광원의 주파수 변동이 샘플링 위상 변동으로 변환되고, 후단에서의 디지털 복조의 정밀도에 영향을 준다.
(ADC 샘플링 주파수 제어 처리에 미치는 영향)
또한, 비트 레이트가 수십 [Gbit/s] 이상인 디지털 코히어런트 수신 방식에서는, ADC의 샘플링 주파수도 수십 [GHz] 이상이 된다. 이 때문에 저가의CMOS(Complementary Metal Oxide Semiconductor) 프로세스를 사용하여 디지털 신호 처리 회로를 구성하는 경우는, 동작 주파수가 수백 [MHz] 정도가 되도록 ADC 샘플링 신호를 직렬 병렬 변환하고, 병렬화된 수신 신호에 대해 디지털 신호 처리한다. 이와 같이, ADC에서 고속 샘플링을 행하는 경우는 회로 규모가 대형화된다.
(실시형태)
도 1은 디지털 코히어런트 수신기의 구성예 1을 도시하는 블록도이다. 도 1에 도시하는 바와 같이, 실시형태에 따른 디지털 코히어런트 수신기(100)는 PBS(111)와, 국부 발광원(112)과, PBS(113)와, 하이브리드 회로(121)와, 하이브리드 회로(122)와, 광전 변환기(131∼134)와, 주파수 가변 발진기(140)와, 디지털 변환부(150)와, 디지털 신호 처리 회로(160)를 구비한다. 디지털 코히어런트 수신기(100)는 광 전송로로부터의 신호광과 국부 발생광의 검파 결과를 디지털 신호로 변환하여 디지털 처리하는 디지털 코히어런트 수신기이다.
PBS(111)(Polarization Beam Splitters: 편파빔 분할기)에는, 광 전송로를 통해 송신된 신호광이 입력된다. PBS(111)는 입력된 신호광을 각 편광축(H축 및 V축으로 함)으로 분리한다. PBS(111)는 분리한 H축(수평 편파)의 신호광을 하이브리드 회로(121)에 출력한다. 또한, PBS(111)는 분리한 V축(수직 편파)의 신호광을 하이브리드 회로(122)에 출력한다.
국부 발광원(112)은 국부 발생광을 생성하여 PBS(113)에 출력한다. PBS(113)는 국부 발광원(112)으로부터 출력된 국부 발생광을 각 편광축(H축 및 V축으로 함)으로 분리한다. PBS(113)는 분리한 H축의 국부 발생광을 하이브리드 회로(121)에 출력한다. 또한, PBS(113)는 분리한 V축의 국부 발생광을 하이브리드 회로(122)에 출력한다.
하이브리드 회로(121)(90˚ optical hybrid)는 PBS(111)로부터 출력된 H축의 신호광과, PBS(113)로부터 출력된 국부 발생광에 기초하여 검파한다. 하이브리드 회로(121)는 신호광의 I 채널의 진폭 및 위상에 대응한 광 신호를 광전 변환기(131)에 출력한다. 또한, 하이브리드 회로(121)는 신호광의 Q 채널의 진폭 및 위상에 대응한 광 신호를 광전 변환기(132)에 출력한다.
하이브리드 회로(122)(90˚ optical hybrid)는 PBS(111)로부터 출력된 V축의 신호광과, PBS(113)로부터 출력된 국부 발생광에 기초하여 검파한다. 하이브리드 회로(122)는 신호광의 I 채널의 진폭 및 위상에 대응한 광 신호를 광전 변환기(133)에 출력한다. 또한, 하이브리드 회로(122)는 신호광의 Q 채널의 진폭 및 위상에 대응한 광 신호를 광전 변환기(134)에 출력한다.
광전 변환기(131) 및 광전 변환기(132) 각각은 하이브리드 회로(121)로부터 출력된 광 신호를 광전 변환하여 디지털 변환부(150)에 출력한다. 광전 변환기(133) 및 광전 변환기(134) 각각은 하이브리드 회로(122)로부터 출력된 광 신호를 광전 변환하여 디지털 변환부(150)에 출력한다.
주파수 가변 발진기(140)(발진부)는 가변 주파수의 클록을 생성하여 디지털 변환부(150)에 출력한다. 또한, 주파수 가변 발진기(140)는 디지털 신호 처리 회로(160)의 제어에 의해서, 생성하는 클록의 주파수를 변화시킨다.
디지털 변환부(150)는 ADC(151∼154)를 구비한다. ADC(151)는 광전 변환기(131)로부터 출력된 신호를 디지털 샘플링한다. 마찬가지로, ADC(152∼154)는 각각 광전 변환기(132∼134)로부터 출력된 신호를 디지털 샘플링한다. 또한, ADC(151∼154) 각각은 주파수 가변 발진기(140)로부터 출력된 클록에 동기하여 디지털 샘플링한다. ADC(151∼154) 각각은 디지털 샘플링한 신호를 디지털 신호 처리 회로(160)에 출력한다.
디지털 신호 처리 회로(160)는 파형 왜곡 보상 회로(161)(파형 왜곡 보상부)와, 위상 제어 회로(162)와, 적응 등화형 복조 회로(163)(복조부)를 구비한다. 파형 왜곡 보상 회로(161), 위상 제어 회로(162) 및 적응 등화형 복조 회로(163)는 하나의 DSP(Digital Signal Processor)에 의해 실현될 수도 있고, 각각 다른 DSP에 의해 실현될 수도 있다.
파형 왜곡 보상 회로(161)는 ADC(151∼154)로부터 출력된 신호의 파형 왜곡(광 전송로에서 발생한 파형 왜곡)을 보상한다. 구체적으로는, 파형 왜곡 보상 회로(161)에서는, 온도 변동 등의 전파 특성 변동에 의해 변하는 반고정적인 전송로 파형 왜곡 성분을 보상한다. 파형 왜곡 보상 회로(161)는 파형 왜곡이 보상된 각 신호를 위상 제어 회로(162)에 출력한다. 또한, 파형 왜곡 보상 회로(161)는 하나의 회로 블록일 수도 있고, 복수의 파형 왜곡 보상 회로 블록으로 나눠진 캐스케이드 접속 구성으로 할 수도 있다.
위상 제어 회로(162)는 파형 왜곡 보상 회로(161)로부터 출력된 각 신호에 대해 디지털 위상 보상한다. 위상 제어 회로(162)는 보상한 각 신호를 적응 등화형 복조 회로(163)에 출력한다. 또한, 위상 제어 회로(162)는 파형 왜곡 보상 회로(161)로부터의 각 신호를 병렬 처리하는 하나의 회로일 수도 있고, 파형 왜곡 보상 회로(161)로부터의 각 신호에 대응하는 복수의 회로일 수도 있다. 또한, 위상 제어 회로(162)는 파형 왜곡 보상 회로(161)로부터 출력된 각 신호의 위상에 기초하여, 주파수 가변 발진기(140)가 출력하는 클록의 주파수를 제어한다.
적응 등화형 복조 회로(163)는 위상 제어 회로(162)로부터 출력되는 각 신호를 복조한다. 또한, 적응 등화형 복조 회로(163)는 위상 제어 회로(162)로부터 출력되는 각 신호에 대하여, 복조를 행하기 전에 적응 등화형의 파형 왜곡 보상을 수행한다. 구체적으로는, 적응 등화형 복조 회로(163)는 전송로에서 발생하는 고속으로 변동하는 파형 왜곡 성분을 보상한다. 또한, 적응 등화형 복조 회로(163)는 하나의 회로 블록일 수도 있고, 복수의 적응 등화 회로 블록의 캐스케이드 접속 구성일 수도 있다.
또한, 예컨대 ADC(151∼154)가 수십 [GHz] 이상의 디지털 샘플링을 하는 경우는, 주파수 가변 발진기(140)가 출력하는 클록을 기준으로 하는 체배 PLL(Phase-Locked Loop)을 구비하도록 구성할 수도 있다. 또한, 도 1에 도시한 디지털 코히어런트 수신기(100)는 편파축마다 전송 신호를 다중화하는 편파 다중 전송 방식, 송신 신호를 편파 다중화하지 않는 비편파 다중 방식 모두에 대응할 수 있다.
이와 같이, 디지털 코히어런트 수신기(100)는 파형 왜곡 보상 회로(161) 후단에서 신호의 위상을 검출함으로써, 국부 발광원(112)의 주파수 변동에 기인하여 파형 왜곡 보상 회로(161)에서 발생하는 위상 변동을 검출할 수 있다. 또한, 검출된 위상 변동을 적응 등화형 복조 회로(163)의 전단에서 보상함으로써, 적응 등화형 복조 회로(163)에서의 디지털 복조를 정밀하게 수행하여, 통신 품질을 향상시킬 수 있다.
또한, 디지털 코히어런트 수신기(100)는 파형 왜곡 보상 회로(161)의 후단에서 검출한 신호의 위상에 기초하여 디지털 변환부(150)에서의 샘플링 위상을 제어한다. 구체적으로는, 디지털 코히어런트 수신기(100)는 주파수 가변 발진기(140)가 발진시키는 클록의 주파수를 제어한다. 이것에 의해, 회로 규모의 대형화를 억제하면서, 디지털 변환부(150)에서의 고속 샘플링을 할 수 있게 된다. 또한, 광 신호의 변조 주파수와 디지털 코히어런트 수신기(100)에서의 샘플링 주파수의 편차나 완더(wander)를 보상하고, 파형 왜곡 보상 회로(161)에서의 위상 보상량을 경감할 수 있다.
또한, 디지털 코히어런트 수신기(100)의 적응 등화형 복조 회로(163)는 파형 왜곡 보상 회로(161)에서 보상되는 파형 왜곡보다 고속으로 변동하는 파형 왜곡을 보상하여 복조한다. 예컨대, 파형 왜곡 보상 회로(161)는 온도 변동 등에 의해 변하는 반고정적인 특성의 파형 왜곡을 보상한다. 이것에 의해, 온도 변동 등으로 생기는 송신 광원의 주파수와 국부 발광원(112)의 주파수 편차에 기인하는 위상 변동을 파형 왜곡 보상 회로(161)에서 보상하면서, 적응 등화형 복조 회로(163)에서 정밀도 높은 파형 왜곡 보상 및 복조를 수행할 수 있다.
도 2는 디지털 코히어런트 수신기의 구성예 2를 도시하는 블록도이다. 도 2에 있어서, 도 1에 도시한 구성과 같은 부분에 대해서는 같은 도면부호를 붙이고 설명을 생략한다. 도 2에 도시하는 바와 같이, 디지털 코히어런트 수신기(100)는 도 1에 도시한 주파수 가변 발진기(140) 대신에, 고정 주파수 발진기(211)와 DDS(212)(Direct Digital Synthesizer: 다이렉트 디지털 합성기)를 구비할 수도 있다.
고정 주파수 발진기(211)(발진부)는 고정 주파수의 클록을 생성하여 DDS(212)에 출력한다. DDS(212)는 고정 주파수 발진기(211)로부터 출력된 클록에 기초하여, 샘플링 제어 클록으로서 디지털 변환부(150)에 공급하는 클록을 생성한다. 또한, DDS(212)는 디지털 신호 처리 회로(160)의 제어에 의해, 생성하는 클록의 주파수를 변화시킨다. ADC(151∼154) 각각은 DDS(212)로부터 출력된 클록에 동기하여 디지털 샘플링을 수행한다.
이와 같이, 디지털 코히어런트 수신기(100)는 DDS가 공급하는 샘플링 제어 클록의 주파수를 제어한다. 이것에 의해, 회로 규모의 대형화를 억제하면서, 디지털 변환부(150)에서의 고속 샘플링을 수행할 수 있게 된다.
도 3은 디지털 코히어런트 수신기의 구성예 3을 도시하는 블록도이다. 도 3에 있어서, 도 1에 도시한 구성과 같은 부분에 대해서는 같은 도면부호를 붙이고 설명을 생략한다. 도 3에 도시하는 바와 같이, 비편파 다중 전송 방식 시의 디지털 코히어런트 수신기(100)는 도 1에 도시한 PBS(111), PBS(113), 하이브리드 회로(122), 광전 변환기(133, 134) 및 ADC(153, 154) 대신에, 편파 제어기(311)를 구비한 구성일 수도 있다.
국부 발광원(112)은 생성한 국부 발생광을 편파 제어기(311)에 출력한다. 편파 제어기(311)는 국부 발광원(112)으로부터 출력된 국부 발생광의 편파를, 디지털 코히어런트 수신기(100)가 수신하는 신호광의 편파(예컨대 H축)가 되도록 제어한다. 편파 제어기(311)는 편파를 제어한 국부 발생광을 하이브리드 회로(121)에 출력한다. 하이브리드 회로(121)에는 광 전송로를 통해 송신된 신호광과, 편파 제어기(311)로부터 출력된 국부 발생광이 입력된다. 또한, 도 3에 도시한 주파수 가변 발진기(140) 대신에, 고정 주파수 발진기(211) 및 DDS(212)(도 2 참조)를 구비하는 구성으로 할 수도 있다. 또한, 편파 제어기(311)는 국부 발생광이 아니라 광 전송로를 통해 송신된 신호광에 적용될 수도 있다.
도 4는 디지털 코히어런트 수신기의 구성예 4를 도시하는 블록도이다. 도 4에 있어서, 도 1에 도시한 구성과 같은 부분에 대해서는 같은 도면부호를 붙이고 설명을 생략한다. 도 4에 도시하는 바와 같이, 디지털 코히어런트 수신기(100)는 주파수 가변 발진기(140) 대신에, 고정 주파수 발진기(411) 및 주파수/위상 보상 회로(412)를 구비할 수도 있다.
고정 주파수 발진기(411)는 고정 주파수의 클록을 디지털 변환부(150)에 출력한다. ADC(151∼154) 각각은 고정 주파수 발진기(411)로부터 출력된 클록에 동기하여 디지털 샘플링을 수행한다. 위상 제어 회로(162)는 파형 왜곡 보상 회로(161)로부터 출력된 각 신호의 위상을 검출하고, 주파수 제어 신호 및 위상 제어 신호를 주파수/위상 보상 회로(412)에 출력한다.
주파수/위상 보상 회로(412)(주파수/위상 보상부)는 디지털 신호 처리 회로(160)에 설치되어 있다. 주파수/위상 보상 회로(412)는 ADC(151∼154)로부터 출력된 신호에 대해 주파수 보상 및 위상 보상함으로써 샘플링 위상을 보상한다. 구체적으로는, 주파수/위상 보상 회로(412)는 위상 제어 회로(162)로부터 출력된 주파수 제어 신호 및 위상 제어 신호에 기초하여, ADC(151∼154)로부터 출력된 신호의 샘플링 위상을 보상한다. 주파수/위상 보상 회로(412)는 샘플링 위상이 보상된 신호를 파형 왜곡 보상 회로(161)에 출력한다.
이와 같이, 디지털 코히어런트 수신기(100)는 검출된 위상에 기초하여, 디지털 신호로 변환된 신호에 대해 주파수 보상 및 위상 보상한다. 이것에 의해, 디지털 변환부(150)에서의 샘플링 위상 변동으로부터의 디지털 처리에 대한 영향을 억제할 수 있다. 이 때문에, 예컨대 디지털 변환부(150)가 고정 주파수 발진기(411)에 의해 발진된 클록에 동기하여 샘플링하는 구성으로 채택되어도, 디지털 변환부(150)에서의 샘플링 위상 변동으로부터의 디지털 처리에 대한 영향을 억제할 수 있다.
(위상 제어 회로의 구체예)
도 5는 도 1∼도 3에 도시한 위상 제어 회로의 구체예 1을 도시하는 블록도이다. 도 5에서는, 도 1에 도시한 디지털 코히어런트 수신기(100) 구성의 일부에 대해서, I, Q 채널 및 H, V축의 각 신호를 정리하여 나타낸다. 도 5에 도시하는 바와 같이, 위상 제어 회로(162)는 위상 보상기(511)(PHA: Phase Adjuster)와, 위상 검출부(512)(PD: Phase Detector)와, 제1 DLF(513)(Digital Loop Filter)와, 제2 DLF(514)를 구비한다.
위상 보상기(511)(위상 보상부)는 제1 DLF(513)로부터 출력된 위상 제어 신호에 기초하여, 파형 왜곡 보상 회로(161)로부터 출력된 신호의 위상을 보상한다. 위상 보상기(511)는 위상이 보상된 신호를 후단[적응 등화형 복조 회로(163)]에 출력한다. 위상 검출부(512)는 위상 보상기(511)로부터 출력되는 신호의 위상을 검출한다. 위상 검출부(512)는 검출된 위상을 나타내는 위상 신호를 제1 DLF(513)에 출력한다.
제1 DLF(513)는 위상 검출부(512)로부터 출력된 위상 신호를 신호 처리한다. 제1 DLF(513)가 수행하는 신호 처리는 예컨대 잡음 제거이다(로우 패스 필터). 제1 DLF(513)는 신호 처리된 신호를 위상 제어 신호로서 위상 보상기(511)에 출력한다. 또한, 제1 DLF(513)는 신호 처리된 신호를 제2 DLF(514)에 출력한다.
제2 DLF(514)는 제1 DLF(513)로부터 출력된 신호를 신호 처리한다. 제2 DLF(514)가 수행하는 신호 처리는 예컨대 위상 성분으로부터 주파수 성분으로의 변환이다. 제2 DLF(514)는 신호 처리된 신호를 주파수 제어 신호로서 주파수 가변 발진기(140)에 출력한다. 주파수 가변 발진기(140)는 제2 DLF(514)로부터 출력된 주파수 제어 신호에 기초하여, 출력하는 클록의 주파수를 변화시킨다.
이와 같이, 위상 검출부(512)는 위상 보상기(511)의 후단에 설치되고, 위상 보상기(511)에 의해 보상된 신호의 위상을 검출한다. 이것에 의해, 위상 보상기(511)에서의 위상 보상 결과가 위상 검출부(512)로부터 위상 보상기(511)에 반환되는 피드백 제어가 되기 때문에, 위상 보상기(511)에서 용이하게 보상 처리를 수행할 수 있다. 이에, 위상 보상기(511)에서의 위상 보상을 정밀도 좋게 하여, 통신 품질을 향상시킬 수 있다.
또한, 도 5의 위상 제어 회로(162)의 구성을 도 2에 도시한 디지털 코히어런트 수신기(100)에 적용하는 경우, 제2 DLF(514)는 주파수 제어 신호를 DDS(212)에 출력한다. DDS(212)는 제2 DLF(514)로부터 출력된 주파수 제어 신호에 기초하여, 생성하는 클록의 주파수를 변화시킨다.
도 6은 도 1∼도 3에 도시한 위상 제어 회로의 구체예 2를 도시하는 블록도이다. 도 6에 있어서, 도 5에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 6에 도시하는 바와 같이, 위상 검출부(512)는 검출된 위상을 나타내는 위상 신호를 제1 DLF(513) 및 제2 DLF(514)에 출력할 수도 있다. 이 경우, 제2 DLF(514)는 위상 검출부(512)로부터 출력된 위상 신호를 신호 처리한다.
도 7은 위상 보상기의 구체예 1을 도시하는 블록도이다. 도 7에 도시하는 위상 보상기(511)는 시간 영역 보상형의 위상 보상기의 구체예이다. 도 7에 도시하는 바와 같이, 위상 보상기(511)는 탭 위치 조정 셀렉터(710)와, 지연 소자(721∼72n)와, 탭 계수 산출부(730)와, 승산부(741∼74n)와, 가산부(750)를 구비한다.
탭 위치 조정 셀렉터(710)에는 위상 보상기(511)의 전단으로부터 출력된 신호와, 위상 보상기(511)에 입력된 위상 제어 신호를 샘플링 주기로 나눈 정수부가 입력된다. 탭 위치 조정 셀렉터(710)는 입력된 정수부에 따라서, 지연 소자(721∼72n)의 접속 경로를 전환한다.
예컨대, 탭 위치 조정 셀렉터(710)는 위상 보상기(511)의 전단[파형 왜곡 보상 회로(161)]으로부터 출력된 신호가 지연 소자(721)에 입력되도록 접속 경로를 전환한다. 또한, 탭 위치 조정 셀렉터(710)는 지연 소자(721)의 출력을 지연 소자(722)의 입력에 접속하고, 지연 소자(722)의 출력을 지연 소자(723)의 입력에 접속하며, … 지연 소자(72(n-1))의 출력을 지연 소자(72n)의 입력에 접속하도록 접속 경로를 전환한다.
지연 소자(721∼72n) 각각은 입력된 신호를 지연시켜 출력한다. 탭 계수 산출부(730)에는, 위상 보상기(511)에 입력된 위상 제어 신호를 샘플링 주기로 나눈 소수부(1 샘플 미만의 위상)가 입력된다. 탭 계수 산출부(730)는 입력된 소수부에 기초하여, 승산부(741∼74n)의 각 탭 계수를 산출한다.
예컨대, 탭 계수 산출부(730)는 sinc 함수 등의 필터링 파형을 입력된 소수부의 위상으로 샘플링한 탭 계수를 산출한다. 또는, 탭 계수 산출부(730)는 소수부와 각 탭 계수를 대응시킨 테이블에 기초하여 각 탭 계수를 결정한다. 소수부와 각 탭 계수를 대응시킨 테이블은 예컨대 디지털 코히어런트 수신기(100)의 메모리에 미리 기억되어 있다. 탭 계수 산출부(730)는 산출된 각 탭 계수를 각각 승산부(741∼74n)에 출력한다.
승산부(741∼74n)에는, 각각 지연 소자(721∼72n)의 출력 신호와, 탭 계수 산출부(730)로부터 출력된 탭 계수가 입력된다. 승산부(741∼74n) 각각은 입력된 출력 신호에 탭 계수를 승산하여 가산부(750)에 출력한다. 가산부(750)는 승산부(741∼74n)로부터 출력된 각 출력 신호를 가산하여 후단에 출력한다.
또한, 위상 보상기(511)에 대하여 신호가 N 병렬로 입력되는 경우는, 지연 소자(721∼72n)를 생략하고, 위상 제어 신호의 정수부의 최대 폭의 입력 셀렉터와, 탭 계수 산출부(730)에 의해 산출된 동일 탭 계수의 FIR(Finite Impulse Response: 유한 임펄스 응답) 필터를 N개 병렬로 동작시킨다. 이 경우, 입력 셀렉터는 탭수만큼 설치한다.
도 8은 위상 보상기의 구체예 2를 도시하는 블록도이다. 도 8에 도시하는 위상 보상기(511)는 주파수 영역 보상형 위상 보상기의 구체예이다. 도 8에 도시하는 바와 같이, 위상 보상기(511)는 푸리에 변환부(811)와, 회전자 변환부(812)와, 승산부(813)와, 역푸리에 변환부(814)를 구비한다. 푸리에 변환부(811)는 위상 보상기(511)에 입력된 신호를 푸리에 변환(FFT: Fast Fourier Transform: 고속 푸리에 변환)하여 주파수 영역으로 변환한다. 푸리에 변환부(811)는 푸리에 변환된 신호를 승산부(813)에 출력한다.
회전자 변환부(812)는 제1 DLF(513)로부터 출력된 위상 제어 신호에 대해 회전자 변환 처리를 수행하고, 회전자 변환 처리에 의해 얻어진 위상 시프트 계수를 승산부(813)에 출력한다. 승산부(813)는 푸리에 변환부(811)로부터 출력된 신호에, 회전자 변환부(812)로부터 출력된 위상 시프트 계수를 승산하고, 승산된 신호를 역푸리에 변환부(814)에 출력한다. 역푸리에 변환부(814)는 승산부(813)로부터 출력된 신호를 역푸리에 변환(IFFT: Inverse FFT: 역고속 푸리에 변환)하여 후단[적응 등화형 복조 회로(163)]에 출력한다.
도 9는 제1 DLF의 구체예를 도시하는 블록도이다. 도 9에 도시하는 바와 같이, 제1 DLF(513)는 로우 패스 필터(911)(LPF: Low Pass Filter)와, 승산 회로(912)와, 가산 회로(913)와, 지연 소자(914)와, 승산 회로(915)와, 로우 패스 필터(916)와, 가산 회로(917)를 구비한다. 로우 패스 필터(911)에는 위상 검출부(512)로부터 출력된 위상 신호가 입력된다. 로우 패스 필터(911)는 입력된 위상 신호의 저주파 성분을 추출하고, 추출한 신호를 승산 회로(912) 및 승산 회로(915)에 출력한다.
승산 회로(912)는 로우 패스 필터(911)로부터 출력된 신호에 계수 b를 승산하여 가산 회로(913)에 출력한다. 가산 회로(913)는 승산 회로(912)로부터 출력된 신호에, 지연 소자(914)로부터 출력된 신호를 가산하고, 가산한 신호를 적분항으로서 지연 소자(914) 및 가산 회로(917)에 출력한다. 지연 소자(914)는 가산 회로(913)로부터 출력된 신호를 제1 DLF의 1 동작 클록만큼 지연시키고, 지연시킨 신호를 가산 회로(913)에 출력한다.
승산 회로(915)는 로우 패스 필터(911)로부터 출력된 신호에 계수 a를 승산하여 로우 패스 필터(916)에 출력한다. 로우 패스 필터(916)는 승산 회로(915)로부터 출력된 신호의 저주파 성분을 추출하고, 추출한 신호를 비례항으로서 가산 회로(917)에 출력한다. 가산 회로(917)는 가산 회로(913)로부터 출력된 적분항의 신호와, 로우 패스 필터(916)로부터 출력된 비례항의 신호를 가산한다. 가산 회로(917)는 가산된 신호를 위상 제어 신호로서 위상 보상기(511)에 출력한다.
이상의 구성에 의해, 제1 DLF(513)에 입력된 위상 신호가 계수 a, b를 갖는 비례항과 적분항의 합으로서 위상 제어 신호로 변환된다. 계수 a, b는 예컨대 디지털 코히어런트 수신기(100)의 설계나 전송 상태에 따라 결정된다.
또한, 로우 패스 필터(911)는 병렬화된 각 신호(I, Q 채널 및 H, V축)의 각 위상 신호를 처리하기 위한 데시메이션 필터(decimation filter)로서 동작한다. 예컨대, 로우 패스 필터(911)는, 단순한 예로서는, 각 위상 신호의 평균 또는 총합을 출력한다. 단, 로우 패스 필터(911)를 생략한 구성으로 할 수도 있다.
로우 패스 필터(916)는 위상 신호의 고주파 잡음 성분을 억압하기 위해 설치된다. 국부 발광원(112)의 주파수 변동의 변동 주기는 수백 [kHz] 이상의 성분을 갖는 경우가 있다. 이 때문에, 제어 루프 지연을 최소로 하기 위해, 비례항에만 고주파 잡음 억압용의 로우 패스 필터(916)를 삽입한다. 단, 로우 패스 필터(916)를 생략한 구성으로 할 수도 있다.
도 10은 제2 DLF의 구체예를 도시하는 블록도이다. 도 10에 도시하는 바와 같이, 제2 DLF(514)는 승산 회로(1011)와, 가산 회로(1012)와, 지연 소자(1013)와, 승산 회로(1014)와, 가산 회로(1015)와, 로우 패스 필터(1016)를 구비한다. 제2 DLF(514)에 입력된 위상 신호(또는 위상 제어 신호)는 승산 회로(1011) 및 승산 회로(1014)에 입력된다.
승산 회로(1011)는 입력된 신호에 계수 B를 승산하여 가산 회로(1012)에 출력한다. 가산 회로(1012)는 승산 회로(1011)로부터 출력된 신호에, 지연 소자(1013)로부터 출력된 신호를 가산하고, 가산한 신호를 적분항으로서 지연 소자(1013) 및 가산 회로(1015)에 출력한다. 지연 소자(1013)는 가산 회로(1012)로부터 출력된 신호를 제2 DLF의 1 동작 클록만큼 지연시키고, 지연시킨 신호를 가산 회로(1012)에 출력한다.
승산 회로(1014)는 입력된 신호에 계수 A를 승산하고, 승산된 신호를 비례항으로서 가산 회로(1015)에 출력한다. 가산 회로(1015)는 가산 회로(1012)로부터 출력된 적분항의 신호와, 승산 회로(1014)로부터 출력된 비례항의 신호를 가산하여 로우 패스 필터(1016)에 출력한다. 로우 패스 필터(1016)는 가산 회로(1015)로부터 출력된 신호의 저주파 성분을 추출하고, 추출한 신호를 주파수 제어 신호로서 주파수 가변 발진기(140)에 출력한다.
이상의 구성에 의해, 제2 DLF(514)에 입력된 신호가 계수 A, B를 갖는 비례항과 적분항의 합으로서 주파수 제어 신호로 변환된다. 계수 A, B는 예컨대 디지털 코히어런트 수신기(100)의 설계나 전송 상태에 따라서 결정된다.
또한, 예컨대 도 6에 도시하는 바와 같이, 위상 검출부(512)로부터 출력된 위상 신호가 그대로 제2 DLF(514)에 입력되는 경우는, 승산 회로(1011) 및 승산 회로(1014)의 전단에 로우 패스 필터를 설치할 수도 있다. 승산 회로(1011) 및 승산 회로(1014)의 전단에 설치된 로우 패스 필터는 위상 신호의 데시메이션 필터 및 위상 정보의 적분 동작(integral operation)을 한다. 또한, 로우 패스 필터(1016)는 주파수 가변 발진기(140)로부터 출력되는 클록에 고주파 잡음을 싣지 않도록 하기 위한 로우 패스 필터다. 단, 로우 패스 필터(1016)는 생략한 구성으로 할 수도 있다.
도 11은 도 1∼도 3에 도시한 위상 제어 회로의 구체예 3을 도시하는 블록도이다. 도 11에 있어서, 도 5에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 파형 왜곡 보상 회로(161)가 주파수 영역에서의 파형 왜곡을 보상하는 회로인 경우는, 도 11에 도시하는 바와 같이, 도 5에 도시한 파형 왜곡 보상 회로(161)와 위상 보상기(511) 대신에, 파형 왜곡 보상 회로(161)와 위상 보상기(511)를 일체적으로 구성한 보상 회로(1111)를 설치할 수도 있다. 또한, 도 11에 도시한 주파수 가변 발진기(140) 대신에, 고정 주파수 발진기(211) 및 DDS(212)(도 2 참조)를 구비하는 구성으로 할 수도 있다.
도 12는 도 1∼도 3에 도시한 위상 제어 회로의 구체예 4를 도시하는 블록도이다. 도 12에 있어서, 도 6에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 파형 왜곡 보상 회로(161)가 주파수 영역에서의 파형 왜곡을 보상하는 회로인 경우는, 도 12에 도시하는 바와 같이, 도 6에 도시한 파형 왜곡 보상 회로(161)와 위상 보상기(511) 대신에, 파형 왜곡 보상 회로(161)와 위상 보상기(511)를 일체적으로 구성한 보상 회로(1111)를 설치할 수도 있다. 또한, 도 12에 도시한 주파수 가변 발진기(140) 대신에, 고정 주파수 발진기(211) 및 DDS(212)(도 2 참조)를 구비하는 구성으로 할 수도 있다.
도 13은 보상 회로의 구체예 1을 도시하는 블록도이다. 도 11 및 도 12에 도시한 보상 회로(1111)는 예컨대 도 13에 도시하는 바와 같이, 푸리에 변환부(1311)와, 회전자 변환부(1312)와, 승산부(1313)와, 승산부(1314)와, 역푸리에 변환부(1315)를 구비한다.
푸리에 변환부(1311)는 보상 회로(1111)에 입력된 신호를 푸리에 변환하여 주파수 영역으로 변환한다. 푸리에 변환부(1311)는 푸리에 변환된 신호를 승산부(1313)에 출력한다. 회전자 변환부(1312)는 제1 DLF(513)로부터 출력된 위상 제어 신호에 대해 회전자 변환 처리를 수행하고, 회전자 변환 처리에 의해 얻어진 위상 시프트 계수를 승산부(1314)에 출력한다.
승산부(1313)는 푸리에 변환부(1311)로부터 출력된 신호에, 주파수 영역의 파형 왜곡 보정 계수를 승산하고, 승산된 신호를 승산부(1314)에 출력한다. 승산부(1313)에 있어서 승산되는 파형 왜곡 보정 계수는 수신 신호의 파형 왜곡에 따라서 결정되는 계수이며, 예컨대 디지털 코히어런트 수신기(100)의 메모리에 미리 기억되어 있다.
승산부(1314)는 승산부(1313)로부터 출력된 신호에, 회전자 변환부(1312)로부터 출력된 위상 시프트 계수를 승산하고, 승산된 신호를 역푸리에 변환부(1315)에 출력한다. 역푸리에 변환부(1315)는 승산부(1314)로부터 출력된 신호를 역푸리에 변환하여 후단[적응 등화형 복조 회로(163)]에 출력한다. 또한, 승산부(1313) 전단에 승산부(1314)를 설치하는 구성으로 할 수도 있다. 즉, 파형 왜곡 보정 계수와 위상 시프트 계수를 승산하는 순서는 상관없다.
이와 같이, 파형 왜곡 보상 회로(161)와 위상 보상기(511)는 파형 왜곡 보정 계수와, 제1 DLF(513)에 의해 변환된 위상 제어 신호를 각 주파수의 회전자로 변환하여 얻은 위상 시프트 계수를 주파수 영역에서 승산하는 보상 회로(1111)에 의해 실현할 수 있다. 이것에 의해, 파형 왜곡 보상 및 위상 보상을 1회의 푸리에 변환에 의해 수행할 수 있다. 이 때문에, 회로의 소형화 및 고속화를 도모할 수 있다.
도 14는 보상 회로의 구체예 2를 도시하는 블록도이다. 도 14에 있어서, 도 13에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 파형 왜곡 보상 회로(161)가 신호의 파장 분산을 보상하는 분산 보상기이고, 주파수 영역에서의 파형 왜곡 보정 대상이 파장 분산인 경우는, 보상 회로(1111)를 도 14에 도시하는 바와 같이 구성할 수도 있다. 여기서 보상 회로(1111)는 도 13에 도시한 승산부(1313)를 생략한 구성이다.
푸리에 변환부(1311)는 푸리에 변환된 신호를 승산부(1314)에 출력한다. 회전자 변환부(1312)(회전자 변환기)는 제1 DLF(513)로부터 출력된 위상 제어 신호와 함께 파장 분산 보상량의 회전자 변환 처리를 수행하고, 회전자 변환 처리에 의해 얻어진 회전자(파장 분산 및 위상의 시프트 계수)를 승산부(1314)에 출력한다. 회전자 변환부(1312)에서 회전자 변환 처리가 수행되는 파장 분산량은 수신 신호의 파장 분산에 따라서 결정되는 계수이고, 예컨대 디지털 코히어런트 수신기(100)의 메모리에 미리 기억되어 있다.
승산부(1314)는 푸리에 변환부(1311)로부터 출력된 신호에, 회전자 변환부(1312)로부터 출력된 회전자를 승산하고, 승산된 신호를 역푸리에 변환부(1315)에 출력한다. 이와 같이, 상기 식 (6)으로 나타내는 파장 분산 보상 계수가 진폭 1.0에서 위상각 정보만을 갖는 것을 이용하여, 위상 보상 처리의 위상 시프트 계수의 위상각 정보와 함께 파장 분산량의 회전자를 변환함으로써, 주파수 영역에서의 승산을 1회로 수행할 수 있다.
회전자 변환부(1312)의 처리는 예컨대 하기 식 (9)에 의해 나타낼 수 있다. 하기 식 (9)에 있어서, Δτ는 시간 영역의 위상 제어량을 나타낸다.
[수학식 9]
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이와 같이, 파형 왜곡 보상 회로(161)가 파장 분산을 보상하는 경우, 보상 회로(1111)는 파장 분산 보상량과 위상 제어 신호를 각 주파수의 회전자로 변환하는 회전자 변환부(1312)를 구비한다. 그리고, 보상 회로(1111)는 회전자 변환부(1312)에 의해 변환된 회전자를 신호에 승산함으로써, 파형 왜곡 보상 및 위상 보상을 1회의 복소 승산에 의해 수행할 수 있다. 이에, 회로의 소형화 및 고속화를 도모할 수 있다.
도 15는 도 4에 도시한 위상 제어 회로의 구체예 1을 도시하는 블록도이다. 도 15에 있어서, 도 5에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 15에 도시하는 바와 같이, 제2 DLF(514)는 신호 처리된 신호를 주파수 제어 신호로서 주파수/위상 보상 회로(412)에 출력한다.
주파수/위상 보상 회로(412)는 제2 DLF(514)로부터 출력된 주파수 제어 신호에 기초하여, 디지털 변환부(150)로부터의 신호의 샘플링 위상을 보상한다. 주파수/위상 보상 회로(412)는 샘플링 위상이 보상된 신호를 파형 왜곡 보상 회로(161)에 출력한다. 파형 왜곡 보상 회로(161)는 주파수/위상 보상 회로(412)로부터 신호의 파형 왜곡을 보상한다.
또한, 도 15에 도시한 구성에 있어서, 파형 왜곡 보상 회로(161)와 위상 보상기(511) 대신에, 파형 왜곡 보상 회로(161)와 위상 보상기(511)를 일체적으로 구성한 보상 회로(1111)를 설치하는 구성(도 11∼도 14 참조)으로 할 수도 있다.
도 16은 도 4에 도시한 위상 제어 회로의 구체예 2를 도시하는 블록도이다. 도 16에 있어서, 도 15에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 16에 도시하는 바와 같이, 위상 검출부(512)는 검출된 위상을 나타내는 위상 신호를 제1 DLF(513) 및 제2 DLF(514)에 출력할 수도 있다. 이 경우, 제2 DLF(514)는 위상 검출부(512)로부터 출력된 위상 신호를 신호 처리한다.
또한, 도 16에 도시한 구성에 있어서, 파형 왜곡 보상 회로(161)와 위상 보상기(511) 대신에, 파형 왜곡 보상 회로(161)와 위상 보상기(511)를 일체적으로 구성한 보상 회로(1111)를 설치하는 구성(도 11∼도 14 참조)으로 할 수도 있다.
도 17은 도 4에 도시한 위상 제어 회로의 구체예 3을 도시하는 블록도이다. 도 17에 있어서, 도 15에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 17에 도시하는 바와 같이, 위상 제어 회로(162)는 도 15에 도시한 구성에서 위상 보상기(511)를 생략한 구성으로 할 수도 있다. 제1 DLF(513)는 신호 처리된 신호를 위상 제어 신호로서 주파수/위상 보상 회로(412)에 출력한다.
주파수/위상 보상 회로(412)는 제2 DLF(514)로부터의 주파수 제어 신호에 기초하여 샘플링 위상을 보상하고, 제1 DLF(513)로부터 출력된 위상 제어 신호에 기초하여, 파형 왜곡 보상 회로(161)로부터 출력된 신호의 위상을 보상한다. 주파수/위상 보상 회로(412)는 보상된 신호를 파형 왜곡 보상 회로(161)에 출력한다. 이와 같이, 파형 왜곡 보상 회로(161)에서 발생하는 위상 변동도 포함하여, 파형 왜곡 보상 회로(161)의 전단에서 보상이 수행된다.
도 18은 도 4에 도시한 위상 제어 회로의 구체예 4를 도시하는 블록도이다. 도 18에 있어서, 도 17에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 18에 도시하는 바와 같이, 위상 검출부(512)는 검출된 위상을 나타내는 위상 신호를 제1 DLF(513) 및 제2 DLF(514)에 출력할 수도 있다. 이 경우, 제2 DLF(514)는 위상 검출부(512)로부터 출력된 위상 신호를 신호 처리한다.
도 19는 주파수/위상 보상 회로의 구체예 1을 도시하는 블록도이다. 도 19에 도시하는 주파수/위상 보상 회로(412)는 시간 영역 보상형의 디지털 주파수/위상 보상 회로의 구체예이다. 여기서는, 고정 주파수 발진기(411)의 발진 주파수가 수신 신호보다 조금 높게 설정되어 있는 것으로 한다. 도 19에 도시하는 바와 같이, 주파수/위상 보상 회로(412)는 주파수 위상 변환기(1910)와, 병렬 변환부(1920)와, 탭 계수 산출부(1930)와, N개의 FIR 필터(1940)를 구비한다.
주파수 위상 변환기(1910)는 제2 DLF(514)의 출력(주파수 제어 신호)을 위상 제어 신호로서 이용하기 위해, 제2 DLF(514)의 출력을 주파수로부터 위상으로 변환한다. 주파수 위상 변환기(1910)는 예컨대 적분기이다. 주파수 위상 변환기(1910)에 의해 위상으로 변환된 신호의 정수부는 병렬 변환부(1920)에 출력되고, 주파수 위상 변환기(1910)에서 제어가 끝난 샘플수만큼 차감된다.
병렬 변환부(1920)는 주파수 위상 변환기(1910)로부터 출력된 신호의 정수부에 기초하여, 주파수/위상 보상 회로(412)에 입력된 신호를 병렬 신호로 변환한다. 구체적으로는, 병렬 변환부(1920)는 주파수 위상 변환기(1910)로부터 출력된 정수부를 제어 신호로서 이용하여 1 대 N(정수부가 「0」인 경우) 또는 1 대 N+1(정수부가 「1」인 경우)의 병렬 변환을 수행하여 후단에 출력한다.
도면부호 1921로 나타내는 이전회 최신 데이터는 주파수 위상 변환기(1910)의 출력의 정수부가 「0」인 경우는 (N-1-M)∼(N-1)의 M개가 유지된다. 또한, 이전회 최신 데이터는 주파수 위상 변환기(1910)의 출력의 정수부가 「1」인 경우는, 병렬 변환부(1920)에서 1 대 N+1의 병렬 변환이 이루어지기 때문에 (N-M)∼N의 M개가 유지된다.
또한, 병렬 변환부(1920)는 병렬 변환부(1920) 후단의 신호 처리를 수행하는 클록을 작성한다. 구체적으로는, 병렬 변환부(1920)는 디지털 변환부(150)의 샘플링 클록의 1/N(정수부가 「0」인 경우) 또는 1/(N+1)(정수부가 「1」인 경우)의 클록을 생성하여 후단에 출력한다. 병렬 변환부(1920)는 1 대 N+1의 병렬 변환을 하는 경우, 병렬 변환부(1920) 후단의 1 클록 시간이 N+1 샘플 시간이 되도록 클록을 작성한다.
주파수 위상 변환기(1910)에 의해 위상으로 변환된 신호의 소수부는 탭 계수 산출부(1930)에 출력된다. 탭 계수 산출부(1930)는 주파수 위상 변환기(1910)의 출력의 소수부에 기초하여, N개의 FIR 필터(1940)(0∼N-1)의 샘플 위치가 되는 각 탭 계수를 산출한다. 탭 계수 산출부(1930)는 산출된 각 탭 계수를 각각 대응하는 FIR 필터(1940)에 출력한다. 탭 계수 산출부(1930)의 처리에는 병렬 변환부(1920)에 상당하는 레이턴시 조정이 포함된다.
예컨대, 수신 신호와 고정 주파수 발진기(411)의 주파수차가 작은 경우는, N개의 FIR 필터(1940)에 대한 탭 계수를 동일하게 할 수도 있다.
N개의 FIR 필터(1940)(0∼N-1) 각각은 병렬 변환부(1920)로부터 출력된 각 신호를, 탭 계수 산출부(1930)로부터 출력된 탭 계수에 의해 보상한다. FIR 필터(1940)(0∼N-1) 각각은 보상된 신호를 N 샘플 병렬화 데이터로서 후단에 출력한다.
또한, 도 17 및 도 18에 도시한 구성과 같이, 제1 DLF(513)의 출력(위상 제어 신호)도 주파수/위상 보상 회로(412)에 입력되는 경우는, 주파수 위상 변환기(1910)의 출력에, 제1 DLF(513)의 출력을 가산하는 가산 회로(1950)를 설치할 수도 있다.
도 20은 주파수/위상 보상 회로의 구체예 2를 도시하는 블록도이다. 도 20에 있어서, 도 19에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 20에 도시하는 바와 같이, 주파수/위상 보상 회로(412)는 도 19에 도시한 탭 계수 산출부(1930) 및 FIR 필터(1940) 대신에, 푸리에 변환부(2011)와, 회전자 변환부(2012)와, 승산부(2013)와, 역푸리에 변환부(2014)를 구비할 수도 있다.
병렬 변환부(1920)는 병렬 변환된 병렬 데이터(N+1 데이터)를 푸리에 변환부(2011)에 출력한다. 푸리에 변환부(2011)는 병렬 변환부(1920)로부터 출력된 신호를 푸리에 변환하여 주파수 영역으로 변환한다. 구체적으로는, 푸리에 변환부(2011)는 주파수 위상 변환기(1910)의 출력의 정수부가 「0」인 경우는 1∼N번째의 입력만을 사용하여 처리한다.
또한, 푸리에 변환부(2011)는 주파수 위상 변환기(1910)의 출력의 정수부가 「1」이고, 이미 FFT 구간이 시작된 경우는 1∼N+1번째 입력을 사용하여 연속 샘플로서 FFT에 입력한다. 그리고, 푸리에 변환부(2011)는 FFT 구간이 끝날 때까지는 병렬 변환부(1920)로부터 출력된 모든 신호를 사용한다. 최후의 FFT 입력은 1∼N-1번째가 된다.
FFT 구간이 이제부터 시작되는 경우는, 푸리에 변환부(2011)는 2∼N+1번째 입력을 사용하여 FFT를 시작하고, 그 후는 1∼N번째의 입력을 사용한다. FFT 구간이 막 끝난 경우, 푸리에 변환부(2011)는 1∼N번째의 입력을 사용함으로써, FFT 윈도우가 종료된다. 푸리에 변환부(2011)는 푸리에 변환된 신호를 승산부(2013)에 출력한다.
회전자 변환부(2012)는 주파수 위상 변환기(1910)의 출력의 소수부에 대해 회전자 변환 처리를 수행하고, 회전자 변환 처리에 의해 얻어진 시프트 계수를 승산부(2013)에 출력한다. 회전자 변환부(2012)의 처리에는, 병렬 변환부(1920) 및 푸리에 변환부(2011)에 상당하는 레이턴시 조정이 포함된다.
승산부(2013)는 푸리에 변환부(2011)로부터 출력된 신호에, 회전자 변환부(2012)로부터 출력된 시프트 계수를 승산하고, 승산된 신호를 역푸리에 변환부(2014)에 출력한다. 역푸리에 변환부(2014)는 승산부(2013)로부터 출력된 신호를 역푸리에 변환하여 후단[파형 왜곡 보상 회로(161)]에 출력한다.
주파수 위상 변환기(1910)의 출력의 소수부 Δτ의 위상 시프트는 주파수 영역에서는 exp(jωΔτ)의 회전자 계수가 된다. 이에, 입력 신호의 푸리에 변환 결과에 회전자 계수를 승산하고, 역푸리에 변환함으로써 위상 시프트가 실현된다. 또한, 푸리에 변환부(2011), 승산부(2013) 및 역푸리에 변환부(2014)에서의 주파수 영역의 처리는 주파수/위상 보상뿐만 아니라, 예컨대 파장 분산의 보상 처리와 공용될 수도 있다.
도 21은 도 1∼도 3에 도시한 위상 제어 회로의 구체예 5를 도시하는 블록도이다. 도 21에 있어서, 도 5에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 21에 도시하는 바와 같이, 위상 제어 회로(162)는 도 5에 도시한 구성에 추가로 위상 검출부(2111)를 구비할 수도 있다. 위상 검출부(512)는 파형 왜곡 보상 회로(161)로부터 위상 보상기(511)에 출력되는 신호의 위상을 검출한다. 위상 검출부(512)는 검출된 위상을 나타내는 위상 신호를 제1 DLF(513)에 출력한다.
위상 검출부(2111)는 위상 보상기(511)로부터 출력되는 신호의 위상을 검출한다. 위상 검출부(2111)는 검출된 위상을 나타내는 위상 신호를 제2 DLF(514)에 출력한다. 제1 DLF(513)는 위상 검출부(512)로부터 출력된 위상 신호를 신호 처리하고, 신호 처리된 신호를 위상 보상기(511)에 출력한다. 제2 DLF(514)는 위상 검출부(2111)로부터 출력된 위상 신호를 신호 처리한다. 제2 DLF(514)는 신호 처리된 신호를 주파수 제어 신호로서 주파수 가변 발진기(140)에 출력한다.
이와 같이, 위상 검출부(512)는 도 5에 도시한 구성에 있어서, 위상 보상기(511)에 의해 보상되기 전 신호의 위상을 검출하는 구성으로 할 수도 있다. 이 경우는 위상 검출부(512)에 의한 위상의 검출 결과가 후단의 위상 보상기(511)에 출력되는 피드포워드 제어가 된다. 또한, 도 21에 도시한 주파수 가변 발진기(140) 대신에, 고정 주파수 발진기(211) 및 DDS(212)(도 2 참조)를 구비하는 구성으로 할 수도 있다.
도 22는 도 1∼도 3에 도시한 위상 제어 회로의 구체예 6을 도시하는 블록도이다. 도 22에 있어서, 도 6에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 22에 도시하는 바와 같이, 위상 제어 회로(162)의 위상 검출부(512)는 파형 왜곡 보상 회로(161)로부터 위상 보상기(511)에 출력되는 신호의 위상을 검출한다.
이와 같이, 위상 검출부(512)는 도 6에 도시한 구성에 있어서, 위상 보상기(511)에 의해 보상되기 전의 신호의 위상을 검출하는 구성으로 할 수도 있다. 이 경우는 위상 검출부(512)에 의한 위상의 검출 결과가 후단의 위상 보상기(511)에 출력되는 피드포워드 제어가 된다. 또한, 도 22에 도시한 주파수 가변 발진기(140) 대신에, 고정 주파수 발진기(211) 및 DDS(212)(도 2 참조)를 구비하는 구성으로 할 수도 있다.
(위상 검출부의 구성예)
도 23은 위상 검출부(512)에 사용되는 위상 검출기의 구성예를 도시하는 블록도이다. 도 23에 도시하는 위상 검출기(2300)는 가드너(Gardner) 방식의 위상 검출기(예컨대, 상기 비특허문헌 2 참조)이다. 도 23에 도시하는 바와 같이, 위상 검출기(2300)는 지연 소자(2311)와, 지연 소자(2312)와, 감산부(2313)와, 승산부(2314)와, 지연 소자(2321)와, 지연 소자(2322)와, 감산부(2323)와, 승산부(2324)와, 가산부(2330)를 구비한다. 위상 검출기(2300)에는, 예컨대 2배의 오버샘플링이 이루어진 신호가 입력된다.
위상 검출기(2300)에 입력되는 신호의 I 채널 성분(H_i or V_i)은 지연 소자(2311) 및 감산부(2313)에 입력된다. 지연 소자(2311)는 입력된 신호를 1/2 심볼만큼 지연시키고, 지연시킨 신호를 지연 소자(2312) 및 승산부(2314)에 출력한다. 지연 소자(2312)는 지연 소자(2311)로부터 출력된 신호를 1/2 심볼만큼 지연시켜 감산부(2313)에 출력한다.
감산부(2313)는 지연 소자(2312)로부터 출력된 신호로부터, 위상 검출기(2300)에 입력된 신호를 감산하여 승산부(2314)에 출력한다. 감산부(2313)로부터 출력되는 신호는 1 심볼 어긋난 신호 간의 차분이다. 승산부(2314)는 지연 소자(2311)로부터 출력된 1/2 심볼 어긋난 신호와, 감산부(2313)로부터 출력된 1 심볼 어긋난 신호와의 차분을 승산하여 가산부(2330)에 출력한다.
위상 검출기(2300)에 입력되는 신호의 Q 채널 성분(H_q or V_q)은 지연 소자(2321) 및 감산부(2323)에 입력된다. 지연 소자(2321)는 입력된 신호를 1/2 심볼만큼 지연시키고, 지연시킨 신호를 지연 소자(2322) 및 승산부(2324)에 출력한다. 지연 소자(2322)는 지연 소자(2321)로부터 출력된 신호를 1/2 심볼만큼 지연시켜 감산부(2323)에 출력한다.
감산부(2323)는 지연 소자(2322)로부터 출력된 신호로부터, 위상 검출기(2300)에 입력된 신호를 감산하여 승산부(2324)에 출력한다. 감산부(2323)로부터 출력되는 신호는 1 심볼 어긋난 신호 간의 차분이다. 승산부(2324)는 지연 소자(2321)로부터 출력된 1/2 심볼 어긋난 신호와, 감산부(2323)로부터 출력된 1 심볼 어긋난 신호와의 차분을 승산하여 가산부(2330)에 출력한다.
가산부(2330)는 승산부(2314)로부터 출력된 신호와, 승산부(2324)로부터 출력된 신호를 가산하여 후단에 출력한다. 가산부(2330)에서의 처리는 심볼 레이트(=1/2 다운 샘플링)에 의해 이루어진다. 이것에 의해, 가산부(2330)로부터 출력되는 신호는 1/2 심볼 어긋난 위상의 신호가 0 크로스점이 되는 위상 신호가 된다.
여기서, 도 23에 도시한 가드너(Gardner) 방식의 위상 검출기(2300)를 위상 검출부(512)로서 사용하는 것도 고려되지만, 상기 식 (6) 및 식 (7)에 나타내는 파장 분산 보상 오차(ΔD)나 편파 모드 분산에 의해, 위상 검출 감도가 변화한다. 특히 편파 모드 분산에 의한 위상 검출 감도의 변화는 광파이버의 편파 회전 상태에 대한 의존성이 있다.
도 24는 감도 보정형(한쪽 보정)의 위상 검출기에 의한 감도 보정을 나타내는 그래프이다. 도 24에서, 횡축은 위상 검출기에 입력되는 신호의 위상을 나타낸다. 종축은 위상 검출기로부터 출력되는 위상 신호의 진폭을 나타낸다. 관계(2410)는 위상 검출기에서의 감도 열화가 없는 경우의, 신호의 위상과 위상 신호의 진폭 관계를 나타낸다. 관계(2420)는 위상 검출기에서의 감도 열화가 있는 경우의, 신호의 위상과 위상 신호의 진폭의 관계를 나타낸다.
통상, 위상 검출기는 관계(2410)로 나타내는 바와 같이, 0 크로스점을 중심으로 하여, ±0.15∼±0.2 심볼 정도의 범위에서 위상을 선형으로 검출한다. 그러나, 위상 검출 결과의 기울기로 나타내는 위상 검출 감도는 상기 식 (6) 및 식 (7)에 나타내는 파장 분산 보상 오차(ΔD)나 편파 모드 분산에 의해 열화된다. 이 때문에, 관계(2420)로 나타내는 바와 같이, 위상 검출 결과 기대값과는 상이한 기울기의 위상 검출 결과가 된다.
이 감도 열화는 제1 DLF(513) 및 제2 DLF(514)를 통과한 위상 제어 루프에 악영향을 미친다. 이 때문에 위상 검출기가 선형으로 위상 검출하는 범위 내에서 위상 시프트량(x)을 정하고, 입력 신호의 위상 검출 결과(α)를 x 위상 시프트된 신호의 위상 검출 결과(β)에 따라 보정한다(한쪽 보정). 보정 계수는 1/(β-α)에 비례하지만, 현재의 위상이 원점에 가까운 것으로서 1/β에 비례하는 보정 계수로 하여도 좋다.
도 25는 감도 보정형(양쪽 보정) 위상 검출기에 의한 감도 보정을 나타내는 그래프이다. 도 25에 있어서, 도 24에 도시한 부분과 같은 부분에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 입력 신호의 위상 검출 결과(α)를 x 및 -x 위상 시프트된 신호의 위상 검출 결과(β, γ)에 따라 보정할 수도 있다(양쪽 보정). 보정 계수는 현재의 위상이 원점에 가까운 것으로서 2/(β-γ)에 비례하는 것으로 한다. 보정값의 비례 계수는 위상 시프트량 x에 따라 정해지고, 보정 계수를 승산함으로써 위상 검출 결과 기대값의 기울기가 되도록 결정할 수 있다. 한쪽 보정의 β 및 양쪽 보정의 (β-γ)가 마이너스의 값이 될 수도 있다.
도 26은 감도 모니터 위상 검출기(한쪽 모니터)의 구성예를 도시하는 블록도이다. 도 26에 도시하는 바와 같이, 감도 모니터 위상 검출기(2600)는 위상 검출기(2611)와, 감도 모니터부(2620)를 구비한다. 감도 모니터부(2620)에는 감도 모니터 위상 검출기(2600)에 입력되는 신호가 분기되어 입력된다. 위상 검출기(2611)는 입력된 신호의 위상을 검출하고, 검출된 위상을 나타내는 위상 신호(도 24, 도 25의 α)를 후단에 출력한다.
감도 모니터부(2620)는 x 위상 시프트부(2621)와, 위상 검출기(2622)(제2 위상 검출기)를 구비한다. x 위상 시프트부(2621)는 입력된 신호의 위상을 시프트량 x만큼 시프트시킨다. 예컨대, x 위상 시프트부(2621)는 샘플간 보간 등에 의해 위상이 시프트량 x만큼 시프트된 신호를 생성한다. x 위상 시프트부(2621)는 위상이 시프트된 신호를 위상 검출기(2622)에 출력한다.
위상 검출기(2622)는 x 위상 시프트부(2621)로부터 출력된 신호의 위상을 검출한다. 위상 검출기(2622)는 위상 검출기(2611)와 같은 감도 열화 특성을 갖는 위상 검출기이다. 위상 검출기(2622)는 검출된 위상을 나타내는 위상 신호를 감도 모니터값(도 24, 도 25의 β)으로서 후단에 출력한다.
또한, 감도 모니터 위상 검출기(2600)에 병렬 신호가 입력되는 경우는, 위상 검출기(2611) 후단에 평균화부(2612)(Σ)를 설치하고, 위상 검출기(2611)로부터 출력되는 신호마다 위상 신호를 평균화부(2612)에 의해 평균화하는 구성으로 할 수도 있다. 또한, 감도 모니터 위상 검출기(2600)에 대하여 H축과 V축의 각 신호가 입력되는 경우는, 평균화부(2612)에서 편파 다이버시티 가산을 할 수도 있다.
또한, 감도 모니터 위상 검출기(2600)에 병렬 신호가 입력되는 경우는, 예컨대 x 위상 시프트부(2621) 전단에 다운 샘플링부(2623)를 설치하고, 감도 변동 속도에 따라서 다운 샘플링을 수행하는 구성으로 할 수도 있다. 감도 모니터부(2620)는 광 전송로의 상태 변동 중, 위상 검출 감도에 영향을 주는 것(편파 특성 상태 변동 등)에 추종할 수 있는 속도로 동작하면 되기 때문에 다운 샘플링하는 구성이 가능하다.
또한, 감도 모니터 위상 검출기(2600)에 병렬 신호가 입력되는 경우는, 위상 검출기(2622) 후단에 평균화부(2624)(Σ)를 설치하고, 위상 검출기(2622)로부터 출력되는 신호마다 위상 신호를 평균화부(2624)에 의해 평균화하는 구성으로 할 수도 있다. 또한, 감도 모니터 위상 검출기(2600)에 대하여 H축과 V축의 각 신호가 입력되는 경우는, 평균화부(2624)에서 편파 다이버시티 가산을 할 수도 있다. 또한, 감도 모니터부(2620)의 출력단에 로우 패스 필터(2625)를 설치하고, 감도 모니터값의 광역 잡음을 억압하는 구성으로 할 수도 있다.
이와 같이, 감도 모니터부(2620)는 신호의 위상을 시프트하고, 위상이 시프트된 신호의 위상을 검출함으로써, 위상 검출기(2611)의 검출 감도를 모니터할 수 있다. 또한, x 위상 시프트부(2621)는 위상 검출기(2611)가 선형으로 위상을 검출하는 범위 내에서 위상을 시프트한다. 이것에 의해, 위상 검출기(2611)의 검출 감도를 정밀하게 모니터할 수 있다.
도 27은 감도 모니터 위상 검출기(양쪽 모니터)의 구성예를 도시하는 블록도이다. 도 27에 있어서, 도 26에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 27에 도시하는 바와 같이, 감도 모니터 위상 검출기(2600)의 감도 모니터부(2620)는 도 26에 도시한 구성에 추가로 -x 위상 시프트부(2711)(제2 위상 시프트부), 위상 검출기(2712)(제3 위상 검출기) 및 감산부(2713)를 구비한다.
위상 검출기(2622)는 위상 신호를 감산부(2713)에 출력한다. -x 위상 시프트부(2711)는 입력된 신호의 위상을 시프트량 -x(시프트량 x의 역방향)만큼 시프트시킨다. 예컨대, -x 위상 시프트부(2711)는 샘플간 보간 등에 의해 위상이 시프트량 -x만큼 시프트된 신호를 생성한다. -x 위상 시프트부(2711)는 위상이 시프트된 신호를 위상 검출기(2712)에 출력한다.
위상 검출기(2712)는 -x 위상 시프트부(2711)로부터 출력된 신호의 위상을 검출한다. 위상 검출기(2712)는 위상 검출기(2611)와 같은 감도 열화 특성을 갖는 위상 검출기이다. 위상 검출기는 검출된 위상을 나타내는 위상 신호를 감산부(2713)에 출력한다. 감산부(2713)는 위상 검출기(2622)에 의해 출력된 위상 신호로부터, 위상 검출기(2712)에 의해 출력된 위상 신호를 감산한다. 감산부(2713)는 감산 결과를 나타내는 신호를 위상 신호로서 후단에 출력한다.
이와 같이, 감도 모니터부(2620)는 위상이 x 시프트된 신호와, 위상이 -x 시프트된 신호와의 각 위상의 차분을 산출함으로써, 위상의 양방향의 변동에 대한 위상 검출기(2611)의 검출 감도를 모니터할 수 있다. 또한, -x 위상 시프트부(2711)는 위상 검출기(2611)가 선형으로 위상을 검출하는 범위 내에서 위상을 시프트한다. 이것에 의해, 감도 모니터 위상 검출기(2600)의 검출 감도를 정밀하게 모니터할 수 있다.
도 28은 감도 선택 보정형 위상 검출부의 구성예를 도시하는 블록도이다. 도 28에 도시하는 바와 같이, 위상 검출부(2800)는 등화 필터(2811∼281N)와, 감도 모니터 위상 검출기(2821∼282N)와, 선택부(2830)와, 선택 스위치(2840)와, 감도 보정 계수 생성부(2850)와, 승산부(2860)를 구비한다. 위상 검출부(2800)는 감도 선택형 위상 검출부이고, 예컨대 위상 검출부(512)에 적용될 수 있다.
등화 필터(2811∼281N)는 등화 특성(승산 계수 등)이 서로 상이한 등화 필터이다. 등화 필터(2811∼281N) 각각에는, 신호의 H축에 포함되는 I 채널 성분(H_i) 및 Q 채널 성분(H_q)과, 신호의 V축에 포함되는 I 채널 성분(V_i) 및 Q 채널 성분(V_q)이 입력된다. 등화 필터(2811)는 입력된 각 신호를 등화 처리하여 감도 모니터 위상 검출기(2821)에 출력한다. 마찬가지로, 등화 필터(2812∼281N) 각각은 입력된 각 신호를 등화 처리하여 각각 감도 모니터 위상 검출기(2822∼282N)에 출력한다.
감도 모니터 위상 검출기(2821∼282N) 각각은, 예컨대 도 26 또는 도 27에 도시한 감도 모니터 위상 검출기(2600)이다. 감도 모니터 위상 검출기(2821)는 등화 필터(2811)로부터 출력된 각 신호에 기초하여 신호의 위상을 검출하고, 검출된 위상을 나타내는 위상 신호를 선택 스위치(2840)에 출력한다. 또한, 감도 모니터 위상 검출기(2821)는 감도 모니터값을 선택부(2830)에 출력한다.
마찬가지로, 감도 모니터 위상 검출기(2822∼282N) 각각은 등화 필터(2812∼281N)로부터 출력된 각 신호에 기초하여 신호의 위상을 검출하고, 검출된 위상을 나타내는 위상 신호를 각각 선택 스위치(2840)에 출력한다. 또한, 감도 모니터 위상 검출기(2822∼282N) 각각은 감도 모니터값을 선택부(2830)에 출력한다.
선택부(2830)는 감도 모니터 위상 검출기(2821∼282N)로부터 출력된 감도 모니터값에 기초하여, 감도 모니터 위상 검출기(2821∼282N) 중 어느 하나를 선택한다. 구체적으로는, 선택부(2830)는 감도 모니터 위상 검출기(2821∼282N) 중 절대값이 최대인 감도 모니터값을 출력한 감도 모니터 위상 검출기를 선택한다. 감도 모니터 위상 검출기의 선택에서는, 잡음의 영향을 피하기 위해, 감도 모니터값의 최대값 검출에 히스테리시스를 갖게 할 수도 있다.
또한, 감도 모니터값의 절대값으로 선택하는 이유는, 광 전송로의 편파 모드 분산 상태에 따라서는 마이너스의 감도에서 양호한 위상을 검출하는 경우가 있기 때문이다. 선택부(2830)는 선택된 감도 모니터 위상 검출기를 선택 스위치(2840)에 통지한다. 또한, 선택부(2830)는 감도 모니터 위상 검출기(2821∼282N)로부터 출력된 감도 모니터값 중 최대의 감도 모니터값을 감도 보정 계수 생성부(2850)에 출력한다.
선택 스위치(2840)는 감도 모니터 위상 검출기(2821∼282N)로부터 출력된 각 위상 신호 중, 선택부(2830)로부터 통지된 감도 모니터 위상 검출기로부터 출력된 위상 신호를 승산부(2860)에 출력한다.
감도 보정 계수 생성부(2850)는 역수 산출부(2851)와, 승산부(2852)를 구비한다. 역수 산출부(2851)는 선택부(2830)로부터 출력된 감도 모니터값의 역수를 산출하여 승산부(2852)에 출력한다. 승산부(2852)는 역수 산출부(2851)로부터 출력된 신호에 계수를 승산하고, 승산 결과를 감도 보정 계수로서 승산부(2860)에 출력한다. 승산부(2852)에서 승산하는 계수는 감도 모니터 위상 검출기(2821∼282N)에서의 위상 시프트량 x(도 26 또는 도 27 참조)에 상당하는 계수이다.
승산부(2860)는 선택 스위치(2840)로부터 출력된 위상 신호에, 승산부(2852)로부터 출력된 감도 보정 계수를 승산한다. 승산부(2860)는 승산된 위상 신호를 후단에 출력한다. 또한, 감도 보정 계수 생성부(2850)는 감도 모니터값의 역수의 산출 및 계수를 승산하는 구성으로 했지만, 감도 모니터값과 감도 보정 계수를 대응시킨 테이블에 기초하여 감도 모니터값을 감도 보정 계수로 변환하는 테이블 참조 구성으로 할 수도 있다. 감도 모니터값과 감도 보정 계수를 대응시킨 테이블은 예컨대 디지털 코히어런트 수신기(100)의 메모리에 미리 기억되어 있다.
이와 같이, 위상 검출부(2800)는 입력된 신호를 서로 상이한 등화 특성의 등화 필터(2811∼281N)에서 병렬로 등화 처리하고, 등화 처리된 각 신호의 위상을 각각 검출한다. 또한, 위상 검출부(2800)는 감도 모니터 위상 검출기(2821∼282N)의 각 검출 감도의 모니터 결과에 기초하여, 감도 모니터 위상 검출기(2821∼282N) 중 어느 하나를 선택하고, 선택한 위상 검출기에 의해 검출된 위상을 나타내는 위상 신호를 출력한다.
이것에 의해, 감도 모니터 위상 검출기(2821∼282N) 중 검출 감도가 최적인 위상 검출기의 검출 결과를 위상 보상기(511)에서 이용할 수 있다. 예컨대, 감도 모니터 위상 검출기(2821∼282N) 중 검출 감도의 모니터값의 절대값이 최대인 위상 검출기의 검출 결과를 위상 보상기(511)에서 이용한다. 이것에 의해, 가장 감도 열화가 적은 위상 검출기의 검출 결과에 기초하여 위상을 보상하고, 신호의 위상을 더 정밀하게 검출할 수 있다. 이에 통신 품질을 더 향상시킬 수 있다.
또한, 위상 검출부(2800)는 감도 모니터 위상 검출기(2821∼282N)에 의한 각 모니터 결과 중, 선택부(2830)에 의해 선택된 위상 검출기의 모니터 결과의 역수에 비례하는 감도 보정 계수를 생성한다. 그리고, 위상 검출부(2800)는 선택 스위치(2840)에 의해 출력되는 위상에 감도 보정 계수를 승산한다. 이것에 의해, 선택된 위상 검출기에서의 감도 열화를 보정하고, 신호의 위상을 더 정밀하게 검출할 수 있다. 이에 통신 품질을 더 향상시킬 수 있다.
도 29는 다이버시티 가산형 위상 검출부의 구성예 1을 도시하는 블록도이다. 도 29에 도시하는 위상 검출부(2900)는 H축 위상 검출기(2911)(제1 위상 검출기)와, V축 위상 검출기(2912)(제2 위상 검출기)와, 가산부(2920)를 구비한다. 위상 검출부(2900)는 다이버시티 가산형 위상 검출부이고, 예컨대 위상 검출부(512)에 적용될 수 있다.
H축 위상 검출기(2911)에는 신호의 H축에 포함되는 I 채널 성분(H_i) 및 Q 채널 성분(H_q)이 입력된다. H축 위상 검출기(2911)는 입력된 신호의 위상을 검출하고, 검출된 위상을 나타내는 위상 신호를 가산부(2920)에 출력한다. V축 위상 검출기(2912)에는 신호의 V축에 포함되는 I 채널 성분(V_i) 및 Q 채널 성분(V_q)이 입력된다. V축 위상 검출기(2912)는 입력된 신호의 위상을 검출하고, 검출된 위상을 나타내는 위상 신호를 가산부(2920)에 출력한다.
가산부(2920)는 H축 위상 검출기(2911)로부터 출력된 위상 신호와, V축 위상 검출기(2912)로부터 출력된 위상 신호를 가산한다. 가산부(2920)는 가산 결과를 위상 신호로서 후단에 출력한다.
이와 같이, 위상 검출부(2900)는 H축(제1 편파) 및 V축(제2 편파)의 각 신호의 위상을 검출하고, 검출된 각 위상을 가산함으로써, 위상 검출 결과의 편파 의존성을 상쇄할 수 있게 된다. 또한, 위상 검출 결과의 잡음 저감을 도모할 수 있다.
도 30은 다이버시티 가산형 위상 검출부의 구성예 2를 도시하는 블록도이다. 도 30에 있어서, 도 28에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 30에 도시하는 위상 검출부(3000)는 등화 필터(2811∼281N)와, 위상 검출기(3011∼301N, 3021∼302N)와, 가산부(3031∼303N)와, 합성부(3040)를 구비한다. 위상 검출부(3000)는 다이버시티 가산형 위상 검출부이고, 예컨대 위상 검출부(512)에 적용될 수 있다.
등화 필터(2811∼281N) 각각에는, 신호의 H축에 포함되는 I 채널 성분(H_i) 및 Q 채널 성분(H_q)과, 신호의 V축에 포함되는 I 채널 성분(V_i) 및 Q 채널 성분(V_q)이 입력된다. 등화 필터(2811∼281N) 각각은 입력된 각 신호를 등화 처리한다.
등화 필터(2811)는 등화 처리된 H축의 신호를 위상 검출기(3011)에 출력하고, 등화 처리된 V축의 신호를 위상 검출기(3021)에 출력한다. 마찬가지로, 등화 필터(2812∼281N)는 등화 처리된 H축의 신호를 각각 위상 검출기(3012∼301N)에 출력하고, 등화 처리된 V축의 신호를 각각 위상 검출기(3022∼302N)에 출력한다.
위상 검출기(3011)는 등화 필터(2811)로부터의 H축 신호의 위상을 검출하고, 검출된 위상을 나타내는 위상 신호를 가산부(3031)에 출력한다. 마찬가지로, 위상 검출기(3012∼301N)는 각각 등화 필터(2812∼281N)로부터의 H축 신호의 위상을 검출하고, 검출된 위상을 나타내는 위상 신호를 각각 가산부(3032∼303N)에 출력한다.
위상 검출기(3021)는 등화 필터(2811)로부터의 V축 신호의 위상을 검출하고, 검출된 위상을 나타내는 위상 신호를 가산부(3031)에 출력한다. 마찬가지로, 위상 검출기(3022∼302N)는 각각 등화 필터(2812∼281N)로부터의 V축 신호의 위상을 검출하고, 검출된 위상을 나타내는 위상 신호를 각각 가산부(3032∼303N)에 출력한다.
가산부(3031)는 위상 검출기(3011) 및 위상 검출기(3021)로부터 출력된 각 위상 신호를 가산하고, 가산 결과를 합성부(3040)에 출력한다. 마찬가지로, 가산부(3032∼303N)는 각각 위상 검출기(3012∼301N) 및 위상 검출기(3022∼302N)로부터 출력된 각 위상 신호를 가산하고, 가산 결과를 합성부(3040)에 출력한다. 합성부(3040)는 가산부(3031∼303N)로부터 출력된 각 위상 신호를 다이버시티 합성한다. 합성부(3040)는 다이버시티 합성된 위상 신호를 후단에 출력한다.
이와 같이, 위상 검출부(3000)는 위상 검출기(3012∼301N, 3022∼302N)에 의해 검출된 위상을 다이버시티 가산하고, 가산 결과를 위상 신호로서 출력한다. 이것에 의해, 위상 검출기에 감도 열화가 있어도, 신호의 위상을 정밀하게 검출할 수 있다. 이에, 신호의 위상을 정밀하게 보상하고, 적응 등화형 복조 회로(163)에서의 디지털 복조를 정밀하게 수행할 수 있기 때문에, 통신 품질을 더 향상시킬 수 있다.
도 31은 다이버시티 가산형 위상 검출부의 구성예 3을 도시하는 블록도이다. 도 31에 있어서, 도 28에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 31에 도시하는 바와 같이, 위상 검출부(3100)는 도 28에 도시한 선택부(2830), 선택 스위치(2840), 감도 보정 계수 생성부(2850) 및 승산부(2860) 대신에, 임계값 판정부(3110), AND 회로(3121∼312N) 및 합성부(3130)를 구비한다.
위상 검출부(3100)는 다이버시티 가산형의 위상 검출부의 구성예이고, 예컨대 위상 검출부(512)에 적용될 수 있다. 감도 모니터 위상 검출기(2821)는 검출된 위상을 나타내는 위상 신호를 AND 회로(3121)에 출력하고, 감도 모니터값을 임계값 판정부(3110)에 출력한다. 마찬가지로, 감도 모니터 위상 검출기(2822∼282N) 각각은 검출된 위상을 나타내는 위상 신호를 각각 AND 회로(3122∼312N)에 출력하고, 감도 모니터값을 임계값 판정부(3110)에 출력한다.
임계값 판정부(3110)는 감도 모니터 위상 검출기(2821∼282N)로부터 출력된 각 감도 모니터값의 임계값을 판정한다. 구체적으로는, 임계값 판정부(3110)는 감도 모니터 위상 검출기(2821)로부터 출력된 감도 모니터값이 미리 정해진 임계값을 초과했는지의 여부를 판정하고, 판정 결과를 AND 회로(3121)에 출력한다.
예컨대, 임계값 판정부(3110)는 감도 모니터 위상 검출기(2821)로부터의 감도 모니터값이 미리 정해진 임계값을 초과한 경우는 AND 회로(3121)에 「1」을 출력하고, 감도 모니터값이 미리 정해진 임계값 이하인 경우는 AND 회로(3121)에「0」을 출력한다. 마찬가지로, 임계값 판정부(3110)는 감도 모니터 위상 검출기(2822∼282N)로부터의 감도 모니터값이 미리 정해진 임계값을 초과했는지의 여부를 판정하고, 판정 결과를 각각 AND 회로(3122∼312N)에 출력한다.
AND 회로(3121)는 임계값 판정부(3110)로부터 출력된 판정 결과가 「1」인 경우에, 감도 모니터 위상 검출기(2821)로부터 출력된 위상 신호를 합성부(3130)에 출력한다. 또한, AND 회로는 임계값 판정부(3110)로부터 출력된 판정 결과가 「0」인 경우에, 감도 모니터 위상 검출기(2821)로부터 출력된 위상 신호를 출력하지 않는다.
마찬가지로, AND 회로(3122∼312N) 각각은 임계값 판정부(3110)로부터 출력된 판정 결과가 「1」인 경우에, 각각 감도 모니터 위상 검출기(2822∼282N)로부터 출력된 위상 신호를 합성부(3130)에 출력한다. 또한, AND 회로(3122∼312N)는 임계값 판정부(3110)로부터 출력된 판정 결과가 「0」인 경우에, 감도 모니터 위상 검출기(2822∼282N)로부터 출력된 위상 신호를 출력하지 않는다.
합성부(3130)는 AND 회로(3121∼312N)로부터 출력된 각 위상 신호를 다이버시티 합성한다. 합성부(3130)는 다이버시티 합성된 위상 신호를 후단에 출력한다. 또한, 임계값 판정부(3110)에서의 임계값은 감도 모니터 위상 검출기(2821∼282N)의 최대 감도 모니터값의 X%나 모니터값 평균의 Y%, 또는 고정 임계값으로 할 수도 있다.
이와 같이, 위상 검출부(3100)는 감도 모니터 위상 검출기(2821∼282N) 각각의 검출 감도를 각각 모니터하고, 모니터된 각 검출 감도가 임계값을 초과한다고 판정된 위상 검출기에 의해 검출된 위상을 다이버시티 합성한다. 그리고, 위상 검출부(3100)는 다이버시티 합성 결과를 위상 신호로서 후단에 출력한다. 이것에 의해 감도가 크게 열화된 위상 검출기에 의한 검출 결과를 제외할 수 있기 때문에, 신호의 위상을 더 정밀하게 검출할 수 있다. 이에, 통신 품질을 더 향상시킬 수 있다.
도 32는 다이버시티 가산형 위상 검출부의 구성예 4를 도시하는 블록도이다. 도 32에 있어서, 도 31에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 32에 도시하는 바와 같이, 위상 검출부(3200)는 도 31에 도시한 구성에 추가로, 감도 보정 계수 생성부(3211∼321N) 및 승산부(3221∼322N)를 구비한다.
위상 검출부(3200)는 다이버시티 가산형 위상 검출부의 구성예이고, 예컨대 위상 검출부(512)에 적용될 수 있다. 감도 모니터 위상 검출기(2821)는 감도 모니터값을 임계값 판정부(3110) 및 감도 보정 계수 생성부(3211)에 출력한다. 마찬가지로, 감도 모니터 위상 검출기(2822∼282N) 각각은 감도 모니터값을 임계값 판정부(3110) 및 감도 보정 계수 생성부(3212∼321N)에 출력한다.
AND 회로(3121)는 임계값 판정부(3110)로부터 출력된 판정 결과가 「1」인 경우에, 감도 모니터 위상 검출기(2821)로부터 출력된 위상 신호를 승산부(3221)에 출력한다. 마찬가지로, AND 회로(3122∼312N) 각각은 임계값 판정부(3110)로부터 출력된 판정 결과가 「1」인 경우에, 각각 감도 모니터 위상 검출기(2822∼282N)에서 출력된 위상 신호를 각각 승산부(3222∼322N)에 출력한다.
감도 보정 계수 생성부(3211)는 감도 모니터 위상 검출기(2821)로부터 출력된 감도 모니터값에 기초하여 감도 보정 계수를 생성하고, 생성된 감도 보정 계수를 승산부(3221)에 출력한다. 마찬가지로, 감도 보정 계수 생성부(3212∼321N)는 각각 감도 모니터 위상 검출기(2822∼282N)로부터 출력된 감도 모니터값에 기초하여 감도 보정 계수를 생성하고, 생성된 감도 보정 계수를 각각 승산부(3222∼322N)에 출력한다. 감도 보정 계수 생성부(3211∼321N) 각각은, 예컨대 도 28에 도시한 감도 보정 계수 생성부(2850)와 같은 구성이다.
승산부(3221)는 AND 회로(3121)로부터 출력된 위상 신호에, 감도 보정 계수 생성부(3211)로부터 출력된 감도 보정 계수를 승산한다. 승산부(3221)는 승산된 위상 신호를 합성부(3130)에 출력한다. 마찬가지로, 승산부(3222∼322N)는 각각 AND 회로(3122∼312N)로부터 출력된 위상 신호에, 각각 감도 보정 계수 생성부(3212∼321N)로부터 출력된 감도 보정 계수를 승산한다. 승산부(3222∼322N)는 승산된 위상 신호를 합성부(3130)에 출력한다. 합성부(3130)는 승산부(3221∼322N)로부터 출력된 각 위상 신호를 다이버시티 합성한다. 합성부(3130)는 다이버시티 합성된 위상 신호를 후단에 출력한다.
또한, 제산부(3240)를 설치하는 구성으로 할 수도 있다. 임계값 판정부(3110)는 감도 모니터 위상 검출기(2821∼282N)로부터 출력된 각 감도 모니터값 중 임계값을 초과한 감도 모니터의 개수 M을 제산부(3240)에 통지한다. 합성부(3130)는 위상 신호를 제산부(3240)에 출력한다. 제산부(3240)는 합성부(3130)로부터 출력된 위상 신호를, 임계값 판정부(3110)로부터 통지된 개수 M으로 제산하고, 제산 결과를 위상 신호로서 후단에 출력한다. 이것에 의해, 위상 검출부(3200)의 검출 감도를 일정하게 할 수 있다.
이와 같이, 위상 검출부(3200)는 감도 모니터 위상 검출기(2821∼282N)에 의한 각 모니터 결과 중, 검출 감도가 임계값을 초과한다고 판정된 위상 검출기의 모니터 결과의 역수에 비례하는 감도 보정 계수를 생성한다. 그리고, 위상 검출부(3200)는 다이버시티 가산되는 각 위상에 감도 보정 계수를 승산한다. 이것에 의해, 검출 감도가 임계값을 초과한다고 판정된 위상 검출기에서의 감도 열화를 보정하고, 신호의 위상을 더 정밀하게 검출할 수 있다. 이에, 통신 품질을 더 향상시킬 수 있다.
도 33은 등화 필터의 구체예(편파 분산 등화)를 도시하는 블록도이다. 도 28, 도 30, 도 31, 도 32에 도시한 등화 필터(2811∼281N)에는, 예컨대 도 33에 도시하는 편파 분산 등화형 등화 필터(2811, 2812, …)를 적용할 수 있다. 도 33에 도시하는 바와 같이, 등화 필터(2811)는 편파 회전기(3311)와, DGD 부가기(3321)와, 위상 시프터(3331)를 구비한다.
편파 회전기(3311)는 등화 필터(2811)에 입력된 H축 및 V축 각 신호의 편파축을 회전시키고, 편파축이 회전된 각 신호를 DGD 부가기(3321)에 출력한다. DGD 부가기(3321)는 편파 회전기(3311)로부터 출력된 H축 및 V축 각 신호에 각각 DGD(Differential Group Delay)를 부가한다. DGD 부가기(3321)는 DGD가 부가된 각 신호를 위상 시프터(3331)에 출력한다.
위상 시프터(3331)는 DGD 부가기(3321)로부터 출력된 H축 및 V축 각 신호의 위상을 시프트시킴으로써, DGD 부가에 의해 어긋나는 경우가 있는 위상 수속점을 보정한다. 위상 시프터(3331)는 위상이 시프트된 각 신호를 후단에 출력한다. 또한, 위상 시프터(3331)를 생략한 구성으로 할 수도 있다.
마찬가지로, 등화 필터(2812∼281N)는 각각 편파 회전기(3312∼331N)와, DGD 부가기(3322∼332N)와, 위상 시프터(3332∼333N)를 구비한다. 편파 회전기(3312∼331N), DGD 부가기(3322∼332N) 및 위상 시프터(3332∼333N)에 대해서는, 각각 편파 회전기(3311), DGD 부가기(3321) 및 위상 시프터(3331)와 같기 때문에 설명을 생략한다.
편파 회전기(3312∼331N)는 서로 상이한 편파 회전량을 갖는다. 또한, DGD 부가기(3321∼332N)는 서로 상이한 DGD를 갖는다. 또한, 위상 시프터(3331∼333N)는 서로 상이한 위상 시프트량을 갖는다. 이것에 의해, 등화 필터(2811∼281N)는 서로 상이한 등화 특성을 갖게 된다.
도 34는 등화 필터의 구체예(파장 분산 등화)를 도시하는 블록도이다. 도 28, 도 30, 도 31, 도 32에 도시한 등화 필터(2811∼281N)에는, 예컨대 도 34에 도시하는 파장 분산 등화형의 필터를 적용할 수 있다. 등화 필터(2811)는 H축 파장 분산 등화기(3411)와, V축 파장 분산 등화기(3421)를 구비한다.
H축 파장 분산 등화기(3411)는 등화 필터(2811)에 입력된 H축 신호의 파장 분산을 등화하고, 파장 분산이 등화된 신호를 후단에 출력한다. V축 파장 분산 등화기(3421)는 등화 필터(2811)에 입력된 V축 신호의 파장 분산을 등화하고, 파장 분산이 등화된 신호를 후단에 출력한다.
마찬가지로, 등화 필터(2812∼281N)는 각각 H축 파장 분산 등화기(3412∼341N) 및 V축 파장 분산 등화기(3422∼342N)를 구비한다. H축 파장 분산 등화기(3412∼341N) 및 V축 파장 분산 등화기(3422∼342N)에 대해서는, 각각 H축 파장 분산 등화기(3411) 및 V축 파장 분산 등화기(3421)와 같기 때문에 설명을 생략한다. 이와 같이, 등화 필터(2811∼281N)는 H축과 V축의 각 신호에 대응하는 파장 분산 등화기를 갖는다. 등화 필터로서는, 상기한 편파 분산 등화, 및 파장 분산 등화를 단독으로 적용하는 것 외에, 양자의 조합으로 할 수도 있다.
(디지털 코히어런트 수신기의 변형예)
도 35는 디지털 코히어런트 수신기의 변형예 1을 도시하는 블록도이다. 도 35에서는, 도 1에 도시한 디지털 코히어런트 수신기(100)의 변형예 1의 구성의 일부에 대해서, I, Q 채널 및 H, V축을 통합하여 도시한다. 도 35에 있어서, 도 5에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 35에 도시하는 바와 같이, 디지털 코히어런트 수신기(100)는 도 5에 도시한 위상 보상기(511) 대신에, 주파수 보상기(3511)(주파수 보상부) 및 주파수차 검출기(3512)(주파수차 검출부)를 구비한다.
디지털 변환부(150)는 디지털 변환된 신호를 주파수 보상기(3511)에 출력한다. 주파수 보상기(3511)는 제1 DLF(513)로부터 출력된 회전 제어 신호에 기초하여, 디지털 변환부(150)로부터 출력된 신호의 주파수를 보상한다. 주파수 보상기(3511)는 주파수가 보상된 신호를 파형 왜곡 보상 회로(161)에 출력한다. 파형 왜곡 보상 회로(161)는 주파수 보상기(3511)로부터 출력된 신호의 파형 왜곡을 보상한다.
위상 검출부(512)는 파형 왜곡 보상 회로(161)로부터 출력되는 신호의 위상을 검출한다. 위상 검출부(512)는 검출된 위상을 나타내는 위상 신호를 제2 DLF(514)에 출력한다. 제2 DLF(514)는 위상 검출부(512)로부터 출력된 신호를 신호 처리하고, 신호 처리된 신호를 주파수 제어 신호로서 주파수 가변 발진기(140)에 출력한다.
주파수차 검출기(3512)는 파형 왜곡 보상 회로(161)로부터 출력된 신호의 주파수차를 검출한다. 주파수차 검출기(3512)는 검출된 수신광과 국부 발생광의 주파수차를 나타내는 주파수차 신호를 제1 DLF(513)에 출력한다. 제1 DLF(513)는 주파수차 검출기(3512)로부터 출력된 주파수차 신호를 신호 처리한다. 제1 DLF(513)는 신호 처리된 신호를 회전 제어 신호로서 주파수 보상기(3511)에 출력한다. 또한, 도 35에 도시한 주파수 가변 발진기(140) 대신에, 고정 주파수 발진기(211) 및 DDS(212)(도 2 참조)를 구비하는 구성으로 할 수도 있다.
이와 같이, 디지털 코히어런트 수신기(100)는 파형 왜곡 보상 회로(161)의 후단에서 수신광과 국부 발생광의 주파수차를 검출하고, 검출된 주파수차 변동을 파형 왜곡 보상 회로(161)의 전단에서 주파수 보상을 통해 보상함으로써, 국부 발광원(112)의 주파수 변동에 기인하여 파형 왜곡 보상 회로(161)의 출력에 발생하는 위상 변동을 억제하고, 적응 등화형 복조 회로(163)에서의 디지털 복조를 정밀하게 수행할 수 있다. 이에 통신 품질을 향상시킬 수 있다.
도 36은 디지털 코히어런트 수신기의 변형예 2를 도시하는 블록도이다. 도 36에 있어서, 도 35에 도시한 구성과 같은 구성에 대해서는 동일한 도면부호를 붙이고 설명을 생략한다. 도 36에 도시하는 바와 같이, 주파수차 검출기(3512)는 주파수 보상기(3511) 후단에서 신호의 주파수차를 검출할 수도 있다. 또한, 도 36에 도시한 주파수 가변 발진기(140) 대신에, 고정 주파수 발진기(211) 및 DDS(212)(도 2 참조)를 구비하는 구성으로 할 수도 있다.
도 37은 주파수차 검출기의 구체예를 도시하는 블록도이다. 도 35 및 도 36에 도시한 주파수차 검출기(3512)는, 예컨대 도 37에 도시하는 바와 같이, 연산부(3711∼3713, 3721∼3723) 및 가산부(3730)를 구비한다. 연산부(3711)는 주파수차 검출기(3512)에 입력된 H축의 신호(X로 함)에 대해서, X4/|X|4을 연산하고, 연산 결과를 연산부(3712)에 출력한다.
연산부(3712)는 연산부(3711)로부터 출력된 연산 결과에 대하여 arg()를 연산함으로써 위상 정보로 변환하고, 연산 결과를 연산부(3713)에 출력한다. 연산부(3713)는 연산부(3712)로부터 출력된 연산 결과에 대하여 하기 식 (10)을 연산하고, 연산 결과를 가산부(3730)에 출력한다.
[수학식 10]
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연산부(3721)는 주파수차 검출기(3512)에 입력된 V축의 신호(X로 함)에 대해서, X4/|X|4를 연산하고, 연산 결과를 연산부(3722)에 출력한다. 연산부(3722)는 연산부(3721)로부터 출력된 연산 결과에 대하여 arg()를 연산함으로써 위상 정보로 변환하고, 연산 결과를 연산부(3723)에 출력한다.
연산부(3723)는 연산부(3722)로부터 출력된 연산 결과에 대하여 상기 식 (10)을 연산하고, 연산 결과를 가산부(3730)에 출력한다. 가산부(3730)는 연산부(3713) 및 연산부(3723)로부터 출력된 각 연산 결과를 가산하고, 가산 결과를 주파수차 신호로서 후단에 출력한다.
주파수차 검출기의 입력인 H축과 V축의 각 신호에는, 송신측에서 편파 다중화된 신호가 분리되지 않고 혼합되어 있다. 이 경우에, 변조 방식이 QPSK(Quadrature Phase Shift Keying)인 경우는, 연산부(3721, 3722)에서 4승함으로써, 송신측에서의 변조 신호 nπ/4(n=1,3,5,7)가 nπ(n=1,3,5,7)가 된다.
이 때문에, 광 전송로에서 어떠한 회전이 인가되어 있다고 해도, 근접한 샘플 사이에서는 복소수로서 동일 위상이 된다. 이 때문에 연산부(3712, 3722)에서 위상 정보로의 변환이 수행되고, 연산부(3713, 3723)에서 연산이 이루어짐으로써, 2배 오버샘플링된 2n 샘플 사이에서의 위상 회전량(1-Z-2n)으로부터, 1 샘플분의 위상 회전량을 산출할 수 있다.
그리고, 가산부(3730)에서 H축과 V축을 가산함으로써, (2배의) 위상 회전량으로서의 주파수차를 검출할 수 있다. n은 시스템에서 결정되는 최대 주파수차가 입력되어도 2n 샘플 사이에서의 위상 회전량이 -π∼π에 수용되도록 결정된다. 또한, 연산부(3713, 3723)에서의 (1-Z-2 n)의 연산에서는 결과가 -π∼π에 수용되도록, 필요에 따라서 ±2π를 가산한다.
도 38은 주파수 보상기의 구체예를 도시하는 블록도이다. 도 35 및 도 36에 도시한 주파수 보상기(3511)는, 예컨대 도 38에 도시하는 바와 같이, 가산부(3811)와, 잉여 연산부(3812)와, 지연 소자(3813)와, 연산부(3814)와, 승산부(3815)와, 승산부(3816)를 구비한다. 가산부(3811)는 제1 DLF(513)로부터의 회전 제어 신호와 지연 소자(3813)로부터의 신호(θ)를 가산하고, 가산 결과를 잉여 연산부(3812)에 출력한다.
잉여 연산부(3812)는 가산부(3811)로부터 출력된 신호에 대하여 2π를 제수(divisor)로 한 잉여 연산을 행한다. 잉여 연산부(3812)는 연산 결과의 신호(θ)를 지연 소자(3813) 및 연산부(3814)에 출력한다. 지연 소자(3813)는 잉여 연산부(3812)로부터 출력된 신호(θ)를 1/2 심볼 지연시켜 가산부(3811)에 출력한다.
연산부(3814)는 잉여 연산부(3812)로부터 출력된 신호(θ)에 기초하여 1 샘플마다 회전자(ej θ)를 연산한다. 연산부(3814)는 연산에 의해 얻어진 회전자(ej θ)를 승산부(3815) 및 승산부(3816)에 출력한다.
승산부(3815)는 주파수 보상기(3511)에 입력된 H축의 신호(복소수)와, 연산부(3814)로부터 출력된 회전자(ej θ)를 승산한다. 승산부(3815)는 승산된 H축의 신호를 후단에 출력한다. 승산부(3816)는 주파수 보상기(3511)에 입력된 V축의 신호(복소수)와, 연산부(3814)로부터 출력된 회전자(ej θ)를 승산한다. 승산부(3816)는 승산된 V축의 신호를 후단에 출력한다.
또한, 주파수 보상기(3511)에 대하여 신호가 병렬 입력되는 경우는, N 샘플분을 동시 처리하기 위해, 지연 소자(3813)에서의 Z-1을 Z-N으로 하고, m번째의 신호 에 대해서는 연산부(3814)에서 회전자(ejm θ)를 연산한다. Z-N은 신호 처리 블록의 1클록 지연에 상당한다.
(광 전송 시스템의 구성예)
도 39는 광 전송 시스템의 구성예를 도시하는 블록도이다. 도 39에 도시하는 바와 같이, 광 전송 시스템(3900)은 송신기(3910)와 디지털 코히어런트 수신기(100)를 포함한다. 송신기(3910)는 광 파이버(3911∼3913)나 광 증폭기(3921, 3922)를 포함하는 광 전송로를 통해, 광 신호를 디지털 코히어런트 수신기(100)에 송신한다.
광 전송 시스템(3900)에서는, 광 전송로에서 발생하는 파장 분산 등의 광 신호의 파형 왜곡을 디지털 코히어런트 수신기(100)에서 보상할 수 있다. 이에, 광 전송 시스템(3900)의 광 전송로에는 파장 분산량을 보상하는 분산 보상 파이버(DCF: Dispersion Compensating Fiber) 등을 설치하지 않는 구성으로 하는 것도 가능하다.
이 때문에, 장치의 비용 저감이나 공간 절약화 등을 도모할 수 있고, DCF를 설치하지 않음으로써 광 신호의 광 감쇠량을 저감할 수 있기 때문에, 광 증폭기의 수를 줄일 수도 있다. 이 때문에, 소비 전력을 저감할 수 있다. 또한, 광학적인 파형 왜곡 보상 회로에 대하여, 디지털 코히어런트 수신기(100)에서의 디지털 파형 왜곡 보상 회로 및 디지털 복조 회로는 전송로 왜곡의 변동에 대한 추종성이 우수하다. 이에, 편파에 대한 높은 추종성이 요구되는 편파 다중 방식에도 유용하다.
(오버랩형의 푸리에 변환부 및 역푸리에 변환부)
또한, 도 8, 도 13, 도 14, 도 20에 도시한 푸리에 변환부(811, 1311, 2011) 및 역푸리에 변환부(815, 1315, 2014)에 있어서, 시간 영역의 Δτ의 위상 시프트는 주파수 영역에서는 exp(jωΔτ)의 회전자 계수가 된다. 이에, 입력 신호의 푸리에 변환 결과에 회전자 계수를 승산하고, 역푸리에 변환함으로써 위상 시프트를 실현한다.
그러나, 푸리에 변환 및 역푸리에 변환을 통상의 FFT나 IFFT 또는 DFT(Discrete Fourier Transform)나 IDFT(Inverse DFT)로 실현하고자 하면, 위상 시프트된 샘플이 푸리에 변환 윈도우 내에서 순회하게 되어 역푸리에 변환 후에 불연속점을 생성하는 경우가 있다. 이것을 해결하기 위한 오버랩형의 푸리에 변환부 및 역푸리에 변환부에 대해서, 도 40 및 도 41을 참조하여 설명한다.
도 40는 푸리에 변환부 및 역푸리에 변환부의 구체예를 도시하는 블록도이다. 도 8, 도 13, 도 14, 도 20에 도시한 푸리에 변환부(811, 1311, 2011) 및 역푸리에 변환부(815, 1315, 2014)에는, 예컨대 도 40에 도시하는 회로(4000)를 적용할 수 있다. 회로(4000)는 입력부(4011)와, FFT 입력 프레임 생성부(4012)와, FFT 처리부(4013)와, 특성 승산부(4014)와, IFFT 처리부(4015)와, IFFT 출력 프레임 추출부(4016)와, 출력부(4017)를 구비한다.
여기서는, 입력 데이터를 256개의 병렬 신호로 하고, FFT 및 IFFT의 윈도우 사이즈를 1024로 한다. 입력 데이터(시간 영역: 256 샘플)는 입력부(4011)에 입력된다. 입력부(4011)는 입력된 입력 데이터를 버퍼링하고, 2 클록을 1회로 하여 512 샘플로 이루어지는 프레임을 생성한다.
입력부(4011)는 생성된 프레임을 FFT 입력 프레임 생성부(4012)에 출력한다. 또한, 입력부(4011)는 프레임 생성 타이밍을 포함하는 제어 신호를, 회로(4000)의 각 블록의 내부 카운터에 출력한다. 입력부(4011) 후단에서는, 이 프레임 및 입력부(4011)에서의 프레임 생성 타이밍을 단위로 하여 처리가 이루어진다.
FFT 입력 프레임 생성부(4012)는 입력부(4011)로부터 출력된 샘플 프레임에 있어서, 하나 앞의 512 샘플 프레임과 현재의 512 샘플 프레임을 결합하여, 1024 샘플로 이루어지는 프레임을 생성한다. FFT 입력 프레임 생성부(4012)는 생성된 프레임을 FFT 처리부(4013)에 출력한다.
FFT 처리부(4013)는 FFT 입력 프레임 생성부(4012)로부터 출력된 프레임을 주파수 영역의 데이터로 변환한다. FFT 처리부(4013)는 변환된 프레임을 특성 승산부(4014)에 출력한다. 특성 승산부(4014)는 FFT 처리부(4013)로부터 출력된 프레임에 대응하는 주파수에 대하여, 주파수 성분마다의 특성 파라미터(1024 주파수분)를 각각 승산한다. 특성 파라미터는 예컨대 외부로부터 입력된다. 특성 승산부(4014)는 승산된 프레임을 IFFT 처리부(4015)에 출력한다.
IFFT 처리부(4015)는 특성 승산부(4014)로부터 출력된 프레임을 시간 영역의 데이터로 변환한다. IFFT 처리부(4015)는 변환된 프레임을 IFFT 출력 프레임 추출부(4016)에 출력한다. IFFT 처리부(4015)로부터 출력되는 프레임 전후에는 불연속점이 포함되어 있다.
IFFT 출력 프레임 추출부(4016)는 IFFT 처리부(4015)로부터 출력된 프레임에 대해서, 전후 256 샘플, 즉 윈도우 사이즈의 4분의 1씩 파기한다. IFFT 출력 프레임 추출부(4016)에서 불연속점이 파기 영역에 수용되어 있으면, 파기되지 않는 512 샘플을 서로 연결하여 얻은 출력에는 불연속점이 발생하지 않는다. IFFT 출력 프레임 추출부(4016)는 처리된 프레임을 출력부(4017)에 출력한다.
출력부(4017)는 IFFT 출력 프레임 추출부(4016)로부터 출력된 프레임(2클록마다 출력되는 512 샘플)을 1 클록 당 256 샘플씩 잘라내어, 병렬 신호로서 후단에 출력한다.
도 41은 도 40에 도시한 회로의 동작을 도시하는 도면이다. 도 41의 도면부호 4110은 입력부(4011)에 입력된 입력 데이터를 나타낸다. 도면부호 4120은 FFT 처리부(4013)에 입력되는 N번째 프레임(FFT 입력 프레임)을 나타낸다. 도면부호 4130은 FFT 처리부(4013)에 입력되는 N+1번째 프레임을 나타낸다. 도면부호 4140은 FFT 처리부 4013에 입력되는 N+2번째 프레임을 나타낸다.
도면부호 4150은 IFFT 처리부(4015)로부터 출력되는 N번째 프레임(IFFT 출력 프레임)을 나타낸다. 도면부호 4160은 IFFT 처리부(4015)로부터 출력되는 N+1번째 프레임을 나타낸다. 도면부호 4170은 IFFT 처리부(4015)로부터 출력되는 N+2번째 프레임을 나타낸다. 도면부호 4171은 IFFT 출력 프레임 추출부(4016)에 의해 파기되는 프레임이다.
도면부호 4180은 도면부호 4150, 4160, 4170에 도시한 각 프레임(도면부호 4171로 나타낸 프레임을 제외)을 IFFT 출력 프레임 추출부(4016)에서 서로 연결한 프레임을 나타낸다. 이와 같이, 오버랩형의 FFT 및 IFFT를 수행하는 회로 4000에 의하면, 위상 시프트에 의한 불연속점의 발생을 방지할 수 있다.
이상 설명한 바와 같이, 디지털 코히어런트 수신기에 의하면, 통신 품질을 향상시킬 수 있다.
또한, 본 실시형태에서 설명한 수신 방법은 미리 준비된 프로그램을 퍼스널 컴퓨터나 워크스테이션 등의 컴퓨터로 실행하는 것에 의해 실현할 수 있다. 이 프로그램은 하드 디스크, 플렉시블 디스크, CD-ROM, MO, DVD 등의 컴퓨터로 판독할 수 있는 기록 매체에 기록되고, 컴퓨터에 의해 기록 매체로부터 판독됨으로써 실행된다. 또한, 이 프로그램은 인터넷 등의 네트워크를 통해 배포할 수 있는 전송 매체일 수도 있다.
100: 디지털 코히어런트 수신기 121, 122: 하이브리드 회로
131∼134: 광전 변환기 150: 디지털 변환부
211: 고정 주파수 발진기 411: 고정 주파수 발진기
721∼72n, 914, 1013, 2311, 2312, 2321, 2322, 3813: 지연 소자
911, 916, 1016, 2625: 로우 패스 필터 2313, 2323, 2713: 감산부
2620: 감도 모니터부 2624: 평균화부
2840: 선택 스위치 2851: 역수 산출부
3040, 3130: 합성부 3121∼312N: AND 회로
3240: 제산부
3711∼3713, 3721∼3723, 3814: 연산부
3812: 잉여 연산부 3900: 광 전송 시스템
3911∼3913: 광 파이버 3921, 3922: 광 증폭기
4000: 회로

Claims (12)

  1. 광 전송로로부터의 신호광과 국부 발생광의 검파 결과를 디지털 신호로 변환하여 디지털 처리하는 디지털 코히어런트(coherent) 수신기에 있어서,
    상기 디지털 신호로 변환된 신호의 파형 왜곡을 보상하는 파형 왜곡 보상부와,
    상기 파형 왜곡 보상부에 의해 파형 왜곡이 보상된 신호의 샘플링 위상을 검출하는 위상 검출부와,
    상기 위상 검출부에 의해 검출된 위상에 기초하여, 상기 파형 왜곡 보상부에 의해 파형 왜곡이 보상된 신호의 위상을 보상하는 위상 보상부와,
    상기 위상 보상부에 의해 위상이 보상된 신호를 복조하는 복조부
    를 포함하는 것을 특징으로 하는 디지털 코히어런트 수신기.
  2. 제1항에 있어서,
    상기 검파 결과를 샘플링하여 상기 디지털 신호로 변환하는 변환부와,
    상기 위상 검출부에 의해 검출된 위상에 기초하여 상기 변환부의 샘플링 주파수를 제어하는 제어부
    를 포함하는 것을 특징으로 하는 디지털 코히어런트 수신기.
  3. 제1항에 있어서, 상기 위상 검출부는,
    각 편파축 신호마다 위상 검출기를 포함하고, 상기 위상 검출기의 각 출력을 가산하여 위상 검출 결과로서 출력하는 것을 특징으로 하는 디지털 코히어런트 수신기.
  4. 제1항에 있어서, 상기 위상 검출부는,
    상기 파형 왜곡 보상부에 의해 파형 왜곡이 보상된 신호를, 서로 상이한 등화 특성에 따라 병렬로 등화 처리하는 복수의 등화 필터와,
    상기 복수의 등화 필터에 의해 등화 처리된 각 신호의 위상을 각각 검출하는 복수의 위상 검출기
    를 포함하는 것을 특징으로 하는 디지털 코히어런트 수신기.
  5. 제4항에 있어서, 상기 위상 검출부는,
    상기 복수의 위상 검출기에 의해 검출된 위상의 가산 결과를 위상 검출부의 출력으로 하는 것을 특징으로 하는 디지털 코히어런트 수신기.
  6. 제4항에 있어서, 상기 위상 검출부는,
    상기 복수의 위상 검출기의 각 검출 감도를 각각 모니터하는 복수의 감도 모니터와,
    상기 복수의 감도 모니터에 의한 각 모니터 결과의 절대값에 기초하여, 상기 복수의 위상 검출기 중 어느 하나를 선택하는 선택부와,
    상기 선택부에 의해 선택된 위상 검출기에 의해 검출된 위상을 출력하는 스위치
    를 포함하고,
    상기 위상 보상부는 상기 스위치에 의해 출력된 위상에 기초하여 위상을 보상하는 것을 특징으로 하는 디지털 코히어런트 수신기.
  7. 제6항에 있어서, 상기 위상 검출부는,
    상기 선택부에 의해 선택된 상기 위상 검출기에 의해 검출된 위상에, 상기 선택부에 의해 선택된 상기 위상 검출기의 감도 모니터값의 역수에 비례하는 감도 보정 계수를 승산한 결과를 출력하는 것을 특징으로 하는 디지털 코히어런트 수신기.
  8. 제4항에 있어서, 상기 위상 검출부는,
    상기 복수의 위상 검출기의 각 검출 감도를 각각 모니터하는 복수의 감도 모니터와,
    상기 복수의 감도 모니터에 의한 각 모니터 결과에 기초하여, 상기 복수의 위상 검출기에 의해 검출된 위상 중 어느 것을 가산할지를 결정하는 임계값 판정부
    를 포함하고,
    상기 임계값 판정부에 의해 결정된 위상 검출기에 의해 검출된 위상의 가산 결과를 위상 검출부의 출력으로 하는 것을 특징으로 하는 디지털 코히어런트 수신기.
  9. 제4항에 있어서, 상기 위상 검출부는,
    상기 복수의 위상 검출기의 각 검출 감도를 각각 모니터하는 복수의 감도 모니터와,
    상기 복수의 감도 모니터에 의한 각 모니터 결과의 절대값에 기초하여, 상기 복수의 위상 검출기에 의해 검출된 위상 중 어느 것을 가산할지를 결정하는 임계값 판정부
    를 포함하고,
    상기 임계값 판정부에 의해 결정된 위상 검출기에 의해 검출된 위상에, 위상 검출기의 감도 모니터값의 역수에 비례하는 감도 보정 계수를 승산한 결과의 가산 결과를 위상 검출부의 출력으로 하는 것을 특징으로 하는 디지털 코히어런트 수신기.
  10. 제9항에 있어서, 상기 위상 검출부는,
    상기 임계값 판정부가 결정한 위상 가산수로, 상기 감도 보정 계수가 승산된 결과의 가산 결과를 제산한 결과를 출력하는 것을 특징으로 하는 디지털 코히어런트 수신기.
  11. 제6항에 있어서, 상기 감도 모니터는,
    위상 검출기가 선형으로 위상 검출할 수 있는 범위 내에서 신호의 위상을 시프트하는 위상 시프트부와,
    상기 위상 시프트부에 의해 시프트된 신호의 위상을 검출하는 제2 위상 검출기
    를 포함하고, 상기 제2 위상 검출기에 의해 검출된 위상을 모니터 결과로서 출력하는 것을 특징으로 하는 디지털 코히어런트 수신기.
  12. 제4항에 있어서, 상기 복수의 등화 필터는,
    복수의 편파 분산 등화 필터, 또는 복수의 파장 분산 등화 필터, 또는 그 조합으로 구성되는 것을 특징으로 하는 디지털 코히어런트 수신기.
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