KR20100108602A - 오디오 재생 디바이스에서 클릭 앤 팝 노이즈를 저감시키는 시스템 및 방법 - Google Patents

오디오 재생 디바이스에서 클릭 앤 팝 노이즈를 저감시키는 시스템 및 방법 Download PDF

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Abstract

본 발명은 파워 업 및 파워 다운 동작 동안 클릭 앤 팝 노이즈를 저감 또는 제거하는 오디오 시스템에 관한 것이다. 특히, 오디오 시스템은 입력 오디오 신호를 수신하도록 구성된 입력 및 관련 스피커에 대한 증폭된 출력 오디오 신호를 생성하도록 구성된 출력을 가진 증폭기를 포함한다. 오디오 시스템은 관련 스피커에 의해 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 DC 전압을 원활하게 증폭기의 출력에 인가하거나 증폭기의 출력으로부터 제거하도록 구성된 노이즈 저감 회로를 더 포함한다. 증폭기의 출력에서의 DC 전압은 DC 기준 전압 소스로부터 및/또는 입력 오디오 신호로부터 유도될 수도 있다.

Description

오디오 재생 디바이스에서 클릭 앤 팝 노이즈를 저감시키는 시스템 및 방법{SYSTEM AND METHOD OF REDUCING CLICK AND POP NOISE IN AUDIO PLAYBACK DEVICES}
본 개시물은 일반적으로 오디오 디바이스 및 시스템에 관한 것으로, 더 상세하게는, 오디오 재생 디바이스에서 클릭 앤 팝 노이즈를 저감시키는 시스템 및 방법에 관한 것이다.
다수의 오디오 시스템에서, 오디오 디바이스의 출력은, 직류 (DC) 차단 또는 교류 (AC) 커플링 커패시터로 통상 지칭되는 커패시터를 통해 스피커에 커플링된다. 보통, 오디오 디바이스의 출력은 오디오 신호 및 관련 DC 오프셋 전압으로 이루어진다. 오디오 디바이스를 턴 온하기 이전에, AC 커플링 커패시터에 걸친 전압은 통상적으로 제로 (0) 볼트이다. 오디오 디바이스가 턴 온될 때, 그 오디오 디바이스는 AC 커플링 커패시터를 관련 DC 오프셋 전압으로 충전한다.
AC 커플링 커패시터의 충전은 상승 전압 (rising voltage) 을 생성하며, 이 상승 전압은 통상적으로 인간의 가청 범위 내의 주파수 성분들을 갖는다. 이들 주파수 성분들은 통상적으로 스피커의 출력에 바람직하지 않은 노이즈를 야기하며, 이 노이즈는 통상적으로 관련 업계에서 "클릭 앤 팝 (click and pop)" 노이즈로 지칭된다. 유사하게, 오디오 디바이스가 턴 오프될 때, AC 커플링 커패시터 상의 전하가 하강 전압 (falling voltage) 의 생성을 감쇄 (decay) 시키며, 이 하강 전압은 또한 통상적으로 인간의 가청 범위 내의 주파수 성분들을 갖는다. 다시, 이들 주파수 성분들은 스피커의 출력에 바람직하지 않은 클릭 앤 팝 노이즈를 야기한다. 이것은 다음의 예를 참조하여 더 잘 설명된다.
도 1 은 일 예시적인 종래의 오디오 시스템 (100) 의 블록도를 예시한다. 오디오 시스템 (100) 은 AC 커플링 커패시터 (CAC) 를 통해 오디오 신호를 스피커 (150) 로 전달한다. 이 예에서, 오디오 시스템 (100) 은 제 1 연산 증폭기 (OPA1), 제 2 연산 증폭기 (OPA2), 및 저항기들 (R1A, R1B, R2A 및 R2B) 로 구성된다. 제 1 연산 증폭기 (OPA1) 는 차동 신호 (Vim 및 Vip) 로서 구성될 수도 있는 입력 오디오 신호를 증폭시키도록 기능한다. 제 2 연산 증폭기 (OPA2) 는 제 1 연산 증폭기 (OPA1) 의 출력에서 DC 기준 전압 (Vref) 을 생성하기 위한 전압-팔로워 (voltage-follower) 로서 구성된다. 이 DC 기준 전압 (Vref) 은 통상적으로 제 1 연산 증폭기 (OPA1) 의 출력에서의 오디오 신호의 동적 범위를 최적화 또는 향상시키기 위해 Vdd/2 로 설정된다.
저항기들 (R1A 및 R1B) 은 입력 오디오 신호 (Vim 및 Vip) 의 관점에서 제 1 연산 증폭기 (OPA1) 에 대한 입력 저항기들로서 기능한다. 저항기 (R2B) 는 제 2 연산 증폭기 (OPA2) 에 의해 생성된 DC 기준 전압 (Vref) 의 관점에서 제 1 연산 증폭기 (OPA1) 에 대한 입력 저항기로서 기능한다. 저항기 (R2A) 는 제 1 연산 증폭기 (OPA1) 에 대한 피드백 저항기로서 기능한다.
오디오 시스템 (100) 이 턴 온되기 이전에, AC 커플링 커패시터 (CAC) 에 걸친 전압은 통상적으로 약 제로 (0) 볼트이다. 제 1 연산 증폭기 (OPA1) 및 제 2 연산 증폭기 (OPA2) 가 EN1 전력 입력 및 EN2 전력 입력을 통해 처음으로 턴 온될 때, AC 커플링 커패시터 (CAC) 에 걸친 전압은 제로 (0) 볼트로부터 DC 기준 전압 (Vref) 을 향하여 상승하기 시작한다. 통상적으로, 전이 전압 (transitioning voltage) 은 인간의 가청 범위 내에 있는 주파수 성분들을 갖는다. 이것은 통상적으로 스피커 (150) 의 출력에 바람직하지 않은 클릭 앤 팝 노이즈를 야기한다.
오디오 시스템 (100) 이 턴 오프될 때, AC 커플링 커패시터 (CAC) 에 걸친 전압은 DC 기준 전압 (Vref) 으로부터 제로 (0) 볼트를 향하여 감쇄한다. 유사하게, 전이 전압은 통상적으로 인간의 가청 범위 내에 있는 주파수 성분들을 갖는다. 이것은 또한 스피커 (150) 의 출력에 바람직하지 않은 클릭 앤 팝 노이즈를 야기한다.
본 개시물의 일 양태는 파워 업 및 파워 다운 동작 동안 클릭 앤 팝 노이즈를 저감 또는 제거하는 오디오 시스템에 관한 것이다. 특히, 오디오 시스템은 입력 오디오 신호를 수신하도록 구성된 입력 및 관련 스피커에 대한 증폭된 출력 오디오 신호를 생성하도록 구성된 출력을 포함하는 증폭기, 이를 테면 연산 증폭기를 포함한다. 오디오 시스템은 관련 스피커에 의해 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 전압을 원활하게 증폭기의 출력에 인가하거나 증폭기의 출력으로부터 제거하도록 구성된 노이즈 저감 회로를 더 포함한다. 증폭기의 출력에서의 전압은 DC 기준 전압 소스로부터 및/또는 입력 오디오 신호로부터 유도될 수도 있다.
본 개시물의 다른 양태에서, 노이즈 저감 회로는 파워 다운 동작 동안 증폭기의 출력으로부터의 전하들을 원활하게 소산시키도록 구성된 선택가능 전류 경로를 포함한다. 증폭기의 출력으로부터의 전하들의 원활한 소산은 전이 전압이 실질적으로 인간의 가청 범위 밖에 있는 주파수 성분들을 갖는 방식으로 출력 전압을 감소시킨다. 일 예시적인 실시형태에서, 선택가능 전류 경로는 전계 효과 트랜지스터 (FET) 의 드레인 및 소스와 직렬로 저항기를 포함하며, 선택가능 전류 경로는 증폭기의 출력과 접지 또는 VSS 전위 레일 사이에 커플링된다. 파워 다운 동작에 응답하여, FET 를 턴 온시키기 위해 제어 신호가 FET 의 게이트에 인가되어, 증폭기의 출력으로부터의 전하들이 접지 또는 VSS 전위로 소산되는 것을 허용한다.
본 개시물의 또 다른 양태에서, 노이즈 저감 회로는 DC 기준 전압의 소스와 증폭기의 출력 사이에 커플링된 제어가능 저항 디바이스를 포함한다. 추가적으로, 노이즈 저감 회로는 파워 업 동작 동안 관련 스피커에 의해 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 소스로부터의 DC 기준 전압이 원활하게 증폭기의 출력에 인가되는 방식으로 제어가능 저항 디바이스의 저항을 감소시키는 제어 신호를 생성하도록 구성된 생성기를 포함한다. 이 생성기는 램프 신호 생성기를 포함할 수도 있으며, 제어가능 저항 디바이스는 트랜지스터, 이를 테면 FET 를 포함할 수도 있다.
본 개시물의 또 다른 양태에서, 노이즈 저감 회로는 증폭기의 입력에 커플링된 제어가능 저항 디바이스, 및 파워 업 또는 파워 다운 동작 동안 관련 스피커에 의해 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 입력 오디오 신호가 원활하게 증폭기의 입력에 인가되거나 증폭기의 입력으로부터 제거되도록 제어가능 저항 디바이스의 저항을 감소 또는 증가시키는 제어 신호를 생성하도록 구성된 생성기를 포함한다. 이 생성기는 램프 신호 생성기를 포함할 수도 있으며, 제어가능 저항 디바이스는 트랜지스터, 이를 테면 FET 를 포함할 수도 있다.
본 개시물의 다른 양태, 이점 및 신규의 특징은 첨부 도면과 함께 고려될 때 다음에 오는 본 개시물의 상세한 설명으로부터 명백해질 것이다.
도 1 은 일 예시적인 종래의 오디오 시스템의 블록도를 예시한다.
도 2 는 본 개시물의 일 실시형태에 따른 일 예시적인 오디오 시스템의 블록도를 예시한다.
도 3 은 본 개시물의 다른 양태에 따른 오디오 시스템에 대한 예시적인 제어 신호들의 타이밍도를 예시한다.
도 4a 내지 도 4d 는 본 개시물의 다른 양태에 따라 파워 업 상태에 응답하여 오디오 시스템에 의해 생성된 예시적인 신호들의 그래프를 예시한다.
도 5 는 본 개시물의 다른 양태에 따라 파워 다운 상태에 응답하여 오디오 시스템에 의해 생성된 일 예시적인 신호의 그래프를 예시한다.
도 6 은 본 개시물의 다른 양태에 따른 일 예시적인 램프 생성기의 개략도를 예시한다.
도 7 은 본 개시물의 다른 양태에 따른 제 2 예시적인 오디오 시스템의 블록도를 예시한다.
도 8 은 본 개시물의 다른 양태에 따른 제 2 오디오 시스템에 대한 예시적인 제어 신호들의 타이밍도를 예시한다.
도 9 는 본 개시물의 다른 양태에 따른 제 3 예시적인 오디오 시스템의 블록도를 예시한다.
도 2 는 본 개시물의 일 실시형태에 따른 일 예시적인 오디오 시스템 (200) 의 블록도를 예시한다. 오디오 시스템 (200) 은 관련 스피커의 출력에서 생성된 클릭 앤 팝 노이즈를 저감시키거나 완전히 제거하도록 구성되는 노이즈 저감 회로를 포함한다. 특히, 노이즈 저감 회로는 전이 전압의 주파수 성분들이 실질적으로 인간의 가청 범위 밖에 있도록 파워 업 및 파워 다운 동안 AC 커플링 커패시터에 걸친 전압의 비교적 원활한 상승 및 하강을 제공함으로써 이것을 수행한다.
더 상세하게는, 오디오 시스템 (200) 은 제 1 연산 증폭기 (OPA1), 제 2 연산 증폭기 (OPA2), 저항기들 (R1A, R1B, R2A 및 R2B) 및 노이즈 저감 회로 (210) 를 포함한다. 노이즈 저감 회로 (210) 는 차례로 램프 생성기 (212), 제 1 전계 효과 트랜지스터 (FET) (M1), 제 2 FET (M2) 및 저항기 (ROFF) 를 포함한다. 이들 디바이스들은 하나 이상의 집적 회로들로서, 별개의 디바이스들로서, 또는 하나 이상의 집적 회로들과 하나 이상의 별개의 디바이스들의 조합으로서 구현될 수도 있다. 제 1 연산 증폭기 (OPA1) 의 출력은 AC 커플링 커패시터 (CAC) 를 통해 스피커 (250) 에 커플링하도록 구성되며, 스피커 (250) 및 AC 커플링 커패시터 (CAC) 양자는 오디오 시스템 (200) 을 통합하는 하나 이상의 집적 회로들에 대해 외부에 위치될 수도 있다.
제 1 연산 증폭기 (OPA1) 는 입력 오디오 신호를 관련 스피커 (250) 를 구동하기에 충분한 레벨로 증폭시키도록 구성된다. 이 예에서, 입력 오디오 신호는 포지티브 성분 (Vip) 및 네거티브 성분 (Vim) 을 갖는 차동 신호로서 구성된다. 제 1 연산 증폭기 (OPA1) 는 저항기 (R1B) 를 경유하여 입력 오디오 신호의 포지티브 성분 (Vip) 을 수신하도록 구성된 포지티브 입력 (+) 을 포함한다. 또한, 제 1 연산 증폭기 (OPA1) 는 저항기 (R1A) 를 경유하여 입력 오디오 신호의 네거티브 성분 (Vim) 을 수신하도록 구성된 네거티브 입력 (-) 을 포함한다. 저항기 (R2A) 는 제 1 연산 증폭기 (OPA1) 의 출력과 네거티브 입력 (-) 사이에 커플링되며, 제 1 연산 증폭기 (OPA1) 의 게인을 설정하도록 기능한다. 제 1 연산 증폭기 (OPA1) 는 그 제 1 연산 증폭기 (OPA1) 를 인에이블링 또는 디스에이블링하는 제어 신호 (EN1) 를 수신하도록 구성된 제어 입력을 더 포함한다.
제 2 연산 증폭기 (OPA2) 는 DC 기준 전압 (Vref) 이 제 1 연산 증폭기 (OPA1) 의 출력에서 생성될 수 있도록 그 DC 기준 전압 (Vref) 을 수신 및 출력하도록 구성된 전압-팔로워로서 구성된다. DC 기준 전압 (Vref) 은 제 1 연산 증폭기 (OPA1) 에 대한 전원 전압 (Vdd) 의 1/2 (예를 들어, Vdd/2) 로 설정될 수도 있다. 이것은 제 1 연산 증폭기 (OPA1) 의 출력에서 생성된 오디오 신호의 동적 범위를 향상 또는 최적화시킨다. 제 2 연산 증폭기 (OPA2) 는 DC 기준 전압 (Vref) 을 수신하도록 구성된 포지티브 입력 (+) 및 제 2 연산 증폭기의 출력에 커플링된 네거티브 입력 (-) 을 포함한다. 제 2 연산 증폭기 (OPA2) 의 출력은 저항기 (R2B) 를 경유하여 제 1 연산 증폭기 (OPA1) 의 포지티브 입력 (+) 에 커플링된다. 제 2 연산 증폭기 (OPA2) 의 출력은 또한 노이즈 저감 회로 (210) 의 제 1 FET (M1) 의 드레인에 커플링된다. 제 2 연산 증폭기 (OPA2) 는 그 제 2 연산 증폭기 (OPA2) 를 인에이블링 또는 디스에이블링하는 제어 신호 (EN2) 를 수신하도록 구성된 제어 인에이블 입력을 더 포함한다.
노이즈 저감 회로 (210) 의 램프 생성기 (212) 는 그 램프 생성기 (212) 를 인에이블링 또는 디스에이블링하는 제어 신호 (EN4) 를 수신하도록 구성된 제어 입력을 포함한다. 램프 생성기 (212) 는 제 1 FET (M1) 의 게이트에 전기적으로 커플링되는 출력을 포함한다. 램프 생성기 (212) 는 이하 더 상세히 논의된 바와 같이, 그의 출력에서 상승 램프 제어 전압 (Vctl) 을 생성한다. 제 1 FET (M1) 의 소스는 제 1 연산 증폭기 (OPA1) 의 출력에, 그리고 저항기 (ROFF) 를 경유하여 제 2 FET (M2) 의 드레인에 전기적으로 커플링된다. 제 2 FET (M2) 의 게이트는 제어 신호 (EN3) 를 수신하도록 구성된다. 제 2 FET (M2) 의 소스는 접지 전위 또는 상대적으로 "네거티브인" 공급 전압 (VSS) 에 커플링될 수도 있다. 이제 오디오 시스템 (200) 의 동작이 설명될 것이다.
도 3 은 본 개시물의 다른 양태에 따른 오디오 시스템 (200) 에 대한 예시적인 제어 신호들 (EN1 내지 EN4) 의 타이밍도를 예시한다. 이 예에서, 제어 신호들 (EN1 내지 EN4) 은 대응하는 디바이스가 인에이블링된다는 것을 나타내는 하이 로직 레벨, 및 대응하는 디바이스가 디스에이블링된다는 것을 나타내는 로우 로직 레벨을 가진 이진수이다. 제어 신호들 (EN1 내지 EN4) 이 본원에 논의된 바와 같이 오디오 시스템 (200) 의 동작을 달성하기 위해 다른 방식들로 구성될 수도 있다는 것을 이해해야 한다. 타이밍도에는, t1, t2, t3 및 t4 로 나타내진 4 개의 특정 시간들이 존재한다. 제 1 시간 (t1) 은 오디오 시스템 (200) 의 파워 업 동작의 시작을 나타낸다. 제 2 시간 (t2) 은 램프 제어 전압 (Vctl) 이 그의 최종 값 (예를 들어, Vdd) 에 도달하는 때를 나타낸다. 제 3 시간 (t3) 은 제 1 연산 증폭기 (OPA1) 가 인에이블링되는 때를 나타내며, 파워 업 동작의 끝을 나타낸다. 제 4 시간 (t4) 은 오디오 시스템 (200) 의 파워 다운 동작의 시작을 나타낸다.
시간 t1 이전에, 제어 신호들 (EN1, EN2 및 EN4) 은 모두 로우 로직 레벨에 있고, 제어 신호 (EN3) 는 하이 로직 레벨에 있다. 따라서, 이들 로직 레벨들로 인해, 제 1 연산 증폭기 (OPA1) 와 제 2 연산 증폭기 (OPA2) 및 램프 생성기 (212) 는 디스에이블링되고, 제 2 FET (M2) 는 턴 온되어 제 1 연산 증폭기 (OPA1) 의 출력을 효과적으로 접지시킨다. 시간 t1 에서, 제어 신호들 (EN2 및 EN4) 은 로우 로직 레벨로부터 하이 로직 레벨로 전이되고, 제어 신호 (EN3) 는 하이 로직 레벨로부터 로우 로직 레벨로 전이된다. 하이 로직 레벨의 제어 신호들 (EN2 및 EN4) 은 제 2 연산 증폭기 (OPA2) 및 램프 생성기 (212) 를 인에이블링시키고, 로우 로직 레벨의 제어 신호 (EN3) 는 제 2 FET (M2) 를 턴 오프시킨다.
제 2 연산 증폭기 (OPA2) 의 인에이블링은 제 1 FET (M1) 의 드레인에서 DC 기준 전압 (Vref) 이 생성되도록 한다. 램프 생성기 (212) 의 인에이블링은 이하 더 상세하게 논의된 바와 같이, 램프 제어 전압 (Vctl) 이 비교적 원활한 방식으로 상승하도록 한다. 턴 오프되는 제 2 FET (M2) 는 제 1 연산 증폭기 (OPA1) 의 출력과 접지 또는 VSS 전위 사이의 전류 경로를 제거한다.
원활한 상승 램프 제어 전압 (Vctl) 은 제 1 FET (M1) 의 저항 (RDS) 이 비교적 원활한 방식으로 감소하도록 한다. 감소하는 제 1 FET (M1) 의 저항은 DC 기준 전압 (Vref) 을 원활하게 제 1 연산 증폭기 (OPA1) 의 출력에 인가한다. 그 결과, DC 차단 커패시터 (CAC) 에 걸친 전압은 상승 전압의 주파수 성분들이 실질적으로 통상의 인간의 가청 범위 밖에 있도록 비교적 원활한 방식으로 상승한다. 이것은 오디오 시스템 (200) 의 파워 업 동안 관련 스피커 (250) 에 의해 클릭 앤 팝 노이즈가 생성되는 것을 막거나 저감시킨다.
램프 전압 (Vctl) 은 그 램프 전압 (Vctl) 이 시간 t2 에서 그의 최종 또는 최대 전압에 도달할 때까지 계속 상승하는데, 이는 Vdd 와 실질적으로 부합하도록 구성될 수도 있다. 시간 t3 에서, 제어 전압 (EN1) 은 로우 로직 레벨로부터 하이 로직 레벨로 전이되어 제 1 연산 증폭기 (OPA1) 를 인에이블링시키며, 제어 전압 (EN4) 은 하이 로직 레벨로부터 로우 로직 레벨로 전이되어 램프 생성기 (212) 를 디스에이블링시킨다. 제 1 연산 증폭기 (OPA) 의 인에이블링은 그 제 1 연산 증폭기가 그의 출력에서 출력 오디오 신호, 및 저항기 (R2B) 를 통해 제 2 연산 증폭기 (OPA2) 에 의해 그의 포지티브 입력으로 인가되는 DC 기준 전압 (Vref) 을 생성하도록 한다. 제 1 연산 증폭기 (OPA1) 의 출력에서의 전압이 이미 노이즈 저감 회로 (210) 로 인해 실질적으로 DC 기준 전압 (Vref) 에 있기 때문에, 제 1 연산 증폭기 (OPA1) 의 인에이블링은 출력 DC 전압에 있어서 실질적인 변화를 야기하지 않으며, 이로써 또한 관련 스피커 (250) 에 의해 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거한다. 램프 생성기 (212) 의 디스에이블링은 제어 전압 (Vctl) 을 실질적으로 제로 (0) 볼트로 떨어뜨려, 제 1 FET (M1) 를 턴 오프시킨다.
시간 t3 과 시간 t4 사이에서, 제어 신호들 (EN3 및 EN4) 은 로우 로직 레벨에 있어, 오디오 시스템 (200) 의 정상 상태 또는 정규 동작 동안 노이즈 저감 회로 (210) 를 효과적으로 디스에이블링시킨다. 로우 로직 레벨에 있는 이들 제어 신호들로 인해, 제 1 FET (M1) 및 제 2 FET (M2) 는 노이즈 저감 회로 (210) 가 나머지 오디오 시스템 (200) 의 동작에 상당한 영향을 미치지 않도록 턴 오프된다. 시간 t3 과 시간 t4 사이의 정상 상태 또는 정규 동작 동안, 제 1 연산 증폭기 (OPA1) 는 차동 입력 오디오 신호 (Vip 및 Vim) 를 증폭시키도록 동작한다. 제 2 연산 증폭기 (OPA2) 는 출력 오디오 신호의 동적 범위를 향상시키기 위해 제 1 연산 증폭기 (OPA1) 의 출력에서 DC 기준 전압 (Vref) 을 계속 생성하도록 동작한다.
상기 언급한 바와 같이, 시간 t4 는 오디오 시스템 (200) 의 파워 다운 동작의 시작을 나타낸다. 이 때에, 제어 신호들 (EN1 및 EN2) 은 하이 로직 레벨로부터 로우 로직 레벨로 전이되어 제 1 연산 증폭기 (OPA1) 및 제 2 연산 증폭기 (OPA2) 를 각각 디스에이블링시킨다. 동시에, 제어 신호 (EN3) 는 로우 로직 레벨로부터 하이 로직 레벨로 전이되어 제 2 FET (M2) 를 턴 온시킨다. 저항기 (ROFF) 및 제 2 FET (M2) 는 DC 차단 커패시터 (CAC) 에 걸친 전압을 원활하게 소산시키기 위해 접지로의 전류 경로를 형성한다. 저항기 (ROFF) 는 오디오 시스템 (200) 의 파워 다운 동안 클릭 앤 팝 노이즈를 저감 또는 제거하기 위하여, 전이 전압의 주파수 전압들이 실질적으로 통상의 인간의 가청 범위 밖에 있도록 출력 전압의 비교적 원활한 소산을 제공하도록 구성된다.
도 4a 내지 도 4d 는 본 개시물의 다른 양태에 따라 파워 업 상태에 응답하여 오디오 시스템 (200) 에 의해 생성된 예시적인 신호들의 그래프를 예시한다. 특히, 도 4a 에 도시된 그래프는 램프 생성기 (212) 에 의해 생성된 제어 전압 (Vctl) 의 시간 변이 (time variation) 를 예시한다. 도 4b 에 도시된 그래프는 제 1 FET (M1) 의 저항 (RDS) 의 시간 변이를 예시한다. 도 4c 에 도시된 그래프는 오디오 시스템 (200) 의 출력 전압 (Vop) 의 시간 변이를 예시한다. 도 4d 에 도시된 그래프는 관련 스피커 (250) 에 걸친 전압 (Vload) 의 시간 변이를 예시한다.
도 4a 의 그래프가 예시하듯이, 램프 생성기 (212) 에 의해 생성된 제어 전압 (Vctl) 은 제로 (0) 볼트로부터 Vdd 까지 실질적으로 선형적으로 상승할 수도 있다. 시간 t1 과 시간 t2 사이의 일부 시간에서, 램프 전압 (Vctl) 은 제 1 FET (M1) 의 임계 전압을 교차한다. 이것은 제 1 FET (M1) 가 전류를 상당히 전도하기 시작하도록 한다. 이것은 제 1 FET (M1) 의 저항 (RDS) 의 비교적 원활한 하강을 예시하는 도 4b 의 그래프에 의해 더 잘 도시된다. 제 1 FET (M1) 의 하강 저항 (RDS) 은 제 2 연산 증폭기 (OPA2) 에 의해 생성된 DC 기준 전압 (Vref) 을 원활하게 오디오 시스템 (200) 의 출력에 인가한다. 이것은 시간 t1 에 제로 (0) 볼트로부터 시간 t2 에 실질적으로 DC 기준 전압 (Vref) 까지 원활하게 상승하는 출력 전압을 예시하는 도 4c 의 그래프에 의해 더 잘 도시된다. 로드 (예를 들어, 관련 스피커 (250)) 에 걸친 전압 (Vload) 은 근본적으로 DC 차단 커패시터 (CAC) 로 인한 출력 전압의 유도물이며, 이는 기본적으로 시간 t1 과 시간 t3 사이의 사인파의 1/2 사이클을 나타낸다. 노이즈 저감 회로 (210) 는 클릭 앤 팝 노이즈를 저감 또는 제거하기 위해 주파수 성분들이 통상의 인간의 가청 범위 밖에 있도록 원활한 로드 전압 (Vload) 을 생성하도록 구성된다.
도 5 는 본 개시물의 다른 양태에 따라 파워 다운 상태에 응답하여 오디오 시스템 (200) 에 의해 생성된 일 예시적인 신호의 그래프를 예시한다. 특히, 도 5 의 그래프는 파워 다운 동안 오디오 시스템 (200) 의 출력 전압 (Vop) 의 시간 변이를 도시한다. 예시한 바와 같이, 상기 논의된 바와 같이 파워 다운 동작의 시작을 나타내는 시간 t4 에서, 오디오 시스템 (200) 의 출력 전압은, 그 출력 전압이 근본적으로 시간 t5 에서 제로 (0) 일 때까지 비교적 원활한 방식으로 감쇄한다. 노이즈 저감 회로 (210) 는 클릭 앤 팝 노이즈를 저감 또는 제거하기 위해 주파수 성분들이 통상의 인간의 가청 범위 밖에 있도록 원활하게 감쇄하는 출력 전압 (Vop) 을 생성하도록 구성된다.
도 6 은 본 개시물의 다른 양태에 따른 일 예시적인 램프 생성기 (600) 의 개략도를 예시한다. 이전에 논의된 노이즈 저감 회로 (210) 의 램프 생성기 (212) 는 램프 생성기 (600) 대로 구성될 수도 있다. 램프 생성기 (600) 는 전류 생성기 (602), p-채널 FET들 (MP1 내지 MP4), n-채널 FET들 (MN1 내지 MN7) 및 커패시터 (CL) 를 포함한다. p-채널 FET들 (MP1 내지 MP4) 의 소스는 포지티브 전원 레일 (Vdd) 에 전기적으로 커플링되며, p-채널 FET들 (MP2 내지 MP4) 의 게이트는 p-채널 FET들 (MP1 및 MP2) 의 드레인에, 그리고 n-채널 FET (MN4) 의 드레인에 전기적으로 커플링된다. p-채널 FET (MP1) 의 게이트는 n-채널 FET (MN1) 의 게이트에 전기적으로 커플링되며, 이 둘 양자는 제어 신호 (EN) 를 수신하도록 구성된다. p-채널 FET (MP3) 의 드레인은 n-채널 FET (MN5) 의 드레인에, 그리고 n-채널 FET들 (MN5 및 MN6) 의 게이트에 전기적으로 커플링된다. p-채널 FET (MP4) 의 드레인은 n-채널 FET들 (MN6 및 MN7) 의 드레인에, 그리고 커패시터 (CL) 의 제 1 단에 전기적으로 커플링된다.
전류 생성기 (602) 는 포지티브 전원 레일 (Vdd) 과 n-채널 FET (MN1) 의 드레인 사이에 커플링된다. n-채널 FET (MN1) 의 소스는 n-채널 FET들 (MN2 및 MN3) 의 드레인 및 n-채널 FET들 (MN3 및 MN4) 의 게이트에 전기적으로 커플링된다. n-채널 FET들 (MN2 및 MN7) 의 게이트는 제어 신호 (ENB) (예를 들어, 제어 신호 (EN) 의 컴플리먼트) 를 수신하도록 구성된다. n-채널 FET들 (MN2 내지 MN7) 의 드레인은 물론 커패시터 (CL) 의 제 2 단은 접지 전위에 있을 수 있는 네거티브 전원 레일 (Vss) 에 전기적으로 커플링된다.
동작 시에, 램프 회로 (600) 는 제어 신호 (EN) 가 로우 로직 레벨에 있고 제어 신호 (ENB) 가 하이 로직 레벨에 있을 때 디스에이블링된다. 로우 로직 레벨에 있는 제어 신호 (EN) 는 n-채널 FET (MN1) 를 턴 오프시켜 n-채널 FET (MN3) 를 통하여, 그 결과 n-채널 FET (MN3) 와의 미러 구성으로 인해 n-채널 FET (MN4) 를 통하여 전류가 흐르는 것을 막는다. 또한, 로우 로직 레벨에 있는 제어 신호 (EN) 는 p-채널 FET (MP1) 를 턴 온시키며, 이는 Vdd 를 p-채널 FET들 (MP2 내지 MP4) 의 게이트에 커플링하여 이들 FET 들을 턴 오프시킨다. 하이 로직 레벨에 있는 제어 신호 (ENB) 는 n-채널 FET들 (MN2 및 MN7) 을 턴 온시켜, n-채널 FET들 (MN3, MN4, MN6 및 MN7) 의 각각의 드레인을 접지시켜 이들 트랜지스터들을 통한 누전을 저감 또는 제거한다. 따라서, 전류 (I0 내지 I4) 는 램프 회로 (600) 가 디스에이블링될 때 실질적으로 0 이다.
제어 신호 (EN) 가 하이 로직 레벨로 전이되고 제어 신호 (ENB) 가 로우 로직 레벨로 전이될 때, 램프 회로 (600) 는 인에이블링된다. 하이 로직 레벨에 있는 제어 신호 (EN) 는 n-채널 FET (MN1) 를 턴 온시키고 p-채널 FET (MP1) 를 턴 오프시킨다. 로우 로직 레벨에 있는 제어 신호 (ENB) 는 MN2 및 MN7 을 턴 오프시킨다. n-채널 FET (MN1) 의 턴 온은 전류 소스 (602) 를 n-채널 FET (MN3) 의 드레인에 전기적으로 커플링하고, 트랜지스터 MN2 의 턴 오프는 n-채널 FET (MN3) 의 단락 또는 바이패싱을 제거한다. 이것은 n-채널 FET들 (MN1 및 MN3) 을 통하여 전류 I0 가 전류 소스 (602) 로부터 Vss 레일로 흐르는 것을 허용한다. 이 전류는 또한 n-채널 FET (MN4) 가 전류 (I1) 를 전도하는 것을 허용한다.
p-채널 FET (MP1) 의 턴 오프는 p-채널 FET (MP1) 의 단락 또는 바이패싱을 제거하는데, 이는 p-채널 FET들 (MP2, MP3 및 MP4) 의 게이트에 Vdd 가 더 이상 인가되지 않기 때문에 결과적으로 p-채널 FET들 (MP2, MP3 및 MP4) 을 턴 온시킨다. 이것은 p-채널 FET들 (MP2, MP3 및 MP4) 을 통하여 전류 (I1, I2 및 I3) 가 흐르는 것을 허용한다. n-채널 FET (MN7) 의 턴 오프는 n-채널 FET (MN6) 의 단락 또는 바이패싱을 제거하여, n-채널 FET (MN6) 를 통하여 전류 (I4) 가 흐르는 것을 허용한다. 커패시터 (CL) 에 걸친 램프 전압 (Vctl) 을 생성하는 출력 전류 (IOUT) 는 전류 I3 과 전류 I4 간의 차이다 (예를 들어, IOUT = I3 - I4).
램프 회로 (400) 는 비교적 작은 출력 전류 (IOUT) 로 인해 집적 회로에서 구현될 수도 있는 커패시터 (CL) 를 이용하여 램프 전압 (Vctl) 을 생성하도록 구성될 수도 있다. 예를 들어, n-채널 FET (MN3) 는 n-채널 FET (MN4) 의 채널 폭보다 20 배 (20×) 더 큰 채널 폭을 갖도록 구성될 수도 있다. 따라서, n-채널 FET들 (MN3 및 MN4) 의 전류 미러 구성으로 인해, 전류 I1 은 실질적으로 전류 (I0) 보다 20 배 더 작다 (예를 들어, I1 = 1/20 * I0). 유사하게, p-채널 FET (MP2) 는 p-채널 FET들 (MP3 및 MP4) 의 채널 폭보다 5 배 (5×) 더 큰 채널 폭을 갖도록 구성될 수도 있다. 따라서, p-채널 FET들 (MP2, MP3 및 MP4) 의 전류 미러 구성으로 인해, 전류 (I2 및 I3) 는 실질적으로 전류 (I1) 보다 5 배 더 작다 (예를 들어, I2 = I3 = 1/5 * I1). n-채널 FET (MN5) 는 MN6 의 채널 폭보다 5/4 배 더 큰 채널 폭을 갖도록 구성될 수도 있다. 따라서, n-채널 FET들 (MN5 및 MN6) 의 전류 미러 구성으로 인해, 전류 (I4) 는 전류 I2 의 4/5 배이다 (예를 들어, I4 = 4/5 * I2).
전류 (I1) 가 전류 (I0) 보다 20 배 더 작다는 사실을 이용하여, 전류 (I3) 는,
Figure pct00001
과 같이 I0 의 항으로 기록될 수도 있다. 또한, 전류 (I2) 가 또한 전류 (I0) 보다 100 배 더 작다는 사실을 이용하여, 전류 (I4) 는,
Figure pct00002
와 같이 I0 의 항으로 기록될 수도 있다. 상기 논의된 바와 같이, 출력 전류 (IOUT) 는,
Figure pct00003
과 같이 표현될 수도 있다. 식 1 및 식 2 에 제공된 I3 및 I4 를 식 3 에 제공된 I3 및 I4 에 대입하면, 출력 전류 (IOUT) 은,
Figure pct00004
와 같이 표현될 수도 있다. 예를 들어, I0 가 대략 2 마이크로로암페어 (microamps) 인 것으로 선택되면, 출력 전류 (IOUT) 는 대략 4 나노암페어일 것이다. 이러한 작은 전류는 커패시터 (CL) 가 집적 회로에 구현되는 것을 허용할 것이며, 여전히 램프 제어 전압 (Vctl) 에 적절한 상승 시간을 제공하여 파워 업 동작 동안 관련 스피커 (250) 에 의해 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거한다.
도 7 은 본 개시물의 다른 양태에 따른 제 2 예시적인 오디오 시스템 (700) 의 블록도를 예시한다. DC 기준 전압 (Vref) 을 출력에 인가하고 그 DC 기준 전압 (Vref) 을 출력으로부터 제거하는 것으로 인해 클릭 앤 팝 노이즈를 저감 또는 제거하는 것에 더하여, 오디오 시스템 (700) 은 입력 오디오 신호에 존재하는 DC 오프셋 전압으로 인해 클릭 앤 팝 노이즈를 저감 또는 제거하도록 구성된다. 오디오 시스템 (700) 의 주된 오디오 증폭기는 그의 출력에서 DC 오프셋 전압을 생성하기 위해 그 DC 오프셋 전압을 포함하는 입력 오디오 신호를 증폭시킨다. 파워 업 동안, 이러한 DC 오프셋 전압은 또한 관련 스피커에 의해 클릭 앤 팝 노이즈가 생성되도록 할 수도 있다.
특히, 오디오 시스템 (700) 은 제 1 연산 증폭기 (OPA1), 제 2 연산 증폭기 (OPA2) 및 노이즈 저감 회로 (710) 를 포함한다. 제 1 연산 증폭기 (OPA1) 는 입력 오디오 신호를 증폭시키도록 구성된다. 제 2 연산 증폭기 (OPA2) 는 출력 오디오 신호의 동적 범위를 향상 또는 실질적으로 최적화시키기 위해 제 1 연산 증폭기 (OPA1) 의 출력에서 DC 기준 전압 (예를 들어, Vref ~ Vdd/2) 을 제공하도록 구성된다. 노이즈 저감 회로 (710) 는 제 1 연산 증폭기 (OPA1) 의 출력에 대한 DC 기준 전압 (Vref), 및 제 1 연산 증폭기 (OPA1) 의 출력에서 끝나는 입력 오디오 신호에 존재하는 DC 오프셋 전압을 제공하는 것으로 인해 관련 스피커 (750) 에 의해 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거하도록 구성된다.
더 상세하게는, 제 1 연산 증폭기 (OPA1) 는 입력 저항기 (R1A) 및 (노이즈 저감 회로 (710) 의 컴포넌트인) FET (M3) 를 경유하여 입력 오디오 신호의 네거티브 성분 (Vim) 을 수신하도록 구성된 네거티브 입력 (-) 을 포함한다. 또한, 제 1 연산 증폭기 (OPA1) 는 입력 저항기 (R1B) 및 (노이즈 저감 회로 (710) 의 컴포넌트인) FET (M4) 를 경유하여 입력 오디오 신호의 포지티브 성분 (Vip) 을 수신하도록 구성된 포지티브 입력 (+) 을 포함한다. 제 1 연산 증폭기 (OPA1) 는 AC 커플링 커패시터 (CAC) 를 경유하여 관련 스피커 (750) 에 커플링된 출력을 더 포함한다. 제 1 연산 증폭기 (OPA1) 의 네거티브 입력 (-) 과 출력 사이에는 피드백 저항기 (R2A) 가 커플링된다. 제 1 연산 증폭기 (OPA1) 는 제어 신호 (EN2) 를 수신하도록 구성된 입력을 포함한다.
제 2 연산 증폭기 (OPA2) 는 제 1 연산 증폭기 (OPA1) 의 포지티브 입력 단자 (+) 에 대한 DC 기준 전압 (Verf) 을 생성하기 위한 전압-팔로워로서 구성된다. 제 2 연산 증폭기 (OPA2) 는 DC 기준 전압 (Vref) 을 수신하도록 구성된 포지티브 입력 (+) 을 포함한다. 제 2 연산 증폭기 (OPA2) 는 또한 그의 출력에 커플링된 네거티브 입력 (-) 을 포함한다. 제 2 연산 증폭기 (OPA2) 의 출력은 저항기 (R2B) 를 경유하여 제 1 연산 증폭기 (OPA1) 의 포지티브 입력 (+) 에 전기적으로 커플링된다. 제 2 연산 증폭기 (OPA2) 는 제어 신호 (EN1) 를 수신하도록 구성된 입력을 포함한다.
노이즈 저감 회로 (710) 는 램프 생성기 (712), FET들 (M1 내지 M4), 저항기 (ROFF) 및 제어 신호들 (EN2, EN2B, EN5 및 EN5B) 에 응답하는 제어가능 스위치들을 포함한다. 특히, FET (M1) 는 제 2 연산 증폭기 (OPA2) 의 출력에 전기적으로 커플링된 드레인, 제 1 연산 증폭기 (OPA1) 의 출력에 전기적으로 커플링된 소스, 및 제어가능 스위치 (EN5) 를 경유하여 램프 생성기 (712) 에 전기적으로 커플링된 게이트를 포함한다. FET (M2) 는 저항기 (ROFF) 를 경유하여 제 1 연산 증폭기 (OPA1) 의 출력에 전기적으로 커플링된 드레인, 접지 또는 Vss 에 전기적으로 커플링된 소스, 및 제어 신호 (EN3) 를 수신하도록 구성된 게이트를 포함한다.
FET (M3) 는 저항기 (R1A) 를 경유하여 입력 오디오 신호의 네거티브 성분 (Vim) 을 수신하도록 구성된 드레인, 제 1 연산 증폭기 (OPA1) 의 네거티브 입력 (-) 에 전기적으로 커플링된 소스, 및 FET (M4) 의 게이트에 그리고 제어가능 스위치 (EN2) 를 경유하여 램프 생성기 (712) 에 전기적으로 커플링된 게이트를 포함한다. FET (M4) 는 저항기 (R1B) 를 경유하여 입력 오디오 신호의 포지티브 성분 (Vip) 을 수신하도록 구성된 드레인, 제 1 연산 증폭기 (OPA1) 의 포지티브 입력 (+) 에 전기적으로 커플링된 소스, 및 FET (M3) 의 게이트에 그리고 제어가능 스위치 (EN2) 를 경유하여 램프 생성기 (712) 에 전기적으로 커플링된 게이트를 포함한다. 제어가능 스위치 (EN2B) 는 FET들 (M3 및 M4) 의 게이트와 접지 또는 Vss 사이에 전기적으로 커플링된다. 제어가능 스위치 (EN5B) 는 FET (M1) 의 게이트와 접지 또는 Vss 사이에 전기적으로 커플링된다. 오디오 시스템 (700) 의 동작은 다음과 같이 설명된다.
도 8 은 본 개시물의 다른 양태에 따른 오디오 시스템 (700) 에 대한 예시적인 제어 신호들의 타이밍도를 예시한다. 타이밍도는 t1 내지 t5 로 표시된 5 개의 시간을 포함한다. 시간 t1 은 오디오 시스템 (700) 의 파워 업 동작, 특히, 관련 스피커 (750) 에 의해 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 DC 기준 전압 (Vref) 을 원활하게 제 1 연산 증폭기 (OPA1) 의 출력에 인가하는 프로세스의 시작을 나타낸다. 시간 t2 는 DC 기준 전압 (Vref) 을 원활하게 제 1 연산 증폭기 (OPA1) 의 출력에 인가하는 프로세스의 끝을 나타낸다. 시간 t3 은 관련 스피커 (750) 에 의해 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 (DC 오프셋 전압을 포함할 수도 있는) 입력 오디오 신호의 제 1 연산 증폭기 (OPA1) 의 입력에의 커플링의 시작을 나타낸다. 시간 t4 는 입력 오디오 신호를 제 1 연산 증폭기 (OPA1) 의 입력에 커플링하는 프로세스의 끝을 나타낸다. 그리고, 시간 t5 는 오디오 시스템 (700) 의 파워 다운 동작의 시작을 나타낸다.
시간 t1 이전에, 제어 신호들 (EN1, EN2, EN4 및 EN5) 은 로우 로직 레벨에 있고, 제어 신호 (EN3) 는 하이 로직 레벨에 있다. 이 구성에서, 제 1 연산 증폭기 (OPA1) 와 제 2 연산 증폭기 (OPA2) 및 램프 생성기 (712) 는 디스에이블링되며, FET들 (M1, M3 및 M4) 은 턴 오프되고, FET (M2) 는 턴 온되며, 제어가능 스위치들 (EN2 및 EN5) 은 열린 위치에 있고, 제어가능 스위치들 (EN2B 및 EN5B) 은 닫친 위치에 있다.
시간 t1 에서, 제어 신호들 (EN1, EN4 및 EN5) 은 로우 로직 레벨로부터 하이 로직 레벨로 전이되고, 제어 신호 (EN3) 는 하이 로직 레벨로부터 로우 로직 레벨로 전이된다. 하이 로직 레벨에 있는 제어 신호 (EN1) 는 제 2 연산 증폭기 (OPA2) 가 그의 출력에서 및 FET (M1) 의 드레인에서 DC 기준 전압 (Vref) 을 생성하도록 한다. 하이 로직 레벨에 있는 제어 신호 (EN5) 는 제어가능 스위치 (EN5) 가 닫친 위치에 있도록 하고, 제어가능 스위치 (EN5B) 가 열린 위치에 있도록 한다. 하이 로직 레벨에 있는 제어 신호 (EN4) 는 램프 생성기 (712) 가 제 1 램프 제어 전압 (Vctl1) 의 생성을 시작할 수 있게 한다. 로우 로직 레벨에 있는 제어 신호 (EN3) 는 FET (M2) 를 턴 오프시킨다.
시간 t1 과 시간 t2 사이에서, 상승하는 제 1 램프 제어 전압 (Vctl1) 은 사전 실시형태를 참조하여 더 상세하게 미리 논의된 바와 같이, 관련 스피커 (750) 에 의해 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 DC 기준 전압 (Vref) 을 원활하게 제 1 연산 증폭기 (OPA1) 의 출력에 인가하기 위하여 FET (M1) 의 저항 (RDS) 이 비교적 원활한 방식으로 감소하도록 한다. 시간 t2 까지는, 제 1 연산 증폭기 (OPA1) 의 출력에서의 전압은 실질적으로 DC 기준 전압 (Vref) 에 있어야 한다. 시간 t2 에서, 제어 신호들 (EN4 및 EN5) 은 하이 로직 레벨로부터 로우 로직 레벨로 전이되어, 램프 생성기 (712) 를 디스에이블링시키고, 제어가능 스위치 (EN5) 를 열어 램프 생성기 (712) 를 FET (M1) 의 게이트와 분리시키며, 제어가능 스위치 (EN5B) 를 닫아 FET (M1) 가 턴 오프되는 것을 보장한다.
시간 t3 에서, 인에이블 신호들 (EN2 및 EN4) 은 로우 로직 레벨로부터 하이 로직 레벨로 전이된다. 하이 로직 레벨에 있는 제어 신호 (EN2) 는 제 1 연산 증폭기 (OPA1) 를 인에이블링하고, 제어가능 스위치 (EN2) 를 닫으며, 제어가능 스위치 (EN2B) 를 연다. 하이 로직 레벨에 있는 제어 신호 (EN4) 는 램프 생성기 (712) 가 제 2 램프 제어 전압 (Vctl2) 의 생성을 시작할 수 있게 한다. 시간 t3 과 시간 t4 사이에서, 상승하는 제 2 램프 제어 전압 (Vctl2) 은 관련 스피커 (750) 에 의해 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 DC 오프셋 전압을 포함하는 입력 오디오 신호를 원활하게 제 1 연산 증폭기 (OPA1) 의 입력에, 그 결과 제 1 연산 증폭기 (OPA1) 의 출력에 인가하기 위하여 FET들 (M3 및 M4) 의 저항이 비교적 원활한 방식으로 감소하도록 한다.
시간 t4 와 시간 t5 사이에서, 오디오 시스템 (700) 은 관련 스피커 (750) 를 구동하기에 충분한 전력 레벨로 출력 오디오 신호를 생성하기 위해 입력 오디오 신호를 증폭시킴으로써 정규 또는 정상 상태 모드에서 동작중이다. 정규 또는 정상 상태 동작 동안, 제어가능 스위치 (EN2) 는 여전히 닫친 상태이고 램프 생성기 (712) 는 하이 로직 레벨을 생성하여 FET들 (M3 및 M4) 의 턴 온을 유지한다. 상기 논의된 바와 같이 파워 다운 동작의 시작을 나타내는 시간 t5 에서, 제어 신호들 (EN1, EN2 및 EN4) 은 하이 로직 레벨로부터 로우 로직 레벨로 전이되고, 제어 신호 (EN3) 는 로우 로직 레벨로부터 하이 레벨 로직으로 전이되며, 제어 신호 (E5) 는 여전히 로우 로직 레벨에 있다. 이것은 제 1 연산 증폭기 (OPA1) 와 제 2 연산 증폭기 (OPA2) 및 램프 생성기 (712) 를 디스에이블링하고 FET (M2) 를 턴 오프시킴으로써 오디오 시스템 (700) 을 오프 모드에 이르게 한다. FET (M2) 의 턴 온은 관련 스피커 (750) 에 의해 클릭 앤 팝 노이즈가 생성되는 것을 막기 위하여 커패시터 (CAC) 에 걸친 전하가 비교적 원활한 방식으로 소산하도록 한다. 저항기 (ROFF) 는 커패시터 (CAC) 에 걸친 전하의 비교적 원활한 소산을 제공하도록 구성될 수도 있다.
도 9 는 본 개시물의 다른 양태에 따른 제 3 예시적인 오디오 시스템 (900) 의 블록도를 예시한다. 오디오 시스템 (900) 은, 그 오디오 시스템이 (예를 들어, AC 커플링 커패시터의 부재 시에) 관련 스피커에 직접 커플링되는 경우에 대해 클릭 앤 팝 노이즈를 저감 또는 제거하도록 구성된다. 특히, 오디오 시스템 (900) 은 연산 증폭기 (OPA1), 저항기들 (R1A, R1B, R2A 및 R2B), FET들 (M3 및 M4) 및 램프 생성기 (902) 를 포함한다. 이들 디바이스는 하나 이상의 집적 회로들, 별개의 디바이스들, 또는 하나 이상의 집적 회로들과 하나 이상의 별개의 디바이스들의 조합으로 구현될 수도 있다.
더 상세하게는, 연산 증폭기 (OPA1) 는 저항기 (R1A) 및 FET (M3) 의 드레인과 소스를 경유하여 입력 차동 오디오 신호의 네거티브 성분 (Vim) 을 수신하도록 구성된 네거티브 입력 (-) 을 포함한다. 연산 증폭기 (OPA1) 는 또한 저항기 (R1B) 및 FET (M4) 의 드레인과 소스를 경유하여 입력 차동 오디오 신호의 포지티브 성분 (Vim) 을 수신하도록 구성된 포지티브 입력 단자 (+) 를 포함한다. 입력 오디오 신호가 반드시 차동 신호로서 구성되어야 하는 것은 아니라는 것을 이해해야 한다. 저항기 (R2B) 는 연산 증폭기 (OPA1) 의 포지티브 입력 (+) 과 Vss 또는 접지 전위 사이에 커플링된다. 연산 증폭기 (OPA1) 는 피드백 저항기 (R2A) 를 경유하여 네거티브 입력 (-) 에 커플링된 출력을 포함한다. 연산 증폭기 (OPA1) 의 출력은 AC 커플링 커패시터의 개재 없이 관련 스피커에 커플링될 수도 있다. 램프 생성기 (902) 는 FET들 (M3 및 M4) 의 게이트에 커플링되어 파워 업 및/또는 파워 다운 동작 동안 그 FET들에 램핑 제어 신호를 제공한다. 연산 증폭기 (OPA1) 와 램프 생성기 (902) 양자는 제어 신호 (EN1) 를 수신하기 위해 인에이블 입력을 포함한다.
동작 시에, 오디오 시스템 (900) 이 파워 업되기 이전에, 제어 신호 (EN1) 는 연산 증폭기 (OPA1) 및 램프 생성기 (902) 를 디스에이블링하기 위해 로우 로직 레벨에 있다. 파워 업 시에, 제어 신호 (EN1) 는 로우 로직 레벨로부터 하이 로직 레벨로 전이된다. 이것은 연산 증폭기 (OPA1) 및 램프 생성기 (902) 의 인에이블링을 야기한다. 램프 생성기 (902) 는 FET들 (M3 및 M4) 의 저항을 원활하게 감소시키는 상승 램프 제어 전압 (Vctl) 을 생성한다. 이것은 입력 오디오 신호 (Vim 및 Vip) 를 원활하게 연산 증폭기 (OPA1) 의 입력에 인가하는 효과를 갖는다. 입력 오디오 신호에 존재하는 임의의 DC 오프셋이 있다면, FET들 (M3 및 M4) 의 저항을 원활하게 감소시키는 효과는 증폭된 DC 오프셋 전압이 원활하게 연산 증폭기 (OPA1) 의 출력에서 나타나도록 한다. 램프 생성기 (902) 는 연산 증폭기 (OPA1) 의 출력에서의 전이 DC 오프셋 전압이 관련 스피커 (950) 에서 클릭 앤 팝 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 제어 전압 (Vctl) 을 생성하도록 구성될 수도 있다.
정규 또는 정상 상태 동작 동안, 램프 생성기 (902) 는 FET들 (M3 및 M4) 의 턴 온을 유지하여 입력 오디오 신호가 연산 증폭기 (OPA1) 의 입력에 커플링되는 것을 허용하기 위해 계속해서 하이 로직 레벨의 제어 신호 (Vclt) 를 생성한다. 파워 다운 동작에 응답하여, 제어 신호 (EN1) 는 하이 로직 레벨로부터 로우 로직 레벨로 전이되어 연산 증폭기 (OPA1) 및 램프 생성기 (902) 를 디스에이블링시킨다. 대안으로, 램프 생성기 (902) 는 FET들 (M3 및 M4) 의 저항을 원활하게 증가시켜 입력 오디오 신호를 연산 증폭기 (OPA1) 의 입력과 원활하게 분리하기 위하여 하강 램프 전압을 제공하도록 구성될 수도 있다. 이것은 관련 스피커 (950) 에 의해 클릭 앤 팝 노이즈가 생성되는 것을 막거나 제거하기 위하여 연산 증폭기 (OPA1) 의 출력에서의 전압이 원활하게 감쇄하도록 한다.
하나 이상의 예시적인 실시형태에서, 상기 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 조합에서 구현될 수도 있다. 소프트웨어에서 구현되는 경우, 그 기능들은 컴퓨터 판독가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장 또는 송신될 수도 있다. 컴퓨터 판독가능 매체는 일 장소에서 타 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체 양자를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 일 예로, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 다른 자기 저장 디바이스, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 이용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속은 적절히 컴퓨터 판독가능 매체라 불려진다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스티드 페어, 디지털 가입자 회선 (DSL) 또는 적외선, 무선 및 마이크로파와 같은 무선 기술을 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 송신된다면, 매체의 정의에는 동축 케이블, 광섬유 케이블, 트위스티드 페어, DSL, 또는 적외선, 무선 및 마이크로파와 같은 무선 기술이 포함된다. 디스크 (disk) 및 디스크 (disc) 는 본원에 이용한 바와 같이 콤팩트 디스크 (CD; Compact Disc), 레이저 디스크 (laser disc), 광 디스크 (optical disc), 디지털 다기능 디스크 (DVD; Digital Versatile Disc), 플로피 디스크 (floppy disk) 및 블루레이 디스크 (blu-ray disc) 를 포함하며, 여기서, 디스크 (disk) 는 보통 데이터를 자기적으로 재생시키는 한편, 디스크 (disc) 는 레이저를 이용하여 데이터를 광학적으로 재생시킨다. 상기의 조합이 또한 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다.
본 발명이 다양한 양태들과 함께 설명되었지만, 본 발명이 추가 변형될 수 있다는 것을 이해할 것이다. 본원은 본 발명이 관계하는 기술 내에 공지된 관행 내에 있는 것처럼 일반적으로 본 발명의 원리를 따르고 본 개시물의 이러한 벗어남을 포함하는 본 발명의 임의의 변형, 이용 또는 적응을 커버하도록 의도된다.

Claims (23)

  1. 입력 오디오 신호를 수신하도록 구성된 입력 및 출력 오디오 신호를 생성하도록 구성된 출력을 포함하는 증폭기; 및
    관련 스피커에 의해 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 DC 전압을 상기 증폭기의 상기 출력에 인가하거나 상기 증폭기의 상기 출력으로부터 제거하도록 구성된 노이즈 저감 회로를 포함하는, 오디오 시스템.
  2. 제 1 항에 있어서,
    상기 증폭기는 연산 증폭기를 포함하는, 오디오 시스템.
  3. 제 1 항에 있어서,
    상기 노이즈는 클릭 앤 팝 노이즈를 포함하는, 오디오 시스템.
  4. 제 1 항에 있어서,
    상기 노이즈 저감 회로는 파워 다운 동작 동안 상기 관련 스피커에 의해 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 상기 DC 전압을 감소시키기 위해 상기 증폭기의 상기 출력으로부터의 전하를 원활하게 소산시키도록 구성된 선택가능 전류 경로를 포함하는, 오디오 시스템.
  5. 제 4 항에 있어서,
    상기 선택가능 전류 경로는 제어가능 스위치와 직렬로 저항성 엘리먼트를 포함하는, 오디오 시스템.
  6. 제 5 항에 있어서,
    상기 저항성 엘리먼트는 저항기를 포함하며, 상기 제어가능 스위치는 상기 저항기와 직렬로 커플링된 드레인과 소스, 및 제어 신호를 수신하도록 구성된 게이트를 갖는 전계 효과 트랜지스터 (FET) 를 포함하는, 오디오 시스템.
  7. 제 1 항에 있어서,
    상기 DC 전압을 생성하도록 구성된 소스를 더 포함하는, 오디오 시스템.
  8. 제 7 항에 있어서,
    상기 노이즈 저감 회로는,
    상기 DC 전압 소스와 상기 증폭기의 상기 출력 사이에 커플링된 제어가능 저항 디바이스; 및
    파워 업 동작 동안 상기 관련 스피커에 의해 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 상기 DC 전압 소스로부터 상기 DC 전압을 원활하게 상기 증폭기의 상기 출력에 인가하기 위해 상기 제어가능 저항 디바이스의 저항을 감소시키는 제어 신호를 생성하도록 구성된 생성기를 포함하는, 오디오 시스템.
  9. 제 8 항에 있어서,
    상기 생성기는 램프 생성기를 포함하며, 상기 제어가능 저항 디바이스는 전계 효과 트랜지스터 (FET) 를 포함하는, 오디오 시스템.
  10. 제 9 항에 있어서,
    상기 램프 생성기는,
    제 1 전류를 생성하도록 구성된 제 1 전류 경로로서, 상기 제 1 전류 경로는 제어 신호에 응답하여 선택가능한, 상기 제 1 전류 경로;
    상기 제 1 전류와 제 1 미러율에 의해 관련되는 제 2 전류를 생성하기 위하여 상기 제 1 전류 경로에 미러 방식으로 커플링된 제 2 전류 경로;
    상기 제 1 전류와 제 2 미러율에 의해 관련되는 제 3 전류를 생성하기 위하여 상기 제 1 전류 경로에 미러 방식으로 커플링된 제 3 전류 경로;
    상기 제 2 전류 경로 및 상기 제 3 전류 경로에, 제 4 전류가 용량성 엘리먼트를 통하여 흐르는 방식으로 커플링된 상기 용량성 엘리먼트를 포함하며,
    상기 제 4 전류는 상기 제 2 전류와 상기 제 3 전류 간의 차이며,
    제어 전압이 적어도 부분적으로 상기 용량성 엘리먼트에 걸쳐 생성되는, 오디오 시스템.
  11. 제 1 항에 있어서,
    상기 증폭기의 상기 출력에서의 상기 DC 전압은 상기 입력 오디오 신호에 존재하는 DC 오프셋 전압으로부터 유도되며,
    상기 노이즈 저감 회로는,
    상기 증폭기의 상기 입력에 커플링된 제어가능 저항 디바이스; 및
    각각 파워 업 또는 파워 다운 동작 동안 상기 관련 스피커에 의해 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 상기 DC 오프셋 전압이 원활하게 상기 증폭기의 상기 입력에 인가되거나 상기 증폭기의 상기 입력으로부터 제거되도록 상기 제어가능 저항 디바이스의 저항을 감소 또는 증가시키는 제어 신호를 생성하도록 구성된 생성기를 포함하는, 오디오 시스템.
  12. 오디오 시스템을 동작시키는 방법으로서,
    관련 스피커에 의해 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 DC 전압을 상기 오디오 시스템의 출력에 인가하는 단계 또는 상기 오디오 시스템의 출력으로부터 제거하는 단계를 포함하는, 오디오 시스템의 동작 방법.
  13. 제 12 항에 있어서,
    상기 노이즈는 클릭 앤 팝 노이즈를 포함하는, 오디오 시스템의 동작 방법.
  14. 제 12 항에 있어서,
    상기 DC 전압을 상기 오디오 시스템의 출력으로부터 제거하는 단계는 상기 오디오 시스템의 상기 출력으로부터의 전하를 원활하게 소산시키는 단계를 포함하는, 오디오 시스템의 동작 방법.
  15. 제 12 항에 있어서,
    상기 DC 전압을 상기 오디오 시스템의 출력으로부터 제거하는 단계는 상기 오디오 시스템의 파워 다운 동작에 응답하고 있는, 오디오 시스템의 동작 방법.
  16. 제 12 항에 있어서,
    상기 DC 전압을 상기 오디오 시스템의 출력에 인가하는 단계는 상기 DC 전압의 소스를 상기 오디오 시스템의 상기 출력에 원활하게 커플링하는 단계를 포함하는, 오디오 시스템의 동작 방법.
  17. 제 12 항에 있어서,
    상기 DC 전압을 상기 오디오 시스템의 출력에 인가하는 단계는 상기 오디오 시스템의 파워 업 동작에 응답하고 있는, 오디오 시스템의 동작 방법.
  18. 제 12 항에 있어서,
    상기 DC 전압은 입력 오디오 신호로부터 유도되는, 오디오 시스템의 동작 방법.
  19. 출력 오디오 신호를 생성하기 위해 입력 오디오 신호를 증폭시키는 수단; 및
    DC 전압을 원활하게 상기 증폭 수단의 출력에 인가하거나 상기 증폭 수단의 출력으로부터 제거함으로써 관련 스피커에 의해 노이즈가 생성되는 것을 저감시키는 수단을 포함하는, 오디오 시스템.
  20. 제 19 항에 있어서,
    상기 노이즈 저감 수단은 파워 다운 동작 동안 상기 관련 스피커에 의해 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 상기 DC 전압을 감소시키기 위해 상기 증폭 수단의 상기 출력으로부터의 전하를 원활하게 소산시키도록 구성된 선택가능 전류 경로를 포함하는, 오디오 시스템.
  21. 제 19 항에 있어서,
    상기 노이즈 저감 회로는,
    상기 DC 전압의 소스를 상기 증폭 수단의 상기 출력에 가변적으로 커플링하는 수단; 및
    파워 업 동작 동안 상기 관련 스피커에 의해 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 상기 소스로부터의 상기 DC 전압을 원활하게 상기 증폭 수단의 상기 출력에 인가하기 위해 상기 가변 커플링 수단의 저항을 감소시키는 제어 신호를 생성하는 수단을 포함하는, 오디오 시스템.
  22. 제 21 항에 있어서,
    상기 제어 신호 생성 수단은,
    제어 신호에 응답하여 제 1 전류를 선택적으로 생성하는 수단;
    상기 제 1 전류와 제 1 비율에 의해 관련되는 제 2 전류를 생성하는 수단;
    상기 제 1 전류와 제 2 비율에 의해 관련되는 제 3 전류를 생성하는 수단;
    실질적으로 상기 제 2 전류와 상기 제 3 전류 간의 차인 제 4 전류를 생성하는 수단; 및
    상기 제 4 전류로부터 상기 제어 신호를 생성하는 수단을 포함하는, 오디오 시스템.
  23. 제 19 항에 있어서,
    상기 증폭기의 상기 출력에서의 상기 DC 전압은 상기 입력 오디오 신호에 존재하는 DC 오프셋 전압으로부터 유도되며,
    상기 노이즈 저감 수단은,
    상기 입력 오디오 신호를 상기 증폭 수단에 커플링하는 수단; 및
    각각 파워 업 또는 파워 다운 동작 동안 상기 관련 스피커에 의해 노이즈가 생성되는 것을 저감 또는 제거하는 방식으로 상기 제 2 DC 오프셋 전압을 포함하는 상기 입력 오디오 신호를 원활하게 상기 증폭 수단의 상기 입력에 인가하거나 상기 증폭 수단의 상기 입력으로부터 제거하기 위해 상기 커플링 수단의 저항을 감소 또는 증가시키는 제어 신호를 생성하는 수단을 포함하는, 오디오 시스템.
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