KR20100106112A - 매립 게이트 전극의 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 230000015572 biosynthetic process Effects 0.000 title abstract description 3
- 229910052751 metal Inorganic materials 0.000 claims abstract description 75
- 239000002184 metal Substances 0.000 claims abstract description 75
- 239000004065 semiconductor Substances 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 58
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 42
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 47
- 238000005530 etching Methods 0.000 claims description 16
- 230000002093 peripheral effect Effects 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 229910052691 Erbium Inorganic materials 0.000 claims description 4
- 241000849798 Nita Species 0.000 claims description 4
- 229910052735 hafnium Inorganic materials 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052720 vanadium Inorganic materials 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 229910052769 Ytterbium Inorganic materials 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 7
- 238000007254 oxidation reaction Methods 0.000 abstract description 7
- 230000006866 deterioration Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 267
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 229910003855 HfAlO Inorganic materials 0.000 description 3
- 229910004129 HfSiO Inorganic materials 0.000 description 3
- 229910006501 ZrSiO Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910019974 CrSi Inorganic materials 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 229910006249 ZrSi Inorganic materials 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
매립 게이트 전극의 형성방법을 개시한다. 본 발명의 매립 게이트 전극의 형성 방법은 반도체 기판 내에 트렌치를 형성한다. 상기 트렌치가 형성된 상기 반도체 기판 위에 게이트 산화막을 형성한다. 상기 게이트 산화막 위에 제1 게이트 전극층을 형성한다. 상기 제1 게이트 전극층 위로 상기 트렌치를 메우도록 실리콘층을 형성한다. 상기 실리콘층의 측면의 일부가 노출되도록 상기 제1 게이트 전극층의 일부를 선택적으로 리세스한다. 상기 제1 게이트 전극층의 일부가 리세스된 상기 반도체 기판 위에 금속층을 형성한다. 그리고 상기 금속층이 형성된 상기 반도체 기판을 열처리하여 상기 실리콘층의 상부에 금속 실리사이드층을 형성한다.
매립 게이트 전극, 실리콘 저마늄, 리세스, 금속 실리사이드층
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더욱 상세하게는 매립형 게이트 전극을 갖는 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 기판 아래로 워드라인(또는 게이트 전극)이 매립된 매립 워드라인 셀 어레이 트랜지스터(BCAT: burried cell array transistor)에 대한 연구가 진행되고 있다.
매립 워드라인 셀 구조를 사용할 경우 0.5F 피치/간격의 워드라인을 형성할 수 있고 따라서 셀 면적의 감소가 가능하다. 매립 워드라인 셀 구조의 매립형 게이트는 적층형 게이트나 리세스형 게이트보다 상대적으로 큰 유효채널 길이를 제공하며, 반도체 기판의 상부로 돌출된 부분이 없으므로 평탄화에 유리하다. 또한, 매립형 게이트는 게이트 전극의 패터닝이 요구되지 않으므로 금속 게이트를 형성하는데 유리하다.
매립 워드라인 셀 트랜지스터의 워드라인 매립용 트렌치에 형성될 금속 게이트 물질로서 CVD TiN 이 시도되고 있는데 이와 관련하여 몇 가지 문제가 발생한다.
30nm 이하의 4F2 공정을 위해서는 기대되는 비저항보다 TiN 의 비저항이 높아서 트렌치의 깊이가 깊어져야 한다. 또한, CVD TiN 의 소스 가스로 사용되는 TiCl4의 염소(Cl) 성분이 게이트 산화막에 침투하여 누설 전류 특성을 나쁘게 할 수 있다. 또한, 기판 상부로 게이트 전극이 형성되는 주변 회로 영역의 게이트 형성 공정에서 셀 영역의 매립 게이트의 TiN 이 불균일하게 리세스될 수 있다.
한편, TiN 금속 게이트 위에 실리사이드를 추가로 적용하는 방법이 제안되었다. 실리사이드는 비저항이 매우 낮아서 낮은 트렌치 깊이로도 저항 타겟을 충분히 만족시킬 수 있다. 하지만 실리사이드를 좁은 선폭의 게이트에 적용할 경우에 실리사이드가 불균일한 두께로 형성되어 워드라인 저항의 산포가 불균일해지는 문제가 있고, 또한 좁은 선폭의 트렌치 내에서는 실리사이드가 형성되면서 실리사이드 내부에 보이드가 발생하는 문제점이 있다.
본 발명의 목적은 게이트 산화막의 신뢰성을 높이고, 워드라인의 낮은 저항을 확보할 수 있는 매립 게이트 전극의 형성방법을 제공하는 데 있다.
본 발명의 일 목적을 달성하기 위한 매립 게이트 전극의 형성 방법은 반도체 기판 내에 트렌치를 형성한다. 상기 트렌치가 형성된 상기 반도체 기판 위에 게이트 산화막을 형성한다. 상기 게이트 산화막 위에 제1 게이트 전극층을 형성한다. 상기 제1 게이트 전극층 위로 상기 트렌치를 메우도록 실리콘층을 형성한다. 상기 실리콘층의 측면의 일부가 노출되도록 상기 제1 게이트 전극층의 일부를 선택적으로 리세스한다. 상기 제1 게이트 전극층의 일부가 리세스된 상기 반도체 기판 위에 금속층을 형성한다. 그리고 상기 금속층이 형성된 상기 반도체 기판을 열처리하여 상기 실리콘층의 상부에 금속 실리사이드층을 형성한다.
상기 제1 게이트 전극층은 실리콘-저마늄(SiGe)으로 형성할 수 있다.
일함수의 조절 또는 저항의 개선을 위하여 상기 제1 게이트 전극층은 불순물이 도입될 수 있다.
저항의 개선을 위하여 상기 실리콘층은 불순물이 도입될 수 있다.
상기 게이트 산화막은 실리콘 산화막 또는 고유전율 유전막으로 형성할 수 있다.
상기 트렌치를 형성하는 단계는 상기 반도체 기판 위에 마스크층 패턴을 형성하는 단계 및 상기 마스크층 패턴을 식각 마스크로 삼고 상기 반도체 기판을 식각하는 단계를 포함할 수 있다.
상기 트렌치를 메우도록 상기 실리콘층을 형성하는 단계는 상기 제1 게이트 전극층이 형성된 상기 반도체 기판 위로 상기 실리콘층을 형성하는 단계 및 상기 마스크층 패턴을 CMP 마스크 또는 식각 마스크로 삼고 상기 실리콘층의 상면이 상기 트렌치 내의 상기 반도체 기판의 표면에 이르도록 상기 실리콘층을 CMP 또는 에 치백하는 단계를 포함할 수 있다.
상기 제1 게이트 전극층을 리세스하는 단계는 상기 실리콘층에 대하여 식각 선택비를 갖는 습식 식각에 의하여 수행할 수 있다.
상기 금속층을 형성하는 단계는 상기 제1 게이트 전극층이 리세스된 부분은 채우지 않도록 상기 금속층을 형성할 수 있다.
상기 금속층의 물질은 Ti, Co, Ni, NiTa, NiPt, V, Er, Zr, Hf, Mo 그리고 Yb 를 포함하는 그룹에서 선택된 어느 하나를 포함할 수 있다.
상기 트렌치를 형성하기 전에 상기 반도체 기판 내에 소스/드레인 영역을 위한 불순물 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명의 다른 일 목적을 달성하기 위한 매립 게이트 전극의 형성 방법은 셀 영역과 주변회로 영역을 포함하는 반도체 기판 위에 제1 게이트 산화막을 형성한다. 상기 제1 게이트 산화막 위에 제1 도전층 그리고 제1 마스크층으로 이루어지고, 상기 셀 영역에 개구부를 갖는 적층 패턴을 형성한다. 상기 적층 패턴을 식각 마스크로 삼고 상기 반도체 기판을 식각하여 상기 셀 영역의 상기 반도체 기판 내에 트렌치를 형성한다. 상기 트렌치가 형성된 상기 반도체 기판 위에 제2 게이트 산화막을 형성한다. 상기 제2 게이트 산화막 위에 제1 매립 게이트 전극층을 형성한다. 상기 제1 매립 게이트 전극층 위로 상기 트렌치를 메우도록 실리콘층을 형성한다. 상기 실리콘층의 측면의 일부를 노출시키도록 상기 트렌치의 상부로부터 상기 제1 매립 게이트 전극층의 일부를 선택적으로 리세스한다. 상기 제1 게이트 전극층의 일부가 리세스된 상기 반도체 기판 위에 금속층을 형성한다. 그리고 상기 금속층이 형성된 상기 반도체 기판을 열처리하여 상기 실리콘층의 상부에 금속 실리사이드층을 형성하고, 상기 금속 실리사이드층을 형성하지 않은 상기 금속층을 제거한다.
상기 제1 매립 게이트 전극층은 실리콘-저마늄(SiGe)층으로 형성할 수 있다.
상기 금속 실리사이드층 위로 상기 트렌치 내에 제2 마스크층을 형성하는 단계 및 상기 제2 마스크층이 형성된 상기 반도체 기판의 상기 제1 도전층을 패터닝하여 상기 주변회로 영역에 적층 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
한편, 상기 제2 마스크층을 형성한 후 상기 제1 도전층 위에 제2 도전층을 형성하는 단계를 더 포함할 수 있고 이때 상기 제1 도전층을 패터닝하는 단계는 상기 제1 도전층 및 상기 제2 도전층을 패터닝하는 단계를 포함할 수 있다.
상기 제1 도전층은 다결정 실리콘층을 포함할 수 있다.
상기 제2 도전층은 텅스텐, 텅스텐 실리사이드 또는 내열성 금속의 실리사이드를 포함할 수 있다.
상기 제2 마스크층은 상기 제1 마스크층과 동일한 물질로 형성할 수 있다.
게이트 산화막과 접하는 게이트 전극층으로 실리콘 저마늄층을 사용하여 게이트 산화막의 열화를 방지할 수 있고, 등가 게이트 산화막의 두께를 감소시킬 수 있고, 저항을 낮출 수 있다. 그리고 금속 실리사이드 형성시 실리콘층의 측면이 오픈되어 금속 실리사이드 내에 보이드가 발생하는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 매립 워드라인 트랜지스터의 메립 게이트 전극의 형성방법을 공정 순서대로 도시한 단면도들이다. 본 실시예에서 매립 게이트 전극은 매립 워드라인을 형성한다.
먼저, 도 1a를 참조하면, 반도체 기판(100) 위에 마스크층(113)을 형성한다. 마스크층(113)은 반도체 기판(100)과 식각 선택비를 갖는 물질로 형성할 수 있다. 마스크층(113)은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 또는 마스크층(113)은 후속 공정의 요구에 따라 실리콘막, 실리콘 산화막 또는 실리콘 질화막 중 둘 이상의 적층막으로 형성할 수 있다. 또는 마스크층(113)은 다른 물질층을 포함하여 단일막 또는 적층막으로 형성할 수 있다.
사진 식각 공정에 의하여 마스크층(113)을 패터닝하여 마스크층 패턴(113)을 형성한다. 마스크층(113)을 실리콘 질화막으로 형성하는 경우, 마스크층(113) 형성 전에 반도체 기판(100) 위에 패드 산화막(미도시)을 형성할 수 있다.
한편, 도시하지는 않았으나 마스크층(113)을 형성하기 전에 반도체 기판(100) 내에 소스/드레인 영역을 위한 불순물 영역을 형성할 수 있다. 또는 이와 달리 매립 게이트를 형성한 후에 소스/드레인 영역을 형성할 수도 있다.
도 1b를 참조하면, 마스크층 패턴(113)을 식각 마스크로 삼고 반도체 기판(100)을 식각하여 반도체 기판(100) 내에 트렌치(105)를 형성한다. 식각은 건식 식각을 이용할 수 있다.
도 1c를 참조하면, 트렌치(105)가 형성된 반도체 기판(100) 위로 게이트 산화막(114)을 형성한다. 게이트 산화막(114)은 트렌치(105)의 바닥과 측벽 위에 형성될 수 있다. 게이트 산화막(114)은 실리콘 산화막으로 형성하거나 또는 고유전율 산화막(high-k dielectric)으로 형성할 수 있다. 실리콘 산화막은 열산화 방식, CVD 방식 또는 ALD 방식으로 형성할 수 있다.
고유전율 산화막은 HfO2, HfSiO4, HfAlO, ZrO2, ZrSiO4, TaO2, Al2O3, BST 또는PZT 물질로 형성할 수 있다. 고유전율 산화막은 CVD 방식 또는 ALD 방식으로 형성할 수 있다.
이어서, 게이트 산화막(114) 위에 제1 게이트 전극층(122)을 형성한다. 제1 게이트 전극층(122)은 게이트 산화막(114) 위에 내벽 형태로 형성할 수 있다. 제1 게이트 전극층(122)은 SiGe층(122)으로 형성할 수 있다. SiGe층(122)은 일함수를 조절하고 전도도를 높이기 위하여 불순물로 도핑된 다결정 SiGe 일 수 있다. SiGe층(122)은 CVD 또는 ALD 방식으로 형성할 수 있다.
SiGe층(122)은 다중층으로 구성될 게이트 전극 중 게이트 산화막(114)과 직접 접촉하며 문턱전압에 기여하는 층으로서 MOSFET에 요구되는 문턱 전압에 적절한 일함수를 갖는다.
다결정 실리콘층과 게이트 산화막의 계면에서 발생하는 다결정 실리콘층 내의 공핍(depletion) 현상이 SiGe층과 게이트 산화막의 계면에서는 감소하며, 등가 게이트 산화막 두께(EOT: equivalent oxide thickness)를 낮출 수 있다. SiGe층은 고유전율 산화막에 사용할 경우 다결정 실리콘보다 열역학적으로 안정하다. 또한, SiGe층은 다결정 실리콘보다 저항이 낮으므로 게이트 전극의 저항을 낮출 수 있다. 한편, SiGe층 형성시에는 Cl과 같이 게이트 산화막을 열화시키는 부산물이 발생하지 않으므로 소자의 신뢰성을 향상시킬 수 있다.
도 1d를 참조하면, SiGe층(122) 위로 트렌치(105)를 채우도록 제2 게이트 전극층(124)을 형성한다. 제2 게이트 전극층(124)은 저항을 낮추기 위하여 불순물로 도핑된 다결정 실리콘층으로 형성할 수 있다. 도핑된 다결정 실리콘층(124)의 일부는 금속 실리사이드층을 형성하는데 사용될 수 있다. 도핑된 다결정 실리콘층(124)은 CVD 또는 ALD에 의하여 형성할 수 있다.
도 1e를 참조하면, 다결정 실리콘층(124)의 상면이 트렌치(105) 안의 반도체 기판(100)의 표면까지 내려오도록 다결정 실리콘층(124)을 CMP 또는 에치백한다. 이때 CMP 공정만을 수행하거나 에치백 공정만을 수행하거나 또는 CMP 공정 및 에치백 공정을 함께 수행할 수 있다.
본 실시예에서는 다결정 실리콘층(124)의 상면의 높이를 반도체 기판(100)의 표면으로 조절하였으나, 필요에 따라 반도체 기판(100)의 표면 위 또는 반도체 기판(100)의 표면 아래로 더 내려오도록 할 수 있다.
다결정 실리콘층(124)의 일부의 제거시 마스크층 패턴(113) 상면 위의 SiGe층(122) 및 게이트 산화막(114)도 함께 제거될 수 있다. 트렌치(105) 내부의 SiGe층(122)은 다결정 실리콘층(124)과 함께 반도체 기판(100)의 표면까지 내려오도록 할 수 있다. 또는 이와 달리 트렌치(105) 내부의 SiGe층(122)이 마스크층(113)의 측벽에 남도록 할 수 있다.
도 1f를 참조하면, 트렌치(105) 측벽의 SiGe층(122)의 일부를 선택적으로 제거하여 리세스시킨다. SiGe층(122)의 선택적 제거는 습식 식각을 이용할 수 있다. SiGe 과 실리콘에 대하여 산화 특성이 다른 산화제를 포함하는 습식 식각 용액에서 SiGe 만을 선택적으로 산화시켜서 식각할 수 있다. 따라서 SiGe층(122)의 선택적 제거시 다결정 실리콘층(124)은 제거되지 않는다. 게이트 산화막(114)과 다결정 실리콘층(124) 사이의 SiGe층(122)의 일부가 제거된 부분에 의하여 깊이 h 만큼 다결정 실리콘층(124)의 측면이 노출된다.
도 1g를 참조하면, SiGe층(122)가 리세스된 반도체 기판(100) 위로 금속 실리사이드 형성을 위한 금속층(126)을 형성한다. 금속층(126)은 트렌치(105) 안의 다결정 실리콘층(124) 위를 채우도록 형성된다.
금속층(126)은 Ti, Co, Ni, NiTa, NiPt, V, Er, Zr, Hf, Mo 또는 Yb 과 같은 내열성 금속(refractory metal)으로 형성할 수 있다. 금속층(126)은 PVD 또는 CVD 방법으로 형성될 수 있다. 이때 게이트 산화막(114)과 다결정 실리콘층(124) 사이 에서 SiGe층(122)이 리세스된 부분은 그 간격이 좁으므로 금속층(126)이 채워지지 않는다.
도 1h를 참조하면, 금속층(126)이 다결정 실리콘층(124)과 반응하여 금속 실리사이드층(127)을 형성하도록 열처리를 수행한 후 다결정 실리콘층(124)과 반응하지 않은 금속층(126)은 제거한다. 금속 실리사이드층(127)은 다결정 실리콘층(124)의 상부에 형성된다. 금속 실리사이드층(127)은 증착한 금속물질에 따라서 TiSi2, CoSi2, NiSi, NiTaSi, NiPtSi, VSi2, ErSi, ZrSi2, HfSi, MoSi2, CrSi 또는 YbSi 가 형성될 수 있다.
다결정 실리콘층이 금속층을 포함한 다른 물질층에 의하여 완전히 갇힌(confined) 상태에서 금속 실리사이드화 반응이 일어나면, 형성되는 금속 실리사이드 내에 보이드가 발생할 수 있다. 그러나 본 발명의 실시예에서는 SiGe층(122)이 리세스된 부분에 의하여 다결정 실리콘층(124)의 측면이 노출되어 금속 실리사이드화 반응이 열린 상태에서 일어나며, 따라서 금속 실리사이드층(127) 내에 보이드가 생성되지 않는다.
도 1i를 참조하면, 금속 실리사이드층(127)의 형성 후 마스크층 패턴(113)을 제거한다. 마스크층 패턴(113)이 실리콘 질화막으로 형성된 경우 마스크층 패턴(113)은 질산 용액을 사용한 습식각에 의하여 제거할 수 있다.
본 실시예에서 실리콘 저마늄층과 금속 실리사이드층을 채용하고 금속 실리사이드층을 실리콘층의 측면이 노출된 환경에서 형성함으로써, 게이트 산화막의 열 화를 방지하고 등가 게이트 산화막 두께를 낮출 수 있으며 게이트 전극 및 워드 라인의 저항을 낮추고 저항 산포를 균일하게 유지할 수 있다.
도 2a 내지 도 2l는 본 발명의 다른 일 실시예에 따른 메립 게이트 전극을 포함하는 게이트 전극의 형성방법을 공정 순서대로 도시한 단면도들이다. 본 실시예에서는 셀 영역에 매립 게이트를 형성하고 주변 회로 영역에 적층 게이트를 형성한다. 본 실시예에서 매립 게이트 전극은 매립 워드라인을 형성한다.
먼저, 도 2a를 참조하면, 반도체 기판(200) 위에 제1 게이트 산화막(211), 제1 도전층(212) 및 제1 마스크층(213)을 순차적으로 형성한다. 제1 게이트 산화막(211)은 실리콘 산화막으로 형성하거나 또는 고유전율 산화막(high-k dielectric)으로 형성할 수 있다. 실리콘 산화막은 열산화 방식, CVD 방식 또는 ALD 방식으로 형성할 수 있다.
고유전율 산화막은 HfO2, HfSiO4, HfAlO, ZrO2, ZrSiO4, TaO2, Al2O3, BST 또는PZT 를 포함하는 물질로 형성할 수 있다. 고유전율 산화막은 CVD 방식 또는 ALD 방식으로 형성할 수 있다. 제1 도전층(212)은 예를 들면 도핑된 다결정 실리콘층으로 형성할 수 있다. 제1 도전층(212)의 도핑된 다결정 실리콘층은 CVD 방법에 의하여 형성할 수 있다.
제1 마스크층(213)은 제1 도전층(212) 및 반도체 기판(200)과 식각 선택비를 갖는 물질로 형성할 수 있다. 제1 마스크층(213)은 예를 들면 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
그리고 사진 식각 공정에 의하여 제1 마스크층(213), 제1 도전층(212) 및 제1 게이트 산화막(211)을 패터닝하여 제1 마스크층(213), 제1 도전층(212) 및 제1 게이트 산화막(211)으로 이루어진 적층 패턴(210)을 형성한다. 적층 패턴(210)은 셀 영역에는 트렌치 형성을 위한 개구부를 갖지만 주변 회로 영역에는 개구부를 갖지 않도록 형성한다. 셀 영역에서 적층 패턴(210)은 게이트 전극용 트렌치 형성을 위한 마스크 패턴의 역할을 하고, 주변 회로 영역에서 적층 패턴(210) 내의 제1 도전층(212)은 적층 게이트 전극을 형성할 수 있다.
한편, 제1 게이트 산화막(211)을 형성하기 전에 셀 영역의 반도체 기판(200) 내에 셀 트랜지스터의 소스/드레인 영역을 형성하기 위한 불순물 영역(미도시)을 형성할 수 있다.
도 2b를 참조하면, 적층 패턴(210)을 마스크로 삼고 반도체 기판(200)을 식각하여 셀 영역의 반도체 기판(200) 내에 트렌치(205)를 형성한다. 이때 주변 회로 영역은 적층 패턴(210)에 의하여 덮혀 있어서 반도체 기판(200) 내에 트렌치가 형성되지 않는다.
도 2c를 참조하면, 셀 영역에 트렌치(205)가 형성된 반도체 기판(200) 위로 제2 게이트 산화막(214)을 형성한다. 제2 게이트 산화막(214)은 셀 영역의 트렌치(205)의 바닥과 측벽 위에 형성될 수 있다. 제2 게이트 산화막(214)은 실리콘 산화막으로 형성하거나 또는 고유전율 산화막(high-k dielectric)으로 형성할 수 있다. 실리콘 산화막은 열산화 방식, CVD 방식 또는 ALD 방식으로 형성할 수 있다.
고유전율 산화막은 예를 들면 HfO2, HfSiO4, HfAlO, ZrO2, ZrSiO4, TaO2, Al2O3, BST 또는PZT 를 포함하는 물질로 형성할 수 있다. 고유전율 산화막은 CVD 방식 또는 ALD 방식으로 형성할 수 있다.
이어서, 제2 게이트 산화막(214) 위에 제1 게이트 전극층(222)을 형성한다. 제1 게이트 전극층(222)은 SiGe층(222)으로 형성할 수 있다. SiGe층(222)은 일함수를 조절하고 전도도를 높이기 위하여 불순물로 도핑된 다결정 SiGe 으로 형성할 수 있다. 도핑된 다결정 SiGe은 CVD 또는 ALD 방식으로 형성할 수 있다. 셀 영역의 트렌치(205) 안의 SiGe층(222)은 제2 게이트 산화막(214) 위에 내벽의 형태로 형성될 수 있다.
SiGe층(222)은 다중층으로 구성될 셀 영역의 매립 게이트 전극 중 제2 게이트 산화막(214)과 직접 접촉하며 문턱전압에 기여하는 층이다.
앞의 실시예에서 설명한 바와 같이, 다결정 실리콘층과 게이트 산화막의 계면에서 발생하는 다결정 실리콘층 내의 공핍(depletion) 현상이 SiGe층과 게이트 산화막의 계면에서는 감소하며, 등가 게이트 산화막의 두께를 낮출 수 있다. 또한, SiGe층은 고유전율 산화막에 사용할 경우 다결정 실리콘보다 열역학적으로 안정하다. 한편, SiGe층은 다결정 실리콘보다 저항이 낮으므로 셀 영역의 게이트 전극의 저항을 낮출 수 있다. SiGe층 형성시에는 Cl과 같이 게이트 산화막을 열화시키는 부산물이 발생하지 않으므로 소자의 신뢰성을 향상시킬 수 있다.
도 2d를 참조하면, SiGe층(222) 위로 셀 영역의 트렌치(205)를 채우도록 제2 게이트 전극층(224)을 형성한다. 제2 게이트 전극층(224)은 저항을 낮추기 위하여 불순물로 도핑된 다결정 실리콘층(224)으로 형성할 수 있다. 도핑된 다결정 실리콘층(224)은 CVD 에 의하여 형성할 수 있다. 도핑된 다결정 실리콘층(224)은 금속 실리사이드층을 형성하는데 사용될 수 있다.
도 2e를 참조하면, 다결정 실리콘층(224)의 상면이 트렌치(205) 안의 반도체 기판(200)의 표면까지 내려오도록 다결정 실리콘층(224)을 CMP 또는 에치백한다. 이때 CMP 공정만을 수행하거나 에치백 공정만을 수행하거나 또는 CMP 공정 및 에치백 공정을 함께 수행할 수 있다.
본 실시예에서는 다결정 실리콘층(224)의 상면의 높이를 반도체 기판(200)의 표면으로 조절하였으나, 필요에 따라 반도체 기판(200)의 표면 위 또는 반도체 기판(200)의 표면 아래로 더 내려오도록 할 수 있다.
다결정 실리콘층(224)의 일부의 제거시 적층 패턴(210) 상면 위의 SiGe층(222) 및 제2 게이트 산화막(214)도 함께 제거될 수 있다. 트렌치(205) 내부의 SiGe층(222)은 다결정 실리콘층(224)과 함께 반도체 기판(100)의 표면까지 내려오도록 할 수 있다. 또는 이와 달리 트렌치(205) 내부의 SiGe층(222)이 제1 마스크층(213)의 측벽에 남도록 할 수 있다.
도 2f를 참조하면, 셀 영역의 트렌치(205) 측벽의 SiGe층(222)의 일부를 선택적으로 제거한다. SiGe층(222) 일부의 선택적 제거는 습식 식각을 이용할 수 있다. 앞에서 설명한 바와 같이 SiGe 과 실리콘에 대하여 산화 특성이 다른 산화제를 포함하는 습식 식각 용액에서 SiGe 만을 선택적으로 산화시켜서 식각할 수 있다. 따라서 SiGe층(222) 일부의 선택적 제거시 다결정 실리콘층(224)은 제거되지 않는다. SiGe층(222) 일부의 선택적 제거에 의하여 다결정 실리콘층(224)의 상면으로부터 SiGe층(222)의 상면까지 깊이 h 만큼 다결정 실리콘층(224)의 측면이 노출된다. 상기 깊이 h 는 SiGe층(222)의 선택적 식각량에 의하여 조절될 수 있다.
도 2g를 참조하면, 셀 영역의 트렌치(205) 내의 SiGe층(222)의 일부가 제거된 반도체 기판(200) 위로 금속 실리사이드 형성을 위한 금속층(226)을 형성한다. 금속층(226)은 셀 영역의 트렌치(205)의 다결정 실리콘층(224) 위를 채우도록 형성된다.
금속층(226)은 Ti, Co, Ni, NiTa, NiPt, V, Er, Zr, Hf, Mo 또는 Yb 과 같은 내열성 금속(refractory metal)으로 형성할 수 있다. 금속층(226)은 PVD 또는 CVD 방법으로 형성될 수 있으며, 이때 SiGe층(222) 일부가 제거된 부분은 그 간격이 좁으므로 금속층(226)이 채워지지 않는다.
도 2h를 참조하면, 금속층(226)이 다결정 실리콘층(224)과 반응하여 금속 실리사이드층(227)을 형성하도록 열처리를 수행한 후 다결정 실리콘층(224)과 반응하지 않은 금속층(226)은 제거한다. 금속 실리사이드층(227)은 TiSi2, CoSi2, NiSi, NiTaSi, NiPtSi, VSi2, ErSi, ZrSi2, HfSi, MoSi2, CrSi 또는 YbSi 가 형성될 수 있다.
앞에서 설명한 바와 같이 다결정 실리콘층이 금속층을 포함한 다른 물질층에 의하여 완전히 갇힌 상태에서 금속 실리사이드화 반응이 일어나면, 형성되는 금속 실리사이드 내에 보이드가 발생할 수 있다. 그러나 본 발명의 실시예에서는 SiGe층(222)이 리세스된 부분에 의하여 다결정 실리콘층(224)의 측면이 노출되어 금속 실리사이드화 반응이 열린 상태에서 일어나며, 따라서 금속 실리사이드층(227) 내에 보이드가 생성되지 않는다.
도 2i를 참조하면, 금속 실리사이드층(227)이 형성된 반도체 기판(100) 위에 제2 마스크층(231)을 형성한다. 제2 마스크층(231)은 제1 도전층(212)과 식각 선택비를 갖는 물질로 형성할 수 있다. 제2 마스크층(231)은 예를 들면 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
도 2j를 참조하면, 제1 도전층(212)을 정지막으로 삼고 제2 마스크층(231) 및 제1 마스크층(211)을 에치백 또는 CMP 하여 셀 영역의 트렌치(205) 내에만 제2 마스크층(231)을 남긴다. 그러면, 셀 영역과 주변 회로 영역의 제1 도전층(212)의 상면이 노출된다.
도 2k를 참조하면, 상기 제1 도전층(212) 위로 제2 도전층(232)을 형성한다. 제2 도전층(232)은 텅스텐 또는 텅스텐실리사이드로 형성하거나 앞에서 설명한 바와 같은 내열성 금속의 금속 실리사이드로 형성할 수 있다.
도 2l를 참조하면, 제1 도전층(212) 및 제2 도전층(232)을 패터닝하여 주변 회로 영역의 적층 게이트 전극(230)을 형성한다.
한편, 주변 회로 영역의 적층 게이트 전극(230) 양측으로 반도체 기판(200) 내에 소스/드레인 영역을 위한 불순물 영역(미도시)을 형성할 수 있다.
한편, 본 실시예에서 주변회로 영역의 게이트 전극을 2층의 적층 구조로 형 성하였으나 선택적으로 단일층으로 형성할 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 매립 워드라인 트랜지스터의 메립 게이트 전극의 형성방법을 공정 순서대로 도시한 단면도들이다.
도 2a 내지 도 2l는 본 발명의 다른 일 실시예에 따른 메립 게이트 전극을 포함하는 게이트 전극의 형성방법을 공정 순서대로 도시한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200: 반도체 기판 105, 205: 트렌치
113: 마스크 패턴 114: 게이트 산화막
122, 222: 제1 게이트 전극층 124, 224: 제2 게이트 전극층
126, 226: 금속층 127, 227: 금속 실리사이드층
211: 제1 게이트 산화막 212: 제1 도전층
213: 제1 마스크층 214: 제1 게이트 산화막
231: 제2 마스크층 232: 제2 도전층
Claims (18)
- 반도체 기판 내에 트렌치를 형성하는 단계;상기 트렌치가 형성된 상기 반도체 기판 위에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 위에 제1 게이트 전극층을 형성하는 단계;상기 제1 게이트 전극층 위로 상기 트렌치를 메우도록 실리콘층을 형성하는 단계;상기 실리콘층의 측면의 일부가 노출되도록 상기 제1 게이트 전극층의 일부를 선택적으로 리세스하는 단계;상기 제1 게이트 전극층의 일부가 리세스된 상기 반도체 기판 위에 금속층을 형성하는 단계; 및상기 금속층이 형성된 상기 반도체 기판을 열처리하여 상기 실리콘층의 상부에 금속 실리사이드층을 형성하는 단계; 를 포함하는 매립 게이트 전극의 형성 방법.
- 제1 항에 있어서,상기 제1 게이트 전극층은 실리콘-저마늄(SiGe)으로 형성하는 매립 게이트 전극의 형성 방법.
- 제1 항에 있어서,상기 제1 게이트 전극층은 일함수 조절을 조절하고 저항을 낮추기 위하여 불순물이 도입된 매립 게이트 전극의 형성 방법.
- 제1 항에 있어서,상기 실리콘층은 저항을 낮추기 위하여 불순물이 도입된 다결정 실리콘을 포함하는 매립 게이트 전극의 형성 방법.
- 제1 항에 있어서,상기 게이트 산화막은 실리콘 산화막 또는 고유전율 유전막으로 형성하는 매립 게이트 전극의 형성 방법.
- 제1 항에 있어서,상기 트렌치를 형성하는 단계는 상기 반도체 기판 위에 마스크층 패턴을 형성하는 단계; 및상기 마스크층 패턴을 식각 마스크로 삼고 상기 반도체 기판을 식각하는 단계를 포함하는 매립 게이트 전극의 형성 방법.
- 제6 항에 있어서,상기 트렌치를 메우도록 상기 실리콘층을 형성하는 단계는 상기 제1 게이트 전극층이 형성된 상기 반도체 기판 위로 상기 실리콘층을 형성하는 단계; 및상기 마스크층 패턴을 CMP 마스크 또는 식각 마스크로 삼고 상기 실리콘층의 상면이 상기 트렌치 내의 상기 반도체 기판의 표면에 이르도록 상기 실리콘층을 CMP 또는 에치백하는 단계; 를 포함하는 매립 게이트 전극의 형성 방법.
- 제1 항에 있어서,상기 제1 게이트 전극층을 리세스하는 단계는 상기 실리콘층에 대하여 식각 선택비를 갖는 습식 식각에 의하여 수행하는 매립 게이트 전극의 형성 방법.
- 제1 항에 있어서, 상기 금속층을 형성하는 단계는 상기 제1 게이트 전극층이 리세스된 부분은 채우지 않도록 상기 금속층을 형성하는 매립 게이트 전극의 형성 방법.
- 제1 항에 있어서,상기 금속층의 물질은 Ti, Co, Ni, V, NiTa, NiPt, Er, Zr, Hf, Mo 및 Yb 를 포함하는 그룹에서 선택된 어느 하나를 포함하는 매립 게이트 전극의 형성 방법.
- 제1 항에 있어서,상기 트렌치를 형성하기 전에 상기 반도체 기판 내에 소스/드레인 영역을 위한 불순물 영역을 형성하는 단계를 더 포함하는 매립 게이트 전극의 형성 방법..
- 셀 영역과 주변회로 영역을 포함하는 반도체 기판 위에 제1 게이트 산화막을 형성하는 단계;상기 제1 게이트 산화막 위에 제1 도전층 및 제1 마스크층으로 이루어지고, 상기 셀 영역에 개구부를 갖는 적층 패턴을 형성하는 단계;상기 적층 패턴을 식각 마스크로 삼고 상기 반도체 기판을 식각하여 상기 셀 영역의 상기 반도체 기판 내에 트렌치를 형성하는 단계;상기 트렌치가 형성된 상기 반도체 기판 위에 제2 게이트 산화막을 형성하는 단계;상기 제2 게이트 산화막 위에 제1 매립 게이트 전극층을 형성하는 단계;상기 제1 매립 게이트 전극층 위로 상기 트렌치를 메우도록 실리콘층을 형성하는 단계;상기 실리콘층의 측면의 일부를 노출시키도록 상기 트렌치의 상부로부터 상기 제1 매립 게이트 전극층의 일부를 선택적으로 리세스하는 단계;상기 제1 게이트 전극층의 일부가 리세스된 상기 반도체 기판 위에 금속층을 형성하는 단계; 및상기 금속층이 형성된 상기 반도체 기판을 열처리하여 상기 실리콘층의 상부에 금속 실리사이드층을 형성하고, 상기 금속 실리사이드층을 형성하지 않은 상기 금속층을 제거하는 단계; 를 포함하는 매립 게이트 전극의 형성 방법.
- 제12 항에 있어서,상기 제1 매립 게이트 전극층은 실리콘-저마늄(SiGe)층으로 형성하는 매립 게이트 전극의 형성 방법.
- 제12 항에 있어서,상기 금속 실리사이드층 위로 상기 트렌치 내에 제2 마스크층을 형성하는 단계; 및상기 제2 마스크층이 형성된 상기 반도체 기판의 상기 제1 도전층을 패터닝하여 상기 주변회로 영역에 적층 게이트 전극을 형성하는 단계를 더 포함하는 매립 게이트 전극의 형성 방법.
- 제14 항에 있어서,상기 제2 마스크층을 형성한 후 상기 제1 도전층 위에 제2 도전층을 하는 단계; 를 더 포함하고,상기 제1 도전층을 패터닝하여 상기 주변회로 영역에 적층 게이트 전극을 형성하는 단계는 상기 제1 도전층 및 상기 제2 도전층을 패터닝하여 상기 주변회로 영역에 적층 게이트 전극을 형성하는 단계를 포함하는 매립 게이트 전극의 형성 방법.
- 제12 항에 있어서,상기 제1 도전층은 다결정 실리콘층을 포함하는 매립 게이트 전극의 형성 방법.
- 제15 항에 있어서,상기 제2 도전층은 텅스텐, 텅스텐 실리사이드 또는 내열성 금속의 실리사이드를 포함하는 매립 게이트 전극의 형성 방법.
- 제15 항에 있어서,상기 제2 마스크층은 상기 제1 마스크층과 동일한 물질로 형성하는 매립 게이트 전극의 형성 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090024573A KR101584097B1 (ko) | 2009-03-23 | 2009-03-23 | 매립 게이트 전극의 형성방법 |
| TW098133750A TWI459446B (zh) | 2009-03-23 | 2009-10-05 | 形成埋入閘極之方法 |
| US12/626,959 US8173506B2 (en) | 2009-03-23 | 2009-11-30 | Method of forming buried gate electrode utilizing formation of conformal gate oxide and gate electrode layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090024573A KR101584097B1 (ko) | 2009-03-23 | 2009-03-23 | 매립 게이트 전극의 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100106112A true KR20100106112A (ko) | 2010-10-01 |
| KR101584097B1 KR101584097B1 (ko) | 2016-01-12 |
Family
ID=42738018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090024573A KR101584097B1 (ko) | 2009-03-23 | 2009-03-23 | 매립 게이트 전극의 형성방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8173506B2 (ko) |
| KR (1) | KR101584097B1 (ko) |
| TW (1) | TWI459446B (ko) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101107658B1 (ko) * | 2009-06-09 | 2012-01-20 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| WO2014081518A1 (en) * | 2012-11-20 | 2014-05-30 | Micron Technology, Inc. | Transistors, memory cells and semiconductor constructions |
| US9064956B2 (en) | 2012-08-31 | 2015-06-23 | SK Hynix Inc. | Semiconductor device having buried gate, method of fabricating the same, and module and system having the same |
| US9236439B2 (en) | 2014-01-02 | 2016-01-12 | SK Hynix Inc. | Semiconductor device and method for forming the same |
| CN108346666A (zh) * | 2017-01-23 | 2018-07-31 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| WO2022108868A1 (en) * | 2020-11-20 | 2022-05-27 | Applied Materials, Inc. | Conformal silicon-germanium film deposition |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102009031114B4 (de) * | 2009-06-30 | 2011-07-07 | Globalfoundries Dresden Module One LLC & CO. KG, 01109 | Halbleiterelement, das in einem kristallinen Substratmaterial hergestellt ist und ein eingebettetes in-situ n-dotiertes Halbleitermaterial aufweist, und Verfahren zur Herstellung desselben |
| KR101087895B1 (ko) * | 2009-07-31 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
| KR101096875B1 (ko) * | 2009-12-09 | 2011-12-22 | 주식회사 하이닉스반도체 | 매립 게이트를 갖는 반도체 소자 제조 방법 |
| JP2011129760A (ja) * | 2009-12-18 | 2011-06-30 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
| KR101194973B1 (ko) * | 2010-04-27 | 2012-10-25 | 에스케이하이닉스 주식회사 | 반도체 소자의 트랜지스터 및 그 형성방법 |
| KR101735810B1 (ko) | 2010-08-20 | 2017-05-16 | 삼성전자주식회사 | 3차원 반도체 장치 |
| KR102008317B1 (ko) * | 2012-03-07 | 2019-08-07 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자의 제조방법 |
| KR20140025632A (ko) * | 2012-08-21 | 2014-03-05 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR101658483B1 (ko) * | 2012-08-21 | 2016-09-22 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| TWI497609B (zh) * | 2013-04-10 | 2015-08-21 | Inotera Memories Inc | 半導體記憶體製程 |
| KR102295641B1 (ko) | 2015-03-02 | 2021-08-27 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| KR102543181B1 (ko) * | 2016-11-04 | 2023-06-15 | 삼성전자주식회사 | 반도체 소자 |
| KR102551745B1 (ko) | 2016-11-09 | 2023-07-06 | 삼성전자주식회사 | 반도체 장치 |
| CN109427685B (zh) | 2017-08-24 | 2020-11-10 | 联华电子股份有限公司 | 动态随机存取存储器的埋入式字符线及其制作方法 |
| US11036129B2 (en) * | 2018-07-31 | 2021-06-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Photomask and method for forming the same |
| CN111180395B (zh) * | 2018-11-09 | 2022-06-17 | 长鑫存储技术有限公司 | 半导体器件的形成方法 |
| KR102102062B1 (ko) | 2018-12-13 | 2020-04-17 | 전남대학교산학협력단 | 누설전류 특성이 개선된 매립형 채널 어레이 트랜지스터 |
| US11711914B2 (en) | 2021-04-07 | 2023-07-25 | Winbond Electronics Corp. | Semiconductor structure having buried gate structure and method of manufacturing the same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITVA20020005A1 (it) * | 2002-01-25 | 2003-07-25 | St Microelectronics Srl | Flusso di processo per la realizzazione di un transitore mos di potenza a trench di gate con canale di dimensioni scalate |
| US7323745B2 (en) * | 2004-01-26 | 2008-01-29 | International Rectifier Corporation | Top drain MOSFET |
| US7582931B2 (en) * | 2004-06-04 | 2009-09-01 | Samsung Electronics Co., Ltd. | Recessed gate electrodes having covered layer interfaces and methods of forming the same |
| KR100685678B1 (ko) | 2005-03-29 | 2007-02-26 | 주식회사 하이닉스반도체 | 리세스채널어레이 트랜지스터 및 그의 제조 방법 |
| JP2007180310A (ja) | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体装置 |
| US7682891B2 (en) * | 2006-12-28 | 2010-03-23 | Intel Corporation | Tunable gate electrode work function material for transistor applications |
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| US7772668B2 (en) * | 2007-12-26 | 2010-08-10 | Fairchild Semiconductor Corporation | Shielded gate trench FET with multiple channels |
| TWI441335B (zh) * | 2009-04-10 | 2014-06-11 | Anpec Electronics Corp | 溝渠式半導體元件及其製作方法 |
-
2009
- 2009-03-23 KR KR1020090024573A patent/KR101584097B1/ko not_active IP Right Cessation
- 2009-10-05 TW TW098133750A patent/TWI459446B/zh not_active IP Right Cessation
- 2009-11-30 US US12/626,959 patent/US8173506B2/en not_active Expired - Fee Related
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| US11502180B2 (en) | 2017-01-23 | 2022-11-15 | United Microelectronics Corp. | Semiconductor device and method of forming the same |
| WO2022108868A1 (en) * | 2020-11-20 | 2022-05-27 | Applied Materials, Inc. | Conformal silicon-germanium film deposition |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100240184A1 (en) | 2010-09-23 |
| US8173506B2 (en) | 2012-05-08 |
| TWI459446B (zh) | 2014-11-01 |
| KR101584097B1 (ko) | 2016-01-12 |
| TW201036042A (en) | 2010-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
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