KR20100085857A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

[과제]
피실장체상에 반도체 칩이 적층된 반도체 장치에 있어서, 상측의 반도체 칩상에의 언더필재의 올라탐이나 칩 사이에서의 보이드의 발생을 방지한다.
[해결 수단]
제 1의 주면상에 배선 패턴(7)이 형성된 제 1의 반도체 칩과, 제 1의 반도체 칩상이면서 배선 패턴(7)이 형성된 면상에 탑재된 제 2의 반도체 칩과, 제 1의 반도체 칩과 제 2의 반도체 칩 사이에 충전되고, 제 2의 반도체 칩의 외주부에 필렛을 형성하는 언더필재를 구비한 반도체 장치의 구성으로서, 제 1의 반도체 칩상이면서 제 2의 반도체 칩이 탑재된 칩 탑재 영역(15)을 구획하는 4개의 변부중, 필렛이 가장 길게 형성되는 변부(15A)의 외측에, 언더필재를 칩 사이에 유도하는 도입부(18)를 형성하였다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 상세하게는, 피실장체의 위에 반도체 칩을 탑재한 구조를 갖는 반도체 장치와 그 제조 방법에 관한 것이다.
LSI의 고집적화와 고성능화·고기능화에 수반하여, 수율의 저하, 실장 면적의 증대, 고비용화라는 과제가 심각하게 되어 있다. 근래, 이들의 과제와 LSI 성능의 양립이 가능한 SiP(시스템 인 패키지)가 주목받고 있다. SiP는, 패키지 적층형, 칩 스택형, 칩 온 칩형 등, 다양한 구조로 분류할 수 있지만, 그 중에서도 칩 온 칩형은 짧은 배선 길이로 칩끼리를 다(多)핀 접속할 수 있기 대문에, 고속화, 저소비 전력화에 유리하다.
칩 온 칩형의 SiP는, 예를 들면 메모리 칩과 논리 회로 칩 각각을, 칩상에 형성한 마이크로 범프를 통하고, 칩의 활성면끼리를 Face-to-face로 대면시켜서 접속함에 의해 실현된다.
통상, 칩 온 칩형의 SiP에서는, 범프를 통하여 접속된 칩 사이에, 범프를 보호하는 목적으로 언더필재라고 불리는 액상 수지가 봉입된다. 언더필재는, 예를 들면 도 19에 도시하는 바와 같은 방법(예를 들면, 특허 문헌 1을 참조)으로 칩 사이에 봉입된다. 즉, 제 1의 반도체 칩(1)과 그 위에 탑재된 제 2의 반도체 칩(2)(도시하지 않은 확산 층, 트랜지스터, 배선층 등을 포함한다)를 범프(3)를 통하여 접속하고, 이 상태에서 니들(4)를 이용하여 언더필재(5)를 공급한다. 이 때, 제 1의 반도체 칩(1)의 표면에서 제 2의 반도체 칩(2)의 부근에 언더필재(5)를 적하한다. 그러면, 언더필재(5)는, 제 1의 반도체 칩(1)의 표면에 젖어 퍼져서 제 2의 반도체 칩(2)의 단부에 도달하고, 그곳부터 모세관 현상에 의해 칩 사이의 공극에 침투한다. 또한, 모세관 현상으로 침투한 언더필재(5)는, 도 20(A), (B)에 도시하는 바와 같이, 제 2의 반도체 칩(2)의 외주부에 기슭이 퍼지는 필렛(6)을 형성한다. 그 후, 언더필재(5)를 열처리에 의해 경화시킨다. 이로써, 응력 집중에 의한 범프(3)의 크랙을 방지함과 함께, 흡습 등의 외부 스트레스의 영향을 완화하고, 상하 칩 사이의 접속 신뢰성을 확보하고 있다.
(특허문헌1)일본특개2005-276879호공보
언더필재의 봉입 프로세스는, 다음의 (1) 내지 (3)의 현상을 이용하여 행하여진다.
(1) 언더필재(5)의 적하.
(2) 적하된 언더필재(5)가 제 1의 반도체 칩(1)의 표면상에 젖어 퍼지는 현상.
(3) 젖어 퍼진 언더필재(5)가 칩 사이의 공극에 모세관 현상에 의해 침투하는 현상.
그 때, 칩 사이의 공극에 보이드(기포)를 발생시키는 일 없고, 언더필재(5)를 침투시키기 위해서는, 제 1의 반도체 칩(1)의 표면이 젖어 퍼짐성이 높은 것, 즉 표면장력이 작은 것이 바람직하다. 또한, 언더필재(5)를 보이드레스로 균일하게 침투시키기 위해서는, 부분적으로 젖어 퍼짐성이 나쁜 부분이 존재하지 않는 것이 바람직하다.
한쪽, LSI의 패턴에 따라서는는, 도 21)에 도시하는 바와 같이, 제 1의 반도체 칩(1)의 표면에, LSI의 최상층의 배선 패턴(7)을 덮는 패시베이션막(8)에 의해 단차(9)가 형성된다. 특히, 도 22(A), (B), (C)에 도시하는 바와 같이, 최상층의 배선 패턴(7)이 언더필재(5)의 침투 방향(Y)에 대해 수직하게 형성된 경우는, 배선 패턴(7)과 평행하게 패시베이션막(8)의 단차(9)가 형성된다. 이 때문에, 패시베이션막(8)의 단차(9)에서의 표면장력에 의해 언더필재(5)의 유동성이 저해되어 버린다. 따라서 예를 들면, 제 1의 반도체 칩(1)의 제조 편차에 의해, 언더필재(5)가 제 2의 반도체 칩(2)의 단부에 도달하는 속도나 양이 칩마다 흐트러져 버린다. 그 결과, 예를 들면 도 23에 도시하는 바와 같이, 상하 칩 사이의 공극에서 보이드(11)를 유발하고, 접속부의 신뢰성을 열화시키는 요인이 된다.
또한, 언더필재(5)의 유동성이 저해되면, 그 봉입 프로세스에서, 상기 (1) 내지 (3)의가 밸런스가 깨진다. 이 때문에, 예를 들면, 제 1의 반도체 칩(1)의 표면상을 젖어 퍼지는 언더필재(5)나, 칩 사이의 공극에 침투하는 언더필재(5)에 비교하여, 니들(4)로부터 적하되는 언더필재(5)의 양이 과잉이 되는 경우가 있다. 그와 같은 경우는, 상기 도 23에 도시하는 바와 같이, 상기 공급 영역(10)의 부근에서 제 2의 반도체 칩(2)상에 언더필재(5)가 올라탐(기어 오름)(12)이 발생하여 버린다. 그 결과, 본래 언더필재(5)가 충전되어야 할 상하 칩 사이의 공극에 상기한 보이드(11)이 발생하고, 접속부의 신뢰성이 열화된다는 과제가 있다. 또한, 올라탐(12)의 발생에 수반하여 언더필재(5)의 충전 부족이 발생한다는 과제도 있다.
특히 근래는, LSI의 집적화 기술의 향상과 소형화에의 요구에 의해, 칩 온 칩형의 반도체 장치(SiP)에서 제 1의 반도체 칩(1)의 더한층의 소형화가 검토되고 있다. 이 때문에, 제 2의 반도체 칩(2)의 칩 사이즈에 맞추어서 규정량의 언더필재(5)를 공급한다고 하여도, 그 공급 영역(10)을 제 2의 반도체 칩(2)의 근처에 모아서 설정한 필요가 있다. 그 결과, 예를 들면, 제 2의 반도체 칩(2)의 단면과 니들(4) 사이에 모세관력이 작용하고, 상기한 올라탐(12)이 한층 발생하기 쉬운 상황이 된다.
또한 근래는, 칩의 적층화 기술이 발달하고, 3개 이상의 반도체 칩(LSI 칩 등)을 다단으로 쌓아올려서 하나의 패키지중에 넣는 것이 많아지고 있다. 상술한 바와 같이 칩 온 칩 구조에서 제 1의 반도체 칩(1)에 탑재된 제 2의 반도체 칩(2)의 위에, 도시하지 않은 제 3의 반도체 칩을 적층하는 경우는, 상기한 언더필재(5)의 올라탐(12)이 지장이 된다. 구체적으로는, 도 24에 도시하는 바와 같이, 언더필재(5)의 올라탐(12)이 생김으로써, 그 위에 적층된 제 3의 반도체 칩(13)의 자세에 경사가 생기거나, 칩 사이의 밀착성이 악화하거나 한다. 또한, 적층된 제 3의 반도체 칩(13)과 함께 수지 밀봉할 때에, 제 3의 반도체 칩(13)상의 수지 두께가 흐트러지고, 수지의 충전 부족이 생기거나 한다. 이 때문에, 수율이나 신뢰성의 저하를 초래하게 된다.
본 발명은, 피실장체의 위에 반도체 칩을 탑재한 구조를 갖는 반도체 장치에 있어서, 반도체 칩상에의 언더필재의 올라탐이나 보이드의 발생을 방지할 수 있는 반도체 장치와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 제 1의 주면상에 배선 패턴이 형성된 피실장체와, 상기 피실장체의 상기 배선 패턴이 형성된 면상에 탑재된 반도체 칩과, 상기 피실장체와 상기 반도체 칩 사이에 충전되고, 상기 반도체 칩의 외주부에 필렛을 형성하는 언더필재를 구비하고, 상기 피실장체상이면서 상기 반도체 칩이 탑재된 칩 탑재 영역을 구획하는 4개의 변부(邊部)중 상기 필렛이 가장 길게 형성되는 변부의 외측에, 상기 언더필재를 상기 피실장체와 상기 반도체 칩 사이에 유도하는 도입부가 형성되어 있는 반도체 장치에 관한 것이다.
본 발명에 관한 반도체 장치에서는, 해당 반도체 장치의 제조 공정에서 피실장체상에 공급되는 언더필재가, 도입부를 통하여 반도체 칩의 변부(칩 단)에 유도된다. 또한, 반도체 칩의 변부에 도달한 언더필재는, 모세관 현상에 의해 피실장체와 반도체 칩 사이에 침투함과 함께, 반도체 칩의 외주부에 필렛을 형성한다.
또한 본 발명은, 제 1의 주면상에 배선 패턴이 형성된 피실장체상에 반도체 칩을 탑재하는 탑재 공정과, 상기 피실장체와 상기 반도체 칩 사이에 언더필재를 충전함에 의해, 상기 반도체 칩의 외주부에 필렛을 형성하는 충전 공정을 가지며, 상기 탑재 공정의 전에, 상기 피실장체상이면서 상기 반도체 칩이 탑재된 칩 탑재 영역을 구획하는 4개의 변부중 상기 언더필재가 공급되는 공급 영역에 가장 가까운 변부의 외측에 도입부를 형성하여 두고, 상기 충전 공정에서는, 상기 도입부를 이용하여 상기 언더필재를 상기 피실장체와 상기 반도체 칩 사이에 유도하는 반도체 장치의 제조 방법에 관한 것이다.
본 발명에 관한 반도체 장치의 제조 방법에서는, 탑재 공정을 행한 후에, 피실장체와 반도체 칩 사이에 언더필재를 충전하기 위해, 피실장체상의 공급 영역에 언더필재를 공급한다. 그러면, 언더필재는, 피실장체상에서 도입부를 통하여 반도체 칩의 변부(칩 단)에 유도된다. 또한, 반도체 칩의 변부에 도달한 언더필재는, 모세관 현상에 의해 피실장체와 반도체 칩 사이에 침투함과 함께, 반도체 칩의 외주부에 필렛을 형성한다.
본 발명에 의하면, 피실장체의 위에 반도체 칩을 탑재한 구조를 갖는 반도체 장치에 있어서, 반도체 칩상에의 언더필재의 올라탐이나 보이드의 발생을 방지할 수 있다. 이 때문에, 반도체 장치의 접속 신뢰성이나 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시의 형태에 관한 반도체 장치의 구성을 도시하는 도면.
도 2는 제 1의 반도체 칩상에 설정된 언더필재의 공급 영역과 칩 탑재 영역의 위치를 도시하는 평면도.
도 3은 제 1의 반도체 칩의 단면도.
도 4는 본 발명의 제 1의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩을 탑재하기 전의 제 1의 반도체 칩의 소자 형성면의 일부를 확대한 평면도.
도 5는 도 4의 J-J 단면도.
도 6은 본 발명의 실시의 형태에 관한 반도체 장치의 제조 방법을 설명하는 도면(그 1).
도 7은 본 발명의 실시의 형태에 관한 반도체 장치의 제조 방법을 설명하는 도면(그 2).
도 8은 본 발명의 실시의 형태에 관한 반도체 장치의 제조 방법을 설명하는 도면(그 3).
도 9는 본 발명의 제 2의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩을 탑재하기 전의 제 1의 반도체 칩의 소자 형성면의 일부를 확대한 평면도.
도 10은 본 발명의 제 3의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩을 탑재하기 전의 제 1의 반도체 칩의 소자 형성면의 일부를 확대한 평면도.
도 11은 본 발명의 제 3의 실시의 형태에 관한 반도체 장치의 다른 구성을 도시하는 도면.
도 12는 본 발명의 도 4의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩을 탑재하기 전의 제 1의 반도체 칩의 소자 형성면의 일부를 확대한 평면도.
도 13은 본 발명의 제 5의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩을 탑재하기 전의 제 1의 반도체 칩의 소자 형성면의 일부를 확대한 평면도.
도 14는 본 발명의 제 6의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩을 탑재하기 전의 제 1의 반도체 칩의 소자 형성면의 일부를 확대한 평면도.
도 15는 본 발명의 제 6의 실시의 형태에 관한 반도체 장치의 다른 구성을 도시하는 도면.
도 16은 본 발명의 제 7의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩을 탑재하기 전의 제 1의 반도체 칩의 소자 형성면의 일부를 확대한 평면도.
도 17은 본 발명의 제 8의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩을 탑재하기 전의 제 1의 반도체 칩의 소자 형성면의 일부를 확대한 평면도.
도 18은 본 발명의 제 9의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩을 탑재하기 전의 제 1의 반도체 칩의 소자 형성면의 일부를 확대한 평면도.
도 19는 언더필재의 봉입 프로세스의 한 예를 도시하는 도면.
도 20은 언더필재의 충전에 의해 필렛을 형성한 도면.
도 21은 반도체 칩의 단면 구조를 도시하는 도면.
도 22는 언더필재의 공급 영역과 반도체 칩의 표면 상태를 도시하는 도면.
도 23은 종래의 과제를 설명하는 도면(그 1).
도 24는 종래의 과제를 설명하는 도면(그 2).
이하, 본 발명의 구체적인 실시의 형태에 관해 도면을 참조하면서 상세히 설명한다. 또한, 본 발명의 기술적 범위는 이하에 기술하는 실시의 형태로 한정되는 것이 아니고, 발명의 구성 요건이나 그 조합에 의해 얻어지는 특정한 효과를 유도할 수 있는 범위에서, 여러가지의 변경이나 개량을 가한 형태도 포함한다.
본 발명의 실시의 형태에 관해서는, 이하의 순서에 설명한다. 또한, 이 실시의 형태에서는, 상기 도 19 내지 도 24에 들은 각각의 부분과 같은 부분에 같은 부호를 부여하여 설명하는 것으로 한다.
1. 반도체 장치의 구성
2. 제 1의 실시의 형태
3. 제 2의 실시의 형태
4. 제 3의 실시의 형태
5. 도 4의 실시의 형태
6. 제 5의 실시의 형태
7. 제 6의 실시의 형태
8. 제 7의 실시의 형태
9. 제 8의 실시의 형태
10. 제 9의 실시의 형태
<1. 반도체 장치의 구성>
도 1은 본 발명의 실시의 형태에 관한 반도체 장치의 구성을 도시하는 도면이다. 도시한 반도체 장치(100)는, 제 1의 반도체 칩(1)과 제 2의 반도체 칩(2)을 구비한 구성으로 되어 있다. 각각의 반도체 칩(1, 2)은, 기능적으로는, 어떤 기능을 갖는 것이라도 좋다. 예를 들면, 한쪽의 반도체 칩이 메모리 칩이고, 다른쪽의 반도체 칩이 논리 회로 칩이라도 좋고, 그 이외의 기능을 갖는 것이라도 좋다. 또한, 여기서는 한 예로서, 제 1의 반도체 칩(1)을 피실장체로 한 칩 온 칩형의 반도체 장치를 예로 들고 설명하지만, 본 발명은 이것으로 한하지 않고, 도시하지 않은 배선 기판(예를 들면, 실리콘 인터포우더 기판 등)을 피실장체로 하여도 좋다.
제 1의 반도체 칩(1)과 제 2의 반도체 칩(2)은, 각각 평면으로 보아 사각형(직사각형, 정사각형 등)으로 형성되어 있다. 제 1의 반도체 칩(1)은, 제 2의 반도체 칩(2)보다도 큰 외형 치수를 갖고 있다. 제 1의 반도체 칩(1)의 주면에는, 도시하지 않은 반도체 소자(예를 들면, 트랜지스터 등)가 형성되고, 제 2의 반도체 칩(2)의 주면에도, 도시하지 않은 반도체 소자가 형성되어 있다. 제 1의 반도체 칩(1)과 제 2의 반도체 칩(2)은, 서로 주면(소자 형성면)끼리를 대향시킨 상태에서, 범프(3)를 통하여 전기적이면서 기계적으로 접속되어 있다. 범프(3)는, 예를 들면, Sn(주석)-Ag(은) 합금으로 이루어지는 솔더 범프를 이용하여 형성되어 있다.
제 2의 반도체 칩(2)은 제 1의 반도체 칩(1)상에 탑재되어 있다. 제 1의 반도체 칩(1)의 주면(소자 형성면)에는, 도 2의 평면도에 도시하는 바와 같이, 제 2의 반도체 칩(2)을 탑재하기 위한 칩 탑재 영역(15)이 설정되어 있다. 칩 탑재 영역(15)은, 예를 들면, 제 1의 반도체 칩(1)의 소자 형성면의 중앙부에 설정되어 있다. 제 2의 반도체 칩(2)은, 칩 탑재 영역(15)에 위치를 맞추어서 제 1의 반도체 칩(1)상에 탑재되어 있다.
제 1의 반도체 칩(1)과 제 2의 반도체 칩(2) 사이에는 언더필재(5)가 충전되어 있다. 언더필재(5)는, 제 1의 반도체 칩(1)과 제 2의 반도체 칩(2)이 대향하는 부분에 충전되어 있다. 언더필재(5)는, 예를 들면, 응력 집중에 의한 범프(3)의 크랙 방지나, 흡습 등의 외부 스트레스의 영향 완화, 나아가서는 범프(3)의 기계적인 보호나, 범프(3)를 형성하는 솔더 재료의 용융에 의한 전기적인 단락 방지 등을 목적으로 마련되는 것이다. 언더필재(5)는, 예를 들면, 에폭시 수지 등의 열경화성 수지를 이용하여 형성되어 있다.
언더필재(5)는, 제 2의 반도체 칩(2)의 외주부에 필렛(6)을 형성하고 있다. 필렛(6)은, 제 2의 반도체 칩(2)의 외주부를 규정하는 4개의 변부로부터, 각각 해당 제 2의 반도체 칩(2)의 단면(端面)을 피복하는 상태에서 기슭퍼짐으로 형성되어 있다. 제 2의 반도체 칩(2)의 4개의 변부에서 필렛(6)의 길이를 비교하면, 반도체 장치(100)의 제조 공정에서 제 1의 반도체 칩(1)상에 언더필재(5)가 공급되는 공급 영역(10)에 가장 가까운 변부(2A)에 형성되는 필렛(6)의 길이가 가장 길게 되어 있다. 이것은, 언더필재(5)의 공급 영역(10)에 가장 가까운 제 2의 반도체 칩(2)의 변부(2A)에서는, 제 1의 반도체 칩(1)상에서 언더필재(5)가 공급 영역(10)을 기점으로 젖어 퍼짐으로써, 다른 변부보다도 필렛(6)이 광범위하게 형성되기 때문이다. 필렛(6)의 길이는, 반도체 장치(100)를 평면적으로 본 경우에, 제 2의 반도체 칩(2)의 변부부터 필렛 단(端)까지의 치수로 규정되는 것이다.
도 3은 제 1의 반도체 칩(1)의 단면도이다. 제 1의 반도체 칩(1)은, 예를 들면, 실리콘 기판 등의 반도체 기판(16)을 베이스로 구성되어 있다. 반도체 기판(16)의 주면측에는 복수의 배선층으로 이루어지는 다층 배선층(17)이 형성되어 있다. 다층 배선층(17)은, 예를 들면, 구리나 알루미늄 등의 배선 재료를 이용한 배선층과, 산화 실리콘이나 질화 실리콘 등의 절연 재료를 이용한 층간 절연층을 적층함으로써 형성되는 것이다. 다층 배선층(17)의 최상층보다도 하층에 형성된 배선층의 배선 패턴은, 예를 들면, 구리를 배선 재료에 이용하여 형성되어 있다. 이에 대해 , 다층 배선층(17)의 최상층에 형성된 배선층의 배선 패턴(7)은, 예를 들면, 알루미늄, 또는 알루미늄 주체의 합금(알루미늄에 미량의 구리을 서로 혼합한 합금)을 배선 재료에 이용하여 형성되어 있다. 배선 패턴(7)은, 제 1의 반도체 칩(1)의 표층부에 형성되어 있다. 또한, 배선 패턴(7)은, 예를 들면, 배선폭이 30㎛, 배선 사이의 갭이 4㎛, 배선의 두께가 1.1㎛의 조건으로 형성되어 있다.
배선 패턴(7)은, 패시베이션막(8)으로 덮이여 있다. 패시베이션막(8)은, 예를 들면, 산화 실리콘막과 질화 실리콘막을 적층한 적층막에 의해 형성되어 있다. 패시베이션막(8)은, 예를 들면, 두께 500㎚의 산화 실리콘막과, 두께 700㎚의 질화 실리콘막의 적층막으로 형성된다. 패시베이션막(8)의 표면에는, 배선 패턴(7)의 형성 위치에 대응하여 단차(9)가 형성되어 있다. 단차(9)는, 배선 패턴(7)의 형성 부위에서 패시베이션막(8)이 볼록하게 되고, 배선 패턴(7) 사이에서 패시베이션막(8)이 오목하게 됨으로써, 제 1의 반도체 칩(1)의 면 내에 형성되어 있다.
<2. 제 1의 실시의 형태>
도 4는 본 발명의 제 1의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩(2)을 탑재하기 전의 제 1의 반도체 칩(1)의 소자 형성면의 일부를 확대한 평면도이다. 또한, 도 5는 도 4의 J-J 단면도이다. 도시하는 바와 같이, 제 1의 반도체 칩(1)의 소자 형성면 내에는, 전술한 바와 같이 칩 탑재 영역(15)이 설정되어 있다. 칩 탑재 영역(15)은, 제 2의 반도체 칩(2)의 외형에 맞추어서 평면으로 보아 사각형으로 구획되는 것이다. 칩 탑재 영역(15)을 구획하는 4개의 변부중, 하나의 변부(15A)의 부근에는 언더필재의 공급 영역(10)이 설정되어 있다. 칩 탑재 영역(15)의 내측 및 외측에는, 해당 칩 탑재 영역(15)의 변부(15A)와 평행한 방향으로, 상술한 복수의 배선 패턴(7)이 형성되어 있다. 각각의 배선 패턴(7)은, 상술한 다층 배선층(17)의 최상층의 배선층을 형성하는 것이다. 언더필재의 공급 영역(10)은, 칩 탑재 영역(15)의 변부(15A)로부터 제 1의 반도체 칩(1)의 칩 단측(端側)에 소정의 거리를 띠운 위치에 설정되어 있다. 소정의 거리는, 예를 들면, 상술한 바와 같이 언더필재를 디스펜서의 니들(4)로부터 적하하여 공급하는 경우, 적어도 해당 니들(4)의 외경 치수보다도 큰 치수로 설정되는 것이다. 이 때문에, 공급 영역(10)에 공급된 언더필재(5)는, 칩 탑재 영역(15)의 변부(15A)에 맞추어서 탑재된 제 2의 반도체 칩(2)의 변부(2A)로부터 모세관 현상에 의해 칩 사이의 공극에 침투하게 된다.
여기서, 배선 패턴(7)의 배선 방향(길이 방향)을 X방향이라고 정의하고, 제 1의 반도체 칩(1)의 면 내에서 X방향과 직교하는 방향을 Y방향이라고 정의한다. 그와 같은 경우, 공급 영역(10)에 공급된 언더필재(5)는, 해당 공급 영역(10)에서 보여 Y방향으로 유동함에 의해, 제 2의 반도체 칩(2)의 변부(2A)에 도달하고, 그곳부터 칩 사이에 침투하게 된다. 이에 대해 , 제 1의 반도체 칩(1)의 소자 형성면에는 Y방향으로 연재되도록 도입부(18)가 마련되어 있다. 도입부(18)는, 반도체 장치(100)의 제조 공정에서 제 1의 반도체 칩(1)상의 공급 영역(10)에 공급되는 언더필재를 제 1의 반도체 칩(1)과 제 2의 반도체 칩(2) 사이에 유도하기 위해 형성된 것이다. 도입부(18)는, 칩 탑재 영역(15)를 구획하는 4개의 변부중, 필렛(6)이 가장 길게 형성되는 변부(15A)의 외측에 형성되어 있다. 여기서 기술하는 「변부(15A)의 외측」이란, 해당 변부(15A)와 평면적으로 겹쳐지는 위치를 포함함과 함께, 해당 변부(15A)에서 보여 제 1의 반도체 칩(1)의 칩 단측이면서 필렛 단까지의 영역을 말한다.
덧붙여서, 제 1의 반도체 칩(1)상에 제 2의 반도체 칩(2)을 탑재한 상태에서는, 칩 탑재 영역(15)를 구획하는 4개의 변부와 제 2의 반도체 칩(2)의 외주부를 규정하는 4개의 변부가, 위치 어긋남 등이 없는 이상 상태에서 동일한 위치에 배치된다. 이 때문에, 반도체 장치(100)를 평면적으로 본 경우, 제 2의 반도체 칩(2)의 변부(2A)와 칩 탑재 영역(15)의 변부(15A)는, 실질적으로 동일한 변부를 의미하게 된다.
도입부(18)는, 제 1의 반도체 칩(1)상에서 칩 탑재 영역(15)의 변부(15A)에 접속하는 상태로 형성되어 있다. 또한, 도입부(18)는, 배선 패턴(7)의 배선 방향이 되는 X방향과 교차한 방향으로 슬릿형상으로 형성되어 있다. 도입부(18)의 Y방향의 일단은, 칩 탑재 영역(15)의 변부(15A)에 접속하고 있다. 또한, X방향에서는, 칩 탑재 영역(15)의 변부(15A)의 중앙부(중심선(K)상)에 공급 영역(10)과 도입부(18)가 배치되어 있다. 도입부(18)는, 공급 영역(10)에 겹쳐지는 상태로 형성되어 있다. 도입부(18)는, 언더필재의 공급 영역(10)으로부터 칩 탑재 영역(15)의 변부(15A)를 향하여 직선형상(곧바로)으로 형성되어 있다.
칩 탑재 영역(15)의 변부(15A)로부터 헤아려서, 그것보다도 외측에 배치된 복수개(도면 예에서는 10개)의 배선 패턴(7)은, X방향에서 각각의 배선 패턴(7)의 단부를 갖추도록 도중절단(途切)되어 있고, 그 도중절단된 부분이 도입부(18)로서 형성되어 있다. 이 때문에, 도입부(18)에는 배선 패턴(7)이 존재하고 있지 않다. 또한, 그들의 배선 패턴(7)을 덮고 있는 패시베이션막(8)의 표면은, 언더필재의 공급 영역(10)으로부터 칩 탑재 영역(15)의 변부(15A)까지 사이를 연속적으로 연결하는 상태로 오목형상으로 패여지고, 해당 패여진 부분이 도입부(18)가 되어 있다. 도입부(18)의 깊이(홈 치수)는, 상술한 단차(9)와 동등한 치수가 된다. 도입부(18)의 평면적인 치수는, 반도체 장치(100)의 제조 공정에서 사용하는 열경화 전(액상)의 언더필재의 점도나 유동성, 제 1의 반도체 칩(1) 표면에서의 젖어 퍼짐성 등을 고려하여 설정하면 좋다. 도입부(18)의 폭(W)은, 적어도 패시베이션막(8)의 막두께 이상의 폭으로 하는 것이 바람직하다. 여기서는 한 예로서, 도입부(18)를 W=150㎛의 폭으로, 또한 L=500㎛의 길이로 형성하는 것으로 한다.
상기 구성으로 이루어지는 반도체 장치(100)를 제조하는 경우는, 우선, 제 1의 반도체 칩(1)의 제조 공정에서, 제 1의 반도체 칩(1)의 주면에 최상층의 배선 패턴(7)과 패시베이션막(8)을 이용하여 도입부(18)를 형성한다. 또한, 제 2의 반도체 칩(2)의 제조 공정에서, 제 2의 반도체 칩(2)의 표면에 복수의 범프(3)를 형성한다. 범프(3)는, 제 1의 반도체 칩(1)측에 형성하여도 좋다.
다음에, 제 1의 제 1의 반도체 칩(1)의 제조 공정에서 얻어진 제 1의 반도체 칩(1)과, 제 2의 반도체 칩(2)의 제조 공정에서 얻어진 제 2의 반도체 칩(2)을 이용하여, 제 1의 반도체 칩(1)상에 범프(3)를 통하여 제 2의 반도체 칩(2)을 탑재한다(도 6). 이 때, 제 1의 반도체 칩(1)의 소자 형성면에 설정되어 있는 칩 탑재 영역(15)에 위치를 맞추어서 제 2의 반도체 칩(2)을 탑재한다. 이 단계에서는, 제 1의 반도체 칩(1)과 제 2의 반도체 칩(2) 사이에, 범프(3)의 높이에 대응한 공극이 개재한 상태가로 된다.
다음에, 도 7)에 도시하는 바와 같이, 제 1의 반도체 칩(1)상에 설정되어 있는 공급 영역(10)에, 니들(4)로부터의 적하에 의해 언더필재(5)를 공급함에 의해, 제 1의 반도체 칩(1)과 제 2의 반도체 칩(2) 사이(공극)에 언더필재(5)를 충전한다. 이 때, 공급 영역(10)에 공급된 언더필재(5)는, 도입부(18)를 통하여 제 2의 반도체 칩(2)의 변부(2A)에 도달한다. 도입부(18)는, 제 1의 반도체 칩(1)상에서, 언더필재의 공급 영역(10)으로부터 칩 탑재 영역(15)의 변부(15A)에 이르기까지, 단차가 없는 평탄한 상태로 형성되어 있다. 이 때문에, 공급 영역(10)에 공급된 언더필재(5)는, 도입부(18)에 의해 제 2의 반도체 칩(2)의 변부(2A)에 유도된다. 또한, 제 2의 반도체 칩(2)의 변부(2A)에 언더필재(5)가 도달하면, 그것을 계기로 하여 언더필재(5)가 모세관 현상에 의해 제 1의 반도체 칩(1)과 제 2의 반도체 칩(2) 사이에 인입되고, 침투하여 간다. 이렇게 하여 칩 사이의 공극에 침투한 언더필재(5)는, 도 8에 도시하는 바와 같이, 제 2의 반도체 칩(2)의 외주부에 필렛(6)을 형성한다. 그 후, 언더필재(5)를 열경화시킨다.
본 발명의 제 1의 실시의 형태에서는, 제 1의 반도체 칩(1)의 공급 영역(10)에 공급된 언더필재(5)가, 그 흐름을 단차의 존재로 저해되는 일 없이, 도입부(18)에 의해 순조롭게 제 2의 반도체 칩(2)의 변부(2A)까지 유도된다. 이 때문에, 언더필재(5)가 몇개의 단차(9)를 타고넘어 제 2의 반도체 칩(2)의 변부(2A)에 도달하는 경우에 비교하여, 언더필재(5)가 제 2의 반도체 칩(2)의 변부(2A)에 도달하는 속도나 양의 편차가 작아진다. 또한, 공급 영역(10)에 공급된 언더필재(5)는, 보다 단시간에 제 2의 반도체 칩(2)의 변부(2A)에 도달하고, 그곳에서 모세관 현상으로 칩 사이에 침투하게 된다. 이 때문에, 제 1의 반도체 칩(1)상에 젖어 퍼지는 언더필재(5)나, 칩 사이의 공극에 침투하는 언더필재(5)에 비교하여, 공급 영역(10)에 공급되는 언더필재(5)의 양이 적정하게 유지된다. 따라서 공급 영역(10)에 공급된 언더필재(5)가, 제 2의 반도체 칩(2)의 위로 올라타는 일이 없어진다. 그 결과, 보이드의 발생이나 언더필재의 올라탐의 발생을 방지할 수 있다.
<3. 제 2의 실시의 형태>
도 9는 본 발명의 제 2의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩(2)을 탑재하기 전의 제 1의 반도체 칩(1)의 소자 형성면의 일부를 확대한 평면도이다. 이 제 2의 실시의 형태에서는, 상기 제 1의 실시의 형태와 비교하여, 도입부(18)의 구성이 다르다. 즉, 도입부(18)는, 제 1의 반도체 칩(1)상에 설정된 칩 탑재 영역(15)의 외측에서, 전술한 칩 탑재 영역(15)의 변부(15A)에 가장 가까운 1개의 배선 패턴(7)의 일부를 슬릿형상으로 노치한 상태로 형성되어 있다. 도입부(18)는, 상기 제 1의 실시의 형태와 마찬가지로, 필렛(6)이 가장 길게 형성되는 칩 탑재 영역(15)의 변부(15A)의 외측에 형성되어 있다. 또한, 도입부(18)는, 상기 제 1의 실시의 형태와 마찬가지로, 배선 패턴(7)의 배선 방향과 교차하는 방향으로 슬릿형상으로 형성되어 있다. 그리고, 도입부(18)의 Y방향의 일단은, 칩 탑재 영역(15)의 변부(15A)에 접속하는 상태로 형성되어 있다.
본 발명의 제 2의 실시의 형태에서는, 제 1의 반도체 칩(1)의 공급 영역(10)에 공급된 언더필재(5)가, 제 1의 반도체 칩(1)상에 젖어 퍼지는 과정에서 도입부(18)에 도달하고, 이 도입부(8)를 통하여 제 2의 반도체 칩(2)의 변부(2A)에 유도된다. 이 때문에, 공급 영역(10)에 공급된 언더필재(5)는, 도입부(18)가 형성되지 않은 경우에 비교하여, 단시간에 제 2의 반도체 칩(2)의 변부(2A)에 도달하고, 그곳에서 모세관 현상으로 칩 사이에 침투하게 된다. 따라서 보이드의 발생이나 언더필재의 올라탐의 발생을 방지할 수 있다.
<4. 제 3의 실시의 형태>
도 10은 본 발명의 제 3의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩(2)을 탑재하기 전의 제 1의 반도체 칩(1)의 소자 형성면의 일부를 확대한 평면도이다. 이 제 3의 실시의 형태에서는, 상기 제 2의 실시의 형태와 비교하여, 칩 탑재 영역(15)의 변부(15A)와 도입부(18)의 위치 관계가 다르다. 즉, 상기 제 2의 실시의 형태에서는, 칩 탑재 영역(15)의 변부(15A)에 위치를 맞추어서 도입부(18)의 일단을 배치하고 있지만, 제 3의 실시의 형태에서는, 칩 탑재 영역(15)의 변부(15A)에 교차한 상태로 도입부(18)를 배치하고 있다. 칩 탑재 영역(15)의 변부(15A)에 도입부(18)를 교차시키는 형태는, Y방향에서, 도입부(18)의 일단을 칩 탑재 영역(15)의 내측에 배치하고, 또한 도입부(18)의 타단을 칩 탑재 영역(15)의 외측에 배치함으로써 실현된다.
본 발명의 제 3의 실시의 형태에서는, 제 1의 반도체 칩(1)의 공급 영역(10)에 공급된 언더필재(5)가, 제 1의 반도체 칩(1)상에 젖어 퍼지는 과정에서 도입부(18)에 도달하고, 이 도입부(8)을 통하여 제 2의 반도체 칩(2)의 변부(2A)에 유도된다. 그 때, 도입부(18)에 도달한 언더필재(5)는, 칩 탑재 영역(15)의 내측, 즉 제 1의 반도체 칩(1)과 제 2의 반도체 칩(2)이 대향하여 있는 영역의 내측까지 도입부(18)에 의해 유도된다. 이 때문에, 상기 제 2의 실시의 형태와 같은 효과에 더하여, 다음과 같은 효과를 얻을 수 있다. 즉, 모세관 현상에 의한 언더필재(5)의 인입을 도입부(18)의 존재에 의해 촉진시킬 수 있다. 또한, 제 1의 반도체 칩(1)상에 설정된 칩 탑재 영역(15)에 대해 , 제 2의 반도체 칩(2)의 탑재 위치가 제조 공차 내에서 어긋난 경우에도, 도입부(18)를 통하여 언더필재(5)를 확실하게 칩 사이에 유도할 수 있다.
또한, 상기 제 3의 실시의 형태에서는, X방향에서 제 2의 반도체 칩(2)의 변부(2A)의 중앙부에 도입부(18)를 형성하고 있지만, 이것으로 한하지 않는다. 예를 들면 도 11에 도시하는 바와 같이, X방향에서 제 2의 반도체 칩(2)의 변부(2A)의 중앙부에서 어긋난 위치에 도입부(18)를 형성하여도 좋다. 즉, 도입부(18)는, 칩 탑재 영역(15)의 변부(15A)에 도입부(18)의 일단을 접속 또는 교차하는 상태라면, 칩 탑재 영역(15)의 변부(15A)의 범위 내에서 X방향의 어느 위치에 형성하여도 상관없다. 이 점은, 상기 제 1의 실시의 형태 및 제 2의 실시의 형태에 대해서도 마찬가지이다.
<5. 도 4의 실시의 형태>
도 12는 본 발명의 도 4의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩(2)을 탑재하기 전의 제 1의 반도체 칩(1)의 소자 형성면의 일부를 확대한 평면도이다. 이 도 4의 실시의 형태에서는, 상기 제 1 내지 제 3의 실시의 형태와 비교하여, 도입부(18)의 개수가 다르다. 즉, 상기 제 1 내지 제 3의 실시의 형태에서는, 도입부(18)를 하나만 형성하고 있지만, 도 4의 실시의 형태에서는, X방향으로 위치를 어긋내여서 도입부(18)를 2개 형성하고 있다. 2개의 도입부(18)는, X방향에서 칩 탑재 영역(15)의 변부(15A)의 중앙부로부터 좌우 균등한 거리를 띠운 위치에 배치되어 있다. 또한, 각각의 도입부(18)는, 칩 탑재 영역(15)의 변부(15A)에 교차하는 상태로 형성되어 있다.
본 발명의 도 4의 실시의 형태에서는, 제 1의 반도체 칩(1)의 공급 영역(10)에 공급된 언더필재(5)가, 제 1의 반도체 칩(1)상에 젖어 퍼지는 과정에서 각각의 도입부(18)에 도달한다. 그리고, 언더필재(5)는, 각각의 도입부(8)을 통하여 제 2의 반도체 칩(2)의 변부(2A)에 유도된다. 이로써, 칩 탑재 영역(15)의 변부(15A)에서 언더필재(5)가 복수의 개소에서 동시 진행적으로 칩 사이에 도입된다. 이 때문에, 보이드나 올라탐의 발생을 유효하게 방지할 수 있다.
<6. 제 5의 실시의 형태>
도 13은 본 발명의 제 5의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩(2)을 탑재하기 전의 제 1의 반도체 칩(1)의 소자 형성면의 일부를 확대한 평면도이다. 이 제 5의 실시의 형태에서는, 상기 도 4의 실시의 형태와 비교하여, Y방향의 도입부(18)의 길이가 다르다. 즉, 상기 도 4의 실시의 형태에서는, 1개의 배선 패턴(7)을 X방향의 2개소에서 슬릿형상으로 노치하여 2개의 도입부(18)를 형성하고 있다. 이에 대해 , 제 5의 실시의 형태에서는, Y방향으로 나열하는 복수개의 배선 패턴(7)을 각각 X방향의 2개소에서 슬릿형상으로 노치하여 2개의 도입부(18)를 가는 홈형상으로 길게 형성하고 있다. 도시한 예에서는 6개의 배선 패턴(7)을 슬릿형상으로 노치하고 있지만, 슬릿형상으로 노치한 배선 패턴(7)의 갯수는 6개로 한하지 않고, 2개 이상 5개 이하라도 좋고, 7개 이상이라도 좋다.
본 발명의 제 5의 실시의 형태에서는, 제 1의 반도체 칩(1)의 공급 영역(10)에 공급된 언더필재(5)가, 제 1의 반도체 칩(1)상에 젖어 퍼지는 과정에서 각각의 도입부(18)에 도달한다. 이 경우, 각각의 도입부(18)는, 복수개의 배선 패턴(7)을 가로지르는 상태에서 칩 탑재 영역(15)의 변부(15A)를 향하여 직선형상으로 형성되어 있다. 이 때문에, 공급 영역(10)으로부터 젖어 퍼지는 언더필재(5)가 상기 도 4의 실시의 형태보다도 빨리 각각의 도입부(18)에 도달한다. 그리고, 각각의 도입부(18)에 도달한 언더필재(5)는, 해당 도입부(18)에 따라 재빠르게 제 2의 반도체 칩(2)의 변부(2A)에 유도된다. 따라서 보이드나 올라탐의 발생을 유효하게 방지할 수 있다.
또한, 상기 도 4의 실시의 형태 및 제 5의 실시의 형태에서는, 칩 탑재 영역(15)의 변부(15A)와 교차하는 상태에서 도입부(18)를 형성하고 있지만, 본 발명은 이것으로 한하지 않는다. 예를 들면, 상기 제 1의 실시의 형태 및 제 2의 실시의 형태와 마찬가지로, 칩 탑재 영역(15)의 변부(15A)에 도입부(18)의 일단을 접속하는 상태로 형성하여도 좋다.
또한, 상기 도 4의 실시의 형태 및 제 5의 실시의 형태에서는, 도입부(18)를 2개 형성하고 있지만, 도입부(18)를 3개 이상 형성하여도 좋다. 또한, 도입부(18)를 3개 형성하는 경우는, X방향에서 칩 탑재 영역(15)의 변부(15A)의 중앙부에 하나의 도입부(18)를 배치하고, 그곳에서 좌우 균등한 거리를 띠운 위치에 각각 하나의 도입부(18)를 배치한 형태를 채용하는 것이 바람직하다.
<7. 제 6의 실시의 형태>
도 14는 본 발명의 제 6의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩(2)을 탑재하기 전의 제 1의 반도체 칩(1)의 소자 형성면의 일부를 확대한 평면도이다. 이 제 6의 실시의 형태에서는, 상기 도 4의 실시의 형태와 비교하여, 칩 탑재 영역(15)의 변부(15A)보다도 외측에, 해당 변부(15A)에 접속하지 않는 상태(이간 상태)로 보조 도입부(19)를 형성한 점이 다르다. 보조 도입부(19)는, 도입부(18)과 마찬가지로, 배선 패턴(7)의 일부를 슬릿형상으로 노치한 상태로 형성되어 있다. 보조 도입부(19)는, 도입부(18)를 통하여 칩 사이에 언더필재(5)를 도입함에 있어서, 이것을 보조하기 위해 형성된 것이다. 보조 도입부(19)는, 공급 영역(10)에 공급된 언더필재(5)가 제 1의 반도체 칩(1)상에 젖어 퍼질 때에, Y방향에서의 언더필재(5)의 흐름을 국소적으로 촉진하는 작용을 한다. 보조 도입부(19)는, X방향 및 Y방향에서 임의의 1개소에 형성하여도 좋고, 예를 들면 도 15에 도시하는 바와 같이, 임의의 복수 개소에 형성하여도 좋다. 또한, 각각의 보조 도입부(19)의 슬릿 폭을 임의로 바꾸어도 좋다.
본 발명의 제 6의 실시의 형태에서는, 제 1의 반도체 칩(1)의 공급 영역(10)에 공급된 언더필재(5)가, 보조 도입부(19)를 경유함으로써, 도입부(18)나 이에 연결되는 제 2의 반도체 칩(2)의 변부(2A)에, 보다 빨리 도달하게 된다. 이 때문에, 보조 도입부(19)가 형성되지 않은 경우에 비교하여, 언더필재(5)를 단시간에 제 2의 반도체 칩(2)의 변부(2A)에 도달시킬 수 있다.
<8. 제 7의 실시의 형태>
도 16은 본 발명의 제 7의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩(2)을 탑재하기 전의 제 1의 반도체 칩(1)의 소자 형성면의 일부를 확대한 평면도이다. 이 제 7의 실시의 형태에서는, 상기 제 1의 실시의 형태와 비교하여, 도입부(18)의 평면 형상이 다르다. 즉, 상기 제 1의 실시의 형태에서는, 도입부(18)이 직선형상으로 형성되어 있지만, 제 7의 실시의 형태에서는, 도입부(18)가 접는부채모양으로 형성되어 있다. 더욱 상세히 기술하면, 도입부(18)는, 제 1의 반도체 칩(1)상에서 언더필재(5)가 공급되는 공급 영역(10)으로부터, 칩 탑재 영역(15)의 변부(15A)를 향하여, 접는부채모양으로 형성되어 있다. 이 접는부채의 형상은, 칩 탑재 영역(15)의 변부(15A)의 외측에서 해당 변부(15A)에 가장 가까운 배선 패턴(7)을 가장 폭넓게 노치하고, 그곳에서 떨어짐에 따라 배선 패턴(7)의 노치 폭을 서서히 좁히여 감으로써 실현된다. 접는부채모양의 도입부(18)를 형성하는 배선 패턴(7)의 갯수는, 도시한 예에서는 Y방향으로 6개로 되어 있지만, 이것으로 한하지 않고, 2개 이상 5개 이하라도 좋고, 7개 이상이라도 좋다. 또한, X방향에서는, 칩 탑재 영역(15)의 변부(15A)의 중앙부에 도입부(18)를 접는부채모양으로 형성하는 것이 바람직하다.
본 발명의 제 7의 실시의 형태에서는, 상기 제 1의 실시의 형태와 같은 것에 더하여, 다음과 같은 효과를 얻을 수 있다. 즉, 제 1의 반도체 칩(1)의 공급 영역(10)에 공급된 언더필재(5)가, 제 1의 반도체 칩(1)상에 젖어 퍼지는 과정에서 도입부(18)에 도달한다. 이 때, 도입부(18)에 도달한 언더필재(5)는, 가장 폭이 좁게 노치된 배선 패턴(7)의 노치 부분부터, 가장 폭넓게 노치된 배선 패턴(7)의 노치 부분을 향하여, 도입부(18) 내를 흐른다. 이 때문에, 도입부(18) 내에서의 언더필재(5)의 흐름이 순조롭게 된다. 또한, 도입부(18)로부터 제 2의 반도체 칩(2)의 변부(2A)에 유도되는 과정에서, 언더필재(5)는, 도입부(18)의 폭넓은 부분을 기점으로 칩 사이에 침투한다. 이 때문에, 제 1의 반도체 칩(1)과 제 2의 반도체 칩(2) 사이에 재빠르게 언더필재(5)를 침투시킬 수 있다.
또한, 상기 도 16에 있어서, 가장 폭넓게 노치된 배선 패턴(7)을 칩 탑재 영역(15)의 변부(15A)에 따라 배치함으로써, 도입부(18)의 일부를 칩 탑재 영역(15)의 변부(15A)에 접속시키고 있지만, 본 발명은 이것으로 한하지 않는다. 예를 들면, 도시는 하지 않지만, 가장 폭넓게 노치된 배선 패턴(7)을 칩 탑재 영역(15)의 변부(15A)에 겹쳐지도록 배치함으로써, 도입부(18)의 일부를 칩 탑재 영역(15)의 변부(15A)에 교차시킨 형태를 채용하여도 좋다.
<9. 제 8의 실시의 형태>
도 17은 본 발명의 제 8의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩(2)을 탑재하기 전의 제 1의 반도체 칩(1)의 소자 형성면의 일부를 확대한 평면도이다. 이 제 8의 실시의 형태에서는, 상기 제 7의 실시의 형태와 비교하여, 도입부(18)의 평면 형상이 다르다. 즉, 상기 제 7의 실시의 형태에서는, 제 1의 반도체 칩(1)상에서 언더필재(5)가 공급되는 공급 영역(10)으로부터, 칩 탑재 영역(15)의 변부(15A)를 향하여, 도입부(18)를 접는부채모양으로 형성하고 있다. 이에 대해 , 제 8의 실시의 형태에서는, 제 1의 반도체 칩(1)상에서 언더필재(5)가 공급되는 공급 영역(10)으로부터, 칩 탑재 영역(15)의 변부(15A)를 향하여, 도입부(18)를 끝이 오므라진 형상(끝이 가늘어지는 모양)으로 형성하고 있다. 이 끝이 오므라진 형상은, 칩 탑재 영역(15)의 변부(15A)의 외측에서 해당 변부(15A)에 가장 가까운 배선 패턴(7)을 가장 폭이 좁게 노치하고, 그곳에서 떨어짐에 따라 배선 패턴(7)의 노치 폭을 서서히 확대하여 감으로써 실현된다. 끝이 오므라진 형상의 도입부(18)를 형성하는 배선 패턴(7)의 갯수는, 도시한 예에서는 Y방향으로 6개로 되어 있지만, 이것으로 한하지 않고, 2개 이상 5개 이하라도 좋고, 7개 이상이라도 좋다. 또한, X방향에서는, 칩 탑재 영역(15)의 변부(15A)의 중앙부에 도입부(18)를 접는부채모양으로 형성하는 것이 바람직하다.
본 발명의 제 8의 실시의 형태에서는, 상기 제 1의 실시의 형태와 같은 것에 더하여, 다음과 같은 효과를 얻을 수 있다. 즉, 제 1의 반도체 칩(1)의 공급 영역(10)에 공급된 언더필재(5)가, 제 1의 반도체 칩(1)상에 젖어 퍼지는 과정에서 도입부(18)에 도달한다. 이 때, 도입부(18)에 도달한 언더필재(5)는, 가장 폭넓게 노치된 배선 패턴(7)의 노치 부분으로부터, 가장 폭이 좁게 노치된 배선 패턴(7)의 노치 부분을 향하여, 도입부(18) 내를 흐른다. 이 때문에, 도입부(18)를 흐르는 언더필재(5)의 속도가 빨라진다. 따라서 도입부(18)에 도달한 언더필재(5)를 재빠르게 제 2의 반도체 칩(2)의 변부(2A)에 유도할 수 있다.
또한, 상기 도 17에 있어서, 가장 폭이 좁게 노치된 배선 패턴(7)을 칩 탑재 영역(15)의 변부(15A)에 겹쳐지도록 배치함으로써, 도입부(18)의 일부를 칩 탑재 영역(15)의 변부(15A)에 교차시키고 있지만, 본 발명은 이것으로 한하지 않는다. 예를 들면, 도시는 하지 않지만, 가장 폭이 좁게 노치된 배선 패턴(7)을 칩 탑재 영역(15)의 변부(15A)에 따르게 하여 배치함으로써, 도입부(18)의 일부를 칩 탑재 영역(15)의 변부(15A)에 접속시킨 형태를 채용하여도 좋다.
<10. 제 9의 실시의 형태>
도 18은 본 발명의 제 9의 실시의 형태에 관한 반도체 장치의 구성으로서, 제 2의 반도체 칩(2)을 탑재하기 전의 제 1의 반도체 칩(1)의 소자 형성면의 일부를 확대한 평면도이다. 이 제 9의 실시의 형태에서는, 배선 패턴(7)의 배선 방향이 되는 X방향에서 칩 탑재 영역(15)의 변부(15A)의 전부(전 영역)에 접속하는 상태로 도입부(18)를 형성하고 있다. Y방향에서의 도입부(18)의 치수는, 적어도 제 2의 반도체 칩(2)의 칩 두께의 1/3 이상으로 하는 것이 바람직하다. 또한, Y방향에서의 도입부(18)의 치수의 최대치(상한치)는, 예를 들면, 도입부(18) 내에 언더필재의 공급 영역(10)이 완전히 수속되는 조건으로 규정하면 좋다. 구체적으로는, 칩 탑재 영역(15)의 변부(15A)로부터 언더필재의 공급 영역(10)까지의 이간 거리에, 해당 공급 영역(10)의 크기(외경)를 가산한 값으로, Y방향에서의 도입부(18)의 치수의 최대치를 규정하면 좋다.
본 발명의 제 9의 실시의 형태에서는, 제 1의 반도체 칩(1)의 공급 영역(10)에 공급된 언더필재(5)가, 제 1의 반도체 칩(1)상에 젖어 퍼지는 과정에서 도입부(18)에 도달한다. 이 때, 칩 탑재 영역(15)의 변부(15A)의 전부에 접속하는 상태로 도입부(18)를 형성하여 두면, 도입부(18)에 도달한 언더필재(5)가 그 흐름을 저해되는 일 없이, 폭이 넓은 도입부(18)를 통하여 제 2의 반도체 칩(2)의 변부(2A)에 유도된다. 또한, 언더필재(5)는, 제 2의 반도체 칩(2)의 변부(2A)의 전역에서 모세관 현상에 의해 칩 사이에 도입된다. 이 때문에, 보이드나 올라탐의 발생을 유효하게 방지할 수 있다.
또한, 상기 도 18에서, Y방향에서 도입부(18)의 일단을 칩 탑재 영역(15)의 변부(15A)에 따르게 하여 배치함으로써, 도입부(18)를 칩 탑재 영역(15)의 변부(15A)에 접속시키고 있지만, 본 발명은 이것으로 한하지 않는다. 예를 들면, 도시는 하지 않지만, Y방향에서 도입부(18)의 일단측을 칩 탑재 영역(15)의 변부(15A)에 겹쳐지도록 배치함으로써, 도입부(18)를 칩 탑재 영역(15)의 변부(15A)에 교차시킨 형태를 채용하여도 좋다.
1 : 제 1의 반도체 칩
2 : 제 2의 반도체 칩
3 : 범프
4 : 니들
5 : 언더필재
6 : 필렛
7 : 배선 패턴
10 : 공급 영역
15 : 칩 탑재 영역
18 : 도입부
100 : 반도체 장치

Claims (10)

  1. 제 1의 주면상에 배선 패턴이 형성된 피실장체와,
    상기 피실장체의 상기 배선 패턴이 형성된 면상에 탑재된 반도체 칩과,
    상기 피실장체와 상기 반도체 칩 사이에 충전되고, 상기 반도체 칩의 외주부에 필렛을 형성하는 언더필재를 구비하고,
    상기 피실장체상이면서 상기 반도체 칩이 탑재되는 칩 탑재 영역을 구획하는 4개의 변부중 상기 필렛이 가장 길게 형성되는 변부의 외측에, 상기 언더필재를 상기 피실장체와 상기 반도체 칩 사이에 유도하는 도입부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 도입부는, 상기 필렛이 가장 길게 형성되는 상기 칩 탑재 영역의 변부에 접속 또는 교차하는 상태로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 배선 패턴은, 상기 필렛이 가장 길게 형성되는 상기 칩 탑재 영역의 변부의 외측에, 해당 변부와 평행하게 형성되고,
    상기 도입부는, 상기 배선 패턴의 배선 방향에서 상기 칩 탑재 영역의 변부의 일부에 접속 또는 교차하는 상태로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 도입부는, 상기 배선 패턴의 배선 방향과 교차하는 방향으로 슬릿형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 슬릿형상의 도입부는, 상기 배선 패턴의 배선 방향으로 위치를 어긋내여 복수개 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1항, 제 2항 또는 제 3항에 있어서,
    상기 도입부는, 상기 필렛이 가장 길게 형성되는 상기 칩 탑재 영역의 변부를 향하여 직선형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1항, 제 2항 또는 제 3항에 있어서,
    상기 도입부는, 상기 필렛이 가장 길게 형성되는 상기 칩 탑재 영역의 변부를 향하여 접는부채모양으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1항, 제 2항 또는 제 3항에 있어서,
    상기 도입부는, 상기 필렛이 가장 길게 형성되는 상기 칩 탑재 영역의 변부를 향하여 끝이 오므라진 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 2항에 있어서,
    상기 배선 패턴은, 상기 필렛의 길이가 가장 길게 형성되는 상기 칩 탑재 영역의 변부의 외측에, 해당 변부와 평행하게 형성되고,
    상기 도입부는, 상기 배선 패턴의 배선 방향에서 상기 칩 탑재 영역의 변부의 전부에 접속 또는 교차하는 상태로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 1의 주면상에 배선 패턴이 형성된 피실장체상에 반도체 칩을 탑재하는 탑재 공정과,
    상기 피실장체와 상기 반도체 칩 사이에 언더필재를 충전함에 의해, 상기 반도체 칩의 외주부에 필렛을 형성하는 충전 공정을 가지며,
    상기 탑재 공정의 전에, 상기 피실장체상이면서 상기 반도체 칩이 탑재된 칩 탑재 영역을 구획하는 4개의 변부중 상기 언더필재가 공급되는 공급 영역에 가장 가까운 변부의 외측에 도입부를 형성하여 두고, 상기 충전 공정에서는, 상기 도입부를 이용하여 상기 언더필재를 상기 피실장체와 상기 반도체 칩 사이에 유도하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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