KR20100081911A - 복수의 동작 모드를 갖는 반도체장치 - Google Patents

복수의 동작 모드를 갖는 반도체장치 Download PDF

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KR20100081911A
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Abstract

반도체장치(101)는, 전원 단자(TPS1)에 전원전압이 공급되고나서 소정시간 경과후의 제어 단자(TCK)에 있어서의 전압 레벨을 검출하는 제 1 레벨 검출회로(11)와, 제 1 레벨 검출회로(11)의 검출 결과에 근거하여, 복수의 동작 모드 중 어느 하나에서 동작하는지를 선택하는 제어부(1)와, 전원 단자(TPS1)에 공급된 전원전압에 근거하여 내부 전원전압을 생성하는 레귤레이터(5)를 구비하고, 제 1 레벨 검출회로(11) 및 제어부(1)는, 내부 전원전압을 동작 전원전압으로서 받고, 제어부(1)는, 복수의 동작 모드 중, 전원 단자(TPS1)에 다른 동작 모드와는 다른 레벨의 전원전압이 공급되는 동작 모드에 있어서, 전원 단자(TPS1)에 공급된 전원전압을 사용하여 데이터 처리를 행한다.
Figure P1020090076006
반도체장치, 동작 모드, 제어 단자, 전원 단자, 레벨 검출회로, 제어부, 레귤레이터

Description

복수의 동작 모드를 갖는 반도체장치{SEMICONDUCTOR DEVICE HAVING PLURALITY OF OPERATION MODES}
본 발명은, 반도체장치에 관한 것으로서, 특히, 복수의 동작 모드를 갖는 반도체장치에 관한 것이다.
초기 조정이 필요한 센서 등을 구비한 반도체장치에 있어서는, 초기 조정을 행하기 위한 테스트 모드와, 일반적인 센싱 동작을 행하기 위한 통상 모드를 반도체장치 외부에서 전환가능하게 하기 위해, 모드 전환용의 단자가 설치된다. 이러한 모드 전환용의 단자는, 초기 조정후에는 불필요하게 되기 때문에, 그 수를 삭감하여 반도체장치의 소형화를 도모하는 요구가 있다.
이와 같은 반도체장치의 단자수를 삭감하기 위한 기술로서, 예를 들어, 일본국 특개평 04-039784호 공보(특허문헌 1)에는, 이하와 같은 구성이 개시되어 있다. 즉, CPU가 실행하기 위한 프로그램 및 데이터를 기억하는 EPROM이 내장되고, 동작 모드로서, 마이크로컴퓨터로서 동작하는 마이크로컴퓨터 모드와, CPU의 동작을 테 스트하는 테스트 모드와, EPROM의 기록 및 판독을 행하는 EPROM 모드를 갖는 마이크로컴퓨터이다. 마이크로컴퓨터 모드 및 테스트 모드를 전환하기 위한 단자 기능과 EPROM의 기록용의 프로그램 전압을 인가하기 위한 단자 기능을 공용하는 테스트/프로그램 전원 단자와, 테스트 모드 및 EPROM 모드를 전환하기 위한 제어단자가 설치된다. 마이크로컴퓨터 모드는, 테스트/프로그램 전원 단자가 제 1 논리 레벨일 때에 선택되고, 테스트 모드 및 EPROM 모드는, 테스트/프로그램 전원 단자가 제 2 논리 레벨일 때에 선택되고, 제어 단자의 논리 레벨에 의해 테스트 모드 및 EPROM 모드가 전환되고, EPROM 모드로 전환되면, 테스트/프로그램 전원 단자로부터 프로그램 전압을 인가한다.
또한, 일본국 특개평 01-171036호 공보(특허문헌 2)에는, 이하와 같은 구성이 개시되어 있다. 즉, 마이크로컴퓨터에 있어서, 모드 전환을 위한 고전압 신호를 인가하는 단자가 리셋트 단자와 공용되어 있다.
또한, 일본국 특개 2008-152621호 공보(특허문헌 3)에는, 이하와 같은 구성이 개시되어 있다. 즉, 마이크로컴퓨터에 있어서, 모드 설정 신호를 리셋트 신호와 공통화하고, 리셋트 단자에 제공하는 신호의 변화에 의해 동작 모드를 지정한다. 이에 따라, 모드 설정 단자를 독립적으로 설치할 필요가 없어, 마이크로컴퓨터의 단자수를 삭감할 수 있다.
또한, 일본국 특개평 05-166391호 공보(특허문헌 4)에는, 이하와 같은 구성이 개시되어 있다. 즉, 데이터의 판독시에는 입출력 단자로부터 입력된 판독 모드 신호 및 어드레스 신호에 의해 메모리 셀 어레이의 해당하는 어드레스로부터 데이 터를 판독해서 입출력 단자로 출력하는 제어를 행한다. 또한, 데이터의 기록 또는 고쳐쓸 때에는 입출력 단자로부터 입력된 기록 모드 신호 및 어드레스 신호에 의해 입출력 단자로부터의 데이터를 메모리 셀 어레이의 해당하는 어드레스에 기록하는 제어를 행한다. 모드 제어신호 입력 단자 및 입출력 단자를 공통화할 수 있도록 함으로써, 단자수의 삭감을 도모하고 있다.
또한, 일본국 특개 2001-188770호 공보(특허문헌 5)에는, 이하와 같은 구성이 개시되어 있다. 즉, 내장된 인터페이스와 외부의 시리얼 메모리 사이에서 전송되는 신호선과, 버스 해방(release) 리퀘스트 신호선, 버스 해방 애크날리지(acknowledge) 신호선, I/O 리퀘스트 신호선, 또는, 웨이트(wait) 신호선 중의 대응하는 신호선을 1개의 단자에서 공용해서 단자수를 삭감한다.
그렇지만, 특허문헌 1에 기재된 구성에서는, 프로그램 전압을 받는 테스트/프로그램 전원 단자 이외에, 마이크로컴퓨터를 동작시키기 위한 동작 전원전압을 받는 전원 단자가 별도로 필요하게 되기 때문에, 결국, 테스트/프로그램 전원 단자, 제어 단자 및 전원 단자의 3개의 단자가 필요하게 되어 버린다. 그리고, 특허문헌 2∼5에도, 이와 같은 문제점을 해결하기 위한 구성은 개시되어 있지 않다.
본 발명은, 상기한 과제를 해결하기 위한 것으로서, 그것의 목적은, 외부에서 복수의 동작 모드를 전환가능하게 하고, 또한 단자수의 삭감을 도모하는 것이 가능한 반도체장치를 제공하는 것이다.
본 발명의 일 국면에 관한 반도체장치는, 복수의 동작 모드를 갖는 반도체장치로서, 제어 단자와, 전원전압이 공급되는 전원 단자와, 전원 단자에 전원전압이 공급되고 나서 소정시간 경과후의 제어 단자에 있어서의 전압 레벨을 검출하는 제 1 레벨 검출회로와, 제 1 레벨 검출회로의 검출 결과에 근거하여, 복수의 동작 모드 중 어느것으로 동작할지를 선택하는 제어부와, 전원 단자에 공급된 전원전압에 근거하여 내부 전원전압을 생성하는 레귤레이터를 구비하고, 제 1 레벨 검출회로 및 제어부는, 내부 전원전압을 동작 전원전압으로서 받고, 제어부는, 복수의 동작 모드 중, 전원 단자에 다른 동작 모드와는 다른 레벨의 전원전압이 공급되는 동작 모드에 있어서, 전원 단자에 공급된 전원전압을 사용하여 데이터 처리를 행한다.
본 발명에 따르면, 외부에서 복수의 동작 모드를 전환가능하게 하고, 또한 단자수의 삭감을 도모할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
이하, 본 발명의 실시예에 대해 도면을 사용하여 설명한다. 이때, 도면 중 동일 또는 상당 부분에는 동일한 부호를 붙이고 그 설명은 반복하지 않는다.
<제 1 실시예>
[구성 및 기본동작]
도1은, 본 발명의 제 1 실시예에 관한 반도체장치의 구성을 나타낸 도면이다.
도1을 참조하여, 반도체장치(101)는, 메모리부(제어부)(1)와, 레벨 검출회로(11)와, 콤퍼레이터(레벨 검출회로)(3)와, 레귤레이터(5)와, 센서(6)와, 센서 신호 처리회로(7)와, 제어 단자 TCK과, 데이터 단자 TD와, 전원 단자 TPS1, TPS2와, 출력 단자 TDET를 구비한다. 레벨 검출회로(11)는, 플립플롭(2)과, 딜레이 회로(4)를 포함한다.
센서(6)는, 예를 들면 압력 센서 또는 가속도 센서로서, 검출 결과를 표시한 신호를 센서 신호 처리회로(7)에 출력한다.
센서 신호 처리회로(7)는, 메모리부(1)로부터 받은 조정 데이터에 근거하여 센서(6)에서 받은 신호를 조정하여, 조정된 신호를 검출 신호로서 출력 단자 TDET에서 반도체장치(101)의 외부로 출력한다. 조정 데이터는, 예를 들면 증폭율 및 오프셋 값으로서, 센서 신호 처리회로(7)는, 메모리부(1)에서 받은 조정 데이터가 표시하는 증폭율에 근거하여 센서(6)의 출력 신호를 증폭하고, 또한 이 조정 데이터 가 표시하는 오프셋 값에 근거하여 센서(6)의 출력 신호에 오프셋 전압을 제공한다.
레귤레이터(5)는, 전원 단자 TPS1에 공급된 전원전압에 근거하여 내부 전원전압 IPS를 생성한다. 예를 들면, 레귤레이터(5)는, 전원 단자 TPS1에 공급된 5V의 전원전압을 강압하여 3.8V의 내부 전원전압 IPS를 생성한다. 내부 전원전압 IPS는, 도1에 도시된 각 블록 등, 반도체장치(101) 내부의 각 블록에 동작 전원전압으로서 공급된다. 또한, 전원 단자 TPS2는 접지되어 있다.
[동작]
다음에, 본 발명의 제 1 실시예에 관한 반도체장치가 동작 모드를 전환할 때의 동작에 대해 설명한다.
반도체장치(101)는, 통상 모드 RM, 조정 모드 TM 및 메모리 기록 모드 WM을 갖는다.
레벨 검출회로(11)는, 전원 단자 TPS1에의 전원 전압 공급 개시 직후, 즉 전원 단자 TPS1에 전원전압이 공급되고나서 소정시간 경과후의 제어 단자 TCK에 있어서의 전압 레벨을 검출한다.
더욱 상세하게는, 딜레이 회로(4)는, 전원 단자 TPS1에 공급된 전원전압의 레벨을 표시하는 신호를 소정시간 지연시켜 플립플롭(2)에 출력한다. 제어 단자 TCK가 받은 전압의 레벨을 표시하는 신호는, 플립플롭(2)에 주어진다. 플립플롭(2)은, 딜레이 회로(4)에서 받은 신호의 상승 엣지의 타이밍에서 제어 단자 TCK에서 받은 신호를 유지하는 동시에 메모리부(1)에 출력한다.
콤퍼레이터(3)는, 전원 단자 TPS1에 공급된 전원전압의 레벨을 검출한다. 더욱 상세하게는, 콤퍼레이터(3)는, 전원 단자 TPS1에 공급된 전원전압과 기준전압 VREF를 비교하여, 비교 결과를 표시하는 신호를 메모리부(1)에 출력한다.
메모리부(1)는, 플립플롭(2)의 레벨 검출 결과에 근거하여, 통상 모드 RM에서 동작할지, 조정 모드 TM 또는 메모리 기록 모드 WM에서 동작할지의 어느 한쪽을 선택한다. 또한, 메모리부(1)는, 조정 모드 TM 또는 메모리 기록 모드 WM에서 동작하는 경우에 있어서, 콤퍼레이터(3)의 검출 결과에 근거하여, 조정 모드 TM에서, 메모리 기록 모드 WM에서 동작할지의 어느 한쪽을 선택한다.
예를 들면, 메모리부(1)는, 플립플롭(2)에서 받은 신호에 근거하여, 통상 모드 RM에서 동작할지, 조정 모드 TM에서 동작할지의 어느 한쪽을 선택하고, 조정 모드 TM에서 동작하고 있을 때, 콤퍼레이터(3)의 검출 결과에 근거하여 조정 모드 TM으로부터 메모리 기록 모드 WM으로의 전환을 행한다. 더욱 상세하게는, 메모리부(1)는, 조정 모드 TM에서 동작하고 있을 때, 플립플롭(2)이 검출한 전압 레벨의 절대값이 소정값 이상이 되면 조정 모드 TM으로부터 메모리 기록 모드 WM으로의 전환을 행한다.
도2는, 본 발명의 제 1 실시예에 관한 반도체장치가 동작 모드를 전환하는 동작을 나타낸 타이밍 차트이다.
도2를 참조하여, 전원 단자 TPS1에 예를 들면 5V의 전원전압이 공급되는 동시에, 제어 단자 TCK에 예를 들면 3.8V의 전압이 공급된다. 이때, 레귤레이터(5) 는, 전원 단자 TPS1에 공급된 5V의 전원전압을 강압하여 3.8V의 내부 전원전압 IPS를 생성한다. 반도체장치(101) 내부의 각 블록은, 내부 전원전압 IPS를 동작 전원전압으로서 받는다.
이 경우, 전원전압의 상승엣지가 딜레이 회로(4)에 의해 지연되어 플립플롭(2)에 전달된다. 플립플롭(2)은, 딜레이 회로(4)에서 전달된 상승엣지의 타이밍에 있어서 제어 단자 TCK에서 받은 3.8V의 전압을 유지하는 동시에 메모리부(1)로 출력한다. 그러면, 메모리부(1)는, 조정 모드 TM을 선택한다.
그후, 제어 단자 TCK에는 반도체장치(101)의 외부에서 제어신호, 예를 들면 기준 클록이 주어지고, 데이터 단자 TD에는 외부에서 조정 데이터가 주어진다. 메모리부(1)는, 제어 단자 TCK에서의 기준 클록을 사용하여 데이터 단자 TD로부터의 조정 데이터를 받고, 이 조정 데이터를 센서 신호 처리회로(7)에 출력한다.
센서 신호 처리회로(7)는, 메모리부(1)에서 받은 조정 데이터에 근거하여, 센서(6)에서 받은 신호를 조정하고, 조정한 신호를 검출신호로서 출력 단자 TDET에서 반도체장치(101)의 외부로 출력한다.
조정 모드 TM에 있어서는, 데이터 단자 TD에 반도체장치(101)의 외부에서 다양한 조정 데이터가 주어지고, 출력 단자 TDET에서 출력되는 검출신호를 반도체장치(101)의 외부에서 측정하면서, 최적의 조정 데이터가 얻어진다.
다음에, 전원 단자 TPS1에 조정 모드 TM 및 통상 모드 RM에 있어서의 전원 전압에 비해 높은 예를 들면 12V의 전원전압이 기록 전압으로서 공급된다. 이때, 레귤레이터(5)는, 전원 단자 TPS1에 공급된 12V의 전원전압을 강압하여 3.8V의 내 부 전원전압 IPS를 생성한다. 반도체장치(101) 내부의 각 블록은, 내부 전원전압 IPS를 동작 전원전압으로서 받는다. 또한, 제어 단자 TCK에는 반도체장치(101)의 외부에서 제어신호, 예를 들면 기준 클록이 주어진다.
이 경우, 콤퍼레이터(3)는, 전원 단자 TPS1에 공급된 12V의 전원전압과, 예를 들면 12V의 기준전압 VREF를 비교하여, 전원 단자 TPS1에 공급된 전원전압이 기준전압 VREF 이상인 것을 표시하는 신호를 메모리부(1)에 출력한다. 그러면, 메모리부(1)는, 메모리 기록 모드 WM을 선택한다.
메모리부(1)는, 제어 단자 TCK으로부터의 기준 클록을 사용하여 데이터 단자 TD로부터의 조정 데이터를 받는다. 이 조정 데이터는, 조정 모드 TM에 있어서 얻어진 최적의 조정 데이터이다. 그리고, 메모리부(1)는, 레귤레이터(5)에 제어신호 WCONT를 출력한다. 레귤레이터(5)에 포함되는 스위치가, 메모리부(1)로부터의 제어신호 WCONT를 받고, 전원 단자 TPS1을 거쳐서 받은 12V의 기록 전압을 메모리부(1)에 출력한다. 메모리부(1)는, 레귤레이터(5)에서 받은 12V의 기록 전압을 사용하여 조정 데이터를 메모리부(1) 내부의 불휘발성 반도체 기억소자에 기록함으로써, 조정 데이터를 불휘발적으로 기억한다.
다음에, 전원 단자 TPS1에의 전원전압의 공급이 정지되고, 제어 단자 TCK에의 기준 클록의 공급이 정지되고, 데이터 단자 TD에의 조정 데이터의 공급이 정지되고, 각 단자의 전압은 예를 들면 0V로 설정된다. 그후, 전원 단자 TPS1에 예를 들면 5V의 전원전압이 공급된다. 이때, 레귤레이터(5)는, 전원 단자 TPS1에 공급된 5V의 전원전압을 강압하여 3.8V의 내부 전원전압 IPS를 생성한다. 반도체장치(101) 내부의 각 블록은, 내부 전원전압 IPS를 동작 전원전압으로서 받는다.
이 경우, 전원전압의 상승엣지가 딜레이 회로(4)에 의해 지연되어 플립플롭(2)에 전달된다. 플립플롭(2)은, 딜레이 회로(4)에서 전달된 상승엣지의 타이밍에 있어서 제어 단자 TCK에서 0V의 레벨을 유지하는 동시에 메모리부(1)에 출력한다. 그러면, 메모리부(1)는, 통상 모드 RM을 선택한다.
통상 모드 RM에서, 메모리부(1)는, 메모리 기록 모드 WM에서 기억한 조정 데이터를 센서 신호 처리회로(7)에 출력한다.
센서 신호 처리회로(7)는, 메모리부(1)에서 받은 조정 데이터에 근거하여 센서(6)에서 받은 신호를 조정하고, 조정한 신호를 검출신호로서 출력 단자 TDET에서 반도체장치(101)의 외부로 출력한다.
그런데, 특허문헌 1에 기재된 구성에서는, 프로그램 전압을 받는 테스트/프로그램 전원 단자 이외에, 마이크로컴퓨터를 동작시키기 위한 동작 전원전압을 받는 전원 단자가 별도로 필요하기 되기 때문에, 결국, 테스트/프로그램 전원 단자, 제어 단자 및 전원 단자의 3개의 단자가 필요하게 되어 버린다고 하는 문제점이 있었다.
그렇지만, 본 발명의 제 1 실시예에 관한 반도체 장치에서는, 플립플롭(2)은, 전원 단자 TPS1에의 전원전압 공급 개시 직후, 즉 전원 단자 TPS1에 전원전압이 공급되고나서 소정시간 경과후의 제어 단자 TCK에 있어서의 전압 레벨을 검출한다. 콤퍼레이터(3)는, 전원 단자 TPS1에 공급된 전원전압의 레벨을 검출한다. 그리고, 메모리부(1)는, 플립플롭(2)의 레벨 검출 결과에 근거하여, 통상 모드 RM에서 동작할지, 조정 모드 TM 또는 메모리 기록 모드 WM에서 동작할지의 어느 한쪽을 선택하고, 조정 모드 TM 또는 메모리 기록 모드 WM에서 동작하는 경우에 있어서, 콤퍼레이터(3)의 검출 결과에 근거하여 조정 모드 TM 및 메모리 기록 모드 WM 중 어느 한쪽을 선택한다.
이러한 구성에 의해, 예를 들면, 메모리 기록 모드 WM에 있어서, 조정 모드 TM 및 통상 모드 RM에 있어서의 전원전압보다 높은 레벨의 기록 전압이 전원 단자에 공급되고 있어도, 이 기록 전압을 강압하여 내부 전원전압을 생성하여, 각 블록에 공급할 수 있다. 즉, 내부 전원전압 생성용의 단자 및 기록 전압용의 단자로서 전원 단자 TPS1을 공용할 수 있으므로, 단자수의 삭감을 도모할 수 있다. 또한, 전원 단자 TPS1 및 제어 단자 TCK의 2개의 단자로 3개의 동작 모드를 전환할 수 있기 때문에, 단자수의 삭감을 도모할 수 있다.
또한, 특허문헌 1에 기재된 구성에서는, 테스트/프로그램 전원 단자에 EPROM 기록용의 프로그램 전압이 공급되기 때문에, EPROM 기록시에는 테스트/프로그램 전원 단자에 EPROM 기록을 위한 제어신호를 제공할 수 없다
그렇지만, 본 발명의 제 1 실시예에 관한 반도체 장치에서는, 메모리부(1)는, 조정 모드 TM 또는 메모리 기록 모드 WM에서 동작하는 것을 선택한 후, 제어 단자 TCK을 거쳐 받은 제어신호, 즉 기준 클록을 사용하여 데이터 처리를 행한다. 더욱 상세하게는, 메모리부(1)는, 조정 모드 TM 및 메모리 기록 모드 WM에서, 제어 단자 TCK를 거쳐 받은 기준 클록을 사용하여 데이터 단자 TD에서의 조정 데이터를 받는다.
즉, 본 발명의 제 1 실시예에 관한 반도체 장치에서는, 특허문헌 1에 기재된 구성과는 다르게, 기록 전압이 전원 단자에 공급되기 때문에, 메모리 기록 모드 WM에 있어서, 제어 단자 TCK 경유로 메모리부(1)에 기준 클록을 제공할 수 있다. 이에 따라, 메모리 기록 모드 WM용으로 별도 단자를 설치할 필요가 없어져, 단자수의 삭감을 도모할 수 있다.
이때, 본 발명의 제 1 실시예에 관한 반도체장치는, 레벨 검출회로(11) 및 콤퍼레이터(3)를 구비하고, 이들 레벨 검출 결과에 근거하여 통상 모드 RM, 조정 모드 TM 및 메모리 기록 모드 WM의 3개의 동작 모드를 전환하는 구성으로 했지만, 이것에 한정되는 것은 아니다. 반도체장치가 콤퍼레이터(3)를 구비하지 않는 구성이라도, 이하와 같은 구성이면 된다. 즉, 메모리부(1)가, 레벨 검출회로(11)의 검출 결과에 근거하여, 복수의 동작 모드 중 어느 하나로 동작할지를 선택한다. 레벨 검출회로(11) 및 메모리부(1)가, 레귤레이터(5)로부터의 내부 전원전압을 동작 전원전압으로서 받는다. 그리고, 메모리부(1)가, 복수의 동작 모드 중에서, 전원 단자에 다른 동작 모드와는 다른 레벨의 전원전압이 공급되는 동작 모드에 있어서, 전원 단자에 공급된 전원전압을 기록 전압으로서 사용한다.
또한, 본 발명의 제 1 실시예에 관한 반도체 장치에서는, 메모리부(1)는, 메모리 기록 모드 WM에 있어서, 조정 모드 TM 및 통상 모드 RM에 있어서의 전원전압보다 높은 레벨의 기록 전압을 사용하여 조정 데이터를 불휘발적으로 기억하는 구성으로 했지만, 이것에 한정되는 것은 아니다. 메모리부(1)는, 전원 단자 TPS1에 다른 동작 모드와는 다른 레벨의 전원전압이 공급되는 동작 모드에 있어서, 전원 단자 TPS1에 공급된 전원전압을 사용하여 어떠한 데이터 처리를 행하는 구성이면 된다.
또한, 본 발명의 제 1 실시예에 관한 반도체 장치에서는, 12V의 기록 전압 및 3.8V의 내부 전원전압을 사용하는 구성으로 했지만, 이것에 한정되는 것은 아니며, 기록 전압 및 내부 전원전압은 부전압이라도 된다.
다음에 본 발명의 다른 실시예에 대해 도면을 사용하여 설명한다. 이때, 도면 중 동일 또는 해당 부분에는 동일한 부호를 붙이고, 그 설명은 반복하지 않는다.
<제 2 실시예>
본 실시예는, 제 1 실시예에 관한 반도체장치와 비교하여 조정 모드로의 전환 조건을 변경한 반도체장치에 관한 것이다. 이하에서 설명하는 내용 이외에는 제 1 실시예에 관한 반도체장치와 동일하다.
도3은, 본 발명의 제 2 실시예에 관한 반도체장치의 구성을 도시한 도면이다.
도3을 참조하여, 반도체장치(102)는, 본 발명의 제 1 실시예에 관한 반도체장치와 비교하여, 레벨 검출회로 11 대신에 레벨 검출회로 12를 구비한다. 레벨 검출회로 12는, 플립플롭(2)과, 딜레이 회로(4)와, 필터회로(8)를 포함한다.
레벨 검출회로(12)는, 전원 단자 TPS1에 전원전압이 공급되고나서 소정시간 경과후에 있어서 제어 단자 TCK에 있어서의 전압 레벨이 소정값 이상이 되는 상태 가 소정시간 계속하였는지 아닌지를 검출한다.
더욱 상세하게는, 필터회로(8)는, 예를 들면 로패스 필터로서, 제어 단자 TCK가 받은 전압의 레벨을 표시하는 신호의 주파수 성분 중에서, 소정 주파수 이상의 성분을 감퇴시켜, 감쇠후의 신호를 플립플롭(2)에 출력한다. 딜레이 회로(4)는, 전원 단자 TPS1에 공급된 전원전압의 레벨을 표시하는 신호를 소정시간 지연시켜 플립플롭(2)에 출력한다. 플립플롭(2)은, 딜레이 회로(4)에서 받은 신호의 상승엣지의 타이밍에 있어서 필터회로(8)에서 받은 신호를 유지하는 동시에 메모리부(1)에 출력한다.
도4는, 본 발명의 제 2 실시예에 관한 반도체장치가 동작 모드를 전환하는 동작을 나타낸 타이밍 차트이다.
도4를 참조하여, 우선, 전원 단자 TPS1에 예를 들면 5V의 전원전압이 공급되는 동시에, 제어 단자 TCK에 예를 들면 3.8V의 전압이 공급된다. 이때, 레귤레이터(5)는, 전원 단자 TPS1에 공급된 5V의 전파 전압을 강압하여 3.8V의 내부 전원전압 IPS를 생성한다. 반도체장치(102) 내부의 각 블록은, 내부 전원전압 IPS를 동작 전원전압으로서 받는다.
이 경우, 제어 단자 TCK에 있어서의 전압 레벨이 예를 들면 3.8V가 되는 상태가 하이홀드 시간 THLD 계속되면, 필터회로(8)에서 플립플롭(2)으로 3.8V의 전압이 주어진다. 또한, 전원전압의 상승엣지가 딜레이 회로(4)에 의해 지연되어 플립플롭(2)에 전달된다. 플립플롭(2)은, 딜레이 회로(4)에서 전달된 상승엣지의 타이밍에 있어서 필터회로(8)에서 받은 3.8V의 전압을 유지하는 동시에 메모리부(1)에 출력한다. 그러면, 메모리부(1)는, 조정 모드 TM을 선택한다.
여기에서, 통상 모드 RM에서 반도체장치(102)를 동작시킬 경우의 전원 상승 직후에, 외란 노이즈에 의해 제어 단자 TCK에 있어서의 전압이 논리 하이레벨이 되는 것에 의해, 반도체장치(102)가 잘못하여 조정 모드 TM에서 동작할 가능성이 있다.
따라서, 본 발명의 제 2 실시예에 관한 반도체 장치에서는, 하이홀드 시간 THLD를 상정되는 노이즈 시간 이상으로 설정함으로써, 제어 단자 TCK에 있어서의 전압이 논리 하이레벨이 되는 상태가 하이홀드 시간 THLD 이상 계속했을 경우에만 조정 모드 TM로 전환하는 구성으로고 한다. 이러한 구성에 의해, 노이즈에 의한 오동작을 방지하여, 안정된 동작을 실현할 수 있다.
이때, 본 발명의 제 2 실시예에 관한 반도체 장치에서는, 필터회로(8)를 구비하는 구성으로 했지만, 이것에 한정되는 것은 아니고, 예를 들면 전압패턴 판정회로를 구비하는 구성이어도 된다. 즉, 이 전압패턴 판정회로는, 제어 단자 TCK에서 받은 신호가 소정의 패턴을 갖고 있는 경우에는 플립플롭(2)에 논리 하이레벨의 신호를 출력하고, 제어 단자 TCK에서 받은 신호가 소정의 패턴을 갖고 있지 않은 경우에는 플립플롭(2)에 논리 로우 레벨의 신호를 출력한다.
기타의 구성 및 동작은 제 1 실시예에 관한 반도체장치와 동일하기 때문에, 여기에서는 상세한 설명을 반복하지 않는다.
본 발명을 상세하게 설명하고 나타내었지만, 이것은 단지 예시를 위한 것으로, 본 발명을 한정하는 것은 아니며, 본 발명의 범위는 첨부의 특허청구범위에 의 해 해석되는 것이 명확하게 이해될 것이다.
도1은 본 발명의 제 1 실시예에 관한 반도체장치의 구성을 나타낸 도면이다.
도2는 본 발명의 제 1 실시예에 관한 반도체장치가 동작 모드를 전환하는 동작을 나타낸 타이밍 차트이다.
도3은 본 발명의 제 2 실시예에 관한 반도체장치의 구성을 나타낸 도면이다.
도4는 본 발명의 제 2 실시예에 관한 반도체장치가 동작 모드를 전환하는 동작을 나타낸 타이밍 차트이다.

Claims (10)

  1. 복수의 동작 모드를 갖는 반도체장치로서,
    제어 단자와,
    전원전압이 공급되는 전원 단자와,
    상기 전원 단자에 전원전압이 공급되고나서 소정시간 경과후의 상기 제어 단자에 있어서의 전압 레벨을 검출하는 제 1 레벨 검출회로와,
    상기 제 1 레벨 검출회로의 검출 결과에 근거하여, 상기 복수의 동작 모드 중 어느것으로 동작할지를 선택하는 제어부와,
    상기 전원 단자에 공급된 전원전압에 근거하여 내부 전원전압을 생성하는 레귤레이터를 구비하고,
    상기 제 1 레벨 검출회로 및 상기 제어부는, 상기 내부 전원전압을 동작 전원전압으로서 받고,
    상기 제어부는, 상기 복수의 동작 모드 중, 상기 전원 단자에 다른 동작 모드와는 다른 레벨의 전원전압이 공급되는 동작 모드에 있어서, 상기 전원 단자에 공급된 전원전압을 사용하여 데이터 처리를 행하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제어부는, 데이터를 불휘발적으로 기억하는 기억소자를 포함하고, 상기 다른 레벨의 전원전압이 공급되는 동작 모드에 있어서, 상기 전원 단자에 공급된 전원전압을 상기 기억소자에 데이터를 기억시키기 위한 기록 전압으로서 사용하는 반도체장치.
  3. 제 1항에 있어서,
    상기 제어부는, 상기 복수의 동작 모드 중 어느 것으로 동작할지를 선택한 후, 상기 제어 단자를 거쳐 받은 제어신호를 사용하여 데이터 처리를 행하는 반도체장치.
  4. 제 1항에 있어서,
    상기 반도체장치는, 제 1 동작 모드 내지 제 3 동작 모드를 갖고, 상기 제 3 동작 모드에 있어서, 상기 제 1 동작 모드 및 상기 제 2 동작 모드와는 다른 레벨의 전원전압이 상기 전원 단자에 공급되고,
    상기 내부 전원전압을 동작 전원전압으로서 받고, 상기 전원 단자에 공급된 전원전압의 레벨을 검출하는 제 2 레벨 검출회로를 더 구비하고,
    상기 제어부는, 상기 제 1 레벨 검출회로의 검출 결과에 근거하여, 상기 제 1 동작 모드에서 동작할지, 상기 제 2 동작 모드 또는 상기 제 3 동작 모드에서 동작할지의 어느 한쪽을 선택하고, 상기 제 2 동작 모드 또는 상기 제 3 동작 모드에서 동작하는 경우에 있어서, 상기 제 2 레벨 검출회로의 검출 결과에 근거하여, 상기 제 2 동작 모드에서 동작할지, 상기 제 3 동작 모드에서 동작할지의 어느 한쪽을 선택하는 반도체장치.
  5. 제 4항에 있어서,
    상기 제어부는, 상기 제 2 동작 모드 또는 상기 제 3 동작 모드에서 동작하는 것을 선택한 후, 상기 제어 단자를 거쳐 받은 제어신호를 사용하여 데이터 처리를 행하는 반도체장치.
  6. 제 4항에 있어서,
    상기 제어부는, 상기 제 2 동작 모드에서 동작하고 있을 때에, 상기 제 2 레벨 검출회로가 검출한 전압 레벨의 절대값이 소정값 이상이 되면 상기 제 3 동작 모드호의 전환을 행하고,
    상기 레귤레이터는, 상기 전원 단자에 공급된 전원전압을 상기 소정값 미만으로 강압하여 내부 전원전압을 생성하는 반도체장치.
  7. 제 4항에 있어서,
    상기 반도체장치는,
    조정 데이터를 받는 데이터 단자와,
    센서와,
    상기 센서에서 받은 신호를 조정하는 센서 신호 처리회로를 더 구비하고,
    상기 제어부는, 상기 제 2 동작 모드에 있어서, 상기 데이터 단자를 거쳐 받은 상기 조정 데이터를 상기 센서 신호 처리회로에 출력하고,
    상기 제어부는, 상기 제 3 동작 모드에 있어서, 상기 데이터 단자를 거쳐 받은 상기 조정 데이터를 불휘발적으로 기억하고,
    상기 제어부는, 상기 제 1 동작 모드에 있어서, 상기 제 3 동작 모드에 있어서 기억한 상기 조정 데이터를 상기 센서 신호 처리회로에 출력하고,
    상기 센서 신호 처리회로는, 상기 제어부에서 받은 조정 데이터에 근거하여, 상기 센서에서 받은 신호를 조정하는 반도체장치.
  8. 제 7항에 있어서,
    상기 제어부는, 상기 제 2 동작 모드 및 상기 제 3 동작 모드에 있어서, 상기 제어 단자를 거쳐 받은 제어신호를 사용하여, 상기 데이터 단자 경유로 상기 조정 데이터를 받는 반도체장치.
  9. 제 7항에 있어서,
    상기 제어부는, 데이터를 불휘발적으로 기억하는 기억소자를 포함하고, 상기 제 3 동작 모드에 있어서, 상기 전원 단자에 공급된 전원전압을 상기 기억소자에 상기 조정 데이터를 기억시키기 위한 기록 전압으로서 사용하는 반도체장치.
  10. 제 1항에 있어서,
    상기 제 1 레벨 검출회로는, 상기 전원 단자에 전원전압이 공급되고나서 소정시간 경과후에 있어서 상기 제어 단자에 있어서의 전압 레벨이 소정값 이상이 되는 상태가 소정시간 계속하였는지 아닌지를 검출하는 반도체장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150010135A (ko) * 2013-07-18 2015-01-28 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 메모리 시스템
US20160072283A1 (en) * 2014-09-05 2016-03-10 Creative Technology Ltd Device capable of characterizing supply drawn and adapting device performance accordingly

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2621894B2 (ja) * 1987-12-26 1997-06-18 株式会社東芝 マイクロコンピュータ
JPH02163840A (ja) * 1988-12-16 1990-06-25 Nec Corp シングルチップマイクロコンピュータ
JPH03186982A (ja) * 1989-12-18 1991-08-14 Hitachi Ltd 半導体集積回路
JPH0439784A (ja) 1990-06-05 1992-02-10 Mitsubishi Electric Corp マイクロコンピュータ
JPH0469891A (ja) * 1990-07-10 1992-03-05 Toshiba Corp 半導体記憶装置
JPH05166391A (ja) 1991-12-17 1993-07-02 Mitsubishi Electric Corp メモリ装置
US5594360A (en) * 1994-10-19 1997-01-14 Intel Corporation Low current reduced area programming voltage detector for flash memory
TW294786B (en) * 1995-09-11 1997-01-01 Microchip Tech Inc Digital trimming of on-chip analog components
JP2725239B2 (ja) * 1995-09-28 1998-03-11 阪神エレクトリック株式会社 水位検出方法
JP4141049B2 (ja) * 1999-05-26 2008-08-27 株式会社デンソー 電子制御装置
JP2001188770A (ja) 1999-12-28 2001-07-10 Rohm Co Ltd １チップマイクロコンピュータ
JP3583703B2 (ja) * 2000-09-22 2004-11-04 株式会社東芝 半導体装置
JP3521892B2 (ja) * 2001-08-14 2004-04-26 株式会社デンソー 障害物検知装置
US6650589B2 (en) * 2001-11-29 2003-11-18 Intel Corporation Low voltage operation of static random access memory
JP3571690B2 (ja) * 2001-12-06 2004-09-29 松下電器産業株式会社 スイッチング電源装置及びスイッチング電源用半導体装置
JP3836787B2 (ja) * 2001-12-27 2006-10-25 株式会社東芝 半導体装置
JP3652351B2 (ja) * 2002-12-20 2005-05-25 松下電器産業株式会社 スイッチング電源装置
TWI254505B (en) * 2003-12-26 2006-05-01 Richtek Techohnology Corp Time-sharing current sensing circuit applied in a multi-phase converter
JP3961505B2 (ja) * 2004-04-13 2007-08-22 松下電器産業株式会社 電圧検出回路、電源装置及び半導体装置
KR101056737B1 (ko) * 2004-09-20 2011-08-16 삼성전자주식회사 내부 전원 전압을 발생하는 장치
KR100733953B1 (ko) 2006-06-15 2007-06-29 삼성전자주식회사 플래시 메모리 장치의 전압 레귤레이터
US7382676B2 (en) * 2006-06-26 2008-06-03 Semiconductor Components Industries, Llc Method of forming a programmable voltage regulator and structure therefor
JP2008152621A (ja) 2006-12-19 2008-07-03 Denso Corp マイクロコンピュータ
JP4486653B2 (ja) 2007-01-16 2010-06-23 日立オートモティブシステムズ株式会社 電子制御装置
KR100870727B1 (ko) 2007-03-14 2008-11-27 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 제어신호 발생 방법

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