JPH03186982A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路ことに外部端子を増やすことな
く動作モードを設定するための技術に関し、例えば電気
的に書込み可能な半導体不揮発性記憶装置やそれを内蔵
するマイクロコンピュータなどに適用して有効な技術に
関するものである。

〔従来技術〕

各種半導体集積回路に対するナス１ヘモードや、ＥＰＲ
ＯＭ　（エレクトリカリ・プログラマブル・リード・オ
ンリ・メモリ）やフラッシュ型ＥＥＰＲＯＭ　（エレク
トリカリ・イレーザブル・アンド・プログラマフル・リ
ード・オンリ・メモリ）などの電気的に書込み可能な半
導体記憶装置に対するプログラム七−１〜など特殊モー
１−を設定するには、従来外部アドレス入力端子や外部
制御端子などの特定外部端子に高電圧が印加された場合
にそれを検出して所定の動作モードを設定するという技
術が広く採用されていた。このような高電圧を利用した
動作モード設定技術例としては、１９８８年株式会社日
立製作所発行の「日立ＩＣメモリデータブック」第６５
頁に記載されたＥＰＲＯＭの製品識別コード読出しモー
ドの設定技術がある。

例えばこのような技術では、第７図のようにアドレスス
カバソファ回路１に結合された特定アドレス入力端子２
に高電圧検出回路３が設けられ、その出力を受けるモー
ド設定回路４によって特定動作モードが設定されるよう
になっている。高電圧検出回路３は、抵抗素子として機
能されるダイオード接続されたＮチャンネル型ＭＯ８Ｆ
ＥＴＱ１によって電圧降下されたアドレス入力端子電圧
を、特定の電圧でバイアスされたＣＭＯＳインバータ５
に供給して、このＣＭＯＳインバータ５によって高電圧
の印加を検出し、これを出力インバータ６を介して前記
モード設定回路４に与えるようになっている。

ここで特殊モード設定のためにアドレス入力端子２など
に印加される高電圧は、電源電圧に対して著しく高い電
圧とされ、例えば電源電圧が５Ｖであるような場合に１
．２　Ｖ程度とされる。これは、アドレスのような信号
端子を共用するため、その信号のオーバーシュートなど
に起因して誤って当該動作モードが設定されたりしない
ようにするため通常入力される信号レベルよりも充分余
裕を持った大きなレベルにする必要があるからである。

〔発明が解決しようとする課題〕

しかしながら、信号端子に高電圧を印加して特殊動作モ
ー１〜を設定する従来技術では、その高電圧故にバッフ
ァ回路や検出回路を高耐圧にしなければならす、半導体
集積回路を高集積化するために素子の微細化の一途を辿
る今日においてそのような高電圧を利用するには限界が
あった。また、第７図にも示されるように高電圧検出回
ｒＩ４４３には直流電流経路が形成されているため、例
えばテスタや書込み装置などを用いて同時に多数の半導
体集積回路に高電圧を印加して特殊動作モー１〜を設定
しなければならないような場合には、−殻内にテスタや
書込み装置などによる外部信号端子の電流駆動能力は比
較的小さいためそのような動作モードの設定を円滑に行
うことができず、テスト動作や書込み動作上必要なタイ
ミングを得ることができない場合もあることが本発明者
によって明らかにされた。

本発明の目的は、素子の耐圧を常用電源電圧の近傍にま
で低くすることができると共に電流開動能力を問題にす
ることなく特殊モードを確実に設定することができる半
導体集積回路を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、電源電圧の常用レベルの規格上限値以上の高
電圧印加を検出するための電圧検出回路を電源端子に接
続し、この電圧検出回路による前記高電圧検出状態に基
づいて特定の内部動作モトを設定するようにするもので
ある。

このとき設定可能な特殊モードの種類を簡単に増やすに
は、外部端子に入力端子が結合されたデコーダの出力端
子に一方の入力端子が結合されると共に他方の入力端子
に前記電圧検出回路の出力端子が結合された論理ゲート
を設け、その論理ゲートの出力論理値に従って特定動作
モーＩ−を設定するとよい。

また、特定動作モードの設定のために高電圧を印加する
期間を短くするには、前記電圧検出回路の出力変化毎に
出力が反転されるラッチ手段を設け、このラッチ手段の
出力論理値に従って特定動作モードを設定するようにす
ればよい。

〔作　用〕

上記した手段によれば、電源回路から供給される電源電
圧は信号のようなスイッチング動作によるオーバーシュ
ートがなくそのレベルは信号に比べて安定しているから
、特殊モード設定のための高電圧として電源電圧の常用
レベルの規格上限値よりも僅かに高いレベルを採用する
こともでき、これにより、特殊モード設定のための回路
素子の耐圧を常用電源電圧の近傍にまで低くすることを
可能にするものである。また、電源端子に結合される電
源回路の電流駆動能力は信号端子に結合されるドライバ
回路の電流駆動能力に比へて極めて太きいため、テスタ
や書込み装置などによって多数の半導体集積回路に並列
的に特殊モードを設定するような場合にも、電流駆動能
力を問題にすることなく特殊モーＩ−を確実に設定する
ことを可能にする。

〔実施例〕

第１図には本発明の一実施例が示される。同図において
８はシリコンなどの半導体基板であり、その」二にメモ
リやマイクロコンピュータなどの半導体集積回路を構成
するための回路素子が形成されているが、それらの構成
は本発明の要旨ではないため図示されていない。第１図
にはその半導体基板８に形成された半導体集積回路に特
殊モードを設定するための回路構成が示されている。

第１図において１０は電源端子であり、この電源端子１
０に、電源電圧■ＣＣの常用レベルの規格上限値以上の
高電圧印加を検出するための電圧検出回路１１が接続さ
れ。本実施例の半導体集積回路は、その電圧検出回路１
１による前記高電圧検出状態に基づいて特定の内部動作
モードが設定されるようになっている。

前記電圧検出回路１１は、特に制限されないが、チップ
イネーブル信号ＣＥによってスイッチ制御されるＰチャ
ンネル型スイッチＭＯ３ＦＥＴＱＩ○に、トレイン電極
とゲート電極が短絡されたような所謂ダイオード接続さ
れたＰチャンネル型Ｍ○５ＦＥＴＱ］、１とＮチャンネ
ル型Ｍ、　ＯＳ　Ｆ　Ｅ　ＴＱ１２とを対にして所定段
数直列接続した回路と、電流制限用素子としての抵抗９
とを直列接続し、これを電源端子１０と回路の接地端子
」２との間に配置すると共に、前記ＭＯ８ＦＥＴＱＩ　
２と抵抗９との結合ノートに相補型ＭＯＳインバータ（
以下端にＣＭ、　ＯＳインバータとも記す）１３を接続
して構成される。前記ダイオード接続された夫々のＭＯ
８ＦＥＴＱ］、１．Ｑ１２にこおけるソース・トレイン
電極間ではそのしきい値電圧によって決定される電圧降
下を生ずる。したがって、電源端子１０に電源電圧ｖＣ
Ｃが印加されると、ＣＭＯＳインバータエ３の入力端子
には、電源電圧ＶＣＣに対してそのＭＯ３ＦＥＴＱＩＩ
、Ｑ１２の直列段数に応して電圧降下されたレベルが与
えられる。

例えば電源電圧■ＣＣの常用定格が５Ｖでその規格範囲
が±］、５■とするとき、電圧検出回路］１は、その電
源電圧ＶＣＣの常用レベルの規格上限値以上の高電圧例
えば７■が電源端子１０に印加されたか否かを検出する
。ＭＯ８ＦＥＴＱ１１、、Ｑ１２の直列段数は、その検
出すべき電圧並びにＣＭＯＳインバータ１３の論理しき
い値電圧との関係に従って決定される。ここで、電源電
圧■ＣＣの常用レベルの規格上限値とは例えば５ｖ電源
を用いる半導体集積回路が一般的に保証しなければらな
いような動作可能な電圧を意味し、実際にはモード設定
のために電ｇ端子１０に供給される７■のような高電圧
に対しても半導体集積回路の正常動作が保証されなけれ
ばならない。また。

−殻内にＭＯＳＦＥＴのしきい値電圧は、チャンネル形
成領域（半導体基板表面部分又はウェル領域表面部分）
における導電型決定用不純物のドーズ量によってその値
が影響される。このため、電圧検出回路」１によるモー
ド設定のための高電圧検出精度を上げるには、直列多段
のＭ　ＯＳ　Ｆ　Ｅ　ＴＱｌｌ、、Ｑ１２によるレベル
シフ１〜量のばらつきを抑えなければならないが、本実
施例の場合にはダイオード接続されたＰチャンネル型Ｍ
Ｏ８ＦＥＴＱＩＩとＮチャンネル型ＭＯ８ＦＥＴＱＩ２
が対を威すから、不純物のドーズ量の僅かなばらつきは
全体として直接レベルシフト電圧に影響を与えない。即
ち、ＭＯＳＦＥＴのしきい値電圧調整のためのチャンネ
ルドープはＰチャンネル型ＭＯ８ＦＥＴとＮチャンネル
型ＭＯ８ＦＥＴ共に同しイオン注入工程で行われるため
、Ｎチャンネル型ＭＯ８ＦＥＴにおけるチャンネル部の
不純物分布のピークが浅くなればＮチャンネル型ＭＯ３
ＦＥＴにおけるチャンネル部の不純物分布のピークが深
くなり、Ｐチャンネル型ＭＯ３ＦＥＴＱＩＩとＮチャン
ネル型ＭＯ３ＦＥＴＱ１２とを１組として考えた場合に
は当該１組のしきい値電圧の絶対値は、不純物ドーズ量
の僅かなばらつきに対しても一定に保たれる。

この電圧検出回路］−１に従えば、第３図のように電源
端子１−Ｏに印加される電源電圧が５Ｖのような常用レ
ベルである場合にはＣＭＯＳインバータ１３から出力さ
れる検出信号Ｖ　ＣＣＨはハイレベルにされ、当該電源
端子１０に７■のような高電圧が印加されると検出信号
Ｖ　ＣＣＨはローレベルに反転される。

本実施例ではその検出信号ＶＣＣＨを利用して特殊モー
ドの設定を行うために、例えば所定の外部アドレス入力
端子１４と制御信号入力端子１５゜土６に夫々入力端子
が結合されたデコーダ１７と。

このデコーダ１７の出力信号を個別的に受けると共に前
記検出信号Ｖ　ＣＣＨを共通に受ける複数個の２人力型
ノアゲー１−１．８と、それらノアゲー１−１８の出力
論理値に応して内部動作モーを決定す１す るモード設定回路１９が設けられている。斯る構成にお
いては前記検出信号Ｖ　ＣＣＩ−Ｔがローレベルにされ
るときに外部アドレス入力端子上４と制御信号入力端子
１５．１６は特殊モード設定用端子として機能されるこ
とになる。尚、前記制御信号入力端子１．５．１６に供
給される制御信号としてはアウトプットイネーブル信号
やライ１〜イネーブル信号などを採用することができる
。また、デコーダ］７を用いずに外部アドレス入力端手
工４と制御信号入力端子１５．１６を直接ノアゲート１
７に接続してもよい。但しその場合には特殊モード設定
のための外部端子の使用効率若しくは設定可能な特殊モ
ードの種類が低下する。

第４図には前記検出信ＩＶＣＣＨを用いた特殊動作モー
ド設定のために高電圧印加期間を短縮可能にする構成が
示される。即ち、前記検出信号■ＣＣＨの変化毎に出力
か反転されるラッチ回路２０を設け、当該ラッチ回路２
０の出力をモード設定回路２１に与えることにより、そ
の出力論理値に従って特定動作モードを設定するもので
ある。

２ 例えば第５図に示されるように、この回路構成において
最初に電源電圧■ＣＣがその常用レベルの規格上限値以
上にされて、検出信号ＶＣＣＨがローレベルにされると
ラッチ回路２０がセソ１〜され、このセット状態の出力
信号をモード設定回路２１が受けることによって所定の
特殊モードが設定される。そして、その後再び電源電圧
ｖＣＣがその常用レベルの規格上限値以上にされて、検
出信号ＶＣＣＨがローレベルにされるとラッチ回路２０
がリセッ１−され、このリセット状態の出力信号をモー
ド設定回路２１が受けることによって特殊モＩ〜が設定
解除される。尚、第１図の構成においてもラッチ回路を
適用し、そのラッチ回路の出力を前記夫々のノアゲート
］８に与えるようにしてもよい。

第６図には前記検出信号ＶＣＣＨを用いた特殊動作モー
ド設定を最も簡単に行うための構成が示される。即ち、
前記検出信号Ｖ　ＣＣＨを直接モード設定回路２１に供
給して特殊モードの設定を可能にする。但し第４図及び
第６図に示される構成では検出信号によって設定可能な
特殊モードの種類は１種類とされる。

上記実施例によれば以下の作用効果がある。

（」）電源回路から供給される電源電圧ＶＣＣは信号の
ようなスイッチング動作によるオーバーシュートがなく
そのレベルは信号に比べて安定しているから、電源電圧
■ＣＣの常用レベルの規格上限値よりも僅かに高いレベ
ルを採用して特殊モードを誤りなく設定することができ
る。

（２）これにより、特殊モード設定のための回路素子の
耐圧を常用型ｇ電圧の近傍にまで低くすることが可能に
なり、高集積化もしくは素子の微細化に寄与する。

（３）また、電源端子１０に結合される電源回路の電流
駆動能力は信号端子に結合される１〜ライハ回路の電流
駆動能力に比べて極めて太きいため、テスタや書込み装
置などによって多数の半導体集積回路に並列的に特殊モ
ードを設定するような場合にも、電流駆動能力を問題に
することなく特殊モードを確実に設定することができる
。

（４）そして、検出信号ＶＣＣＨをノアゲート１８のよ
うな論理ゲートの制御信号として利用することにより、
その他の外部端子に高電圧を印加することなく当該外部
端子を特殊モー１−設定のための端子としても兼用可能
になって、設定可能な特殊モーｌへの種類を簡単に増や
すことができる。

（５）また、前記電圧検出回路１］の出力ＶＣＣＨが変
化される毎に出力が反転されるラッチ回路２０を設け、
このラッチ回路２０の出力論理値に従って特定動作モー
ドを設定するようにすることにより、特殊モードの設定
のための高電圧印加時間を短くすることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは言うまでもない。

例えば上記実施例では電源電圧の部用レベルの規格］二
限値以」−の高電圧を７■として説明したか本発明はそ
れに限定されるものではなく、電源型５ 圧レベルとの関係、さらには電圧検出回路の検出精度な
どとの関係に従って適宜変更することができる。また、
電圧検出回路はダイオード接続された相補型ＭＯ８回路
を利用する場合に限定されず、ＰＮ接合の順方向電圧に
従う電圧降下を生ずるダイオードを所定段数直列多段に
接続した回路構成を採用したり、さらにはさほど高い検
出精度を要しない場合には抵抗分圧回路を利用すること
もてきる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＰＲＯＭライタの
ような書込み装置で電気的に書込み可能にされるＥ　Ｐ
　ＲＯＭなどの不揮発性記憶装置さらにはそれを含むマ
イクロコンピュータに特殊モードを設定したり、或いは
テスタを介して特殊モードを設定したりするときに適用
される場合について説明したが、本発明はそれに限定さ
れず、種々の動作モード設定技術に利用することができ
る。本発明は少なくとも電源端子を外部端子として持つ
条件の半導体集積回路に適用することがで６ きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、電源電圧の常用レベルの規格上限値以上の高
電圧印加を検出するための電圧検出回路を電源端子に接
続し、この電圧検出回路の検出信号を内部動作モードの
設定に利用するから、特殊モード設定のための回路素子
の耐圧を常用電源電圧の近傍にまで低くすることができ
るという効果がある。更に、テスタや書込み装置などに
よって多数の半導体集積回路に並列的に特殊モードを設
定するような場合にも、電流駆動能力を問題にすること
なく特殊モードを確実に設定することができるという効
果がある。

また、外部端子に入力端子が結合されたデコダを設ける
と共に、そのデコーダの出力を受ける論理ゲー１〜のゲ
ート制御信号として電圧検出回路の出力信号を用いて特
定動作モードの設定を行うようにすることにより、設定
可能な動作モードの種類を簡単に増やすことができると
いう効果がある。

そして、前記電圧検出回路の出力変化毎に出力が反転さ
れるラッチ手段を設け、このラッチ手段の出力に従って
特定動作モードの設定を行うようにすることにより、特
定動作モードの設定のための高電圧印加時間を短縮する
ことができる。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路の要部を示す一実
施例回路ブロック図、 第２図は電圧検出回路の一例回路図、 第３図は第２図に示される電圧検出回路の作用説明図、 第４図は本発明に係る半導体集積回路の要部を示す他の
実施例回路ブロツク図。 第５図は第４図に示される回路の一例作用説明図、 第６図は本発明に係る半導体集積回路の要部を示すその
他の実施例回路ブロック図、 第７図は高電圧によって特殊モードを設定するための従
来の一例回路図である。 ８・・半導体基板、９・抵抗、１０・・・電源端子、１
１　・電圧検出回路、１２・・・接地端子、Ｑｌｌ。 Ｑ１２　　ダイオード接続ＭＯ８ＦＥＴ、１．３−　Ｃ
ＭＯＳインバータ、１４・・外部アドレス入力端子、１
５、’１６・・制御信号入力端子、１７・・・デコーダ
、１８　・ノアゲート、］−９・・・モード設定回路、
２０・ラッチ回路、２］　モード設定回路。 ９

Claims (1)

1. 【特許請求の範囲】 １、電源電圧の常用レベルの規格上限値以上の高電圧印
   加を検出するための電圧検出回路が電源端子に接続され
   、この電圧検出回路による前記高電圧検出状態に基づい
   て特定の内部動作モードが設定されるようにされて成る
   半導体集積回路。 ２、外部端子に入力端子が結合されたデコーダの出力端
   子に一方の入力端子が結合されると共に他方の入力端子
   に前記電圧検出回路の出力端子が結合された論理ゲート
   を設け、その論理ゲートの出力論理値に従って特定動作
   モードが設定されるようにされて成る請求項１記載の半
   導体集積回路。 ３、前記電圧検出回路の出力変化毎に出力が反転される
   ラッチ手段を設け、このラッチ手段の出力論理値に従っ
   て特定動作モードが設定されるようにされて成る請求項
   １記載の半導体集積回路。