KR20100060033A - 통신 시스템에서의 스크램블링 시퀀스 생성 - Google Patents

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Abstract

통신 시스템에서 스크램블링 및 디스크램블링을 수행하기 위한 기술들이 설명된다. 일 양상에서, 서로 다른 채널들 및 신호들에 대한 서로 다른 스크램블링 시퀀스들은 최대-길이 시퀀스일 수 있는, 선형 피드백 시프트 레지스터(LFSR)에 의해 생성된 베이스 스크램블링 시퀀스의 서로 다른 순환적 시프트들에 기초하여 생성될 수 있다. 주어진 채널에 대한 스크램블링 시퀀스는 (i) 채널 타입 값에 기초하여 시퀀스 셀렉터 값 및 상기 채널에 대한 적어도 하나의 파라미터 값을 결정함으로써, 그리고 (ii) 상기 시퀀스 셀렉터 값에 기초하여 상기 베이스 스크램블링 시퀀스를 순환적으로 시프팅함으로써 생성될 수 있다. 다른 양상에서, 가변 시스템 대역폭 상에 송신된 기준 신호는 베이스 스크램블링 시퀀스의 서로 다른 순환적 시프트들일 수 있는 2개의 스크램블링 시퀀스들로 생성될 수 있다. 상기 기준 신호에 대한 양 및 음의 주파수들에 대한 스크램블링/디스크램블링은 상기 제 1 및 제 2 스크램블링 시퀀스들로 각각 수행될 수 있다.

Description

통신 시스템에서의 스크램블링 시퀀스 생성{SCRAMBLING SEQUENCE GENERATION IN A COMMUNICATION SYSTEM}
본 출원은 2007년 10월 4일에 출원된 "통신 시스템에서의 시퀀스 생성을 스크램블링하기 위한 방법 및 장치"란 명칭의 미국 가 특허출원 No. 60/977,638에 대해 우선권을 주장하며, 상기 출원은 본 출원의 양수인에게 양수되었으며 본 명세서에서 참조로 통합된다.
본 발명은 통신 분야에 관한 것으로서, 특히 통신 시스템에서의 스크램블링 시퀀스들을 생성하기 위한 기술들에 관한 것이다.
통신 시스템들은 음성, 비디오, 패킷 데이터, 메시징, 브로드캐스트 등과 같은 다양한 통신 컨텐츠를 제공하도록 널리 배치되어 있다. 이들 시스템들은 상기 이용가능한 시스템 자원들을 공유함으로써 다중 사용자들을 지원할 수 있는 다중-액세스 시스템들일 수 있다. 그와 같은 다중 액세스 시스템들의 예들은 코드 분할 다중 액세스(CDMA) 시스템, 시분할 다중 액세스(TDMA) 시스템들, 주파수 분할 다중 액세스(FDMA) 시스템들, 직교 FDMA(OFDMA) 시스템들 및 단일-캐리어 FDMA(SC-FDMA) 시스템들을 포함한다.
통신 시스템은 전송 신호 생성 프로세스에서의 다양한 포인트들에 스크램블링을 적용할 수 있다. 스크램블링은 데이터를 랜덤화하도록 상기 데이터가 스크램블링 시퀀스와 곱해지는 프로세스이다. 상기 스크램블링 시퀀스는 우수한 스펙트럼 및 상관 특성들을 갖는 의사-랜덤 부호(PN) 시퀀스일 수 있다. 스크램블링은 서로 다른 전송기들로부터의 신호들 사이의 지속적인 간섭을 랜덤화하기 위해, 바람직하지 않은 신호 스펙트럼 특성들을 회피하기 위해, 등과 같은 다양한 목적들을 위해 수행될 수 있다. 스크램블링은 서로 다른 채널들 및 신호들에 대해 서로 다른 방법들로 수행될 수 있다. 모든 채널들 및 신호들에 대해 효율적으로 스크램블링을 수행하는 것이 바람직하다.
통신 시스템에서 스크램블링 및 디스크램블링(descrambling)을 수행하기 위한 기술들이 본 명세서에 설명된다. 일 양상에서, 서로 다른 채널들 및 신호들에 대한 서로 다른 스크램블링 시퀀스들이 베이스 스크램블링 시퀀스의 서로 다른 순환적 시프트들에 기초하여 생성될 수 있다. 상기 베이스 스크램블링 시퀀스는 선형 피드백 시프트 레지스터(LFSR)로 생성된 최대-길이 시퀀스일 수 있다. 상기 LFSR은 모든 지원되는 채널들 및 신호들에 대해 적용가능한 단일 생성 다항식을 실행할 수 있다.
일 설계에서, 상기 LFSR은 상기 베이스 스크램블링 시퀀스를 생성하도록 초기 상태로 초기화될 수 있다. 제 1 스크램블링 시퀀스는 LFSR 출력들의 선택된 조합의 모듈로-2 덧셈에 기초하여 생성될 수 있다. LFSR 출력들의 상기 선택된 조합은 채널에 대한 시퀀스 셀렉터 값에 기초하여 결정될 수 있다. 상기 시퀀스 셀렉터 값은 상기 채널에 대한 적어도 하나의 파라미터 값 및 채널 타입 값에 기초하여 결정될 수 있다. 상기 시퀀스 셀렉터 값은 (i) 서로 다른 지원 채널들 및 신호들에 대해 서로 다른 값들을 할당받을 수 있는 비트들의 제 1 세트 및 (ii) 채널-특정 또는 신호-특정 파라미터들에 대한 비트들의 제 2 세트를 포함할 수 있다. 그 다음에, 상기 채널에 대한 스크램블링 또는 디스크램블링이 상기 스크램블링 시퀀스로 수행될 수 있다.
다른 양상에서, 가변 시스템 대역폭 상에 송신된 기준 신호를 생성하도록 2개의 스크램블링 시퀀스들이 사용될 수 있다. 일 설계에서, 상기 2개의 스크램블링 시퀀스들은 베이스 스크램블링 시퀀스의 서로 다른 순환적 시프트들에 기초하여 생성될 수 있다. 제 1 스크램블링 시퀀스는 상기 시스템 대역폭의 중심에 매핑된 시작을 가지며 양의 주파수 방향으로 바깥으로 횡단할 수 있다. 제 2 스크램블링 시퀀스는 상기 시스템 대역폭의 중심에 매핑된 시작을 가지며 음의 주파수 방향으로 바깥으로 횡단할 수 있다. 상기 기준 신호에 대한 양의 주파수들에 대한 스크램블링 또는 디스크램블링은 상기 제 1 스크램블링 시퀀스로 수행될 수 있다. 상기 기준 신호에 대한 음의 주파수들에 대한 스크램블링 또는 디스크램블링은 상기 제 2 스크램블링 시퀀스로 수행될 수 있다. 상기 설계는 상기 시스템 대역의 중심에서의 상기 스크램블링 시퀀스들이 상기 시스템의 대역폭과 관계없이 동일함을 보증할 수 있다. 이 설계는 또한 상기 시스템 대역폭과 관계없이 상기 기준 신호에 대한 스크램블링 시퀀스들의 생성을 간략화할 수 있다.
본 발명의 다양한 양상들 및 특징들이 이하에서 상세하게 설명된다.
도 1은 무선 통신 시스템을 도시한다.
도 2는 예시적인 프레임 구조를 도시한다.
도 3은 스크램블링 시퀀스 생성기의 블록도를 도시한다.
도 4는 기준 신호에 대한 2개의 스크램블링 시퀀스들의 이용을 도시한다.
도 5는 스크램블링 또는 디스크램블링을 수행하기 위한 프로세스를 도시한다.
도 6은 스크램블링 시퀀스를 생성하기 위한 프로세스를 도시한다.
도 7은 스크램블링 또는 디스크램블링을 수행하기 위한 장치를 도시한다.
도 8은 기준 신호를 처리하기 위한 프로세스를 도시한다.
도 9는 기준 신호를 처리하기 위한 장치를 도시한다.
도 10은 노드 B 및 UE의 블록도를 도시한다.
여기서 제시되는 기술들은 CDMA, TDMA, FDMA, OFDMA, SC-FDMA 및 다른 시스템들과 같은 다양한 무선 통신 시스템들에서 사용될 수 있다. 여기서 사용되는 용어 "시스템" 및 "네트워크"는 종종 서로 교환하여 사용될 수 있다. CDMA 시스템은 유니버셜 지상 무선 액세스(UTRA), cdma2000 등과 같은 무선 기술들을 구현한다. UTRA는 와이드밴드-CDMA(WCDMA) 및 CDMA의 다른 변형들을 포함한다. cdma2000은 IS-2000, IS-95, 및 IS-856 표준들을 포함한다. TDMA 시스템은 이동 통신용 범용 시스템(GSM)과 같은 무선 기술을 구현할 수 있다. OFDMA 시스템은 이벌브드 UTRA(E-UTRA), 울트라 모바일 브로드밴드(UMB), IEEE 802.11(Wi-Fi), IEEE 802.16(WiMAX), IEEE 802.20, 플래쉬 OFDM®, 등과 같은 무선 기술을 구현할 수 있다. UTRA 및 E-UTRA는 유니버셜 이동 통신 시스템(UMTS)의 일부이다. 3GPP 롱 텀 에벌루션(LTE)은 다운링크에서 OFDMA를 사용하고 업링크에서 SC-FDMA를 사용하는, E-UTRA를 사용하는 UMTS의 다음 릴리스이다. UTRA, E-UTRA, UMTS, LTE 및 GSM은 "3세대 파트너쉽 프로젝트(3GPP)"의 문서들에 제시된다. cdma2000 및 UMB는 "3세대 파트너쉽 프로젝트 2(3GPP2)"의 문서들에 제시된다. 명확화를 위해, 이러한 기술들의 특정 양상들이 LTE에 대해서 아래에서 제시되며, LTE 용어가 아래 설명에서 많이 사용된다.
도 1은 LTE 시스템일 수 있는 무선 통신 시스템(100)을 도시한다. 시스템(100)은 다수의 노드 B들(110) 및 다른 네트워크 엔티티들을 포함할 수 있다. 노드 B는 상기 UE들과 통신하는 고정 스테이션일 수 있으며, 또한 이벌브드 노드 B(eNB), 기지국, 액세스 포인트 등으로 지칭될 수 있다. 각 노드 B(110)는 특정 지리적 영역에 대한 통신 커버리지를 제공한다. 시스템 용량을 개선하기 위해, 노드 B의 전체 커버리지 영역은 다중(예를 들어, 3개)의 더 작은 영역들로 분할될 수 있다. 각각의 더 작은 영역들은 각각의 노드 B 서브시스템에 의해 서비스될 수 있다. 3GPP에서, 상기 용어 "셀"은 노드 B의 최소 커버리지 영역 및/또는 상기 커버리지 영역을 서비스하는 노드 B 서브시스템을 지칭할 수 있다.
UE들(120)은 상기 시스템 전체에 걸쳐 분산될 수 있으며, 각 UE는 고정형이거나 이동형일 수 있다. UE는 또한 이동국, 단말, 액세스 단말, 가입자 유닛, 스테이션 등으로 지칭될 수 있다. UE는 셀룰러 전화, 개인 정보 단말(PDA), 무선 모뎀, 무선 통신 장치, 휴대용 장치, 랩톱 컴퓨터, 코드리스 전화 등일 수 있다. UE는 상기 다운링크 및 업링크를 통해 노드 B와 통신할 수 있다. 상기 다운링크(또는 순방향 링크)는 상기 노드 B로부터 상기 UE로의 통신 링크를 지칭하며, 상기 업링크(또는 역방향 링크)는 상기 UE로부터 상기 노드 B로의 통신 링크를 지칭한다.
LTE는 다운링크 상에서 직교 주파수 분할 다중화(OFDM)를 이용하고, 업링크 상에서 단일-반송 주파수 분할 다중화(SC-FDM)를 이용한다. OFDM 및 SC-FDM은 상기 시스템 대역폭을 다중(K) 직교 서브캐리어들로 분할할 수 있으며, 상기 서브캐리어들은 또한 공통으로 톤들, 빈들(bins) 등으로 지칭된다. 각 서브캐리어는 데이터로 변조될 수 있다. 일반적으로 변조 심볼들은 OFDM으로 주파수 영역에 송신되며 SC-FDM으로 시간 영역에 송신된다. 인접한 서브캐리어들 사이의 간격은 고정될 수 있으며, 서브캐리어들의 총 수(K)는 상기 시스템 대역폭에 의존할 수 있다. 예를 들어, K는 1.25, 2.5, 5, 10 또는 20 MHz의 시스템 대역폭 각각에 대해 128, 256, 512, 1024 또는 2048과 동일할 수 있다.
상기 K개의 총 서브캐리어들은 자원 블록들로 그룹핑될 수 있다. 각 자원 블록은 하나의 슬롯에 N개의 서브캐리어들(예를 들어, N = 12 서브캐리어들)을 포함할 수 있다. 상기 이용가능한 자원 블록들은 트래픽 데이터 및 제어 정보의 전송을 위해 UE들에 할당될 수 있다.
도 2는 LTE에 사용된 예시적인 프레임 구조(200)를 도시한다. 상기 다운링크에 대한 전송 시각표는 무선 프레임들의 단위들로 분할될 수 있다. 각 무선 프레임은 미리 결정된 지속시간(예를 들어, 10 밀리초(ms))을 가질 수 있으며, 0 내지 9의 인덱스들을 갖는 10개의 서브프레임들로 분할될 수 있다. 각 서브프레임은 2개의 슬롯들을 포함할 수 있으며, 각 슬롯은 L 심볼 주기들, 예를 들어, 확장된 순환적 프리픽스(CP)에 대한 L = 6 심볼 주기들 또는 표준 순환적 프리픽스에 대한 L = 7 심볼 주기들을 포함할 수 있다. 각 서브프레임에서의 상기 2L 심볼 주기들은 0 내지 2L-1의 인덱스들을 할당받을 수 있다.
상기 시스템은 상기 다운링크 및 업링크 상에 데이터 및 제어 정보를 송신하도록 이용된 다양한 채널들을 지원할 수 있다. 상기 시스템은 또한 다양한 목적들을 위해 이용된 기준 신호들 및 다른 신호들을 지원할 수 있다. 표 1은 일 설계에 따라 상기 시스템에 의해 지원될 수 있는 일부 채널들 및 신호들을 정렬한다. 상기 시스템은 또한 다른 채널들 및/또는 신호들을 지원할 수 있다. 기준 신호는 알려진 데이터에 기초하여 생성된 신호이며, 또한 파일럿, 프리앰블, 트레이닝, 사운딩 등으로 지칭될 수 있다. 다운링크 기준 신호(또한 셀-특정 기준 신호라 지칭될 수 있음)는 이하에 설명된 바와 같이, 하나 이상의 의사-랜덤 시퀀스들(PRS)로 생성될 수 있다.
채널/신호 명칭 설명
다운링크 기준 신호 PRS 채널 추정 및 채널 품질 측정을 위해 노드 B에 의해 송신되고 상기 UE들에 의해 사용된 신호
물리적 다운링크 제어 채널 PDCCH 서로 다른 UE들에 대해 상기 다운링크 상의 제어 정보(예를 들어, 스케줄링 정보, ACK, NACK 등)를 전달함
물리적 제어 포맷 표시자 채널 PCFICH 서브프레임 당 PDCCH 심볼들의 수를 나타내는 정보를 전달함
물리적 하이브리드-ARQ 표시자 채널 PHICH HARQ에 대한 피드백 정보(예를 들어, ACK, NACK)를 전달함
물리적 브로드캐스트 채널 PBCH 모든 UE들에 셀-특정 정보 브로드캐스트를 전달함
물리적 멀티캐스트 PMCH 다중에 전송된 멀티캐스트 정보를 전달함
채널 UE들
물리적 다운링크 공유 채널 PDSCH 서로 다른 UE들에 다운링크 상의 트래픽 데이터를 전달함
물리적 업링크 공유 채널 PUSCH 상기 업링크 상에 서로 다른 UE들에 의해 송신된 트래픽 데이터를 전달함
물리적 업링크 제어 채널 PUCCH 상기 업링크 상에 서로 다른 UE들에 의해 송신된 제어 정보를 전달함
스크램블링은 표 1에 도시된 바와 같은 다양한 채널들 및 신호들에 대해 전송기 측에서 수행될 수 있다. 일부 채널들/신호들에 대해, 스크램블링 시퀀스로 하여금 채널/신호가 차지하는 자원 엘리먼트 또는 블록과 관련되게 하는 것이 바람직할 수 있다. 다른 채널들/신호들에 대해, 상기 스크램블링 시퀀스가 상기 점유된 자원 엘리먼트 또는 블록으로부터 분리되게 하는 것이 더 좋을 수 있다.
디스크램블링은 상기 전송기에 의해 수행된 상기 스크램블링을 원상태로 돌리도록 수신기 측에서 수행될 수 있다. 디스크램블링은 스크램블링을 위해 전송기 측에서 사용된 동일한 스크램블링 시퀀스를 이용하여 수행될 수 있다. 서로 다른 채널들/신호들에 대한 스크램블링 시퀀스들을 효율적으로 생성하는 것이 바람직할 수 있다.
일 양상에서, 서로 다른 채널들 및 신호들에 대한 스크램블링 및 디스크램블링을 위해 사용될 수 있는 스크램블링 시퀀스 생성 설계가 설명된다. 베이스 스크램블링 시퀀스는 상기 시퀀스의 서로 다른 시프트들이 충분하게 상관해제되도록 생성될 수 있다. 상기 베이스 스크램블링 시퀀스의 서로 다른 순환적 시프트들은 서로 다른 채널들 및 신호들에 대해 사용될 수 있다.
일 설계에서, 또한 m-시퀀스라 공통으로 지칭되는 이진 최대 길이 시퀀스는 상기 베이스 스크램블링 시퀀스로서 사용될 수 있다. m-시퀀스는 주어진 정도 Q에 대해 L = 2Q - 1의 최장 가능 길이를 갖는다. m-시퀀스는 원시 다항식을 실행하는 선형 피드백 시프트 레지스터(LFSR)로 생성될 수 있다. 상기 m-시퀀스 길이는 충분하게 길어야 한다. 일 설계에서, 50-비트 LFSR은 250 - 1의 길이로 m-시퀀스를 생성하도록 사용될 수 있다. 상기 m-시퀀스에 대한 생성 다항식 G(x)는 다음과 같이 표현될 수 있다:
Figure pct00001
여기서 g1 내지 g49는 상기 생성 다항식의 계수들이며, x1 내지 x50은 상기 LFSR에서 첫 번째 내지 마지막 지연들 각각의 출력들이다.
수식 (1)은 상기 생성 다항식 G(x)에 대한 일반 형태를 도시한다. 각 계수 gi는 i = 1, ..., 49에 대해 '1' 또는 '0'일 수 있다. 서로 다른 생성 다항식들이 49개 계수들 g1 내지 g49에 대한 값들의 서로 다른 세트들로 정의될 수 있다.
일반적으로, 임의의 적합한 정도의 생성 다항식 G(x)가 상기 베이스 스크램블링 시퀀스에 대해 사용될 수 있다. 상기 동일한 생성 다항식 G(x)는 모든 채널들 및 신호들에 대해 사용될 수 있어, 상기 LFSR을 재구성하는 것을 피할 수 있다. 상기 LFSR은 모든 채널들 및 신호들에 대해 동일한 초기 상태로 설정될 수 있다. 상기 베이스 스크램블링 시퀀스의 서로 다른 순환적 시프트들은 LFSR 출력들의 서로 다른 조합들을 합산하는 모듈로-2에 의해 획득될 수 있다. 상기 모듈로-2 합산에 포함하는 특정 LFSR 출력들은 바람직한 순환적 시프트에 의해 결정된다. 대안적으로, 상기 바람직한 순환적 시프트는 LFSR 출력들의 어떤 조합을 합산하는 모듈로-2 및 서로 다른 초기 상태들을 설정함으로써 달성될 수 있다. 하나 이상의 LFSR이 또한 사용될 수 있으며, 상기 생성된 출력들은 상기 바람직한 스크램블링 시퀀스를 획득하도록 합산된 모듈로-2일 수 있다.
도 3은 수식 (1)에 도시된 생성 다항식을 실행하는 스크램블링 시퀀스 생성기(300)의 설계의 블록도를 도시한다. 생성기(300)는 LFSR(310)(또한 PN 생성기라 지칭됨) 및 순환적 시프트 유닛(320)(또한 마스킹 유닛이라 지칭됨)을 포함한다. LFSR(310) 내에서, 50개의 지연 유닛들(312-1 내지 312-50)이 직렬로 결합되며, 각 지연 유닛은 하나의 지연 샘플 주기를 제공한다. 제 1 지연 유닛(312-1)은 모듈로-2 덧셈 유닛(316)에 결합된 입력을 갖는다. 각 나머지 지연 유닛은 이전의 지연 유닛의 출력에 결합된 입력을 갖는다. 첫 번째 49개 지연 유닛들(312-1 내지 312-49)은 또한 49개의 곱셈기(314-1 내지 314-49)들 각각에 대한 출력들을 제공한다. 최종 지연 유닛(312-50)은 모듈로-2 덧셈 유닛(316)에 직접 출력을 제공한다. 각 곱셈기(314)는 그 입력과 각각의 계수 gi를 곱하고 그 출력을 모듈로-2 덧셈 유닛(316)에 제공한다. 도 3은 49개의 계수들 g1 내지 g49 각각에 대한 49개의 곱셈기들(314-1 내지 314-49)을 도시한다. 각 곱셈기(314)는 그 계수 gi가 '1'인 경우에 존재할 수 있으며, 그 계수가 '0'인 경우 생략(연결이 없음)될 수 있다. 유닛(316)은 그 입력들 모두에 관한 모듈로-2 덧셈을 수행하며 제 1 지연 유닛(312-1)으로 피드백되는 베이스 스크램블링 시퀀스를 제공한다.
순환적 시프트 유닛(320) 내에서, 50개의 AND 게이트들(322-1 내지 322-50)은 50개의 지연 유닛들(312-1 내지 312-50) 각각의 출력들을 수신한다. 상기 50개의 AND 게이트들(322-1 내지 322-50)은 또한 시퀀스 셀렉터의 50개 비트들 m0 내지 m49를 각각 수신한다. 상기 시퀀스 셀렉터는 순환적 시프트량을 결정하며, 상기 50개 셀렉터 비트들 m0 내지 m49의 서로 다른 값들은 상기 베이스 스크램블링 시퀀스의 서로 다른 순환적 시프트들에 대응한다. 각 AND 게이트(322)는 2개 입력들에 관하여 논리 AND를 수행하고 그 출력을 모듈로-2 덧셈 유닛(324)에 제공한다. 유닛(324)은 그의 50개 입력들 전부에 관하여 모듈로-2 덧셈을 수행하며, 상기 선택된 순환적 시프트로 스크램블링 시퀀스를 제공한다.
스크램블링 시퀀스 생성기(300)는 매 스크램블링의 적용 시작시에 리셋될 수 있다. 예를 들어, 스크램블링 시퀀스 생성기(300)는 다운링크 기준 신호에 대한 각 심볼 주기에서 한번, 상기 PDSCH 등에 송신된 매 코드 블록에 대해 한번 리셋될 수 있다. 이진 인코딩된 비트들의 스크램블링을 위해, 하나의 스크램블링 비트는 각 인코딩된 비트에 대해 생성될 수 있으며, 각 인코딩된 비트는 스크램블링된 비트를 생성하도록 그의 스크램블링 비트와 곱해질 수 있다. 디스크램블링을 위해, 각 스크램블링된 비트는 상기 대응하는 인코딩된 비트를 획득하도록 그의 스크램블링 비트와 곱해질 수 있다.
서로 다른 채널들 및 신호들에 대한 스크램블링 시퀀스들은 합산을 위해 서로 다른 LFSR 출력들을 선택함으로써 개별화될 수 있다. 수식 (1) 및 도 3에 도시된 설계에서, 상기 50개의 지연 유닛들(312-1 내지 312-50)은 250의 서로 다른 순환적 시프트들을 획득하도록 사용될 수 있는 50개 셀렉터 비트들을 지원한다. 상기 50개 셀렉터 비트들은 다양한 방식들로 서로 다른 채널들 및 신호들에 대해 할당될 수 있다. 표 2는 상기 50개 셀렉터 비트들을 할당하는 일 설계를 나타낸다.
필드 시퀀스 셀렉터 할당 비트들의 수
예비됨 m48 및 m49 2
채널/신호 타입 m44 ... m47 4
채널/신호-특정 필드들 m0 ... m43 44
표 2에 도시된 설계에서, 상기 50개 셀렉터 비트들은 첫 번째 2개 비트들이 예비되고, 그 다음 4개 비트들이 채널/신호 타입을 위한 것이며, 나머지 44개 비트들이 채널/신호-특정 파라미터들을 위한 것이 되도록 할당된다.
표 3은 일 설계에 따른, 서로 다른 채널/신호 타입들에 대해 4개의 셀렉터 비트들 m44 내지 m47의 값들을 제공한다.
채널/신호 타입
채널/신호 채널 타입 값
PRS(표준 CP) '0000'
PRS(확장된 CP) '0001'
PDCCH '0010'
PCFICH '0011'
PHICH '00100'
PBCH '0101'
PMCH '0110'
PDSCH '0111'
PUSCH '1000'
다른것 예비됨
10 ms의 주기성은 표준 순환적 프리픽스 및 확장된 순환적 프리픽스를 갖는 PRS, PDCCH, PDSCH 및 PUSCH에 대해 추정될 수 있다. 40 ms의 주기성은 상기 PBCH에 대해 추정될 수 있다. 10, 20 또는 40 ms의 주기성은 상기 PCFICH, PHICH 및 PMCH에 대해 추정될 수 있다.
표 4는 일 설계에 따라, 표준 순환적 프리픽스 및 확장된 순환적 프리픽스를 갖는 상기 PRS에 대한 신호-특정 필드들을 제공한다. 셀_ID 파라미터는 다운링크 기준 신호를 전송하는 셀에 대한 셀 식별자(ID)를 표시한다. 상기 SSC_ID 파라미터는 이용가능한 SSC 시퀀스들의 세트 중에 특정 2차 동기화 코드(SSC) 시퀀스를 표시한다. 안테나_ID 파라미터는 노드 B에서의 특정 안테나를 표시한다. 서브프레임_ID 파라미터는 무선 프레임의 10개 서브프레임들 중에서 특정 서브프레임을 표시한다. 상기 심볼_ID 파라미터는 서브프레임의 12개 또는 14개 OFDMA 심볼들 중에서 특정 OFDMA 심볼을 표시한다. 이하에서 설명되는 바와 같이, 상기 주파수_+/- 파라미터는 스크램블링 시퀀스가 양의 주파수에 대한 것인지 또는 음의 주파수에 대한 것인지를 표시한다.
PRS에 대한 신호-특정 필드들
PRS(표준 CP)
파라미터 비트들의 수
SSC_ID 8
안테나_ID 2
서브프레임_ID 4
심볼_ID 4
주파수_+/- 1
예비됨 25
PRS(확장된 CP)
파라미터 비트들의 수
셀_ID 9
안테나_ID 2
서브프레임_ID 4
심볼_ID 4
주파수_+/- 1
예비됨 24
표 5는 일 설계에 따른 PDCCH 및 PDSCH에 대한 채널-특정 필드들을 제공한다. 상기 UE MAC_ID 파라미터는 UE에 할당된 매체 액세스 제어(MAC) ID를 표시한다. 상기 스트림_ID 파라미터는 상기 PDSCH 상에 송신되는 데이터 스트림을 표시한다. 코드_블록_ID 파라미터는 상기 PDSCH 상에 송신되는 특정 코드 블록을 표시한다. 표 5에서의 설계는 PDSCH에 대한 셀_ID 및 UE MAC_ID의 함수로서 스크램블링을 지원한다.
PDCCH 및 PDSCH에 대한 채널-특정 필드들
PDCCH
파라미터 비트들의 수
셀_ID 9
서브프레임_ID 4
심볼_ID 4
예약됨 27
PDSCH
파라미터 비트들의 수
셀_ID 9
UE MAC_ID 16
스트림_ID 1
코드_블록_ID 6
예약됨 12
표 6은 일 설계에 따른 PBCH 및 PCFICH에 대한 채널-특정 필드들을 제공한다. 상기 프레임_ID 파라미터는 특정 무선 프레임을 표시한다.
PBCH 및 PCFICH에 대한 채널-특정 필드들
PBCH
파라미터 비트들의 수
셀_ID 9
프레임_ID 2
서브프레임_ID 4
심볼_ID 5
예약됨 24
PCFICH
파라미터 비트들의 수
셀_ID 9
서브프레임_ID 4
예약됨 31
표 7은 일 설계에 따른 PHICH 및 PMCH에 대한 채널-특정 필드들을 제공한다.
PHICH 및 PMCH에 대한 채널-특정 필드들
PHICH
파라미터 비트들의 수
셀_ID 9
예약됨 35
PMCH
파라미터 비트들의 수
셀_ID 9
예약됨 35
표 8은 일 설계에 따른 PUSCH에 대한 채널-특정 필드들을 제공한다.
PUSCH에 대한 채널-특정 필드들
PUSCH
파라미터 비트들의 수
UE MAC_ID 16
코드_블록_ID 6
예약됨 22
상술한 설계에서, 채널 또는 신호에 대한 스크램블링 시퀀스는 상기 채널 또는 신호의 파라미터들/속성들에 대한 파라미터 값들의 세트를 포함할 수 있는 시퀀스 셀렉터 값에 기초하여 생성될 수 있다. 상기 스크램블링 시퀀스의 시간 주기성은 상기 시퀀스 셀렉터에 대한 파라미터들의 세트에서 상기 심볼 ID, 슬롯 ID, 서브프레임 ID, 프레임 ID 등을 포함함으로써 융통성있게 제어될 수 있다. 상기 스크램블링 시퀀스는 상기 시퀀스 셀렉터에 대한 파라미터들의 세트에 상기 자원 엘리먼트/블록 인덱스를 포함하거나 배제함으로써 자원 엘리먼트들 또는 블록들과 관련되거나 분리될 수 있다.
본 명세서에 설명된 스크램블링 시퀀스 생성기는 관련된 모든 채널들 및 신호들에 대한 스크램블링 시퀀스들의 생성을 간략화할 수 있다. 상기 스크램블링 시퀀스 생성기는 현재 채널들 및 신호들뿐 아니라 장래에 추가될 수 있는 새로운 채널들 및 신호들에 대한 스크램블링 시퀀스들을 생성할 수 있다. 새로운 채널들, 신호들 및/또는 파라미터들은 상기 새로운 채널들, 신호들 및/또는 파라미터들을 운반하도록 상기 예비된 값들 중 일부를 이용함으로써 지원될 수 있다.
일 설계에서, 단일 스크램블링 시퀀스 생성기는 모든 채널들 및 신호들에 대한 스크램블링 시퀀스들을 생성하도록 이용될 수 있다. 상기 스크램블링 시퀀스 생성기는 최장 스크램블링 시퀀스에 대해 필요한 횟수만큼 클럭킹될 수 있다. 더 짧은 스크램블링 시퀀스들에 대해, 원하는 길이에 대한 초기 부분만이 생성될 수 있다. 또 다른 설계에서, 상기 스크램블링 시퀀스 생성기의 다중 인스턴스들이 실행될 수 있으며, 각 스크램블링 시퀀스 생성기는 하나 이상의 채널들 및/또는 신호들을 지원할 수 있다. 상기 설계는 어떤 하드웨어 아키텍처들에 대해 더 적합할 수 있다.
또 다른 양상에서, 2개의 스크램블링 시퀀스들이 가변 시스템 대역폭 상에 송신될 수 있는 다운링크 기준 신호를 생성하도록 이용될 수 있다. 예를 들어, 상기 시스템 대역폭은 LTE에서 1.25, 2.5, 5, 10 또는 20 MHz일 수 있다. 상기 다운링크 기준 신호에 대한 상기 스크램블링 시퀀스들을 위한 함유된( nested ) 구조를 갖는 것이 바람직할 수 있다. 예를 들어, 10 MHz의 시스템 대역폭에 대한 스크램블링 시퀀스들은 20 MHz의 시스템 대역폭에 대한 상기 스크램블링 시퀀스들의 중심 부분과 매칭해야 한다.
일 설계에서, 2개의 스크램블링 시퀀스들은 상기 다운링크 기준 신호에 대해 생성될 수 있으며 상기 시퀀스 셀렉터의 주파수_+/- 비트에 의해 구별될 수 있다. 상기 스크램블링 시퀀스들은 상기 다운링크 기준 신호를 생성하도록 PRS 시퀀스들로서 이용될 수 있다. 상기 제 1 스크램블링 시퀀스는 '양의 주파수들'을 스크램블링하도록 이용될 수 있으며, 상기 제 2 스크램블링 시퀀스는 '음의 주파수들'을 스크램블링하도록 이용될 수 있다.
도 4는 상기 다운링크 기준 신호에 대한 2개의 스크램블링 시퀀스들을 생성하는 설계를 도시한다. 상기 제 1 스크램블링 시퀀스는 N개의 스크램블링 비트들 u0 내지 uN -1을 포함하며, 여기서 N은 20 MHz의 최대 시스템 대역폭에 대해 필요한 스크램블링 비트들의 최대 수이다. 상기 제 2 스크램블링 시퀀스는 N개의 스크램블링 비트들 v0 내지 vN -1을 포함한다. 상기 제 1 스크램블링 시퀀스는 표 4에 도시된 파라미터들 및 '1'로 설정된 주파수_+/- 파라미터로 생성될 수 있다. 상기 제 2 스크램블링 시퀀스는 동일한 파라미터들로 그러나 '0'으로 설정된 주파수_+/- 파라미터로 생성될 수 있다.
상기 다운링크 기준 신호를 생성하기 위해, 상기 제 1 스크램블링 시퀀스는 상기 최소 양의 주파수로부터 시작하여 양의 주파수들을 스크램블링하도록 이용될 수 있다. 상기 중심 또는 DC 서브캐리어는 전형적으로 사용되지 않는다. 상기 제 1 스크램블링 시퀀스는 도 4에 도시된 바와 같이, 증가하는 주파수의 순서로 상기 다운링크 기준 신호에 대해 이용된 서브캐리어들로 매핑될 수 있다. 상기 제 2 스크램블링 시퀀스는 최고 음의 주파수, 즉 상기 DC 서브캐리어에 최근접한 서브캐리어로부터 시작하여 '음의 주파수들'을 스크램블링하도록 이용될 수 있다. 상기 제 2 스크램블링 시퀀스는 반대 방향으로 상기 다운링크 기준 신호에 대해 이용된 서브캐리어들로 매핑될 수 있다.
도 4에 도시된 바와 같이, 20 MHz의 시스템 대역폭에 대해, 전체 제 1 스크램블링 시퀀스가 사용될 수 있으며, 모든 N개의 스크램블링 비트들 u0 내지 uN -1은 상기 다운링크 기준 신호에 대해 이용된 N개의 양의 서브캐리어들로 매핑될 수 있다. 상기 전체 제 2 스크램블링 시퀀스가 또한 사용될 수 있으며, 모든 N개의 스크램블링 비트들 v0 내지 vN -1은 상기 다운링크 기준 신호에 대해 이용된 N개의 음의 서브캐리어들로 매핑될 수 있다. 20 MHz보다 작은 시스템 대역폭에 대해, 상기 제 1 스크램블링 시퀀스의 초기 부분이 사용될 수 있으며, M개의 스크램블링 비트들 u0 내지 uM -1은 상기 다운링크 기준 신호에 대해 사용된 M개의 양의 서브캐리어들로 매핑될 수 있다. 상기 제 2 스크램블링 시퀀스의 초기 부분이 또한 사용될 수 있으며, M개의 스크램블링 비트들 v0 내지 vM -1은 상기 다운링크 기준 신호에 대해 사용된 M개의 음의 서브캐리어들로 매핑될 수 있다. M은 상기 시스템 대역폭에 의존할 수 있으며 N보다 작을 수 있다.
도 4에 도시된 상기 스크램블링 시퀀스 생성 설계는 상기 시스템 대역의 중심에서의 상기 스크램블링 시퀀스들이 상기 시스템 대역폭에 관계없이 동일함을 보증한다. 더욱이, 상기 설계는 제 1 및 제 2 스크램블링 시퀀스들 전체가 상기 다운링크 기준 신호를 전달하는 각 OFDMA 심볼에 생성되도록 요구하지 않는다. 도 4에 도시된 바와 같이, 상기 제 1 및 제 2 스크램블링 시퀀스들의 시작을 상기 시스템 대역폭의 중심에 매핑함으로써, 그리고 양 및 음의 주파수 방향들 둘 다의 바깥쪽으로 횡단함으로써, 실제로 사용되는 스크램블링 비트들만이 생성된다. 상기 설계는 스크램블링 시퀀스 생성을 간략화할 수 있으며 잉여 동작들을 회피할 수 있다. 상기 설계는 또한 서로 다른 시스템 대역폭들, 상기 다운링크 기준 신호에 대해 사용된 서로 다른 수의 서브캐리어들 및 서로 다른 스크램블링 시퀀스 길이들을 효율적으로 지원할 수 있다.
도 4의 설계는 또한 상기 다운링크 기준 신호의 양 및 음의 주파수 부분들에 대한 제 1 및 제 2 스크램블링 시퀀스들의 동시적인 생성을 허용할 수 있다. 상기 스크램블링 시퀀스들이 매우 긴 경우에, 상기 스크램블링 시퀀스들은 세그먼트들로 분할될 수 있으며, 상기 스크램블링 시퀀스들의 서로 다른 세그먼트들은 상기 스크램블링 시퀀스 생성기의 다중 인스턴스들과 병렬로 처리될 수 있다. 메모리는 각 세그먼트에 대한 스크램블링 시퀀스 생성기를 위한 초기 LFSR 상태들을 저장할 수 있다.
대안적인 설계에서, 길이 2N의 단일 스크램블링 시퀀스는 상기 다운링크 기준 신호를 생성하도록 사용될 수 있다. 상기 스크램블링 시퀀스의 시작은 가장 왼쪽(또는 가장 음의) 주파수로 매핑될 수 있으며, 상기 스크램블링 시퀀스는 상기 가장 오른쪽(또는 가장 양의) 주파수로 횡단할 수 있다. 상기 설계에서, 상기 스크램블링 시퀀스의 초기 부분은 폐기될 수 있으며, 상기 폐기량은 시스템 대역폭에 의존한다. 상기 설계는 20 MHz에 대한 전체 스크램블링 시퀀스를 필수적으로 생성하며 상기 특정 시스템 대역폭에 대해 필요한 만큼의 가변 길이 중심 부분만을 이용한다. 상기 설계는 상기 생성된 스크램블링 비트들의 일부분이 내던져지기 때문에 더 많은 오버헤드를 요구할 수 있다.
도 5는 통신 시스템에서의 전송기 측에서의 스크램블링 또는 수신기 측에서의 디스크램블링을 수행하기 위한 프로세스(500)의 설계를 도시한다. 프로세스(500)는 노드 B, UE 또는 일부 다른 엔티티에 의해 수행될 수 있다.
LFSR은 베이스 스크램블링 시퀀스를 생성하도록 초기 상태로 초기화될 수 있다(블록 512). 제 1 스크램블링 시퀀스는 LFSR 출력들의 선택된 조합의 모듈로-2 덧셈에 기초하여 생성될 수 있으며, 상기 제 1 스크램블링 시퀀스는 상기 베이스 스크램블링 시퀀스의 제 1 순환적 시프트이다(블록 514). 제 1 채널을 위한 스크램블링 또는 디스크램블링은 상기 제 1 스크램블링 시퀀스로 수행될 수 있으며, 상기 제 1 채널은 상기 베이스 스크램블링 시퀀스에 의해 지원되는 신호들 및 채널들의 세트 중 하나이다(블록 516). 제 2 스크램블링 시퀀스는 또한 LFSR 출력들의 제 2 선택 조합의 모듈로-2 덧셈에 기초하여 생성될 수 있으며, 상기 제 2 스크램블링 시퀀스는 상기 베이스 스크램블링 시퀀스의 제 2 순환적 시프트이다. 상기 제 1 및 제 2 스크램블링 시퀀스들은 LFSR 출력들의 서로 다른 조합들에 기초하여 병렬로 생성될 수 있다. 제 2 채널 또는 기준 신호에 대한 스크램블링 또는 디스크램블링은 상기 제 2 스크램블링 시퀀스로 수행될 수 있다.
블록(512)의 일 설계에서, 상기 LFSR은 모든 지원되는 채널들 및 신호들에 대해 적용가능한 단일 생성 다항식을 실행할 수 있다. 상기 LFSR은 상기 제 1 채널에 대한 스크램블링 또는 디스크램블링의 각 적용을 위해 리셋될 수 있다. 상기 LFSR은 모든 지원되는 채널들 및 신호들에 대해 동일한 초기 상태로 초기화될 수 있다.
도 6은 상기 제 1 스크램블링 시퀀스를 생성하기 위한 프로세스(600)의 설계를 도시한다. 프로세스(600)는 도 5의 블록(514)의 일 설계이다. 상기 제 1 채널에 대한 채널 타입 값이 결정될 수 있다(블록 612). 상기 제 1 채널의 적어도 하나의 파라미터에 대한 적어도 하나의 파라미터 값이 또한 결정될 수 있다(블록 614). 상기 제 1 채널에 대한 시퀀스 셀렉터 값은 상기 채널 타입 값 및 적어도 하나의 파라미터 값에 기초하여 결정될 수 있다(블록 616). 모듈로-2 덧셈을 수행하기 위한 LFSR 출력들의 조합은 상기 시퀀스 셀렉터 값에 기초하여 결정될 수 있다(블록 618). 상기 제 1 스크램블링 시퀀스는 (i) 상기 시퀀스 셀렉터 값에 기초하여 상기 LFSR의 각 출력 비트를 선택하거나 선택해제함으로써, 그리고 (ii) 상기 제 1 스크램블링 시퀀스를 획득하도록 상기 LFSR의 선택된 출력 비트들과 모듈로-2 덧셈을 합산함으로써 획득될 수 있다.
상기 시퀀스 셀렉터 값은 상기 베이스 스크램블링 시퀀스에 의해 지원되는 서로 다른 채널들 및 신호들에 대해 서로 다른 값들을 할당받을 수 있는 비트들의 제 1 세트를 포함할 수 있다. 상기 시퀀스 셀렉터 값은 또한 채널-특정 또는 신호-특정 파라미터들에 대한 비트들의 제 2 세트를 포함할 수 있다. 상기 지원되는 채널들 및 신호들은 브로드캐스트 채널, 멀티캐스트 채널, 다운링크 공유 채널, 다운링크 제어 채널, 업링크 공유 채널, 업링크 제어 채널, 기준 신호, 일부 다른 채널 또는 신호 또는 그들의 임의의 조합을 포함할 수 있다. 상기 채널-특정 또는 신호-특정 파라미터들은 셀 ID, 안테나 ID, 프레임 ID, 서브프레임 ID, 심볼 ID, UE ID, 스트림 ID, 코드 블록 ID, 일부 다른 파라미터 또는 그들의 임의의 조합을 포함할 수 있다.
도 7은 통신 시스템에서의 스크램블링 또는 디스크램블링을 수행하기 위한 장치(700)의 설계를 도시한다. 장치(700)는 베이스 스크램블링 시퀀스를 생성하도록 초기 상태로 LFSR을 초기화하기 위한 모듈(712), LFSR 출력들의 선택된 조합의 모듈로-2 덧셈에 기초하여 제 1 스크램블링 시퀀스를 생성하기 위한 모듈(714)―상기 제 1 스크램블링 시퀀스는 상기 베이스 스크램블링 시퀀스의 제 1 순환적 시프트임―, 및 상기 제 1 스크램블링 시퀀스로 제 1 채널에 대한 스크램블링 또는 디스크램블링을 수행하기 위한 모듈(716)을 포함하며, 상기 제 1 채널은 상기 베이스 스크램블링 시퀀스에 의해 지원되는 채널들의 세트 중 하나이다.
도 8은 기준 신호를 처리하기 위한 프로세스(800)의 설계를 도시한다. 프로세스(800)는 노드 B, UE 또는 일부 다른 엔티티에 의해 수행될 수 있다. 제 1 스크램블링 시퀀스는 베이스 스크램블링 시퀀스의 제 1 순환적 시프트에 기초하여 생성될 수 있다(블록 812). 제 2 스크램블링 시퀀스는 상기 베이스 스크램블링 시퀀스의 제 2 순환적 시프트에 기초하여 생성될 수 있다(블록 814). 상기 제 1 스크램블링 시퀀스는 예를 들어, 도 4에 도시된 바와 같이 상기 시스템 대역폭의 중심으로 매핑된 시작을 가질 수 있으며 양의 주파수 방향으로 바깥쪽으로 횡단할 수 있다(블록 816). 상기 제 2 스크램블링 시퀀스는 예를 들어, 또한 도 4에 도시된 바와 같이 상기 시스템 대역폭의 중심에 매핑된 시작을 가질 수 있으며, 음의 주파수 방향으로 바깥쪽으로 횡단할 수 있다(블록 818). 기준 신호에 대한 양의 주파수들에 대한 스크램블링 또는 디스크램블링은 상기 제 1 스크램블링 시퀀스로 수행될 수 있다(블록 820). 상기 기준 신호에 대한 음의 주파수들에 대한 스크램블링 또는 디스크램블링은 상기 제 2 스크램블링 시퀀스로 수행될 수 있다(블록 822).
블록들(812 및 814)의 일 설계에서, 주파수 극성 파라미터(예를 들어, 상기 주파수_+/- 파라미터)에 대한 제 1 값을 포함하는 제 1 시퀀스 셀렉터 값이 결정될 수 있다. 상기 주파수 극성 파라미터에 대한 제 2 값을 포함하는 제 2 시퀀스 셀렉터 값이 또한 결정될 수 있다. 상기 베이스 스크램블링 시퀀스는 상기 제 1 스크램블링 시퀀스를 획득하도록 상기 제 1 시퀀스 셀렉터 값에 기초하여 순환적으로 시프트될 수 있다. 상기 베이스 스크램블링 시퀀스는 또한 상기 제 2 스크램블링 시퀀스를 획득하도록 상기 제 2 시퀀스 셀렉터 값에 기초하여 순환적으로 시프트될 수 있다.
블록들(812 및 814)의 일 설계에서, 적어도 하나의 스크램블링 시퀀스 생성기가 시작 포인트에 리셋될 수 있다. 상기 제 1 스크램블링 시퀀스의 첫 번째 M개 스크램블링 비트들은 상기 스크램블링 시퀀스 생성기(들)로 생성될 수 있으며, 여기서 M은 상기 시스템 대역폭에 기초하여 결정된다. 상기 제 2 스크램블링 시퀀스의 첫 번째 M개 스크램블링 비트들은 또한 상기 스크램블링 시퀀스 생성기(들)로 생성될 수 있다.
도 9는 기준 신호를 처리하기 위한 장치(900)의 설계를 도시한다. 장치(900)는 베이스 스크램블링 시퀀스의 제 1 순환적 시프트에 기초하여 제 1 스크램블링 시퀀스를 생성하기 위한 모듈(912), 상기 베이스 스크램블링 시퀀스의 제 2 순환적 시프트에 기초하여 제 2 스크램블링 시퀀스를 생성하기 위한 모듈(914), 상기 시스템 대역폭의 중심에 상기 제 1 스크램블링 시퀀스의 시작을 매핑하고 양의 주파수 방향으로 바깥쪽으로 횡단하기 위한 모듈(916), 상기 시스템 대역폭의 중심에 상기 제 2 스트램블링 시퀀스의 시작을 매핑하고 음의 주파수 방향으로 바깥쪽으로 횡단하기 위한 모듈(918), 상기 제 1 스크램블링 시퀀스로 기준 신호에 대한 양의 주파수들에 대해 스크램블링 또는 디스크램블링을 수행하기 위한 모듈(920) 및 상기 제 2 스크램블링 시퀀스로 상기 기준 신호에 대한 음의 주파수들에 대해 스크램블링 또는 디스크램블링을 수행하기 위한 모듈(922)을 포함한다.
도 7 및 도 9에서의 모듈들은 프로세서들, 전자 장치들, 하드웨어 장치들, 전자 컴포넌트들, 논리 회로들, 메모리들 등 또는 이들의 임의의 조합을 포함할 수 있다.
도 10은 도 1의 노드 B들 중 하나 및 UE들 중 하나일 수 있는 노드 B(110) 및 UE(120)의 설계의 블록도를 도시한다. 상기 설계에서, 노드 B(110)는 T 안테나들(1034a 내지 1034t)을 갖추며, UE(120)는 R 안테나들(1052a 내지 1052r)을 갖추며, 여기서 일반적으로 T≥1 및 R≥1이다.
노드 B(110)에서, 전송 프로세서(1020)는 데이터 소스(1012)로부터 하나 이상의 UE들에 대한 트래픽 데이터를 수신할 수 있으며, UE에 대해 선택된 하나 이상의 변조 및 코딩 방식들에 기초하여 각 UE에 대한 트래픽 데이터를 처리할 수 있다. 전송 프로세서(1020)는 브로드캐스트 및 멀티캐스트 데이터를 수신하고 처리할 수 있으며, 브로드캐스트 및 멀티캐스트 채널들에 대한 심볼들을 제공할 수 있다. 전송 프로세서(1020)는 또한 제어기/프로세서(1040)로부터 제어 정보를 수신하고 처리할 수 있으며, 제어 채널들에 대한 심볼들을 제공할 수 있다. 전송 프로세서(1020)는 또한 기준 신호들, 동기화 신호들 등에 대한 심볼들을 생성할 수 있다. 전송 프로세서(1020)는 상술한 바와 같이, 서로 다른 채널들 및 신호들에 대한 스크램블링을 수행할 수 있다.
전송(TX) 다중-입력 다중-출력(MIMO) 프로세서(1030)는 서로 다른 채널들 및 신호들에 대한 심볼들을 다중화할 수 있다. TX MIMO 프로세서(1030)는 적용가능한 경우, 다중화된 심볼들 상에 공간적 처리(예를 들어, 프리코딩)를 수행할 수 있으며, T 출력 심볼 스트림들을 T 변조기들(MODs)(1032a 내지 1032t)에 제공할 수 있다. 각 변조기(1032)는 출력 샘플 스트림을 획득하도록 각각의 출력 심볼 스트림(예를 들어, OFDM에 대해)을 처리할 수 있다. 각 변조기(1032)는 다운링크 신호를 획득하도록 상기 출력 샘플 스트림을 더 처리할 수 있다(예를 들어, 아날로그로의 변환, 증폭, 필터링 및 상향변환). 변조기들(1032a 내지 1032t)로부터의 T 다운링크 신호들은 T 안테나들(1034a 내지 1034t)을 통해 각각 전송될 수 있다.
UE(120)에서, 안테나들(1052a 내지 1052r)은 노드 B(110)로부터 상기 다운링크 신호들을 수신할 수 있으며 수신된 신호들을 복조기들(DEMODs)(1054a 내지 1054r)로 각각 제공할 수 있다. 각 복조기(1054)는 입력 샘플들을 획득하도록 각각의 수신된 신호를 콘디쇼닝할 수 있으며(예를 들어, 필터링, 증폭, 하향변환 및 디지털화), 수신된 심볼들을 획득하도록 상기 입력 샘플들(예를 들어, OFDM에 대해)을 더 처리할 수 있다. MIMO 검출기(1056)는 모든 R 복조기들(1054a 내지 1054r)로부터 수신된 심볼들을 획득할 수 있으며, 적용가능한 경우 상기 수신된 심볼들에 관한 MIMO 검출을 수행할 수 있으며, 검출된 심볼들을 제공할 수 있다. 수신 프로세서(1058)는 상기 검출된 심볼들을 처리할 수 있고(예를 들어, 복조, 디인터리빙 및 디코딩), UE(120)에 대해 디코딩된 데이터를 데이터 싱크(1060)에 제공할 수 있으며, 디코딩된 제어 정보를 제어기/프로세서(1080)에 제공할 수 있다.
업링크 상에 UE(120)측에서, 데이터 소스(1062)로부터의 트래픽 데이터 및 제어기/프로세서(1080)로부터의 제어 정보는 전송 프로세서(1064)에 의해 처리될 수 있으며, 적용가능한 경우 TX MIMO 프로세서(1066)에 의해 더 처리될 수 있으며, 변조기들(1054a 내지 1054r)에 의해 콘디쇼닝될 수 있으며, 노드 B(110)에 전송될 수 있다. 노드 B(110)에서, UE(120)로부터의 업링크 신호들은 안테나들(1034)에 의해 수신될 수 있고, 복조기들(1032)에 의해 콘디쇼닝될 수 있으며, 적용가능한 경우 MIMO 검출기(1036)에 의해 처리될 수 있으며, UE(120)에 의해 전송된 트래픽 데이터 및 제어 정보를 획득하도록 수신 프로세서(1038)에 의해 더 처리될 수 있다.
제어기/프로세서들(1040 및 1080)은 노드 B(110) 및 UE(120) 각각에서의 동작을 지시할 수 있다. 메모리들(1042 및 1082)은 노드 B(110) 및 UE(120) 각각에 대한 데이터 및 프로그램 코드들을 저장할 수 있다. 스케줄러(1044)는 다운링크 및/또는 업링크 전송을 위해 UE들을 스케줄링할 수 있으며, 상기 스케줄링된 UE들에 대한 자원들의 할당들을 제공할 수 있다.
도 5에서의 프로세스(500), 도 6에서의 프로세스(600), 도 8에서의 프로세스(800) 및/또는 본 명세서에 설명된 기술들에 대한 다른 프로세스들은 노드 B(110)에서의 하나 이상의 프로세서들 및 또한 UE(120)에서의 하나 이상의 프로세서들에 의해 수행될 수 있다. 예를 들어, 전송 프로세서들(1020 및 1064)은 스크램블링을 위한 프로세스(500 및/또는 600)를 수행할 수 있으며, 수신 프로세서들(1038 및 1058)은 디스크램블링을 위한 프로세스(500 및/또는 600)를 수행할 수 있다. 전송 프로세서(1020)는 또한 다운링크 기준 신호의 스크램블링을 위한 프로세스(800)를 수행할 수 있으며, 수신 프로세서(1058)는 상기 다운링크 기준 신호의 디스크램블링을 위한 프로세스(800)를 수행할 수 있다.
당업자는 정보 및 신호들이 다양한 타입의 상이한 기술들을 사용하여 표현될 수 있음을 잘 이해할 것이다. 예를 들어, 본 명세서상에 제시된 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광 필드들 또는 입자들, 또는 이들의 임의의 조합으로 표현될 수 있다.
당업자는 상술한 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 그들의 기능적 관점에서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 이러한 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 영역을 벗어나는 것은 아니다.
본 명세서와 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 범용 프로세서; 디지털 신호 처리기, DSP; 주문형 집적회로, ASIC; 필드 프로그램어블 게이트 어레이, FPGA; 또는 다른 프로그램어블 논리 장치; 이산 게이트 또는 트랜지스터 논리; 이산 하드웨어 컴포넌트들; 또는 이러한 기능들을 구현하도록 설계된 것들의 조합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만; 대안적 실시예에서, 이러한 프로세서는 기존 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수 있다. 프로세서는 예를 들어, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서, 또는 이러한 구성들의 조합과 같이 계산 장치들의 조합으로서 구현될 수 있다.
상술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 플래쉬 메모리; 판독 전용 메모리(ROM); 전기적 프로그램어블 ROM(EPROM); 전기적 삭제가능한 프로그램어블 ROM(EEPROM); 레지스터; 하드디스크; 휴대용 디스크; CD-ROM; 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC 에 위치한다. ASIC는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트로서 존재할 수 있다.
하나 이상의 예시적인 구현에서, 여기서 제시된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 통해 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독가능한 매체는 컴퓨터 저장 매체 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하기 위한 임의의 매체를 포함하는 통신 매체를 포함한다. 저장 매체는 범용 컴퓨터 또는 특별한 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 예를 들어, 이러한 컴퓨터 판독가능한 매체는 RAM,ROM,EEPROM,CD-ROM 또는 다른 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 장치들, 또는 명령 또는 데이터 구조의 형태로 요구되는 프로그램 코드 수단을 저장하는데 사용될 수 있고, 범용 컴퓨터, 특별한 컴퓨터, 범용 프로세서, 또는 특별한 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함하지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독가능한 매체로 간주될 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 통해 전송되는 경우, 이러한 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들이 이러한 매체의 정의 내에 포함될 수 있다. 여기서 사용되는 disk 및 disc은 컴팩트 disc(CD), 레이저 disc , 광 disc, DVD, 플로피 disk, 및 블루-레이 disc를 포함하며, 여기서 disk는 데이터를 자기적으로 재생하지만, disc은 레이저를 통해 광학적으로 데이터를 재생한다. 상기 조합들 역시 컴퓨터 판독가능한 매체의 범위 내에 포함될 수 있다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (31)

  1. 통신을 위한 방법으로서,
    베이스 스크램블링 시퀀스를 생성하도록 선형 피드백 시프트 레지스터(LFSR)를 초기 상태로 초기화하는 단계;
    LFSR 출력들의 선택된 조합의 모듈로-2 덧셈에 기초하여 제 1 스크램블링 시퀀스를 생성하는 단계―상기 제 1 스크램블링 시퀀스는 상기 베이스 스크램블링 시퀀스의 제 1 순환적 시프트(cyclic shift)임―; 및
    상기 제 1 스크램블링 시퀀스로 제 1 채널에 대한 스크램블링 또는 디스크램블링(descrambling)을 수행하는 단계―상기 제 1 채널은 상기 베이스 스크램블링 시퀀스에 의해 지원되는 채널들의 세트 중 하나임―를 포함하는, 통신을 위한 방법.
  2. 제 1 항에 있어서,
    상기 제 1 스크램블링 시퀀스를 생성하는 단계는:
    상기 제 1 채널에 대한 시퀀스 셀렉터 값을 결정하는 단계; 및
    상기 시퀀스 셀렉터 값에 기초하여 LFSR 출력들의 선택된 조합을 결정하는 단계를 포함하는, 통신을 위한 방법.
  3. 제 2 항에 있어서,
    상기 시퀀스 셀렉터 값을 결정하는 단계는:
    상기 제 1 채널에 대한 채널 타입 값을 결정하는 단계; 및
    상기 채널 타입 값에 기초하여 상기 시퀀스 셀렉터 값을 결정하는 단계를 포함하는, 통신을 위한 방법.
  4. 제 3 항에 있어서,
    상기 시퀀스 셀렉터 값을 결정하는 단계는:
    상기 제 1 채널의 적어도 하나의 파라미터에 대한 적어도 하나의 파라미터 값을 결정하는 단계; 및
    상기 적어도 하나의 파라미터 값에 더 기초하여 상기 시퀀스 셀렉터 값을 결정하는 단계를 더 포함하는, 통신을 위한 방법.
  5. 제 2 항에 있어서,
    상기 시퀀스 셀렉터 값은 상기 베이스 스크램블링 시퀀스에 의해 지원되는 서로 다른 채널들 및 신호들에 대해 서로 다른 값들을 할당받은 비트들의 제 1 세트를 포함하는, 통신을 위한 방법.
  6. 제 5 항에 있어서,
    상기 베이스 스크램블링 시퀀스에 의해 지원되는 채널들 및 신호들은 브로드캐스트 채널, 멀티캐스트 채널, 다운링크 공유 채널, 다운링크 제어 채널, 업링크 공유 채널, 업링크 제어 채널 및 기준 신호 중 적어도 하나를 포함하는, 통신을 위한 방법.
  7. 제 5 항에 있어서,
    상기 시퀀스 셀렉터 값은 채널-특정 또는 신호-특정 파라미터들에 대한 비트들의 제 2 세트를 더 포함하는, 통신을 위한 방법.
  8. 제 7 항에 있어서,
    상기 제 1 채널에 대한 채널-특정 파라미터들은 셀 식별자(ID), 안테나 ID, 프레임 ID, 서브프레임 ID, 심볼 ID, 사용자 장비(UE) ID, 스트림 ID 및 코드 블록 ID 중 적어도 하나를 포함하는, 통신을 위한 방법.
  9. 제 1 항에 있어서,
    상기 제 1 스크램블링 시퀀스를 생성하는 단계는:
    상기 제 1 채널에 대한 시퀀스 셀렉터 값에 기초하여 상기 LFSR의 각 출력 비트를 선택하거나 선택해제하는 단계; 및
    상기 제 1 스크램블링 시퀀스를 획득하도록 모듈로-2 덧셈으로 상기 LFSR의 선택된 출력 비트들을 합산하는 단계를 포함하는, 통신을 위한 방법.
  10. 제 1 항에 있어서,
    상기 LFSR은 상기 베이스 스크램블링 시퀀스에 의해 지원되는 모든 채널들 및 신호들에 대해 적용가능한 단일 생성 다항식을 실행하며, 상기 제 1 채널에 대한 스크램블링 또는 디스크램블링의 각 적용을 위해 리셋되는, 통신을 위한 방법.
  11. 제 1 항에 있어서,
    상기 LFSR은 상기 베이스 스크램블링 시퀀스에 의해 지원되는 모든 채널들 및 신호들에 대해 동일한 초기 상태로 초기화되는, 통신을 위한 방법.
  12. 제 1 항에 있어서,
    LFSR 출력들의 제 2 선택 조합의 모듈로-2 덧셈에 기초하여 제 2 스크램블링 시퀀스를 생성하는 단계―상기 제 2 스크램블링 시퀀스는 상기 베이스 스크램블링 시퀀스의 제 2 순환적 시프트임―; 및
    상기 제 2 스크램블링 시퀀스로 제 2 채널 또는 기준 신호에 대한 스크램블링 또는 디스크램블링을 수행하는 단계를 더 포함하는, 통신을 위한 방법.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 스크램블링 시퀀스들은 LFSR 출력들의 서로 다른 조합들에 기초하여 병렬로 생성되는, 통신을 위한 방법.
  14. 통신을 위한 장치로서,
    베이스 스크램블링 시퀀스를 생성하기 위해 선형 피드백 시프트 레지스터(LFSR)를 초기 상태로 초기화하도록, LFSR 출력들의 선택된 조합의 모듈로-2 덧셈에 기초하여 제 1 스크램블링 시퀀스를 생성하도록―상기 제 1 스크램블링 시퀀스는 상기 베이스 스크램블링 시퀀스의 제 1 순환적 시프트임―, 그리고 상기 제 1 스크램블링 시퀀스로 제 1 채널에 대한 스크램블링 또는 디스크램블링을 수행하도록―상기 제 1 채널은 상기 베이스 스크램블링 시퀀스에 의해 지원되는 채널들의 세트 중 하나임― 구성된 적어도 하나의 프로세서를 포함하는, 통신을 위한 장치.
  15. 제 14 항에 있어서,
    상기 적어도 하나의 프로세서는 상기 제 1 채널에 대한 채널 타입 값을 결정하도록, 상기 채널 타입 값에 기초하여 상기 제 1 채널에 대한 시퀀스 셀렉터 값을 결정하도록, 그리고 상기 시퀀스 셀렉터 값에 기초하여 LFSR 출력들의 선택된 조합을 결정하도록 구성되는, 통신을 위한 장치.
  16. 제 15 항에 있어서,
    상기 적어도 하나의 프로세서는 상기 제 1 채널의 적어도 하나의 파라미터에 대한 적어도 하나의 파라미터 값을 결정하도록, 그리고 상기 적어도 하나의 파라미터 값에 더 기초하여 상기 시퀀스 셀렉터 값을 결정하도록 구성되는, 통신을 위한 장치.
  17. 제 14 항에 있어서,
    상기 적어도 하나의 프로세서는 상기 제 1 채널에 대한 시퀀스 셀렉터 값을 결정하도록―상기 시퀀스 셀렉터 값은 채널 또는 신호 타입에 대한 비트들의 제 1 세트 및 채널-특정 또는 신호-특정 파라미터들에 대한 비트들의 제 2 세트를 포함함―, 그리고 상기 시퀀스 셀렉터 값에 기초하여 LFSR 출력들의 선택된 조합을 결정하도록 구성되는, 통신을 위한 장치.
  18. 통신을 위한 장치로서,
    베이스 스크램블링 시퀀스를 생성하도록 선형 피드백 시프트 레지스터(LFSR)를 초기 상태로 초기화하기 위한 수단;
    LFSR 출력들의 선택된 조합의 모듈로-2 덧셈에 기초하여 제 1 스크램블링 시퀀스를 생성하기 위한 수단―상기 제 1 스크램블링 시퀀스는 상기 베이스 스크램블링 시퀀스의 제 1 순환적 시프트임―; 및
    상기 제 1 스크램블링 시퀀스로 제 1 채널에 대한 스크램블링 또는 디스크램블링을 수행하기 위한 수단―상기 제 1 채널은 상기 베이스 스크램블링 시퀀스에 의해 지원되는 채널들의 세트 중 하나임―을 포함하는, 통신을 위한 장치.
  19. 제 18 항에 있어서,
    상기 제 1 스크램블링 시퀀스를 생성하기 위한 수단은:
    상기 제 1 채널에 대한 채널 타입 값을 결정하기 위한 수단;
    상기 채널 타입 값에 기초하여 상기 제 1 채널에 대한 시퀀스 셀렉터 값을 결정하기 위한 수단; 및
    상기 시퀀스 셀렉터 값에 기초하여 LFSR 출력들의 선택된 조합을 결정하기 위한 수단을 포함하는, 통신을 위한 장치.
  20. 제 19 항에 있어서,
    상기 시퀀스 셀렉터 값을 결정하기 위한 수단은:
    상기 제 1 채널의 적어도 하나의 파라미터에 대한 적어도 하나의 파라미터 값을 결정하기 위한 수단; 및
    상기 적어도 하나의 파라미터 값에 더 기초하여 상기 시퀀스 셀렉터 값을 결정하기 위한 수단을 더 포함하는, 통신을 위한 장치.
  21. 제 18 항에 있어서,
    상기 제 1 스크램블링 시퀀스를 생성하기 위한 수단은:
    상기 제 1 채널에 대한 시퀀스 셀렉터 값을 결정하기 위한 수단―상기 시퀀스 셀렉터 값은 채널 또는 신호 타입에 대한 비트들의 제 1 세트 및 채널-특정 또는 신호-특정 파라미터들에 대한 비트들의 제 2 세트를 포함함―; 및
    상기 시퀀스 셀렉터 값에 기초하여 LFSR 출력들의 선택된 조합을 결정하기 위한 수단을 포함하는, 통신을 위한 장치.
  22. 컴퓨터 프로그램 물건으로서,
    적어도 하나의 컴퓨터로 하여금 베이스 스크램블링 시퀀스를 생성하도록 선형 피드백 시프트 레지스터(LFSR)를 초기 상태로 초기화하게 하기 위한 코드;
    상기 적어도 하나의 컴퓨터로 하여금 LFSR 출력들의 선택된 조합의 모듈로-2 덧셈에 기초하여 제 1 스크램블링 시퀀스를 생성하게 하기 위한 코드―상기 제 1 스크램블링 시퀀스는 상기 베이스 스크램블링 시퀀스의 제 1 순환적 시프트임―; 및
    상기 적어도 하나의 컴퓨터로 하여금 상기 제 1 스크램블링 시퀀스로 제 1 채널에 대한 스크램블링 또는 디스크램블링을 수행하게 하기 위한 코드―상기 제 1 채널은 상기 베이스 스크램블링 시퀀스에 의해 지원되는 채널들의 세트 중 하나임―를 포함하는 컴퓨터-판독가능한 매체를 포함하는, 컴퓨터 프로그램 물건.
  23. 통신을 위한 방법으로서,
    제 1 스크램블링 시퀀스로 기준 신호에 대한 양의 주파수들에 대해 스크램블링 또는 디스크램블링을 수행하는 단계; 및
    제 2 스크램블링 시퀀스로 기준 신호에 대한 음의 주파수들에 대해 스크램블링 또는 디스크램블링을 수행하는 단계를 포함하는, 통신을 위한 방법.
  24. 제 23 항에 있어서,
    상기 제 1 스크램블링 시퀀스의 시작을 시스템 대역폭의 중심에 매핑하고 양의 주파수 방향으로 바깥쪽으로 횡단(traverse)하는 단계; 및
    상기 제 2 스크램블링 시퀀스의 시작을 상기 시스템 대역폭의 중심에 매핑하고 음의 주파수 방향으로 바깥쪽으로 횡단하는 단계를 더 포함하는, 통신을 위한 방법.
  25. 제 23 항에 있어서,
    베이스 스크램블링 시퀀스의 제 1 순환적 시프트에 기초하여 상기 제 1 스크램블링 시퀀스를 생성하는 단계; 및
    상기 베이스 스크램블링 시퀀스의 제 2 순환적 시프트에 기초하여 상기 제 2 스크램블링 시퀀스를 생성하는 단계를 더 포함하는, 통신을 위한 방법.
  26. 제 23 항에 있어서,
    적어도 하나의 스크램블링 시퀀스 생성기를 시작 포인트로 리셋팅하는 단계;
    상기 적어도 하나의 스크램블링 시퀀스 생성기로 상기 제 1 스크램블링 시퀀스의 첫 번째 M개 스크램블링 비트들을 생성하는 단계―여기서 M은 시스템 대역폭에 기초하여 결정됨―; 및
    상기 적어도 하나의 스크램블링 시퀀스 생성기로 상기 제 2 스크램블링 시퀀스의 첫 번째 M개 스크램블링 비트들을 생성하는 단계를 더 포함하는, 통신을 위한 방법.
  27. 제 23 항에 있어서,
    주파수 극성 파라미터에 대한 제 1 값을 포함하는 제 1 시퀀스 셀렉터 값을 결정하는 단계;
    상기 주파수 극성 파라미터에 대한 제 2 값을 포함하는 제 2 시퀀스 셀렉터 값을 결정하는 단계;
    상기 제 1 스크램블링 시퀀스를 획득하도록 상기 제 1 시퀀스 셀렉터 값에 기초하여 베이스 스크램블링 시퀀스를 순환적으로 시프팅하는 단계; 및
    상기 제 2 스크램블링 시퀀스를 획득하도록 상기 제 2 시퀀스 셀렉터 값에 기초하여 상기 베이스 스크램블링 시퀀스를 순환적으로 시프팅하는 단계를 더 포함하는, 통신을 위한 방법.
  28. 통신을 위한 장치로서,
    제 1 스크램블링 시퀀스로 기준 신호에 대한 양의 주파수들에 대해 스크램블링 또는 디스크램블링을 수행하도록, 그리고 제 2 스크램블링 시퀀스로 기준 신호에 대한 음의 주파수들에 대해 스크램블링 또는 디스크램블링을 수행하도록 구성된 적어도 하나의 프로세서를 포함하는, 통신을 위한 장치.
  29. 제 28 항에 있어서,
    상기 적어도 하나의 프로세서는 상기 제 1 스크램블링 시퀀스의 시작을 시스템 대역폭의 중심에 매핑하고 양의 주파수 방향으로 바깥쪽으로 횡단하도록, 그리고 상기 제 2 스크램블링 시퀀스의 시작을 상기 시스템 대역폭의 중심에 매핑하고 음의 주파수 방향으로 바깥쪽으로 횡단하도록 구성되는, 통신을 위한 장치.
  30. 제 28 항에 있어서,
    상기 적어도 하나의 프로세서는 베이스 스크램블링 시퀀스의 제 1 순환적 시프트에 기초하여 상기 제 1 스크램블링 시퀀스를 생성하도록, 그리고 상기 베이스 스크램블링 시퀀스의 제 2 순환적 시프트에 기초하여 상기 제 2 스크램블링 시퀀스를 생성하도록 구성되는, 통신을 위한 장치.
  31. 제 28 항에 있어서,
    상기 적어도 하나의 프로세서는 주파수 극성 파라미터에 대한 제 1 값을 포함하는 제 1 시퀀스 셀렉터 값을 결정하도록, 상기 주파수 극성 파라미터에 대한 제 2 값을 포함하는 제 2 시퀀스 셀렉터 값을 결정하도록, 상기 제 1 스크램블링 시퀀스를 획득하기 위해 상기 제 1 시퀀스 셀렉터 값에 기초하여 베이스 스크램블링 시퀀스를 순환적으로 시프트하도록, 그리고 상기 제 2 스크램블링 시퀀스를 획득하기 위해 상기 제 2 시퀀스 셀렉터 값에 기초하여 상기 베이스 스크램블링 시퀀스를 순환적으로 시프트하도록 구성되는, 통신을 위한 장치.
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