CN103354533B - 用于通信系统中的加扰序列生成的方法和装置 - Google Patents

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Abstract

描述了用于在通信系统中执行加扰和解扰的技术。在一个方案中，可以基于线性反馈移位寄存器(LFSR)所生成的基本加扰序列的不同的循环移位来生成用于不同信道和信号的不同加扰序列，该基本加扰序列可以是最大长度序列。可以通过(i)基于信道类型值和该信道的至少一个参数值确定序列选择器值，以及(ii)基于序列选择器值对基本加扰序列进行循环移位，来生成用于给定信道的加扰序列。在另一个方案中，可以用两个加扰序列来生成在可变的系统带宽上发送的参考信号，这两个加扰序列可以是基本加扰序列的不同的循环移位。可以分别用第一和第二加扰序列来执行参考信号的正和负频率的加扰/解扰。

Description

用于通信系统中的加扰序列生成的方法和装置
本申请是申请日为2008年10月03日，题为“通信系统中的加扰序列生成”，申请号为200880110175.0的专利申请的分案申请。
本申请要求2007年10月4日提交的、名称为“METHOD AND APPARATUS FORSCRAMBLING SEQUENCE GENERATION IN A COMMUNICATION SYSTEM”的美国临时申请No.60/977,638的优先权，该申请被转让给本申请的受让人并且以引用的方式并入本文。
技术领域
本公开整体涉及通信，并且更具体而言涉及用于在通信系统中生成加扰序列的技术。
背景技术
如今已广泛地部署了通信系统以提供各种通信内容，如语音、视频、分组数据、消息、广播等。这些系统可以是能够通过共享可用的系统资源来支持多个用户的多址系统。这种多址系统的例子包括：码分多址(CDMA)系统、时分多址(TDMA)系统、频分多址(FDMA)系统、正交FDMA(OFDMA)系统和单载波FDMA(SC-FDMA)系统。
通信系统可以在发射信号生成过程中的各个点进行加扰。加扰是将数据与加扰序列相乘以将数据随机化的过程。加扰序列可以是具有良好的频谱和相关特性的伪随机数(PN)序列。可以由于各种原因而执行加扰，如为了将来自不同的发射机的信号之间的持续干扰随机化、为了避免不希望的信号频谱特性等。可以以不同的方式对不同的信道和信号执行加扰。希望能够对所有信道和信号有效地执行加扰。
发明内容
本文描述了用于在通信系统中执行加扰和解扰的技术。在一个方案中，可以基于基本加扰序列的不同的循环移位来生成用于不同信道和信号的不同加扰序列。该基本加扰序列可以是利用线性反馈移位寄存器(LFSR)所生成的最大长度序列。LFSR可以实现可用于所支持的所有信道和信号的单个生成多项式。
在一个设计中，可以将LFSR初始化到初始状态，以生成基本加扰序列。可以基于选择的LFSR输出组合的模2加来生成第一加扰序列。选择的LFSR输出组合可以基于信道的序列选择器值来确定。序列选择器值可以基于信道类型值和信道的至少一个参数值来确定。序列选择器值可以包括：(i)第一组比特，其对于所支持的不同信道和信号可被赋予不同值，以及(ii)用于信道专用的或信号专用的参数的第二组比特。然后可以利用加扰序列对信道执行加扰或解扰。
在另一个方案中，可以使用两个加扰序列来生成在可变系统带宽上发送的参考信号。在一个设计中，所述两个加扰序列可以基于基本加扰序列的不同循环移位来生成。第一加扰序列可以使其开头映射到系统带宽的中心并且可以沿正频率方向向外横移。第二加扰序列可以使其开头映射到系统带宽的中心并且可以沿负频率方向向外横移。可以利用第一加扰序列执行用于参考信号的正频率的加扰或解扰。可以利用第二加扰序列执行用于参考信号的负频率的加扰或解扰。该设计可以确保在系统频带中心的加扰序列不管系统带宽怎样都相同。该设计还可以简化用于参考信号的加扰序列的生成而不管系统带宽。
下文中更详细地描述了本公开的各个方案和特征。
附图说明
图1示出了无线通信系统。
图2示出了示例性帧结构。
图3示出了加扰序列生成器的方框图。
图4示出了用于参考信号的两个加扰序列的使用。
图5示出了用于执行加扰或解扰的过程。
图6示出了用于生成加扰序列的过程。
图7示出了用于执行加扰或解扰的装置。
图8示出了用于处理参考信号的过程。
图9示出了用于处理参考信号的装置。
图10示出了节点B和UE的方框图。
具体实施方式
本文所述的技术可用于各种有线和无线通信系统，如CDMA、TDMA、FDMA、OFDMA、SC-FDMA和其它系统。术语“系统”和“网络”一般可以互换使用。CDMA系统可以实现诸如通用地面无线电接入(UTRA)、cdma2000等的无线技术。UTRA包括宽带CDMA(WCDMA)和CDMA的其它变形。cdma2000涵盖IS-2000、IS-95和IS-856标准。TDMA系统可以实现诸如全球移动通信系统(GSM)的无线技术。OFDMA系统可以实现诸如演进的UTRA(E-UTRA)、超移动宽带(UMB)、IEEE802.11(WiFi)、IEEE 802.16(WiMAX)、IEEE 802.20、等的无线技术。UTRA和E-UTRA是通用移动通信系统(UMTS)的一部分。3GPP长期演进(LTE)是UMTS的即将发布的使用E-UTRA的版本，其在下行链路上采用OFDMA，在上行链路上采用SC-FCDMA。在名为“第三代合作伙伴计划”(3GPP)的组织的文献中描述了UTRA、E-UTRA、UMTS、LTE和GSM。在名为“第三代合作伙伴计划2”(3GPP 2)的组织的文献中描述了cdma2000和UWB。为了清楚起见，以下针对LTE来描述该技术的特定方案，并且在以下大部分描述中使用LTE技术。
图1示出了无线通信系统100，其可以是LTE系统。系统100可以包括多个节点B 110和其它网络实体。节点B可以是与UE进行通信的固定站并且还可以被称为演进的节点B(eNB)、基站、接入点等。每个节点B 110为特定地理区域提供通信覆盖。为了提高系统容量，可以将节点B的总覆盖区域分割成多个(例如，3个)更小的区域。每个更小的区域可以由各自的节点B子系统进行服务。在3GPP中，术语“小区”可以是指节点B的最小覆盖区域和/或对该覆盖区域进行服务的节点B子系统。
UE 120可以散布在该系统中，并且每个UE可以是固定的或移动的。UE还可以被称为移动站、终端、接入终端、用户单元、站等。UE可以是蜂窝电话、个人数字助理(PDA)、无线调制解调器、无线通信设备、手持设备、膝上电脑、无绳电话等。UE可以经由下行链路和上行链路与节点B进行通信。下行链路(或前向链路)是指从节点B到UE的通信链路，上行链路(或反向链路)是指从UE到节点B的通信链路。
LTE在下行链路上利用正交频分复用(OFDM)并且在上行链路上利用单载波频分复用(SC-FDM)。OFDM和SC-FDM将系统带宽分割成多(K)个正交的子载波，所述子载波又被称为音调、频段等。每个子载波都可以调制有数据。通常，在频域中用OFDM而在时域中用SC-FDM来发送调制符号。相邻的子载波之间的间隔可以是固定的，并且子载波的总数量(K)可以取决于系统带宽。例如，对于1.25、2.5、5、10或20MHz的系统带宽，K分别可以等于128、256、512、1024或2048。
可以将总共K个子载波分组成资源块。在一个时隙中每个资源块可以包括N个子载波(例如，N＝12个子载波)。可以向UE分配可用的资源块来进行业务数据和控制信息的传输。
图2示出了LTE中使用的帧结构200的实例。可以将下行链路的传输时间线分割成以无线帧为单元。每个无线帧可以具有预定的持续时间(例如，10毫秒(ms)并且可以被分割成具有索引0到9的10个子帧)。每个子帧可以包括两个时隙，并且每个时隙可以包括L个符号周期，例如，对于扩展循环前缀(CP)来说包括L＝6个符号周期或者对于标准循环前缀来说包括L＝7个符号周期。可以将每个子帧中的2L个符号周期赋予索引0到2L-1.
系统可以支持用于在下行链路和上行链路上发送数据和控制信息的各种信道。系统还可以支持参考信号和用于各种目的的其它信号。表1列出了根据一个设计的系统可以支持的一些信道和信号。系统还可以支持其它信道和/或信号。参考信号是基于已知的数据生成的信号并且还可以被称为导频、前导码、训练参考信号、探测参考信号等。如下所述，可以用一个或多个伪随机序列(PRS)生成下行链路参考信号(其还可以被称为小区专用的参考信号)。
表1
在发射机处可以为如表1所示的各种信道和信号执行加扰。对于一些信道/信号，可能希望使得加扰序列与信道/信号所占用的资源元素或块相关联。对于其它信道/信号，最好使得加扰序列与所占用的资源元素或块不相关联。
可以在接收机处执行解扰，以去除发射机所执行的加扰。可以使用与发射机处用于加扰的加扰序列相同的序列来执行解扰。希望有效地生成用于不同信道/信号的加扰序列。
在一个方案中，描述了可用于对不同信道和信号进行加扰和解扰的加扰序列生成设计。可以生成基本加扰序列以使得该序列的不同移位足够不相关。然后基本加扰序列的不同的循环移位可用于不同的信道和信号。
在一个设计中，可以使用二进制最大长度序列，其通常又被称为m序列，来作为基本加扰序列。对于给定的度Q，m序列的最大可能长度为L＝2Q-1。可以用线性反馈移位寄存器(LFSR)来生成m序列，LFSR实现本原多项式。m序列长度应该足够长。在一个设计中，可以使用50比特的LFSR来生成长度为250-1的m序列。可以将m序列的生成多项式G(x)表示为：
G(x)＝x50+g49·x49+g48·x48+...+g2·x2+g1·x+1， 方程(1)
其中，g1到g49是生成多项式的系数，并且
x1到x50分别是在LFSR中第一到最后一个延迟的输出。
方程(1)示出了生成多项式G(x)的通用形式。对于i＝1,...,49，每个系数gi可以等于‘1’或‘0’。可以用49个系数g1到g49的值的不同集合来定义不同的生成多项式。
通常，具有任意合适的度的生成多项式G(x)可以用于基本加扰序列。对所有信道和信号可以使用同一生成多项式G(x)，这然后可以避免需要重新配置LFSR。可以将LFSR对于所有信道和信号都设置到同一初始状态。可以通过对不同的LFSR输出组合进行模2求和来获得基本加扰序列的不同循环移位。该模2和中要包括的具体LFSR可由希望的循环移位来确定。或者，可以通过设置不同的初始状态并且对特定的LFSR输出组合进行模2求和来实现希望的循环移位。还可以使用多个LFSR，并且可以将生成的输出模2求和，以获得希望的加扰序列。
图3示出了用于实现方程(1)中所示的生成多项式的加扰序列生成器300的设计的方框图。生成器300包括LFSR 310(其又被称为PN生成器)和循环移位单元320(其又被称为屏蔽单元)。在LFSR 310中，串联耦合50个延迟单元312-1到312-50，其中每个延迟单元提供一个采样周期的延迟。第一延迟单元312-1将它的输入耦合到模2加单元316的输出。其余每个延迟单元将其输入耦合到前一个延迟单元的输出。前49个延迟单元312-1到312-49还分别将它们的输出提供给49个乘法器314-1到314-49。最后一个延迟单元312-50将其输出直接提供给模2加单元316。每个乘法器314将它的输入与各自的系数gi相乘，并且将其输出提供给模2加单元316。图3示出了分别用于49个系数g1到g49的49个乘法器314-1到314-49。如果每个乘法器314的系数gi等于‘1’则该乘法器可以存在，如果每个乘法器314的系数等于‘0’则该乘法器可以省略(不连接)。单元316对其所有输入执行模2加并且提供基本加扰序列，该基本加扰序列被反馈到第一延迟单元312-1。
在循环移位单元320中，50个AND(与)门322-1到322-50分别接收50个延迟单元312-1到312-50的输出。50个AND门322-1到322-50还分别接收序列选择器的50个比特m0到m49。序列选择器确定循环移位的量，并且50个选择器比特m0到m49的不同值对应于基本加扰序列的不同循环移位。每个AND门322对其两个输入执行逻辑AND，并且将其输出提供给模2加单元324。单元324对其所有50个输入执行模2加，并且提供具有所选的循环移位的加扰序列。
可以在每次应用加扰的开始复位加扰序列生成器300。例如，可以在每个用于下行链路参考信号的符号周期、每个在PDSCH上发送的码块复位一次加扰序列生成器300。对于二进制编码比特的加扰，可以为每个编码比特生成一个加扰比特，并且每个编码比特可以与其加扰比特相乘以生成已加扰比特。对于解扰，每个已加扰比特可以与其加扰比特相乘以获得对应的编码比特。
可以通过选择不同的LFSR输出进行求和来区分用于不同信道和信号的加扰序列。在方程(1)和图3所示的设计中，50个延迟单元312-1到312-50支持50个选择器比特，可以使用该50个选择器比特来获得250个不同的循环移位。可以以各种方式为不同信道和信号分配50个选择器比特。表2示出了用于分配50个选择器比特的一个设计。
表2
字段 序列生成器赋值 比特数量
预留 m48和m49 2
信道/信号类型 m44…m47 4
信道/信号专用的字段 m0…m43 44
在表2所示的设计中，对50个选择器比特进行划分，使得前两个比特被预留，后四个比特用于信道/信号类型并且其余44个比特用于信道/信号专用的参数。
表3根据一个设计给出了用于不同信道/信号类型的4个选择器比特m44到m47的值。
表3——信道/信号类型
对于具有标准循环前缀和扩展循环前缀的PRS、PDCCH、PDSCH和PUSCH，可以假设10ms的周期。对于PBCH，可以假设40ms的周期。对于PCFICH、PHICH和PMCH可以假设10、20或40ms的周期。
表4根据一个设计给出了用于具有标准循环前缀和扩展循环前缀的PRS的信号专用的字段。Cell_ID参数指示发送下行链路参考信号的小区的小区标识符(ID)。SSC_ID参数指示一组可用的辅同步码(SSC)序列之中的特定SSC序列。Antenna_ID参数指示节点B处的特定天线。Subframe_ID参数指示无线帧中的10个子帧之中的特定子帧。Symbol_ID参数指示子帧中的12个或14个OFDMA符号之中的特定OFDMA符号。Frequency_+/-指示扰码序列是用于正频率还是负频率，如下所述。
表4——用于PRS的信号专用的字段
表5根据一个设计给出了用于PDCCH和PDSCH的信道专用的字段。UE MAC_ID参数指示分配给UE的媒体访问控制(MAC)ID。Stream_ID参数指示在PDSCH上正在发送的数据流。Code_Block_ID参数指示在PDSCH上正在发送的特定码块。表5中的设计支持根据PDSCH的Cell_ID和UE MAC_ID的加扰。
表5——用于PDCCH和PDSCH的信道专用的字段
表6根据一个设计给出了用于PBCH和PCFICH的信道专用的字段。Frame_ID参数指示特定的无线帧。
表6——用于PBCH和PCFICH的信道专用的字段
表7根据一个设计给出了用于PHICH和PMCH的信道专用的字段。
表7——用于PHICH和PMCH的信道专用的字段
表8根据一个设计给出了用于PUSCH的信道专用的字段
表8——用于PUSCH的信道专用的字段
在上述设计中，可以基于序列选择器值来生成用于信道或信号的加扰序列，该序列选择器值可以包括针对信道或信号的参数/属性的一组参数值。可以通过将符号ID、时隙ID、子帧ID、帧ID等包括在序列选择器的该组参数中来弹性地控制加扰序列的时间周期。可以通过将资源元素/块包括或排除在序列选择器的该组参数中来将加扰序列与资源元素或块相关联或不相关联。
本文所述的加扰序列生成器可以简化所有感兴趣的信道和信号的加扰序列的生成。加扰序列生成器可以生成当前信道和信号以及将来可能增加的新信道和信号的加扰序列。可以通过使用一些预留的值传送新的信道、信号和/或参数来支持新的信道、信号和/或参数。
在一个设计中，可以使用单个加扰序列生成器来生成所有信道和信号的加扰序列。可以根据最长的加扰序列的需要，尽可能多次地对加扰序列生成器进行定时。对于较短的加扰序列，可以仅生成希望长度的初始部分。在另一个设计中，可以实现加扰序列生成器的多个实例，并且每个加扰序列生成器可以支持一个或多个信道和/或信号。该设计可以更适用于某些硬件架构。
在另一个方案中，可以使用两个加扰序列来生成可以在可变系统带宽上发送的下行链路参考信号。例如，在LTE中系统带宽可以是1.25、2.5、5、10或20MHz。可能希望用于下行链路参考信号的加扰序列具有嵌套的结构。例如，用于10MHz系统带宽的加扰序列应该与用于20MHz系统带宽的加扰序列的中心部分匹配。
在一个设计中，可以为下行链路参考信号生成两个加扰序列，并且可以通过序列选择器中的Frequency_+/-比特来区分这两个加扰序列。可以将加扰序列用作PRS序列来生成下行链路参考信号。第一加扰序列可以用于对‘正频率’进行加扰，第二加扰序列可以用于对‘负频率’进行加扰。
图4示出了用于生成用于下行链路参考信号的两个加扰序列的设计。第一加扰序列包括N个加扰比特u0到uN-1，其中N是20MHz最大系统带宽所需要的加扰比特的最大数量。第二加扰序列包括N个加扰比特v0到vN-1。可以用表4中所示的参数并且将Frequency_+/-设置为‘1’来生成第一加扰序列。可以使用相同的参数但是将Frequency_+/-设置为‘0’来生成第二加扰序列。
为了生成下行链路参考信号，可以使用第一加扰序列对从最小正频率开始的正频率进行加扰。一般不使用中心或DC子载波。可以按照升频的顺序将第一加扰序列映射到用于下行链路参考信号的子载波，如图4中所示。可以使用第二加扰序列对从最高负频率开始的‘负频率’，即最接近DC子载波的子载波进行加扰。可以按照相反的方向将第二加扰序列映射到用于下行链路参考信号的子载波。
如图4中所示，对于20MHz的系统带宽，可以使用完整的第一加扰序列，并且可以将所有N个加扰比特u0到uN-1映射到用于下行链路参考信号的N个正子载波。可以使用完整的第二加扰序列，并且可以将所有N个加扰比特v0到vN-1映射到用于下行链路参考信号的N个负子载波。对于小于20MHz的系统带宽，可以使用第一加扰序列的初始部分，并且可以将M个加扰比特u0到uM-1映射到用于下行链路参考信号的M个正子载波。可以使用第二加扰序列的初始部分，并且可以将M个加扰比特v0到vM-1映射到用于下行链路参考信号的M个负子载波。M可以取决于系统带宽并且可以小于N。
图4中所示的加扰序列生成设计确保在系统频带中心的加扰序列不管系统带宽怎样都相同。此外，该设计不需要在每个携带下行链路参考信号的OFDMA符号中生成完整的第一和第二加扰序列。通过使第一和第二加扰序列的开头映射到系统带宽的中心并且通过沿着正频率和负频率两个方向向外横移，如图4中所示，仅生成实际使用的加扰比特。该设计可以简化加扰序列生成并且可以避免冗余操作。该设计还有效地支持不同的系统带宽、用于下行链路参考信号的不同数量的子载波以及不同的加扰序列长度。
图4中的设计还允许同时生成用于下行链路参考信号的正频率和负频率部分的第一和第二加扰序列。如果加扰序列非常长，那么可以将加扰序列分割成段，并且可以用加扰序列生成器的多个实例并行处理加扰序列的不同的段。存储器可以存储用于每个段的加扰序列生成器的初始LFSR状态。
在可替换的设计中，可以使用长度为2N的单个加扰序列来生成下行链路参考信号。可以将该加扰序列的开头映射到最左边(或最负)的频率，并且该加扰序列可以横移到最右边(或最正)的频率。在该设计中，可以丢弃加扰序列的初始部分，所丢弃的数量取决于系统带宽。该设计实质上生成用于20MHz的整个加扰序列并且根据具体系统带宽的需要仅使用可变长度的中心部分。该设计还要求更多的开销，因为一部分所生成的加扰比特将被丢掉。
图5示出了用于在通信系统中的发射机执行加扰或者在接收机执行解扰的过程500的设计。可以由节点B、UE或一些其它实体执行过程500。
可以将LFSR初始化到初始状态，以生成基本加扰序列(方框512)。可以基于选择的LFSR输出组合的模2加来生成第一加扰序列，其中第一加扰序列是基本加扰序列的第一循环移位(方框514)。可以利用第一加扰序列执行用于第一信道的加扰或解扰，其中第一信道是基本加扰序列所支持的一组信道和可能的信号的其中一个(方框516)。还可以基于选择的第二LFSR输出组合的模2加来生成第二加扰序列，其中第二加扰序列是基本加扰序列的第二循环移位。可以基于不同的LFSR输出组合并行生成第一和第二加扰序列。可以利用第二加扰序列执行对第二信道或参考信号的加扰或解扰。
在方框512的一个设计中，LFSR可以实现可应用于所支持的所有信道和信号的单个生成多项式。可以针对用于第一信道的加扰或解扰的每个应用复位LFSR。对于所支持的所有信道和信号，可以将LFSR初始化到同一初始状态。
图6示出了用于生成第一加扰序列的过程600的设计。过程600是图5中的方框514的一个设计。可以确定第一信道的信道类型值(方框612)。还可以确定第一信道的至少一个参数的至少一个参数值(方框614)。可以基于该信道类型值和该至少一个参数值确定用于第一信道的序列选择器值(方框616)。可以基于该序列选择器值生成用于执行模2加的LFSR输出组合(方框618)。可以通过(i)基于该序列选择器值选择或者排除LFSR的每个输出比特并且(ii)用模2加对所选择的LFSR的输出比特进行求和以获得第一加扰序列，来获得第一加扰序列。
序列选择器值可以包括对于基本加扰序列所支持的不同信道和信号可被赋予不同值的第一组比特。序列选择器值还可以包括用于信道专用的或信号专用的参数的第二组比特。所支持的信道和信号可以包括广播信道、组播信道、下行链路共享信道、下行链路控制信道、上行链路共享信道、上行链路控制信道、参考信号、一些其它信道或信号，或其任意组合。信道专用的或信号专用的参数可以包括小区ID、天线ID、帧ID、子帧ID、符号ID、UEID、流ID、码块ID、一些其它参数，或者其任意组合。
图7示出了用于在通信系统中执行加扰或解扰的装置700的设计。装置700包括：模块712，用于将LFSR初始化到初始状态，以生成基本加扰序列；模块714，用于基于选择的LFSR输出组合的模2加来生成第一加扰序列，其中第一加扰序列是基本加扰序列的第一循环移位；以及模块716，用于利用第一加扰序列执行第一信道的加扰和解扰，其中第一信道是基本加扰序列所支持的一组信道的其中一个。
图8示出了用于处理参考信号的过程800的设计。可以由节点B、UE或一些其它实体来执行过程800。可以基于基本加扰序列的第一循环移位生成第一加扰序列(方框812)。可以基于基本加扰序列的第二循环移位生成第二加扰序列(方框814)。第一加扰序列可以使其开头映射到系统带宽的中心并且可以沿正频率方向向外横移，例如，如图4中所示(方框816)。第二加扰序列可以使其开头映射到系统带宽的中心并且可以沿负频率方向向外横移，例如，如图4中所示(方框818)。可以利用第一加扰序列执行针对参考信号的正频率的加扰或解扰(方框820)。可以利用第二加扰序列执行针对参考信号的负频率的加扰或解扰(方框822)。
在方框812和814的一个设计中，可以确定包括频率极性参数(例如，Frequency_+/-参数)的第一值的第一序列选择器值。还可以确定包括频率极性参数的第二值的第二序列选择器值。可以基于第一序列选择器值来对基本加扰序列进行循环移位以获得第一加扰序列。还可以基于第二序列选择器值对基本加扰序列进行循环移位以获得第二加扰序列。
在方框812和814的一个设计中，可以将至少一个加扰序列生成器复位到起始点。可以用该加扰序列生成器生成第一加扰序列的前M个加扰比特，其中M是基于系统带宽来确定的。还可以用该加扰序列生成器生成第二加扰序列的前M个加扰比特。
图9示出了用于处理参考信号的装置900的设计。装置900包括：模块912，用于基于基本加扰序列的第一循环移位生成第一加扰序列；模块914，用于基于基本加扰序列的第二循环移位生成第二加扰序列；模块916，用于使第一加扰序列的开头映射到系统带宽的中心并且沿正频率方向向外横移；模块918，用于使第二加扰序列的开头映射到系统带宽的中心并且沿负频率方向向外横移；模块920，用于利用第一加扰序列执行用于参考信号的正频率的加扰或解扰；以及模块922，用于利用第二加扰序列执行用于参考信号的负频率的加扰或解扰。
图7和9中的模块可以包括处理器、电子设备、硬件设备、电子组件、逻辑电路、存储器等，或者其任意组合。
图10示出了节点B 110和UE 120的设计的方框图，节点B 110和UE120可以是图1中的节点B中的一个和UE中的一个。在该设计中，节点B110装配有T个天线1034a到1034t，UE120装配有R个天线1052a到1052r，其中通常T≥1并且R≥1。
在节点B 110，发射处理器1020可以从数据源1012接收用于一个或多个UE的业务数据，基于为每个UE选择的一个或多个调制和编码方案对该UE的业务数据进行处理并且提供用于共享/数据信道的符号。发射处理器1020接收并且处理广播和组播数据并且提供用于广播和组播信道的符号。发射处理器1020还可以接收并且处理来自控制器/处理器1040的控制信息，并且提供用于控制信道的符号。发射处理器1020还可以生成用于参考信号、同步信号等的符号。发射处理器1020可以对不同信道和信号执行加扰，如上所述。
发射(TX)多输入多输出(MIMO)处理器1030可以对不同信道和信号的符号进行复用。TX MIMO处理器1030可以对复用符号(如果有的话)执行空间处理(例如，预编码)，并且向T个调制器(MOD)1032a到1032t提供T个输出符号流。每个调制器1032可以对各自的输出符号流进行处理(例如，用于OFDM)以获得输出采样流。每个调制器1032还可以对其输出采样流进行处理(例如，转换成模拟、滤波、放大和上变频)以获得下行链路信号。然后分别经由T个天线1034a到1034t发射来自调制器1032a到1032t的T个下行链路信号。
在UE 120，R个天线1052a到1052r可以接收来自节点B 110的下行链路信号并且分别向解调器(DEMOD)1054a到1054r提供接收信号。每个解调器1054可以对各自的接收信号进行调节(例如，滤波、放大、下变频和数字化)以获得输入采样，并且还可以处理该输入采样(例如，用于OFDM)以获得接收符号。MIMO检测器1056可以从所有R个解调器1054a到1054r获得接收符号，对接收符号(如果有的话)执行MIMO检测并且提供检测符号。接收处理器1058可以对检测符号进行处理(例如，解调、解交织和解码)，向数据宿1060提供用于UE 120的解码数据并且向控制器/处理器1080提供解码的控制信息。
在上行链路上，在UE 120处，来自数据源1062的业务数据和来自控制器/处理器1080的控制信息可以由发射处理器1064进行处理，进一步由TX MIMO处理器1066(如果有的话)进行处理，由调制器1054a到1054r进行调节并且发送给节点B 110。在节点B 110，来自UE 120的上行链路信号可以由天线1034进行接收，由解调器1032进行调节，由MIMO检测器1036(如果有的话)进行处理并且进一步由接收处理器1038进行处理以获得UE 120所发送的业务数据和控制信息。
控制器/处理器1040和1080可以分别指导节点B 110和UE 120处的操作。在节点B110。存储器1042和1082可以分别存储用于节点B 110和UE 120的数据和程序代码。调度器1044可以针对下行链路和/或上行链路传输对UE进行调度，并且可以为所调度的UE提供资源分配。
可以通过节点B 110处的一个或多个处理器也可以通过UE 120处的一个或多个处理器执行图5中的过程500、图6中的过程600、图8中的过程800和/或针对本文所述的技术的其它过程。例如，发射处理器1020和1064可以执行用于加扰的过程500和/或600，并且接收处理器1038和1058可以执行用于解扰的过程500和/或600。发射处理器1020还可以执行用于加扰下行链路参考信号的过程800，并且接收处理器1058可以执行用于解扰下行链路参考信号的过程800。
本领域技术人员可以理解，可以使用多种不同的技术和技艺中的任意一个来表示信息和信号。例如，在上述整个说明书中提及的数据、指令、命令、信息、信号、比特、符号和码片可以用电压、电流、电磁波、磁场或粒子、光场或粒子或者其任意组合来表示。
本领域技术人员还应当明白，结合本申请的实施例描述的各种示例性的逻辑方框、模块、电路和算法步骤可以实现成电子硬件、计算机软件或二者的组合。为了清楚地表示硬件和软件之间的可交换性，上文对各种示例性的部件、方框、模块、电路和步骤均围绕其功能进行了总体描述。至于这种功能是实现成硬件还是实现成软件，取决于特定的应用和对整个系统所施加的设计约束条件。本领域技术人员可以针对每个特定应用，以变通的方式实现所描述的功能，但是，这种实现决策不应解释为背离本发明的保护范围。
可以用通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑设备、分立门或者晶体管逻辑器件、分立硬件组件或设计来执行本文所述的功能的任意组合来实现或执行结合本申请所描述的各种示例性的逻辑方框、模块和电路。通用处理器可以是微处理器，可替换地，处理器也可以是任何常规的处理器、控制器、微控制器或者状态机。处理器也可以实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器与DSP内核的结合，或者任何其它此种结构。
结合本申请所描述的方法或者算法的步骤可直接体现为硬件、由处理器执行的软件模块或其组合。软件模块可以位于RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、移动盘、CD-ROM或者本领域熟知的任何其它形式的存储介质中。一种示例性的存储介质耦合到处理器，从而使处理器能够从该存储介质读取信息，且可向该存储介质写入信息。可替换地，存储介质可以与处理器相集成。处理器和存储介质可以位于ASIC中。该ASIC可以位于用户终端中。可替换地，处理器和存储介质也可以作为分立组件存在于用户终端中。
在一个或多个示例性设计中，可以用硬件、软件、固件或它们的任意组合来实现本申请所述的功能。如果用软件来实现，则可以将所述功能作为一个或多个指令或代码存储在计算机可读介质上，或者作为计算机可读介质上的一个或多个指令或代码来传输。计算机可读介质包括计算机存储介质和通信介质，通信介质包括用于促进计算机程序从一个地方传递到另一个地方的任意介质。存储介质可以是通用或专用计算机可访问的任意可用介质。这种计算机可读介质可以包括，例如但不限于，RAM、ROM、EEPROM、CD-ROM或其它光盘存储器、磁盘存储器或其它磁存储器件或可用于以通用或专用计算机或者通用或专用处理器可访问的指令或数据结构的形式来携带或存储存储的程序代码的任意其它介质。并且，任意连接也可以被称为是计算机可读介质。例如，如果软件是使用同轴线缆、光纤线缆、双绞线对、数字用户线(DSL)或诸如红外线、无线电和微波之类的无线技术来从网站、服务器或其它远程源传输的，那么同轴线缆、光纤线缆、双绞线对、DSL或诸如红外线、无线电和微波之类的无线技术也包含在介质的定义中。本申请中所使用的磁盘和光盘包括压缩盘(CD)、激光盘、光盘、数字多用途盘(DVD)、软盘和蓝光盘，其中磁盘通常电磁地再现数据，而光盘用激光光学地再现数据。以上的组合也可以包括在计算机可读介质的范围中。
提供了本公开的以上描述以使得本领域的任意熟练技术人员能够实施或使用本公开。对本公开的各种修改对于本领域的熟练技术人员来说是显而易见的，并且本文所定义的一般性原理可以适用于其它变形而不脱离本发明的精神或范围。因此，本公开的范围并不限于本文所述的实例和设计，而是要符合与此处公开的原理和新颖性特征相一致的最宽范围。

Claims (5)

1.一种用于通信的方法，包括：
基于基本加扰序列的第一循环移位生成第一加扰序列；
基于所述基本加扰序列的第二循环移位生成第二加扰序列；
使所述第一加扰序列的开头映射到系统带宽的中心并且沿正频率方向向外横移；
使所述第二加扰序列的开头映射到所述系统带宽的中心并且沿负频率方向向外横移；
利用所述第一加扰序列对参考信号的正频率执行加扰或解扰；并且
利用所述第二加扰序列对所述参考信号的负频率执行加扰或解扰。
2.如权利要求1所述的方法，还包括：
将至少一个加扰序列生成器复位到起始点；
用所述至少一个加扰序列生成器生成所述第一加扰序列的前M个加扰比特，其中M是基于系统带宽来确定的并且小于最大系统带宽所需要的加扰比特的最大数量；并且
用所述至少一个加扰序列生成器生成所述第二加扰序列的前M个加扰比特。
3.如权利要求1所述的方法，还包括：
确定包括频率极性参数的第一值的第一序列选择器值；
确定包括所述频率极性参数的第二值的第二序列选择器值；
基于所述第一序列选择器值对所述基本加扰序列进行循环移位以获得所述第一加扰序列；并且
基于所述第二序列选择器值对所述基本加扰序列进行循环移位以获得所述第二加扰序列。
4.一种用于通信的装置，包括：
用于基于基本加扰序列的第一循环移位生成第一加扰序列的模块；
用于基于所述基本加扰序列的第二循环移位生成第二加扰序列的模块；
用于使所述第一加扰序列的开头映射到系统带宽的中心并且沿正频率方向向外横移的模块；
用于使所述第二加扰序列的开头映射到所述系统带宽的中心并且沿负频率方向向外横移的模块；
用于用所述第一加扰序列对参考信号的正频率执行加扰或解扰的模块；并且
用于用所述第二加扰序列对所述参考信号的负频率执行加扰或解扰的模块。
5.如权利要求4所述的装置，其中，所述装置还包括：
用于确定包括频率极性参数的第一值的第一序列选择器值的模块；
用于确定包括所述频率极性参数的第二值的第二序列选择器值的模块；
用于基于所述第一序列选择器值对所述基本加扰序列进行循环移位以获得所述第一加扰序列的模块；并且
用于基于所述第二序列选择器值对所述基本加扰序列进行循环移位以获得所述第二加扰序列的模块。
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