TWI493935B - 用於在通信系統中產生擾碼序列之方法、裝置及電腦程式產品 - Google Patents

用於在通信系統中產生擾碼序列之方法、裝置及電腦程式產品 Download PDF

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TWI493935B TW102115978A TW102115978A TWI493935B TW I493935 B TWI493935 B TW I493935B TW 102115978 A TW102115978 A TW 102115978A TW 102115978 A TW102115978 A TW 102115978A TW I493935 B TWI493935 B TW I493935B
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Description

用於在通信系統中產生擾碼序列之方法、裝置及電腦程式產品
本發明大體係關於通信，且更特定言之係關於用於在一通信系統中產生擾碼序列之技術。
本申請案主張於2007年10月4日提出申請之題為"在一通信系統中用於擾碼序列之產生之方法及裝置(METHOD AND APPARATUS FOR SCRAMBLING SEQUENCE GENERATION IN A COMMUNICATION SYSTEM)"之美國臨時申請案第60/977,638號之優先權，該案已讓渡與其受讓人且以引用的方式併入本文中。
通信系統經廣泛部署以提供各種通信內容，諸如音訊、視訊、封包資料、訊息傳遞、廣播，等。此等系統可為能夠藉由共用可用系統資源而可支援多個使用者之多重存取系統。此等多重存取系統之實例包括分碼多重存取(CDMA)系統、分時多重存取(TDMA)系統、分頻多重存取(FDMA)系統、正交FDMA(OFDMA)系統及單載波FDMA(SC-FDMA)系統。
一通信系統可在一傳輸信號產生程序中之各點應用擾碼。擾碼為其中資料與一擾碼序列相乘以隨機化該資料之程序。該擾碼序列可為一具有良好頻譜性能及相關性能之偽隨機數(PN)序列。可為各種目 的執行擾碼，(諸如)以隨機化來自不同發射器之信號之間的持續性干擾、避免不必要之信號頻譜性能等。可以不同方式為不同頻道及信號執行擾碼。需要對所有頻道及信號有效執行擾碼。
本文中描述了在通信系統中用於執行擾碼及解擾碼之技術。在一態樣中，用於不同頻道及信號之不同擾碼序列可基於一基礎擾碼序列之不同循環移位而產生。基礎擾碼序列可為一由線性反饋移位暫存器(LFSR)產生之最大長度序列。LFSR可實施一可用於所有受支援之頻道及信號之單一生成器多項式。
在一設計中，LFSR可經初始化至一初始狀態以產生基礎擾碼序列。第一擾碼序列可基於對LFSR輸出之一選定組合進行之模2加法產生。LFSR輸出之該選定組合可基於一頻道之一序列選擇器值而確定。該序列選擇器值可基於該頻道之一頻道類型值及至少一參數值而確定。該序列選擇器值可包含(i)可經指派有用於受支援之不同頻道及信號之不同值的第一位元集合，及(ii)用於頻道特定參數或信號特定參數之第二位元集合。接著可以該等擾碼序列執行該頻道之擾碼或解擾碼。
在另一態樣中，可使用兩個擾碼序列以產生一在一可變系統頻寬上發送之參考信號。在一設計中，該兩個擾碼序列可基於一基礎擾碼序列之不同循環移位而產生。該第一擾碼序列可使其起點映射至系統頻寬之中心且可沿正頻率方向向外穿行。該第二擾碼序列可使其起點映射至系統頻寬之中心且可沿負頻率方向向外穿行。可以第一擾碼序列執行對於該參考信號之正頻率之擾碼或解擾碼。可以第二擾碼序列執行對於該參考信號之負頻率之擾碼或解擾碼。此設計可確保位於系統頻寬之中心之擾碼序列無關於系統頻寬而相同。此設計亦可不考慮系統頻寬而簡化用於參考信號之擾碼序列之產生。
以下進一步詳細描述本發明之各種態樣及特徵。
100‧‧‧無線通信系統
110‧‧‧節點B
120‧‧‧UE
200‧‧‧訊框結構
300‧‧‧擾碼序列產生器
310‧‧‧LFSR(PN產生器)
312-1至312-50‧‧‧延遲單元
314-1至314-49‧‧‧乘法器
316‧‧‧模2加法單元
320‧‧‧循環移位單元
322-1至322-50‧‧‧AND閘
324‧‧‧模2加法單元
700‧‧‧用於在通信系統中執行擾碼或解擾碼之裝置
712‧‧‧初始化LFSR至一初始狀態以產生一基礎擾碼序列之模組
714‧‧‧基於對LFSR輸出之一選定組合進行之模2加法產生一第一擾碼序列之模組
716‧‧‧藉由第一擾碼序列執行對於一第一頻道之擾碼或解擾碼之模組
900‧‧‧用於處理一參考信號之裝置
912‧‧‧基於基礎擾碼序列之一第一循環移位產生一第一擾碼序列之模組
914‧‧‧基於基礎擾碼序列之一第二循環移位產生一第二擾碼序列之模組
916‧‧‧映射第一擾碼序列之起點至系統頻寬之中心且沿正頻率方向向外穿行之模組
918‧‧‧映射第二擾碼序列之起點至系統頻寬之中心且沿負頻率方向向外穿行之模組
920‧‧‧藉由第一擾碼序列執行對於參考信號之正頻率之擾碼或解擾碼之模組
922‧‧‧藉由第二擾碼序列執行對於參考信號之負頻率之擾碼或解擾碼之模組
1012‧‧‧資料源
1020‧‧‧發射處理器
1030‧‧‧TX MIMO處理器
1032a-1032t‧‧‧調變器
1034a-1034t‧‧‧天線
1036‧‧‧MIMO偵測器
1038‧‧‧接收處理器
1040‧‧‧控制器/處理器
1042‧‧‧記憶體
1044‧‧‧排程器
1052a-1052r‧‧‧天線
1054a-1054r‧‧‧解調變器
1056‧‧‧MIMO偵測器
1058‧‧‧接收處理器
1060‧‧‧資料儲集器
1062‧‧‧資料源
1064‧‧‧發射處理器
1066‧‧‧TX MIMO處理器
1080‧‧‧控制器/處理器
1082‧‧‧記憶體
g1 -g49 ‧‧‧係數
m0 -m49 ‧‧‧位元
u0 ,u1 ,u2 ,…uM-1 ,uM ,uM+1 ,…,uN-1 ‧‧‧第一擾碼序列
v0 ,v1 ,v2 ,…vM-1 ,vM ,vM+1 ,…,vN-1 ‧‧‧第二擾碼序列
圖1展示一無線通信系統。
圖2展示一實例訊框結構。
圖3展示一擾碼序列產生器之方塊圖。
圖4展示用於一參考信號之兩個擾碼序列之使用。
圖5展示一用於執行擾碼或解擾碼之程序。
圖6展示一用於產生一擾碼序列之程序。
圖7展示一用於執行擾碼或解擾碼之裝置。
圖8展示一用於處理一參考信號之程序。
圖9展示一用於處理一參考信號之裝置。
圖10展示一節點B及一UE之方塊圖。
本文中所描述之技術可用於各種有線及無線通信系統，諸如CDMA、TDMA、FDMA、OFDMA、SC-FDMA及其他系統。術語"系統"及"網路"經常被互換使用。CDMA系統可實施諸如通用陸地無線電存取(UTRA)、cdma2000等之無線電技術。UTRA包括寬頻CDMA(WCDMA)及CDMA之其他變體。cdma2000涵蓋IS-2000、IS-95及IS-856標準。TDMA系統可實施諸如全球行動通信系統(GSM)之無線電技術。OFDMA系統可實施諸如演進型UTRA(E-UTRA)、超行動寬頻(UMB)、IEEE 802.11(Wi-Fi)、IEEE 802.16(WiMAX)、IEEE 802.20、快閃OFDM®等之無線電技術。UTRA及E-UTRA為通用行動電信系統(UMTS)之部分。3GPP長期演進(LTE)為使用E-UTRA之UMTS之一未來版本，其在下行鏈路上使用OFDMA且在上行鏈路上使用SC-FDMA。UTRA、E-UTRA、UMTS、LTE及GSM在一來自名為"第三代合作夥伴計劃"(3GPP)之組織的文件中加以描述。cdma2000 及UMB在一來自名為"第三代合作夥伴計劃2"(3GPP2)之組織的文件中加以描述。為清楚起見，以下針對LTE描述該等技術中之某些態樣，且在以下描述中之大部分描述中使用LTE術語。
圖1展示無線通信系統100，其可為一LTE系統。系統100可包括諸多節點B及其他網路實體。節點B可為與UE通信之固定台且其亦可被稱作演進型節點B(eNB)、基地台、存取點，等。每一節點B 110為一特定地理區域提供通信覆蓋。為改良系統容量，節點B之總覆蓋面積可分割為多個(例如，三個)較小區域。每一較小區域可由個別節點B子系統伺服。在3GPP中，術語"小區"可指伺服此覆蓋區域之節點B及/或節點B子系統之最小覆蓋區域。
UE 120可分散而遍布該系統中，且每一UE可為固定的或行動的。UE亦可被稱作行動台、終端機、存取終端機、用戶單元、站台，等。UE可為蜂巢式電話、個人數位助理(PDA)、無線數據機、無線通信設備、掌上型設備、膝上型電腦、無繩電話，等。UE可經由下行鏈路及上行鏈路與節點B通信。下行鏈路(或正向鏈路)指自節點B至UE之通信鏈路，且上行鏈路(或反向鏈路)指自UE至節點B之通信鏈路。
LTE在下行鏈路上利用正交分頻多工(OFDM)且在上行鏈路上利用單載波分頻多工(SC-FDM)。OFDM及SC-FDM將系統頻寬分割為多個(K)正交副載波，其通常亦被稱作載頻調、頻率組，等。每一副載波可以資料進行調變。大體上，調變符號在頻域中以OFDM發送且在時域中以SC-FDM發送。毗鄰副載波之間的間距可為固定的，且副載波之總數目(K)可視系統頻寬而定。例如，對於為1.25MHz、2.5MHz、5MHz、10MHz或20MHz之系統頻寬K可分別等於128、256、512、1024或2048。
總數為K之副載波可被分組為資源區塊。每一資源區塊可在一時 槽中包括N個副載波(例如，N=12個副載波)。可用資源區塊可指派給UE用於訊務資料及控制資訊之傳輸。
圖2展示用於一LTE中之實例訊框結構200。下行鏈路之傳輸時刻表可分割為無線電訊框之單元。每一無線電訊框可具有一預定持續時間(例如，10毫秒(ms))且可分割為具有0至9之指數之10個副訊框。每一副訊框可包括兩個時槽，且每一時槽可包括L個符號週期，例如，對於延伸循環前置項L=6個符號週期(CP)，或對於正常循環前置項L=7個符號週期。每一副訊框中之2L個符號週期可經指派有0至2L-1之指數。
該系統可支援用於在下行鏈路及上行鏈路上發送資料及控制資訊之各種頻道。該系統亦可支援參考信號及其他用於各種目的之信號。表格1列出根據一設計之可由該系統支援的一些頻道及信號。該系統亦可支援其他頻道及/或信號。參考信號為基於已知資料產生之信號且其亦可被稱作引示、序文、訓練、測探，等。下行鏈路參考信號(其亦可被稱作小區特定參考信號)可藉由一個或多個偽隨機序列(PRS)產生，如以下描述。
可在發射器處執行對於諸如表格1中所展示之頻道及信號的各種頻道及信號之擾碼。對於一些頻道/信號，可能需要使一擾碼序列與頻道/信號所佔據之一資源元素或區塊相關聯。對於其他頻道/信號，較佳為使該擾碼序列與該被佔據之資源元素或區塊解關聯。
可在接收器處執行解擾碼以取消由發射器執行之擾碼。可使用在發射器處用於擾碼之相同擾碼序列來執行解擾碼。需要為不同頻道/信號有效產生擾碼序列。
在一態樣中，描述一可用於不同頻道及信號之擾碼及解擾碼的擾碼序列產生設計。基礎擾碼序列可經產生使得該序列之不同移位為充分解相關的。基礎擾碼序列之不同循環移位因此可用於不同頻道及信號。
在一設計中，通常亦被稱作m-序列之二元最大長度序列可用作基礎擾碼序列。m-序列對於一特定次數(Q)具有最大可能長度L=2Q -1。m-序列可藉由實施基元多項式之線性反饋移位暫存器(LFSR)產生。m-序列長度應充分長。在一設計中，一50-位元LFSR可用於產生具有250 -1之長度的m-序列。該m-序列之生成器多項式G(x)可表達為：G (x )=x 50 +g 49 ．x 49 +g 48 ．x 48 +...+g 2 ．x 2 +g 1 ．x +1 等式(1)
其中g1 至g49 為該生成器多項式之係數，且 x1 至x50 分別為LFSR中第一延遲至最後延遲之輸出。
等式(1)展示生成器多項式G(x)之通式。每一係數gi (i=1、…、49)可等於"1"或"0"。不同生成器多項式可以該49個係數g1 至g49 之不同值集合來定義。
大體上，任何合適次數之生成器多項式G(x)可用於基礎擾碼序列。相同生成器多項式G(x)可用於所有頻道及信號，其接著可避免必須重組態LFSR。LFSR可經設定為對所有頻道及信號為相同的初始狀態。基礎擾碼序列之不同循環移位可藉由模2求和LFSR輸出之不同組合而獲取。包括於模2求和中之特定LFSR輸出由所要循環移位來確定。或者，所要循環移位可藉由設定不同初始狀態及模2求和LFSR輸出之某些組合來達成。亦可使用一個以上之LFSR，且可對所產生之輸出進行模2求和以獲取所要擾碼序列。
圖3展示實施等式(1)中所展示之生成器多項式之擾碼序列產生器300之設計的方塊圖。產生器300包括LFSR 310(其亦被稱作PN產生器)及循環移位單元320(其亦被稱作遮罩單元)。在LFSR 310中，50個延遲單元312-1至312-50經串聯耦接，每一延遲單元提供一個延遲樣本週期。第一延遲單元312-1使其輸入耦接至模2加法單元316之輸出。每一剩餘延遲單元使其輸入耦接至先前延遲單元之輸出。第一49個延遲單元312-1至312-49亦分別將其輸出提供至49個乘法器314-1至314-49。最後的延遲單元312-50將其輸出直接提供至模2加法單元316。每一乘法器314使其輸入與個別係數gi 相乘且提供其輸出至模2加法單元316。圖3展示分別49個係數g1 至g49 之49個乘法器314-1至314-49。若每一乘法器314之係數gi 等於"1"，則其可存在，且若其係數gi 等於"0"，則其可省略(因為無連接)。單元316對其所有輸入執行模2加法且提供被反饋回第一延遲單元312-1之基礎擾碼序列。
在循環移位單元320中，50個AND閘322-1至322-50分別接收50個 延遲單元312-1至312-50之輸出。該50個AND閘322-1至322-50亦分別接收一序列選擇器之50個位元m0 至m49 。該序列選擇器確定循環移位之量，且50個位元m0 至m49 之不同值對應於基礎擾碼序列之不同循環移位。每一AND閘322對其兩個輸入執行邏輯AND，且提供其輸出至模2加法單元324。單元324對其所有50個輸入執行模2加法，且以選定循環移位提供一擾碼序列。
擾碼序列產生器300可在每次應用擾碼開始時被重設。舉例而言，擾碼序列產生器300可針對下行鏈路參考信號在每一符號週期重設一次，針對發送至PDSCH之每一碼塊重設一次，等。對於二元編碼位元之擾碼，可對於每一編碼位元產生一個擾碼位元，且每一編碼位元可與其擾碼位元相乘以產生一經擾碼位元。對於解擾碼，每一經擾碼位元可與其擾碼位元相乘以獲取對應編碼位元。
用於不同頻道及信號之擾碼序列可藉由選擇不同LFSR輸出用於求和而個別化。在等式(1)及圖(3)中所展示之設計中，50個延遲單元312-1至312-50支援50個選擇器位元，該等位元可用於獲取250 個不同循環移位。該50個選擇器位元可以各種方式分配給不同頻道及信號。表格2展示分配該50個選擇器位元之一設計。
在表格2中展示之設計中，該50個選擇器位元經分隔，使得前兩個位元被保留，隨後四個位元用於頻道/信號類型，剩餘44個位元用於頻道/信號特定參數。
表格3根據一設計給出用於不同頻道/信號類型之四個選擇器位元m44 至m47 的值。
可假定10ms之週期用於具有正常循環前置項及延伸循環前置項之PRS、PDCCH、PDSCH及PUSCH。可假定40ms之週期用於PBCH。可假定10ms、20ms或40ms之週期用於PCFICH、PHICH及PMCH。
表格4根據一設計給出用於具有正常循環前置項及延伸循環前置項之PRS的信號特定欄位。Cell_ID參數指示一傳輸下行鏈路參考信號之小區的識別符。SSC_ID參數指示在一組可用SSC序列中之一特定輔同步碼(SSC)序列。Antenna_ID參數指示在一節點B處之一特定天線。Subframe_ID參數指示出自無線電訊框中之10個副訊框之一特定副訊框。Symbol_ID參數指示出自一副訊框中之12個OFDMA符號或14個OFDMA符號之一特定OFDMA符號。Frequency_+/-參數指示一擾碼序列是用於正頻率還是用於負頻率，如以下所描述。
表格5根據一設計給出用於PDCCH及PDSCH之頻道特定欄位。UE MAC_ID參數指示指派給UE之媒體存取控制(MAC)ID。Stream_ID參數指示於PDSCH上發送之資料流。Code_Block_ID參數指示於 PDSCH上發送之一特定碼塊。表格5中之設計支援用於PDSCH之隨Cell_ID及UE MAC_ID而變之擾碼。
表格6根據一設計給出用於PBCH及PCFICH之頻道特定欄位。Frame_ID參數指示一特定無線電訊框。
表格7根據一設計給出用於PHICH及PMCH之頻道特定欄位。
表格8根據一設計給出用於PUSCH之頻道特定欄位。
在以上所描述之設計中，用於一頻道或一信號之擾碼序列可基於一序列選擇器值產生，該序列選擇器值可包含用於該頻道或信號之參數/屬性的一組參數值。擾碼序列之時間週期可藉由在序列選擇器之該組參數中包括符號ID、時槽ID、副訊框ID、訊框ID等來靈活控制。擾碼序列可藉由在序列選擇器之該組參數中包括或排除資源元素/區塊指數而與資源元素或區塊相關聯或解關聯。
本文中所描述之擾碼序列產生器可簡化所有相關頻道及信號之擾碼序列之產生。擾碼序列產生器可為當前頻道及信號以及將來可添加之新頻道及信號產生擾碼序列。新頻道、信號及/或參數可藉由使用保留值中之一些以載送該等新頻道、信號及/或參數而得以支援。
在一設計中，一單一擾碼序列產生器可用於為所有頻道及信號產生擾碼序列。對於最長擾碼序列可視需要對該擾碼序列產生器進行多次計時。對於較短擾碼序列，可僅產生所要長度之初始部分。在另一設計中，該擾碼序列產生器之多個個體可經實施，且每一擾碼序列產生器可支援一個或多個頻道及/或信號。此設計可更適合於某些硬體架構。
在另一態樣中，兩個擾碼序列可用於產生一可在一可變系統頻寬上發送之下行鏈路參考信號。舉例而言，該系統頻寬在LTE中可為1.25MHz、2.5MHz、5MHz、10MHz或20MHz。可能需要一用於該下行鏈路參考信號之擾碼序列之巢套結構。舉例而言，用於10MHz之系統頻寬的擾碼序列應匹配用於20MHz之系統頻寬之擾碼序列的中心部分。
在一設計中，兩個擾碼序列可經產生用於下行鏈路參考信號且其可藉由Frequency_+/-在序列選擇器中進行區分。該等擾碼序列可用作PRS序列以產生下行鏈路參考信號。第一擾碼序列可用於擾碼"正頻率"，且第二擾碼序列可用於擾碼"負頻率"。
圖4展示一用於下行鏈路參考信號之兩個擾碼序列之產生的設計。第一擾碼序列包括N個擾碼位元u0 至uN-1 ，其中N為所需用於20MHz之最大系統頻寬之擾碼位元的最大數目。第二擾碼序列包括N個擾碼位元v0 至vN-1 。該第一擾碼序列可經產生而具有表格4中所展示之參數及設定為"1"之Frequency_+/-參數。該第二擾碼序列可經產生而具有相同參數但其中Frequency_+/-參數設定為"0"。
為產生下行鏈路參考信號，第一擾碼序列可用於擾碼自最小正頻率開始之正頻率。通常不使用中心或DC副載波。第一擾碼序列可以使頻率漸增之次序映射至用於該下行鏈路參考信號之副載波，如圖4中所展示。第二擾碼序列可用於自最高負頻率(亦即，距DC副載波最近之副載波)開始擾碼"負頻率"。第二擾碼序列可以相反方向映射至用於該下行鏈路參考信號之副載波。
如圖4中所展示，對於20MHz之系統頻寬，可使用整個第一擾碼序列，且所有N個擾碼位元u0 至uN-1 可映射至用於該下行鏈路參考信號之N個正的副載波。亦可使用整個第二擾碼序列，且所有N個擾碼位元v0 至vN-1 可映射至用於該下行鏈路參考信號之N個負的副載波。對於小於20MHz之系統頻寬，可使用第一擾碼序列之初始部分，且M個擾碼位元u0 至uM-1 可映射至用於該下行鏈路參考信號之M個正的副載波。亦可使用第二擾碼序列之初始部分，且M個擾碼位元v0 至vM-1 可映射至用於該下行鏈路參考信號之M個負的副載波。M可視系統頻寬而定且可小於N。
圖4中所展示之擾碼序列產生設計確保在系統頻寬中心之擾碼序列無關於系統頻寬而相同。此外，此設計不需要整個第一擾碼序列及第二擾碼序列產生於承載該下行鏈路參考信號之每一OFDMA符號中。藉由映射第一擾碼序列及第二擾碼序列之起點至系統頻寬之中心且藉由沿正頻率方向及負頻率方向向外穿行(如圖4中所展示)，來產 生僅實際上被使用之擾碼位元。此設計可簡化擾碼序列產生且可避免冗餘操作。此設計亦可有效支援不同系統頻寬、用於下行鏈路參考信號之不同數目之副載波，及不同擾碼序列長度。
圖4中之設計亦可慮及用於下行鏈路參考信號之正頻率部分及負頻率部分之第一擾碼序列及第二擾碼序列之同時產生。若該等擾碼序列極長，則可將該等擾碼序列分割為區段，且該等擾碼序列之不同區段可藉由擾碼序列產生器之多個個體並行地處理。一記憶體可對於每一區段儲存擾碼序列產生器之初始LFSR狀態。
在一替代設計中，一長度為2N之單一擾碼序列可用於產生下行鏈路參考信號。此擾碼序列之起點可映射至最左(或最負)頻率，且該擾碼序列可穿行至最右(或最正)頻率。在此設計中，可捨棄該擾碼序列之一初始部分，待捨棄之量視系統頻寬而定。此設計基本上對20MHz產生整個擾碼序列，且對特定系統頻寬視需要僅使用可變長度中心部分。因為所產生之擾碼位元之一部分將被拋棄，所以此設計可能需求更多耗用。
圖5展示在通信系統中用於在發射器處執行擾碼或在接收器處執行解擾碼之程序500之設計。程序500可由節點B、UE或某一其他實體執行。
LFSR可經初始化至初始狀態以產生基礎擾碼序列(區塊512)。一第一擾碼序列可基於對LFSR輸出之一選定組合進行之模2加法而產生，該第一擾碼序列為基礎擾碼序列之一第一循環移位(區塊514)。可藉由該第一擾碼序列執行對於一第一頻道之擾碼或解擾碼，該第一頻道為受該基礎擾碼序列支援之一組頻道及可能信號中之一者(區塊516)。一第二擾碼序列亦可基於對LFSR輸出之一第二選定組合進行之模2加法而產生，該第二擾碼序列為基礎擾碼序列之一第二循環移位。該第一擾碼序列及該第二擾碼序列可基於LFSR輸出之不同組合 而並行產生。可藉由該第二擾碼序列執行對於一第二頻道或一參考信號之擾碼及解擾碼。
在區塊512之一設計中，LFSR可實施一可應用於所有受支援之頻道及信號之單一生成器多項式。LFSR可經重設用於對該第一頻道進行之每一擾碼或解擾碼應用。LFSR可經初始化至相同初始狀態用於所有受支援之頻道及信號。
圖6展示用於產生第一擾碼序列之程序600之設計。程序600為圖5中之區塊514之一設計。可確定該第一頻道之一頻道類型值(區塊612)。亦可確定該第一頻道之至少一參數之至少一參數值(區塊614)。該第一頻道之一序列選擇器值可基於該頻道類型值及該至少一參數值而確定(區塊616)。待執行模2加法之LFSR輸出之組合可基於該序列選擇器值而確定(區塊618)。第一擾碼序列可藉由以下步驟來獲取：(i)基於該序列選擇器值，選擇或不選擇LFSR之每一輸出位元，及(ii)以模2加法求和LFSR之該等選定輸出位元以獲取該第一擾碼序列。
該序列選擇器值可包含經指派有一用於受基礎擾碼序列支援之不同頻道及信號之不同值的位元集合。該序列選擇器值亦可包含一用於頻道特定參數或信號特定參數之位元集合。受支援之頻道及信號可包括廣播頻道、多播頻道、下行鏈路共用頻道、下行鏈路控制頻道、上行鏈路共用頻道、上行鏈路控制頻道、參考信號、某一其他頻道或信號，或其任何組合。頻道特定參數或信號特定參數可包括小區ID、天線ID、訊框ID、副訊框ID、符號ID、UE ID、流ID、碼塊ID、某一其他參數，或其任何組合。
圖7展示用於在通信系統中執行擾碼或解擾碼之裝置700之設計。裝置700包括初始化LFSR至一初始狀態以產生一基礎擾碼序列之模組712；基於對LFSR輸出之一選定組合進行之模2加法產生一第一擾碼序列之模組714，該第一擾碼序列為基礎擾碼序列之一第一循環 移位；及藉由該第一擾碼序列執行對於一第一頻道之擾碼或解擾碼之模組716，該第一頻道為受該基礎擾碼序列支援之一組頻道中之一者。
圖8展示用於處理一參考信號之程序800之設計。程序800可由節點B、UE或某一其他實體執行。第一擾碼序列可基於基礎擾碼序列之一第一循環移位而產生(區塊812)。第二擾碼序列可基於該基礎擾碼序列之一第二循環移位而產生(區塊814)。第一擾碼序列可使其起點映射至系統頻寬之中心且可沿正頻率方向向外穿行(例如，如圖4中所展示)(區塊816)。第二擾碼序列可使其起點映射至系統頻寬之中心且可沿負頻率方向向外穿行(例如，亦如圖4中所展示)(區塊818)。可藉由該第一擾碼序列執行對於一參考信號之正頻率之擾碼或解擾碼(區塊820)。可藉由該第二擾碼序列執行對於該參考信號之負頻率之擾碼或解擾碼(區塊822)。
在區塊812及區塊814之一設計中，可確定包含一頻率極性參數(例如，Frequency_+/-參數)之一第一值的第一序列選擇器值。亦可確定包含該頻率極性參數之一第二值的第二序列選擇器值。基礎擾碼序列可基於該第一序列選擇器值循環移位以獲取第一擾碼序列。基礎擾碼序列亦可基於該第二序列選擇器值循環移位以獲取第二擾碼序列。
在區塊812及區塊814之一設計中，至少一擾碼序列產生器可經重設至起點。第一擾碼序列之第一M個擾碼位元可由擾碼序列產生器產生，其中M係基於系統頻寬而確定。第二擾碼序列之第一M個擾碼位元亦可由擾碼序列產生器產生。
圖9展示用於處理一參考信號之裝置900之設計。裝置900包括基於一基礎擾碼序列之一第一循環移位產生一第一擾碼序列之模組912，基於該基礎擾碼序列之一第二循環移位產生一第二擾碼序列之模組914，映射該第一擾碼序列之起點至系統頻寬之中心且沿正頻率 方向向外穿行之模組916，映射該第二擾碼序列之起點至系統頻寬之中心且沿負頻率方向向外穿行之模組918，藉由該第一擾碼序列執行對於一參考信號之正頻率之擾碼或解擾碼之模組920，及藉由該第二擾碼序列執行對於該參考信號之負頻率之擾碼或解擾碼之模組922。
圖7及圖9中之模組可包括處理器、電子設備、硬體設備、電子組件、邏輯電路、記憶體等，或其任何組合。
圖10展示節點B 110及UE 120之設計之方塊圖，節點B 110及UE 120可為圖1中之節點B中之一者及UE中之一者。在此設計中，節點B 110可配備有T個天線1034a至1034t，且UE 120配備有R個天線1052a至1052r，其中大體上T1且R1。
在節點B 110處，發射處理器1020可自資料源1012接收用於一個或多個UE之訊務資料，基於經選擇用於一UE之一個或多個調變及編碼方案處理用於該UE之訊務資料，且提供用於共用/資料頻道之符號。發射處理器1020可接收及處理廣播及多播資料且提供用於廣播及多播頻道之符號。發射處理器1020亦可接收及處理來自控制器/處理器1040之控制資訊且提供用於控制頻道之符號。發射處理器1020亦可產生用於參考信號、同步信號等之符號。發射處理器1020可為不同頻道及信號執行擾碼，如上所述。
發射(TX)多輸入多輸出(MIMO)處理器1030可多工用於不同頻道及信號之符號。適當時TX MIMO處理器1030可對經多工之符號執行空間處理(例如，預編碼)，且提供T個輸出符號流至T個調變器(MOD)1032a至1032t。每一調變器1032可處理一個別輸出符號流(例如，OFDM)以獲取一輸出樣本流。每一調變器1032可進一步處理(例如，轉換成類比、放大、濾波及增頻轉換)該輸出樣本流以獲取一下行鏈路信號。來自調變器1032a至1032t之T個下行鏈路信號可分別經由T個天線1034a至1034t傳輸。
在UE 120處，天線1052a至1052r可自節點B 110接收下行鏈路信號且分別提供所接收之信號至解調變器(DEMOD)1054a至1054r。每一解調變器1054可調節(例如，濾波、放大、降頻轉換及數位化)個別所接收之信號以獲取輸入樣本且可進一步處理該等輸入樣本(例如，OFDM)以獲取所接收之信號。MIMO偵測器1056可自所有R個解調變器1054a至1054r獲取所接收之信號，適當時對所接收之信號執行MIMO偵測，且提供經偵測之符號。接收處理器1058可處理(例如，解調變、交錯及解碼)經偵測之符號，為UE 120提供經解碼之資料至一資料儲集器1060，且提供經解碼之控制資訊至控制器/處理器1080。
在上行鏈路上，在UE 120處，來自資料源1062之訊務資料及來自控制器/處理器1080之控制資訊可由發射處理器1064處理，適當時進一步由TX MIMO處理器1066處理，由調變器1054a至1054r調節，且經傳輸至節點B 110。在節點B 110處，來自UE 120之上行鏈路信號可由天線1034接收，由解調變器1032調節，適當時由MIMO偵測器1036處理，且由接收處理器1038進一步處理以獲取由UE 120傳輸之訊務資料及控制資訊。
控制器/處理器1040及1080可分別在節點B 110及UE 120處執導操作。記憶體1042及1082可分別儲存用於節點B 110及UE 120之資料及程式碼。排程器1044可針對下行鏈路及/或上行鏈路傳輸排程UE且可為該等經排程之UE提供資源指派。
圖5中之程序500、圖6中之程序600、圖8中之程序800及/或用於本文中所描述之技術的其他程序可由節點B 110處之一個或多個處理器執行，且亦可由UE 120處之一個或多個處理器執行。舉例而言，發射處理器1020及1064可執行用於擾碼之程序500及/或程序600，且接收處理器1038及1058可執行用於解擾碼之程序500及/或程序600。發射處理器1020亦可執行用於對一下行鏈路參考信號進行之擾碼的程序 800，且接收處理器1058可執行用於對該下行鏈路參考信號進行之解擾碼的程序800。
熟習此項技術者應瞭解資訊及信號可藉由使用各種不同技術及技藝中之任一者來表示。舉例而言，貫穿以上描述可參考之資料、指令、命令、資訊、信號、位元、符號及碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子，或其任何組合表示。
熟習此項技術者應進一步瞭解結合本文中之揭示內容描述之各種說明性邏輯區塊、模組、電路及演算法步驟可實施為電子硬體、電腦軟體或兩者之組合。為清楚說明硬體與軟體之此互換性，上文已根據功能性大體描述了各種說明性組件、區塊、模組、電路及步驟。此功能性是實施為硬體還是軟體視施加至總系統之特定應用及設計約束而定。熟練技術人員可針對每一特定應用以各種方式實施所描述之功能性，但此實施決策不應被解釋為會導致脫離本揭示案之範疇。
結合本文中之揭示內容描述之各種說明性邏輯區塊、模組及電路可由通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)或其他可程式化邏輯設備、離散閘或電晶體邏輯、離散硬體組件或其經設計以執行本文中所描述之功能的任何組合來實施或執行。通用處理器可為微處理器，但在其替代例中，該處理器可為任何習知處理器、控制器、微控制器或狀態機。處理器亦可實施為計算設備之組合，例如，一DSP及一微處理器之組合、複數個微處理器、一或多個微處理器結合一DSP核心，或任何其他此組態。
結合本文中之揭示內容描述之方法或演算法的步驟可直接體現在硬體中、由一處理器執行之軟體模組中或兩者之組合中。軟體模組可駐留在RAM記憶體、快閃記憶體、ROM記憶體、EPROM記憶體、EEPROM記憶體、暫存器、硬碟、抽取式磁碟、CD-ROM或此項技術 中已知之任何其他形式之儲存媒體中。一例示性儲存媒體耦接至處理器使得該處理器可自該儲存媒體讀取資訊及寫入資訊至該儲存媒體。在替代例中，儲存媒體可整合至處理器。處理器及儲存媒體可駐留在一ASIC中。該ASIC可駐留在一使用者終端機中。在替代例中，處理器及儲存媒體可作為離散組件駐留在一使用者終端機中。
在一或多個例示性設計中，所描述之功能可以硬體、軟體、韌體或其任何組合來實施。若以軟體實施，則該等功能可作為一或多個指令或程式碼儲存在電腦可讀媒體上或經由電腦可讀媒體傳輸。電腦可讀媒體包括電腦儲存媒體及信媒體，通信媒體包括促進一電腦程式自一地點轉移至另一地點之任何媒體。一儲存媒體可為可由一通用電腦或專用電腦存取之任何可用媒體。以實例說明(並非限制)，此電腦可讀媒體可包含RAM、ROM、EPROM、CD-ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存設備，或可用於承載或儲存以指令或資料結構形式存在之所要程式碼構件及可由一通用或專用電腦或一通用或專用處理器存取之任何其他媒體。任何連接亦可被適當稱作電腦可讀媒體。舉例而言，若使用同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(諸如，紅外線、無線電及微波)自一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖電纜、雙絞線、DSL或無線技術(諸如，紅外線、無線電及微波)包括於媒體之定義中。本文中所使用之磁碟及光碟包括緊密光碟(CD)、雷射光碟、光碟、多樣化數位光碟(DVD)、軟性磁碟及藍光光碟，其中磁碟通常磁性地再生資料，而光碟以雷射光學地再生資料。以上之組合亦應包括在電腦可讀媒體之範圍內。
提供對本揭示案之該前述描述以使任何熟習此項技術者能夠製造或使用本發明。對本發明之各種修改對熟習此項技術者而言為明顯的，且本文中所定義之一般原則可在不脫離本發明之精神及範疇之情 況下應用於其他變體。因此，本揭示案不欲限於本文中所描述之實例及設計，而是符合與本文中所揭示之原則及新穎特徵相一致之最廣泛範疇。
300‧‧‧擾碼序列產生器
310‧‧‧LFSR(PN產生器)
312-1至312-50‧‧‧延遲單元
314-1至314-49‧‧‧乘法器
316‧‧‧模2加法單元
320‧‧‧循環移位單元
322-1至322-50‧‧‧AND閘
324‧‧‧模2加法單元
g1 -g49 ‧‧‧係數
m0 -m49 ‧‧‧位元

Claims (9)

  1. 一種用於通信之方法，其包含：以一第一擾碼序列執行對一參考信號之正頻率的擾碼或解擾碼；以一第二擾碼序列執行對該參考信號之負頻率的擾碼或解擾碼；映射該第一擾碼序列之起點至系統頻寬之中心且沿正頻率方向向外穿行；及映射該第二擾碼序列之起點至該系統頻寬之該中心且沿負頻率方向向外穿行。
  2. 如請求項1之方法，進一步包含：基於一基礎擾碼序列之一第一循環移位產生該第一擾碼序列；及基於該基礎擾碼序列之一第二循環移位產生該第二擾碼序列。
  3. 如請求項1之方法，進一步包含：重設至少一擾碼序列產生器至一起點；以該至少一擾碼序列產生器產生該第一擾碼序列之第一M個擾碼位元，其中M係基於系統頻寬而確定；及以該至少一擾碼序列產生器產生該第二擾碼序列之第一M個擾碼位元。
  4. 如請求項1之方法，進一步包含：確定一包含一頻率極性參數之一第一值之第一序列選擇器值；確定一包含該頻率極性參數之一第二值之第二序列選擇器 值；基於該第一序列選擇器值循環移位一基礎擾碼序列，以獲取該第一擾碼序列；及基於該第二序列選擇器值循環移位該基礎擾碼序列，以獲取該第二擾碼序列。
  5. 一種用於通信之裝置，其包含：至少一處理器，其經組態而以一第一擾碼序列執行對一參考信號之正頻率的擾碼或解擾碼；以一第二擾碼序列執行對該參考信號之負頻率的擾碼或解擾碼；映射該第一擾碼序列之起點至系統頻寬之中心且沿正頻率方向向外穿行；及映射該第二擾碼序列之起點至該系統頻寬之該中心且沿負頻率方向向外穿行。
  6. 如請求項5之裝置，其中該至少一處理器經組態以基於一基礎擾碼序列之一第一循環移位產生該第一擾碼序列；及基於該基礎擾碼序列之一第二循環移位產生該第二擾碼序列。
  7. 如請求項5之裝置，其中該至少一處理器經組態以確定一包含一頻率極性參數之一第一值之第一序列選擇器值；確定一包含該頻率極性參數之一第二值之第二序列選擇器值；基於該第一序列選擇器值循環移位一基礎擾碼序列以獲取該第一擾碼序列；及基於該第二序列選擇器值循環移位該基礎擾碼序列以獲取該第二擾碼序列。
  8. 一種用於通信之裝置，其包含：用於以一第一擾碼序列執行對一參考信號之正頻率的擾碼或解擾碼之構件；用於以一第二擾碼序列執行對該參考信號之負頻率的擾碼或解擾碼之構件； 用於映射該第一擾碼序列之起點至系統頻寬之中心且沿正頻率方向向外穿行之構件；及用於映射該第二擾碼序列之起點至該系統頻寬之該中心且沿負頻率方向向外穿行之構件。
  9. 一種電腦程式產品，其包含：一電腦可讀媒體，其包含：用於使至少一電腦以一第一擾碼序列執行對一參考信號之正頻率的擾碼或解擾碼之程式碼；用於使該至少一電腦以一第二擾碼序列執行對該參考信號之負頻率的擾碼或解擾碼之程式碼；用於使該至少一電腦映射該第一擾碼序列之起點至系統頻寬之中心且沿正頻率方向向外穿行之程式碼；及用於使該至少一電腦映射該第二擾碼序列之起點至該系統頻寬之該中心且沿負頻率方向向外穿行之程式碼。
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