CN114598416A - 加扰方法、解扰方法、加扰电路及解扰电路 - Google Patents

加扰方法、解扰方法、加扰电路及解扰电路 Download PDF

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CN114598416A CN202011409205.7A CN202011409205A CN114598416A CN 114598416 A CN114598416 A CN 114598416A CN 202011409205 A CN202011409205 A CN 202011409205A CN 114598416 A CN114598416 A CN 114598416A
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潘银海
杜思清
眭克涵
常鸣
王洪利
曹孝文
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Huawei Technologies Co Ltd
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Abstract

本申请涉及一种加扰方法、解扰方法、加扰电路及解扰电路。采用所述加扰方法，发送终端能够根据数据传输参数，如数据传输速率，确定加扰多项式，并根据扰码多项式对发送终端的加扰电路中的开关进行闭合控制与断开控制以使加扰电路切换到与数据传输速率对应的扰码多项式所对应的电路结构，并按照扰码多项式对数据序列进行加扰，从而实现在不同的数据传输速率的传输场景中采用不同的扰码多项式对数据序列进行加扰，增强抑制数据序列中连0和连1的长度的能力，提高数据序列的时钟恢复能力及降低码间串扰。此外，发送终端还能够根据数据传输速率确定并行位宽，并按照并行位宽将加扰数据序列发送出去，能够降低功耗及减少成本。

Description

加扰方法、解扰方法、加扰电路及解扰电路
技术领域
本申请涉及数据传输技术领域，尤其涉及一种加扰方法、解扰方法、加扰电路及解扰电路。
背景技术
在数字信号的传输过程中，如果长时间传输某个数据，当数据长期不变时，0、1信号的形状不会改变，从而产生一系列比较固定的频率点，并产生较大的对外噪声和电磁干扰。为了防止数据码流产生长连“1”和长连“0”的序列，使信号中含有足够的比特定时分量，信号在发送前必须进行加扰。加扰不仅可以改善信号的传输特性，增大“0”、“1”的转换密度，提高通信数据的保密性，而且更有助于接收端进行时钟恢复和降低码间干扰，从而提高数据接收的准确性。
现有加解扰技术均采用固定扰码多项式和初始的加扰种子对信号进行加扰，使信道扰码能力较为固定、且恢复时钟信号的能力固定不变，因而无法保证正确恢复数据。此外，由于不同的扰码多项式和扰码种子对连0连1的抑制和固定形状的持续重复抑制各不相同。各类场景对于时钟恢复和码间串扰的要求各不相同，所以采用固定扰码多项式和初始的加扰种子对信号进行加扰也无法应对各类场景的需求。
另外，现有技术中常采用自同步扰码方法及帧同步扰码方法进行扰码。然而，采用自同步扰码方法对信号进行加扰时，一但扰码信号发生错误，会使得接收端接收的信号的差错率倍增。采用帧同步扰码方法进行扰码，需要添加额外的时钟进行同步，并当出现信号无法同步时必须重新建立同步，造成额外的硬件或软件的资源消耗。
发明内容
鉴于以上内容，有必要提供一种加扰方法、解扰方法、加扰电路及解扰电路，以实现在不同的传输场景中采用不同的扰码多项式对数据序列进行加扰，增强抑制数据序列中连0和连1的长度的能力，提高数据序列的时钟恢复能力及降低码间串扰。
第一方面，本申请第一方面提供一种加扰方法，应用在发送终端，所述方法包括：所述发送终端与接收终端协商数据传输参数，其中，所述发送终端与所述接收终端处于连接状态；所述发送终端根据所述数据传输参数确认扰码多项式；所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构；所述发送终端控制切换后的所述加扰电路对待加扰的数据序列进行加扰得到加扰数据序列。通过上述技术方案，实现在不同的数据传输参数的传输场景中采用不同的扰码多项式对数据序列进行加扰，增强抑制数据序列中连0和连1的长度的能力，提高数据序列的时钟恢复能力及降低码间串扰。
在一种可能的实现方式中，所述发送终端根据所述数据传输参数确认扰码多项式包括：所述发送终端从所述数据传输参数中得到扰码多项式。通过上述技术方案，发送终端能够从数据传输参数中获取扰码多项式。
在一种可能的实现方式中，所述发送终端根据所述数据传输参数确认扰码多项式包括：所述发送终端获取所述发送终端的数据传输速率，并根据所述数据传输速率及第一配置关系确定与所述数据传输速率对应的扰码多项式，其中，所述第一配置关系包括所述数据传输速率、所述扰码多项式之间的对应关系。通过上述技术方案，实现了在不同的数据传输速率的传输场景中采用不同的扰码多项式对数据序列进行加扰，增强抑制数据序列中连0和连1的长度的能力，提高数据序列的时钟恢复能力及降低码间串扰。
在一种可能的实现方式中，所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构包括：所述发送终端根据所述扰码多项式对所述发送终端的加扰电路中的开关进行闭合控制与断开控制以使所述加扰电路切换到扰码多项式所对应的电路结构。通过上述技术方案，使得加扰电路根据扰码多项式自动切换到与扰码多项式对应的电路结构。
在一种可能的实现方式中，所述发送终端包括多个所述加扰电路，每个所述加扰电路具有一个扰码多项式所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构包括：所述发送终端根据所述扰码多项式选择具有所述扰码多项式的加扰电路作为所述发送终端的所述加扰电路。通过上述技术方案，能够根据数据传输速率选择与数据传输速率对应的加扰电路进行数据加扰，从而实现在不同的数据传输速率的传输场景中采用不同的加扰电路对数据序列进行加扰。
在一种可能的实现方式中，所述发送终端控制切换后的所述加扰电路对待加扰的数据序列进行加扰得到加扰数据序列包括：所述发送终端将待加扰的数据序列根据公式
Figure BDA0002818834340000021
计算得到所述加扰数据序列，其中，Bk为待加扰的输入序列，Ck为所述加扰数据序列，L为扰码多项式的最高阶数，m为所述扰码电路中D触发器的数量，k为待加扰的数据序列的序列号，Dk-i是所述扰码电路中第i级D触发器的输出序列，Ai为反馈系数，取值为0或1，其中，Ai为0，代表所述扰码电路中第i级D触发器的输出序列参与加扰运算。通过上述技术方案，待加扰的数据序列通过加扰电路的加扰处理后能够输出加扰数据序列。
在一种可能的实现方式中，所述发送终端与接收终端协商数据传输参数包括：所述发送终端将数据传输参数发送给所述接收终端；所述接收终端判断是否同意所述数据传输参数；若所述接收终端不同意所述数据传输参数，所述接收终端对所述数据传输参数进行修改，存储修改后的数据传输参数，并向所述发送终端发送包含修改后的数据传输参数的第一确认码流；所述发送终端从所述第一确认码流中获取修改后的数据传输参数，并用修改后的数据传输参数对所述数据传输参数进行更新；或若所述接收终端同意所述数据传输参数，所述接收终端存储数据传输参数，并向所述发送终端发送第二确认码流。通过上述技术方案，发送终端与接收终端能够进行数据传输参数的协商。
在一种可能的实现方式中，所述方法还包括：所述发送终端将加扰数据序列发送给所述接收终端。通过上述技术方案，使得加扰数据序列可以从发送终端向接收终端传输。
在一种可能的实现方式中，所述发送终端将加扰数据序列发送给所述接收终端包括：所述发送终端从所述数据传输参数中获取并行位宽；所述发送终端按照所述并行位宽将所述加扰数据序列发送给所述接收终端。通过上述技术方案，在加扰数据序列进行数据传输速率切换时，无需改变加扰电路的时钟频率，能够降低功耗及减少硬件的成本。
在一种可能的实现方式中，所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构之后还包括：所述发送终端从所述数据传输参数中获取扰码种子；将所述扰码种子作为所述加扰电路的初始值进行预加扰。通过上述技术方案，能够实现加扰电路的预加扰。
第二方面，本申请实施例提供一种解扰方法，应用在接收终端中，所述解扰方法包括：所述接收终端根据发送终端发送的数据传输参数确认扰码多项式；所述接收终端根据所述扰码多项式对所述接收终端的解扰电路进行切换以使所述解扰电路具有所述扰码多项式所对应的电路结构；所述接收终端接收所述发送终端发送的加扰数据序列，并根据切换后的所述解扰电路对所述加扰数据序列进行解扰。通过上述技术方案，实现了在不同的数据传输参数的传输场景中采用不同的扰码多项式对数据序列进行解扰，增强抑制数据序列中连0和连1的长度的能力，提高数据序列的时钟恢复能力及降低码间串扰。
在一种可能的实现方式中，所述接收终端根据所述扰码多项式对所述接收终端的解扰电路进行切换以使所述解扰电路具有所述扰码多项式所对应的电路结构包括：所述接收终端根据所述扰码多项式对所述解扰电路中的开关进行闭合控制与断开控制以使所述解扰电路切换到所述扰码多项式所对应的电路结构。通过上述技术方案，使得解扰电路根据扰码多项式自动切换到与扰码多项式对应的电路结构。
在一种可能的实现方式中，所述方法还包括：所述接收终端从所述数据传输参数中获取扰码种子；将所述扰码种子作为所述解扰电路的初始值进行预解扰。通过上述技术方案，能够实现解扰电路的预解扰。
第三方面，本申请实施例提供一种加扰电路，包括线性反馈移位寄存器及开关组，线性反馈移位寄存器包括D触发器组及异或门电路组，所述D触发器组包括M个D触发器，D触发器组的M个D触发器串联构成第1级至第M级D触发器，M为大于等于1的正整数，第1级D触发器至第M级D触发器中的每级D触发器的输出端分别通过开关组中的一个开关与异或门电路组中的一个第一异或门电路的输入端相连接。本申请实施例中，通过设置加扰电路中的各个开关的断开及闭合，可以对加扰电路的扰码多项式进行切换。
在一种可能的实现方式中，线性反馈移位寄存器还包括输入端、反馈端、输出端及第二异或门电路，输入端连接数据序列，线性反馈移位寄存器的输入端与反馈端连接在第二异或门电路的两个输入端，第二异或门电路的输出端分别与第1级D触发器的输入端及线性反馈移位寄存器的输出端连接，第1级D触发器至第M级D触发器的输出端的输出数据通过所有第一异或门电路进行异或运算得到异或运算结果，异或运算结果作为反馈端的输出结果。通过上述技术方案，基于以太网通信协议的终端设备通过上述结构的加扰电路能够实现数据的加扰。
在一种可能的实现方式中，加扰电路为自同步加扰结构的加扰电路。通过上述技术方案，加扰电路对数据序列进行加扰得到的加扰数据序列本身携带着同步信息，因而，加扰电路无需另外附加同步机制。
在一种可能的实现方式中，线性反馈移位寄存器还包括输入端、反馈端、输出端及第二异或门电路，线性反馈移位寄存器的输入端连接数据序列，第M级D触发器的输出端与线性反馈移位寄存器的输入端分别连接在第二异或门电路的两个输入端，第二异或门电路的输出端与线性反馈移位寄存器的输出端相连接，第1级D触发器至第M级D 触发器的输出端的输出数据通过所有第一异或门电路进行异或运算得到异或运算结果，异或运算结果作为反馈端的输出结果，反馈端与第1级D触发器的输入端连接。通过上述技术方案，基于C/D-PHY通信协议的终端设备、基于M-PHY通信协议的终端设备或基于 CEDI-PHY通信协议的终端设备通过上述结构的加扰电路能够实现数据的加扰。
在一种可能的实现方式中，加扰电路为帧同步加扰结构的加扰电路。通过上述技术方案，通过加扰电路进行加扰得到的加扰数据序列在传输过程中能够避免出现错误率倍增的问题。
第四方面，本申请实施例提供一种解扰电路，包括线性反馈移位寄存器，解扰电路还包括开关组，线性反馈移位寄存器包括D触发器组及异或门电路组，所述D触发器组包括M个D触发器，D触发器组的M个D触发器串联构成第1级至第M级D触发器， M为大于等于1的正整数，第1级D触发器至第M级D触发器中的每级D触发器的输出端分别通过开关组中的一个开关与异或门电路组中的一个第一异或门电路的输入端相连接。本申请实施例中，通过设置解扰电路中的各个开关的断开及闭合，可以对加扰电路的扰码多项式进行切换。
在一种可能的实现方式中，线性反馈移位寄存器还包括输入端、反馈端、输出端及第二异或门电路，输入端连接加扰后的数据序列，线性反馈移位寄存器的输入端与反馈端分别连接在第二异或门电路的两个输入端，第二异或门电路的输出端与线性反馈移位寄存器的输出端连接，第1级D触发器至第M级D触发器的输出端的输出数据通过所有第一异或门电路进行异或运算得到异或运算结果，异或运算结果作为反馈端的输出结果。通过上述技术方案，基于以太网通信协议的终端设备通过上述结构的解扰电路能够实现数据的加扰。
在一种可能的实现方式中，解扰电路为自同步加扰结构的解扰电路。通过上述技术方案，解扰电路对数加扰后的数据序列进行解扰得到数据序列本身携带着同步信息，使得解扰电路无需另外附加同步机制。
在一种可能的实现方式中，线性反馈移位寄存器还包括输入端、反馈端、输出端及第二异或门电路，线性反馈移位寄存器的输入端连接数据序列，第M级D触发器的输出端与线性反馈移位寄存器的输入端分别连接在第二异或门电路的两个输入端，第二异或门电路的输出端与线性反馈移位寄存器的输出端相连接，第1级D触发器至第M级D 触发器的输出端的输出数据通过所有第一异或门电路进行异或运算得到异或运算结果，异或运算结果作为反馈端的输出结果，反馈端与第1级D触发器的输入端连接。通过上述技术方案，基于C/D-PHY通信协议的终端设备、基于M-PHY通信协议的终端设备或基于 CEDI-PHY通信协议的终端设备通过上述结构的解扰电路能够实现对加扰后的数据序列的解扰。
在一种可能的实现方式中，解扰电路为帧同步加扰结构的解扰电路。通过上述技术方案，通过上述结构的解扰电路对加扰后的数据序列进行解扰能够避免解扰后的数据序列出现错误率倍增的问题。
附图说明
图1为本申请一种实施例中发送终端发送数据序列的流程示意图；
图2为本申请一种实施例中移位寄存器的示意图；
图3A-3B为本申请一种实施例中加扰方法的应用场景图；
图4为本申请一种实施例中加扰方法的流程图；
图5为本申请一种实施例中加扰方法的应用环境结构图；
图6为本申请一种实施例中发送终端与接收终端协商数据传输参数的流程图；
图7A-7B为本申请另一种实施例中加扰电路的结构示意图；
图8为本申请另一实施例中加扰方法的流程图；
图9为本申请另一种实施例中加扰方法的流程图；
图10为本申请另一种实施例中加扰方法的流程图；
图11为本申请一种实施例中解扰方法的流程图；
图12为本申请实施例中解扰电路的结构示意图；
图13为本申请另一种实施例中解扰方法的流程图；
图14为本申请另一种实施例中解扰方法的流程图；
图15为本申请实施例中电子设备的结构示意图。
具体实施方式
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请实施例的描述中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请中的技术领域的技术人员通常理解的含义相同。本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。应理解，本申请中除非另有说明，“/”表示或的意思。例如，A/B 可以表示A或B。本申请中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系。例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B三种情况。“至少一个”是指一个或者多个。“多个”是指两个或多于两个。例如，a、b或c中的至少一个，可以表示：a，b，c，a和b，a和c，b和c，a、b和c七种情况。
在数据序列的传输过程中，若出现“0”、“1”序列长期不变，不仅会使得数据序列产生较大的对外噪声和电磁干扰，及产生码间串扰，而且使得数据序列缺乏比特定时分量，如此造成数据序列难以在接收端被准确接收。因而，数据序列在传输前需要进行加扰，以增加“0”、“1”信号的转换密度。数据加扰就是将原始的数据序列与加扰电路(扰码器)生成的扰码进行异或运算生成具有白噪声特性的伪随机序列(加扰数据序列)，如此使得加扰后的伪随机序列能够不断变化，从而不会导致连“0”、连“1”序列持续重复。参考图1，所示为本申请一种实施例中发送终端1发送数据序列的流程示意图。本实施例中，发送终端1将原始数据序列进行校验处理以将数据序列加上校验位，并将加上校验位的数据序列进行信道编码处理得到编码后的数据序列。发送终端1将编码后的数据序列进行加扰处理后生成加扰数据序列，并将加扰数据序列发送出去。
本实施例中，加扰数据序列(即伪随机序列)通过线性反馈移位寄存器(LinearFeedfack Shift Register,L)生成。参考图2所示，为本申请一种实施例中移位寄存器20的示意图。移位寄存器20包括多个D触发器202。多个D触发器202串联在一起构成第1级至第N级D 触发器，其中N为触发器202的数量。D触发器202包括输入端2021、时钟信号输入端2022、正向输出端2023及负向输出端2024。第1级D触发器的输入端2022作为移位寄存器20的接收端，用于接收数据序列。第1级D触发器的正向输出端2023与第2级D触发器(即第 1级D触发器的下一级D触发器)的输入端2021连接，第2级D触发器(即第1级D触发器的下一级D触发器)的正向输出端2023与第3级D触发器(即第2级D触发器的下一级 D触发器)的输入端2021连接，剩余D触发器之间依此进行连接并直至第N-1级D触发器的正向输出端2023与第N级D触发器的输入端2021连接。第N级D触发器的正向输出端 2022作为移位寄存器20的输出端，用于输出数据序列。将移位寄存器20的输出端(即第N 级D触发器的正向输出端2022)与移位寄存器20的输入端(即第1级D触发器的输入端 2021)连接起来可构成线性反馈移位寄存器。本实施例中，基于线性反馈移位寄存器可以构建不同的加扰电路。具体地，将线性反馈移位寄存器中不同级D触发器的正向输出端2023与线性反馈移位寄存器的输入端进通过一个或多个异或门电路连接，可以构建不同的加扰电路 (参考图7A)。从而通过构建的加扰电路对输入的数据序列进行加扰得到加扰数据序列。本实施例中，不同的加扰电路具有不同的加扰多项式。例如，加扰电路对应的扰码多项式为 1+X39+X58，X代表加扰电路11中当前数据的待加扰的数据位，数据位用来代表参与加扰运算(或异或运算)。例如，X39和X58分别代表当前加扰电路11中当前数据的第39位及第58 位参与加扰运算。
参考图3A所示，为本申请实施例中一种加扰方法的应用场景图。加扰方法应用在发送终端1及接收终端2。本实施例中，发送终端1与接收终端2通过有线连接方式进行通信连接。例如，发送终端1与接收终端2通过电缆、光纤、电话线或网线等进行连接。本实施例中，以发送终端1为相机，接收终端2为手机来描述加扰方法的应用环境结构图。本实施例中，相机将拍摄的图像发送给手机。由于相机的高像素传输场景(如对采用一亿像素拍照的图像进行传输)需要较高的数据传输速率，高的数据传输速率需要较高的并行位宽和高抗电磁干扰能力。因而，在高像素传输场景下，相机中的自同步加扰结构的加扰电路或帧同步加扰结构的加扰电路需要采用高阶数的扰码多项式对图像数据进行扰码，并将扰码后的图像数据通过高并行位宽发送给手机。本实施例中，并行位宽是指在单条信道并行传输时输入设备 (如相机)与输出设备(如手机)之间一次数据传输的信息量。例如，在高像素传输场景下，相机采用扰码多项式1+X39+X58对图像数据进行扰码后得到加扰数据，并将加扰数据通过 64bit并行位宽发送给手机。相机采用扰码多项式1+X39+X58进行扰码时，也就是相加将加扰电路中的第39位及第58位的数据与输入的数据序列进行扰码后生成扰码序列。然而，相机在低像素传输场景(如对采用一百万像素拍照的图像进行传输)下需要较低的数据传输速率、较低的并行位宽和较低抗电磁干扰能力。因而，相机在低像素场景下需要采用低阶数的扰码多项式对图像数据进行扰码，并将加扰后的数据序列通过低并行位宽发送给手机。例如，在低像素传输场景下，相机采用扰码多项式1+X6+X7对图像数据进行扰码后得到加扰数据，并将加扰数据通过8bit并行位宽发送给手机。然而，现有加扰方法所采用的自同步加扰结构的加扰电路或帧同步加扰结构的加扰电路，扰码多项式是固定不变的，使得信道扰码能力较为固定、恢复时钟信号的能力固定不变，因而无法应对各类数据传输场景的需求。同时，现有加扰方法所采用的自同步加扰结构的加扰电路或帧同步加扰结构的加扰电路，并行位宽也是固定不变的，在进行数据传输速率切换时必须改变加扰电路的时钟频率，使得相机的加扰电路的结构复杂化。
参考图3B所示，为本申请实施例中另一种加扰方法的应用场景图。加扰方法应用在发送终端1及接收终端2。本实施例中，发送终端1为虚拟现实(Virtual Reality，VR)设备或增强现实(Augmented Reality，AR)设备。VR设备或AR设备与手机通过有线连接方式进行通信连接。VR设备或AR设备在将图像数据传输给手机的过程中，采用高并行位宽，如此造成高功耗和高成本。然而用户并不是每时每刻都需要极高的传输速率，例如，用户使用手机接收VR设备或AR设备传输的数据进行VR观影需要较高的数据传输速率，然而，用户使用手机接收VR设备或AR设备传输的数据进行VR游戏所需要的传输速率不高。然而，现有加扰方法所采用的自同步加扰结构的加扰电路或帧同步加扰结构的加扰电路，由于扰码多项式及并行位宽固定不变，因而无法满足各类数据传输场景的需求，造成VR设备或AR设备的高功耗和高成本。
参考图4所示，为本申请一种实施例中加扰方法的流程图。参考图5所示，为本申请一种实施例中加扰方法的应用环境结构图。加扰方法可应用在发送终端1及接收终端2中，发送终端1包括加扰电路11。接收终端2包括解扰电路21。本实施例的加扰方法中，接收终端2对发送终端1发送的数据传输参数，加扰方法根据数据传输参数对加扰电路11进行自适应切换，并根据切换后的加扰电路11进行加扰，具体可包括如下步骤。
步骤S401，发送终端1与接收终端2协商数据传输参数，其中，发送终端1与接收终端 2处于连接状态。
本实施例中，数据传输参数包括数据传输速率、扰码多项式、并行位宽、扰码种子中的一种或多种的组合。在本申请实施例中，发送终端1与接收终端2协商数据传输参数，具体可参考图6所示的流程示意图，以及下文对图6的详细说明。
步骤S402，发送终端1根据数据传输参数确认扰码多项式。
可选的，在本申请实施例中，数据传输参数包括扰码多项式，发送终端1从数据传输参数中得到扰码多项式。
可选的，在本申请的另一实施例中，发送终端1包括第一配置关系，第一配置关系至少包括数据传输速率、扰码多项式之间的对应关系。发送终端1获取发送终端1的数据传输速率，并根据数据传输速率及第一配置关系确定与数据传输速率对应的扰码多项式。
步骤S403，发送终端1根据扰码多项式对发送终端1的加扰电路11进行切换以使加扰电路11具有扰码多项式所对应的电路结构。
参考图7A所示，为本申请一种实施例中加扰电路11的结构示意图。本实施例中，加扰电路11为自同步加扰结构。具体地，加扰电路11包括线性反馈移位寄存器111、开关组112。线性反馈移位寄存器111包括D触发器组113、由多个第一异或门电路1141组成的异或门电路组114、输入端115、反馈端116、输出端117及第二异或门电路118。异或门电路组114包括多个第一异或门电路1141。D触发器组113包括M个D触发器。该M个D触发器串联在一起构成第1级至第M级D触发器。本实施例中，M为2的的幂数。
本实施例中，线性反馈移位寄存器111的输入端115接收待加扰的数据序列。线性反馈移位寄存器111的输入端115与反馈端116分别连接在第二异或门电路118的两个输入端。第二异或门电路118的输出端分别与第1级D触发器的输入端及线性反馈移位寄存器111的输出端117连接。线性反馈移位寄存器111的输出端117输出加扰数据序列。第1级D触发器至第M级D触发器中的每级D触发器的输出端通过开关组112中的一个开关与异或门电路组114中的一个第二异或门电路的输入端相连接，且异或门电路组114中的所有第一异或门电路1141串联在一起。第1级D触发器至第M级D触发器中每级D触发器的输出端的输出数据通过异或门电路组114中的所有第一异或门电路1141进行异或运算得到异或运算结果。异或运算结果作为线性反馈移位寄存器111的反馈端116的输出结果。本实施例中，D触发器组113中的D触发器的数量、开关组112中的开关的数量、异或门电路组114中的第一异或门电路1141的数量相同。
本实施例中，通过自同步加扰结构的加扰电路11对数据序列进行加扰得到的加扰数据序列本身携带着同步信息，因而，自同步加扰结构的加扰电路11无需另外附加同步机制。本实施例中，自同步加扰结构的加扰电路11应用在基于以太网通信协议(例如TCP/IP协议)的终端设备。本实施例中，通过设置加扰电路11中的各个开关的断开及闭合，可以对加扰电路 11的扰码多项式进行切换。例如，若切换加扰电路11的扰码多项式为1+X6+X7，只需将加扰电路11中与第6级D触发器的输出端连接的开关、与第7级D触发器的输出端连接的开关闭合，将开关组112中剩余的开关断开即可将加扰电路11的扰码多项式切换为1+X6+X7。例如，将与第39级D触发器的输出端连接的开关、与第58级D触发器的输出端连接的开关闭合，将开关组112中剩余的开关断开，可将加扰电路11的扰码多项式切换为1+X39+X58。
参考图7B所示，为本申请另一种实施例中加扰电路11的结构示意图。本实施例中，加扰电路11为帧同步加扰结构。本实施例中，帧同步加扰结构的加扰电路11的结构与上述自同步加扰结构的加扰电路的结构基本相同，所不同的是：在帧同步加扰结构的加扰电路11中，线性反馈移位寄存器111的第M级D触发器的输出端与线性反馈移位寄存器111的输入端 115分别连接在第二异或门电路118的两个输入端；第二异或门电路118的输出端与线性反馈移位寄存器111的输出端117相连接；线性反馈移位寄存器111的反馈端116与第1级D触发器的输入端连接。
本实施例中，帧同步加扰结构的加扰电路11应用在基于C/D-PHY通信协议的终端设备、基于M-PHY通信协议的终端设备或基于CEDI-PHY通信协议的终端设备中。采用帧同步加扰结构的加扰电路11对数据序列进行加扰后，能够避免加扰数据序列在传输过程中出现的错误率倍增的问题。
本实施例中，步骤S403包括：发送终端1根据扰码多项式对发送终端1的加扰电路11 中的开关进行闭合控制与断开控制以使加扰电路切换到扰码多项式所对应的电路结构。例如，若扰码多项式为1+X6+X7，发送终端1将加扰电路11中与第6级D触发器的输出端连接的开关、与第7级D触发器的输出端连接的开关闭合，将开关组112中剩余的开关断开即可将加扰电路11的扰码多项式切换为1+X6+X7。例如，若扰码多项式为1+X39+X58，发送终端1将加扰电路11中与第39级D触发器的输出端连接的开关、与第58级D触发器的输出端连接的开关闭合，将开关组112中剩余的开关断开，可将加扰电路11的扰码多项式切换为 1+X39+X58。
在其他实施例中，发送终端1包括多个加扰电路11，每个加扰电路11具有一个扰码多项式。步骤S403包括：发送终端1根据扰码多项式选择具有扰码多项式的加扰电路11作为发送终端1的加扰电路11。
步骤S404，发送终端1控制切换后的加扰电路11对待加扰的数据序列进行加扰得到加扰数据序列。
本实施方式中，发送终端1将待加扰的数据序列根据公式
Figure BDA0002818834340000091
计算得到加扰数据序列，其中，Bk为输入序列，Ck为输出的加扰数据序列，L为扰码多项式的最高阶数，m为扰码电路11中D触发器的数量，k为数据序列的序列号，Dk-i是扰码电路11中第i级D触发器的输出序列，Ai为反馈系数，取值为0或1，其中，Ai为0，代表扰码电路11中第i级D触发器的输出序列参与加扰运算，也即，Ai代表加扰电路11中当前数据的第i位参与加扰运算。
本实施例中，发送终端1与接收终端2协商数据传输参数的流程图参考图6，具体可包括如下步骤。
步骤S601，发送终端1将数据传输参数发送给接收终端2。
步骤S602，接收终端2判断是否同意数据传输参数。若接收终端2不同意数据传输参数，执行步骤S603，若接收终端2同意数据传输参数，执行步骤S606。
步骤S603，响应不同意数据传输参数，接收终端2对数据传输参数进行修改。
步骤S604，接收终端2存储修改后的数据传输参数，并向发送终端1发送包含修改后的数据传输参数的第一确认码流。
步骤S605，发送终端1从第一确认码流中获取修改后的数据传输参数，并用修改后的数据传输参数对所述数据传输参数进行更新。
步骤S606，响应同意数据传输参数，接收终端2存储数据传输参数，并向发送终端1发送第二确认码流。
本实施例中，方法在步骤S403之后还包括：发送终端1获取扰码种子，并将扰码种子作为加扰电路11的初始值进行预加扰。扰码种子为扰码电路11中的线性反馈移位寄存器111 的初始值。本实施例中，扰码种子存储在发送终端1的寄存器中，发送终端1从存储扰码种子的寄存器中获取扰码种子。在获取到扰码种子之后，发送终端1还将扰码种子发送给接收终端2，以使扰码种子作为接收终端2的解扰电路21的初始值。在其他实施例中，数据传输参数包括扰码种子，发送终端1及接收终端2从数据传输参数中获取扰码种子。
本实施例中，方法在步骤S404之后还包括：发送终端1将加扰数据序列发送给接收终端 2。
本申请中，发送终端1能够根据数据传输参数确定加扰多项式，并根据扰码多项式对发送终端1的加扰电路11进行切换以使加扰电路11具有扰码多项式，并控制加扰电路11按照扰码多项式对数据序列进行加扰，从而实现在不同的数据传输速率的传输场景中采用不同的扰码多项式对数据序列进行加扰，增强抑制数据序列中连0和连1的长度的能力，提高数据序列的时钟恢复能力及降低码间串扰。
可选的，在本申请实施例中，数据传输参数包括第一配置关系，第一配置关系至少包括数据传输速率、扰码多项式、并行位宽之间的配置规则。发送终端2与接收终端2对第一配置关系进行协商，并根据协商结果及发送终端1的数据传输速率对加扰电路11进行自适应切换，并根据切换后的加扰电路11进行加扰，具体可包括如下步骤(参考图8)。
步骤S801，发送终端1发送第一配置关系给接收终端2。
本实施例中，第一配置关系包括不同数据传输速率、不同扰码多项式、不同并行位宽的对应关系。本实施例中，并行位宽可以决定在不同时钟频率下，单条信道中的数据传输速率，因而，对并行位宽进行切换，能够在不改变时钟频率的前提下改变数据传输速率。本实施例中，并行位宽包括8bit、16bit、32bit、64bit和128bit。具体地，在第一配置关系中，与高速数据传输速率(例如16GBPS)对应的扰码多项式为1+X39+X58，与高速数据传输速率对应的并行位宽为64bit，与低速数据传输速率(例如16kBPS)对应的扰码多项式为1+X6+X7，与低速数据传输速率对应的并行位宽为8bit。本实施例中，在第一配置关系中，扰码多项式的最高阶数必须小于与扰码多项式对应的并行位宽。例如，扰码多项式为1+X39+X58时，对应的并行位宽不能小于58，因而，与扰码多项式为1+X39+X58对应的并行位宽可以设置为64bit或128bit。本实施例中，在第一配置关系中，高速数据传输速率对应的扰码多项式的最高阶数大于低速数据传输速率的扰码多项式的最高阶数。本实施例中，发送终端1将第一配置关系存储在寄存器中。
步骤S802，接收终端2接收第一配置关系。
步骤S803，接收终端2判断是否同意第一配置关系。若接收终端2不同意第一配置关系，执行步骤S804，否则，若接收终端2同意第一配置关系，执行步骤S807。
步骤S804，响应不同意第一配置关系，接收终端2对第一配置关系的数据传输速率、扰码多项式、并行位宽之间的配置规则进行修改得到第二配置关系。
本实施例中，接收终端2获取接收终端2的硬件条件信息，并判断硬件条件信息是否满足第一配置关系。若硬件条件信息满足第一配置关系，接收终端2确定同意第一配置关系；否则若硬件条件信息不满足第一配置关系，接收终端2确定不同意第一配置关系。在具体实施方式中，硬件条件信息包括，但不限于接收终端2的最大数据传输速率、解扰电路21的D 触发器的数量、接收终端2的数据位宽。本实施例中，接收终端2获取接收终端2的最大数据传输速率、解扰电路21的D触发器的数量、接收终端2数据位宽后，判断第一配置关系中的数据传输速率是否小于接收终端2的最大数据传输速率；判断第一配置关系中的扰码多项式的最高位数是否小于解扰电路21的D触发器的数量；判断第一配置关系中的并行位宽是否小于接收终端2的数据位宽；当第一配置关系中的数据传输速率小于接收终端2的最大数据传输速率、第一配置关系中的扰码多项式的最高位数小于解扰电路21的D触发器的数量、第一配置关系中的并行位宽小于接收终端2的数据位宽，接收终端2确定同意第一配置关系；当第一配置关系中的数据传输速率不小于接收终端2的最大数据传输速率，或第一配置关系中的扰码多项式的最高位数不小于解扰电路21的D触发器的数量，或第一配置关系中的并行位宽不小于接收终端2的数据位宽，接收终端2确定不同意第一配置关系。
本实施例中，响应不同意第一配置关系，接收终端2对第一配置关系的数据传输速率、扰码多项式、并行位宽之间的配置规则进行修改得到第二配置关系包括：若第一配置关系中的数据传输速率不小于接收终端2的最大数据传输速率，接收终端2将数据传输速率修改为小于接收终端2的最大数据传输速率；若第一配置关系中的扰码多项式的最高位数不小于解扰电路21的D触发器的数量；接收终端2将扰码多项式的最高位数修改为小于解扰电路21 的D触发器的数量；若第一配置关系中的并行位宽不小于接收终端2的数据位宽，接收终端 2将第一配置关系中的并行位宽修改为小于接收终端2的数据位宽。
步骤S805，接收终端2存储第二配置关系，并向发送终端1发送包含第二配置关系的第一确认码流。
步骤S806，响应第一确认码流，发送终端1获取发送终端1的数据传输速率，并根据数据传输速率及第二配置关系确定与数据传输速率对应的扰码多项式、并行位宽。步骤S806执行完后，执行步骤S809。
本实施例中，数据传输速率作为发送终端1的状态信息存储在发送终端1的寄存器中，发送终端1从发送终端1的寄存器中获取数据传输速率。发送终端1根据数据传输速率及第一配置关系确定与数据传输速率对应的扰码多项式、并行位宽。
步骤S807，响应同意第一配置关系，接收终端2存储第一配置关系，并向发送终端1发送第二确认码流。
步骤S808，响应第二确认码流，发送终端1获取发送终端1的数据传输速率，并根据数据传输速率及第一配置关系确定与数据传输速率对应的扰码多项式、并行位宽。
步骤S809，发送终端1根据扰码多项式对发送终端1的加扰电路11进行切换以使加扰电路11具有扰码多项式所对应的电路结构。
步骤S810，发送终端1控制加扰电路11根据扰码多项式对数据序列进行加扰得到加扰数据序列。
步骤S811，发送终端1按照并行位宽将加扰数据序列发送给接收终端2。
本实施例中，方法在步骤S810之前还包括：发送终端1获取扰码种子，并将扰码种子作为加扰电路11的初始值进行预加扰。扰码种子为扰码电路11中的线性反馈移位寄存器111 的初始值。本实施例中，扰码种子存储在发送终端1的寄存器中，发送终端1从存储扰码种子的寄存器中获取扰码种子。本实施例中，在获取到扰码种子之后，发送终端1还将扰码种子及发送终端1的数据传输速率发送给接收终端2。响应发送终端1的数据传输速率，接收终端2根据发送终端1的数据传输速率及存储的第一配置关系或第二配置关系确定与发送终端1的数据传输速率对应的扰码多项式，并将解扰电路21切换为与扰码多项式对应的电路结构。接收终端2还用于响应扰码种子，并将扰码种子作为解扰电路21的初始值对解扰电路21 进行预解扰。
可选的，在本申请的另一实施例中，第一配置关系或第二配置关系中包括数据传输速率、扰码多项式、并行位宽及扰码种子之间的配置规则。发送终端1获取发送终端1的数据传输速率，并根据数据传输速率及第一配置关系或第二配置关系确定与数据传输速率对应的扰码种子。在获取到扰码种子之后，发送终端1还将发送终端1的数据传输速率发送给接收终端 2。响应发送终端1的数据传输速率，接收终端2根据发送终端1的数据传输速率及存储的第一配置关系或第二配置关系确定与发送终端1的数据传输速率对应的扰码多项式及扰码种子，将解扰电路21切换为与扰码多项式对应的电路结构，并根据扰码种子对解扰电路21进行预解扰。
本实施例中，接收终端2在完成预解扰后，还向发送终端1发送回复消息。发送终端1 接收到回复消息后按照并行位宽将加扰数据序列发送给接收终端2。
本申请中，发送终端1能够根据数据传输速率确定加扰多项式，并根据扰码多项式对发送终端1的加扰电路11中的开关进行闭合控制与断开控制以使加扰电路11切换到与数据传输速率对应的扰码多项式，并按照扰码多项式对数据序列进行加扰，从而实现在不同的数据传输速率的传输场景中采用不同的扰码多项式对数据序列进行加扰，增强抑制数据序列中连 0和连1的长度的能力，提高数据序列的时钟恢复能力及降低码间串扰。此外发送终端1还能够根据数据传输速率确定并行位宽，并按照并行位宽将加扰数据序列发送出去，能够降低功耗及减少成本。并且，在有改变加扰数据序列的传输速率的需求时，只需改变加扰数据序列的并行位宽即可改变加扰数据序列的传输速率，因而无需改变时钟频率，简化了发送终端 1的电路结构。
例如，参考图3A所示，当相机作为发送终端11时，相机在高像素场景中获取的数据传输速率为高速传输速率，根据高速传输速率查找第一配置关系确定与高速传输速率相对应的扰码多项式为1+X39+X58，与高速传输速率相对应的并行位宽为64bit。相机根据扰码多项式对相机的加扰电路11中的开关进行闭合控制与断开控制，以使加扰电路11切换到1+X39+ X58。相机控制加扰电路11根据扰码多项式1+X39+X58对数据序列进行加扰得到加扰数据序列，并按照64bit并行位宽将加扰数据序列发送给手机。当相机工作在低像素场景中时，相机获取的数据传输速率为低速传输速率，根据低速传输速率查找第一配置关系确定与低速传输速率相对应的扰码多项式为1+X6+X7，及与低速传输速率相对应的并行位宽为8bit。相机根据扰码多项式对相机的加扰电路11中的开关进行闭合控制与断开控制，以使加扰电路11 切换到1+X6+X7。相机控制加扰电路11根据扰码多项式1+X6+X7对数据序列进行加扰得到加扰数据序列，并按照8bit并行位宽将加扰数据序列发送给手机。如此，相机可以根据高像素传输场景、低像素传输场景确定不同的扰码多项式对待传输的数据序列进行加扰，从而增强抑制数据序列中连0和连1的长度的能力，提高数据序列的时钟恢复能力及降低码间串扰。此外，相机根据高像素传输场景、低像素传输场景确定不同的并行位宽对加扰后的数据序列进行传输，能够降低功耗及减少成本，并且，切换加扰数据序列的传输速率时，只需改变加扰数据序列的并行位宽即可改变加扰数据序列的传输速率，无需改变时钟频率，简化了相机的电路结构。可选的，在本申请的另一实施例中，接收终端2对发送终端1发送的第一配置关系不需要进行协商，可直接同意发送终端1发送的第一配置关系，加扰方法根据协商结果及传输场景的数据传输速率对加扰电路11的扰码多项式进行自适应切换，并根据切换后的加扰电路11进行加扰。参考图9所示，为本申请另一实施例中加扰方法的流程图，具体可包括如下步骤。
步骤S901，发送终端1发送第一配置关系给接收终端2，第一配置关系包括数据传输速率、扰码多项式、并行位宽、扰码种子之间的配置规则。
本实施例中，发送终端1设置不同数据传输速率、不同扰码多项式、不同并行位宽及不同扰码种子的对应关系，并将对应关系记录在第一配置关系中。具体地，在第一配置关系中，与高速数据传输速率(例如16GBPS)对应的扰码多项式为1+X39+X58，与高速数据传输速率对应的并行位宽为64bit，与高速数据传输速率对应的扰码种子为128bit的任意二进制数值。与低速数据传输速率(例如16kBPS)对应的扰码多项式为1+X6+X7，与低速数据传输速率对应的并行位宽为8bit，与低速数据传输速率对应的扰码种子为128bit的任意二进制数值。本实施例中，在第一配置关系中，扰码多项式的最高阶数必须小于与扰码多项式对应的并行位宽。本实施例中，在第一配置关系中，扰码种子的数据位数与发送终端1的加扰电路11的D触发器(参考图7A)的数量相同。本实施例中，在第一配置关系中，高速数据传输速率对应的扰码多项式的最高阶数大于低速数据传输速率的扰码多项式的最高阶数。
本实施例中，发送终端1在完成第一配置关系的设置后，可以将第一配置关系存储在寄存器中。
步骤S902，接收终端2响应第一配置关系回复第一确认码流给发送终端1。
本实施例中，接收终端2响应第一配置关系回复第一确认码流给发送终端1，并存储第一配置关系。
步骤S903，发送终端1响应第一确认码流获取发送终端1的数据传输速率，并根据数据传输速率及第一配置关系确定与数据传输速率对应的扰码多项式、并行位宽及扰码种子。
步骤S904，发送终端1根据扰码多项式对发送终端1的加扰电路11进行切换以使加扰电路11具有扰码多项式所对应的电路结构。
本实施例中，步骤S904包括：发送终端1根据扰码多项式对发送终端1的加扰电路11 中的开关进行闭合控制与断开控制以使加扰电路切换到扰码多项式。
例如，若扰码多项式为1+X39+X58，发送终端1将加扰电路11中与第39级D触发器的输出端连接的开关、与第58级D触发器的输出端连接的开关闭合，将开关组112中剩余的开关断开即可将加扰电路11的扰码多项式切换为1+X39+X58。
步骤S905，发送终端1将扰码种子作为加扰电路11的初始值进行预加扰。
步骤S906，接收终端2确定扰码多项式及扰码种子。
本实施例中，接收终端2接收发送终端1发送的数据传输速率，并根据数据传输速率及第一配置关系确定与数据传输速率对应的扰码多项式及扰码种子。在另一实施例中，数据传输速率、扰码多项式、并行位宽、扰码种子以表格的形式存储在第一配置关系中。发送终端 2确定数据传输速率相对应的扰码多项式及扰码种子在第一配置关系中的位置信息，并将位置信息发送给接收终端2。接收终端2根据位置信息确定与位置信息对应的扰码多项式及扰码种子。其中，位置信息可以为表的索引。也即，接收终端2根据索引确定在第一配置关系中与索引对应的扰码多项式及扰码种子。
步骤S907，接收终端3控制解扰电路21切换到扰码多项式所对应的电路、并控制切换后的解扰电路21将扰码种子作为解扰电路21的初始值进行预解扰。
步骤S908，接收终端2在完成预解扰后回复第二确认码流给发送终端1。
步骤S909，发送终端1响应第二确认码流，控制加扰电路11根据扰码多项式对数据序列进行加扰得到加扰数据序列。
步骤S910，发送终端1按照并行位宽将加扰数据序列发送给接收终端2。
可选的，在本申请的另一实施例中，发送终端1发送的确认码流包括数据传输速率、扰码多项式、扰码种子，但不包括并行位宽。参考图10所示，为本申请另一种实施例中加扰方法的流程图，具体可包括如下步骤。
步骤S1001，发送终端1发送第一配置关系给接收终端2，第一配置关系包括数据传输速率、扰码多项式、扰码种子之间的对应关系。
步骤S1002，接收终端响应第一配置关系回复第一确认码流给发送终端1。
本实施例中，接收终端2响应第一配置关系回复第一确认码流给发送终端1，并存储第一配置关系。
步骤S1003，发送终端1响应第一确认信号获取发送终端1的数据传输速率，并根据数据传输速率及第一配置关系确定与数据传输速率对应的扰码多项式及扰码种子。
步骤S1004，发送终端1根据扰码多项式对发送终端1的加扰电路11进行切换以使加扰电路11具有扰码多项式。
步骤S1005，发送终端1将扰码种子作为加扰电路11的初始值进行预加扰。
步骤S1006，接收终端2确定扰码多项式及扰码种子。
步骤S1007，接收终端2控制解扰电路21切换到扰码多项式，并控制解扰电路21将扰码种子作为解扰电路21的初始值进行预解扰。
步骤S1008，接收终端2在完成预解扰后回复第二确认码流给发送终端1。
步骤S1009，发送终端1响应第二确认码流，控制加扰电路11根据扰码多项式对数据序列进行加扰得到加扰数据序列。
步骤S1010，发送终端1将加扰数据序列发送给接收终端2。
本申请中，发送终端1能够根据数据传输速率确定加扰多项式，并根据扰码多项式对发送终端1的加扰电路11进行切换以使加扰电路11具有扰码多项式，并控制加扰电路11按照扰码多项式对数据序列进行加扰，从而实现在不同的数据传输速率的传输场景中采用不同的扰码多项式对数据序列进行加扰，增强抑制数据序列中连0和连1的长度的能力，提高数据序列的时钟恢复能力及降低码间串扰。
本实施例中，发送终端1将加扰数据序列发送给接收终端2后，接收终端2将加扰数据序列进行解扰。请参考图11所示，为本申请一种实施例中解扰方法的流程图。接收终端2根据发送终端1发送的数据传输参数对解扰电路21进行自适应切换，并根据切换后的解扰电路 21进行解扰，具体可包括如下步骤。
步骤S1101，接收终端2根据发送终端1发送的数据传输参数确认扰码多项式。
可选的，在本申请的一种实施例中，数据传输参数包括扰码多项式，接收终端2从数据传输参数中获取得到扰码多项式。
可选的，在本申请的另一实施例中，接收终端2包括第一配置关系，第一配置关系至少包括数据传输速率、扰码多项式之间的对应关系。发送终端1获取发送终端1的数据传输速率，并根据数据传输速率及第一配置关系确定与数据传输速率对应的扰码多项式。
步骤S1102，接收终端2根据扰码多项式对接收终端2的解扰电路21进行切换以使解扰电路21具有扰码多项式所对应的电路结构。
参考图12所示，为本申请实施例中解扰电路21的结构示意图。本实施例中，解扰电路 21为自同步解扰结构。具体地，解扰电路21包括线性反馈移位寄存器211、开关组212。线性反馈移位寄存器211包括D触发器组213、由多个第一异或门电路2141组成的异或门电路组214、输入端215、反馈端216、输出端217及第二异或门电路218。D触发器组213包括 M个D触发器。D触发器组213中的M个D触发器串联在一起组成第1级至第M级D触发器。本实施例中，M为2的幂数。
本实施例中，线性反馈移位寄存器211的输入端115接收加扰后的数据序列。线性反馈移位寄存器211的输入端215与反馈端216分别连接在第二异或门电路218的两个输入端。第二异或门电路218的输出端与线性反馈移位寄存器211的输出端217连接。线性反馈移位寄存器111的输出端217输出解扰后的数据序列。线性反馈移位寄存器211的输入端215与第1级D触发器的输入端连接。第1级D触发器至第M级D触发器中的每级D触发器的输出端通过开关组212中的一个开关与异或门电路组214中的一个第二异或门电路的输入端相连接，且异或门电路组214中的所有第一异或门电路2141串联在一起。M级D触发器中各级D触发器的输出端的输出数据通过所有第一异或门电路2141进行异或运算得到异或运算结果。异或运算结果作为线性反馈移位寄存器211的反馈端216的输出结果。本实施例中， D触发器组113中的D触发器的数量、开关组112中的开关的数量、异或门电路组121中的第一异或门电路2141的数量相同。
本实施例中，将接收终端2的解扰电路21的扰码多项式设置成与发送终端3的加扰电路相同的扰码多项式，能够实现对发送终端3的扰码数据序列的解扰。例如，发送终端3通过扰码多项式1+X39+X58对数据序列进行加扰得到加扰数据序列，并将加扰数据序列发送给接收终端2时，接收终端2将解扰电路21中第39级D触发器的输出端连接的开关、与第58 级D触发器的输出端连接的开关闭合，将开关组212中剩余的开关断开，可将解扰电路21的扰码多项式设置为1+X39+X58，以遍实现对发送端的扰码数据序列的解扰。
本实施例中，解扰电路21为自同步解扰结构。由于帧同步加扰结构的解扰电路21的电路结构与帧同步加扰结构的加扰电路11的电路结构相同，帧同步加扰结构的解扰电路21的电路结构的描述内容参考上述帧同步加扰结构的加扰电路11的电路结构。
步骤S1103，接收终端2接收发送终端1发送的加扰数据序列，并根据切换后的解扰电路21对加扰数据序列进行解扰。
本实施例中，方法在步骤S1102之后还包括：接收终端2获取扰码种子，并将扰码种子作为解扰电路21的初始值对解扰电路21进行预解扰。
可选的，在申请的一种实施例中，接收终端2从发送终端1接收扰码种子，并将扰码种子作为解扰电路21的初始值对解扰电路21进行预解扰。
可选的，在申请的另一种实施例中，数据传输参数包括扰码种子，接收终端2从数据传输参数中获取到扰码种子，并将获取到的扰码种子作为解扰电路21的初始值对解扰电路21 进行预解扰。
本申请中的解扰方法可以根据扰码多项式对解扰电路21进行切换，并根据切换后的解扰电路对发送终端1发送的加扰数据进行解扰，从而增强抑制数据序列中连0和连1的长度的能力，及提高数据序列的时钟恢复能力及降低码间串扰。
本实施例中，数据传输参数包括第一配置关系，第一配置关系至少包括数据传输速率、扰码多项式之间的配置规则。参考图13所示，为本申请一种实施例中解扰方法的流程图。解扰方法对发送终端1发送的第一配置关系进行协商，并根据协商结果及发送终端1发送的数据传输速率对解扰电路21进行自适应切换，并根据切换后的解扰电路21进行解扰，具体可包括如下步骤。
步骤S1301，接收终端2接收发送终端1发送的第一配置关系。
步骤S1302，接收终端2判断是否同意第一配置关系。若接收终端2不同意第一配置关系，执行步骤S1303，否则，若接收终端2同意第一配置关系，执行步骤S1305。
步骤S1303，响应不同意第一配置关系，接收终端2对第一配置关系的数据传输速率、扰码多项式之间的配置规则进行修改得到第二配置关系。
步骤S1304，接收终端2存储第二配置关系，并向发送终端1发送包含第二配置关系的第一确认码流。
步骤S1305，响应同意第一配置关系，接收终端2存储第一配置关系，并向发送终端1发送第二确认码流。
步骤S1306，接收终端2根据第一配置关系或第二配置关系确定扰码多项式。
可选的，在本申请的一种实施例中，发送终端1响应第一确认码流或第二确认码流，获取发送终端1的数据传输速率，并将数据传输速率发送给接收终端2。接收终端3根据数据传输速率与第一配置关系或第二配置关系确定与数据传输速率对应的扰码多项式。
可选的，在本申请的另一种实施例中，数据传输速率、扰码多项式以表格的形式存储在第一配置关系或第二配置关系中。发送终端2确定与数据传输速率相对应的扰码多项式在第一配置关系或第二配置关系中的位置信息，并将位置信息发送给接收终端2。接收终端2根据位置信息确定与位置信息对应的扰码多项式。其中，位置信息为表的索引。
步骤S1307，接收终端2根据发送终端1的数据传输速率及第一配置关系或第二配置关系确定与数据传输速率对应的扰码多项式，并将解扰电路21切换为与扰码多项式对应的电路结构。
步骤S1308，接收终端2接收发送终端1发送的加扰数据序列，并根据切换后的解扰电路21对加扰数据序列进行解扰。
可选的，在本申请的另一种实施例中，解扰方法对发送终端1发送的第一配置关系不需要进行协商，可直接同意发送终端1发送的第一配置关系，并根据第一配置关系对解扰电路 21的扰码多项式进行自适应变化，并根据变化后的解扰电路21进行解码。参考图14所示，为本申请另一实施例中加扰方法的流程图，具体可包括如下步骤。
步骤S1401，接收终端2接收发送终端1发送的第一配置关系，第一配置关系包括第一对应关系表，第一对应关系表包括不同的数据传输速率、不同的扰码多项式、不同的并行位宽、不同的扰码种子之间的对应关系。
步骤S1402，接收终端2响应第一配置关系，回复第一确认码流给发送终端1。
步骤S1403，接收终端2根据第一配置关系确定扰码多项式及扰码种子。
本实施例中，发送终端1响应第一确认码流，获取发送终端1的数据传输速率，并将数据传输速率发送给接收终端2。接收终端2根据数据传输速率及第一配置关系确定与数据传输速率对应的扰码多项式及扰码种子。
步骤S1404，接收终端2控制解扰电路21切换到扰码多项式对应的电路结构。
本实施例中，步骤S1404包括：接收终端2根据扰码多项式对接收终端2的解扰电路21 中的开关进行闭合控制与断开控制以使解扰电路21切换到扰码多项式。
例如，若扰码多项式为1+X6+X7，接收终端2将解扰电路21中与第6级D触发器的输出端连接的开关、与第7级D触发器的输出端连接的开关闭合，将开关组112中剩余的开关断开即可将解扰电路21的扰码多项式切换为1+X6+X7。
在其他实施例中，接收终端2包括多个解扰电路21，每个解扰电路21具有一个扰码多项式。步骤S1404包括：接收终端2根据扰码多项式选择具有扰码多项式的解扰电路21作为接收终端2的解扰电路21。
步骤S1405，接收终端2响应扰码种子，控制解扰电路21将扰码种子作为解扰电路21 的初始值进行预解扰。
步骤S1406，接收终端2在完成预解扰后回复第二确认信号给发送终端3。
步骤S1407，接收终端2接收发送终端1发送的加扰数据序列，并根据解扰电路21对加扰数据序列进行解扰。
本申请的一些实施例还提供了一种电子设备，如图15所示，该电子设备可以包括：一个或多个通信单元1501；处理器1502；存储器1503；以及一个或多个计算机程序1504，上述各器件可以通过一个或多个通信总线1505连接。其中该一个或多个计算机程序1504 被存储在上述存储器1503中，并被配置为被该一个或多个处理器1502执行，该一个或多个计算机程序1504包括指令，上述指令可以用于执行如图4-5、图7-13相应实施例中发送终端1或接收终端2执行的各个步骤。当然，图15所示的电子设备还可以包括如传感器模块、音频模块以及SIM卡接口等其他器件，本申请实施例对此不做任何限制。本实施例中，电子设备可以为手机、平板电能、笔记本电脑、个人数字助理、智能电视、智能屏、相机、车载装置、穿戴式装置等。通信单元1501可以为电缆、光纤、电话线或网线。
本申请实施例可以根据上述方法示例对电子设备进行功能模块的划分，例如，可以对应各个功能划分各个功能模块，也可以将两个或两个以上的功能集成在一个处理模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。需要说明的是，本申请实施例中对模块的划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。
本实施例还提供了一种计算机可读存储介质，该计算机可读存储介质中包括指令，当上述指令在电子设备上运行时，使得该电子设备执行图4、6、图8-14中的相关方法步骤，以实现上述实施例中的方法。
本实施例还提供了一种包含指令的计算机程序产品，当该计算机程序产品在电子设备上运行时，使得该电子设备执行如图4、6、图8-14中的相关方法步骤，以实现上述实施例中的方法。
本实施例还提供了一种控制设备，控制设备包括处理器和存储器，存储器用于存储计算机程序代码，计算机程序代码包括计算机指令，当处理器执行计算机指令时，控制设备执行如图4、6、图8-14中的相关方法步骤实现上述实施例中的方法。该控制设备可以是一个集成电路IC，也可以是一个片上系统SOC。其中集成电路可以是通用集成电路，也可以是一个现场可编程门阵列FPGA，也可以是一个专用集成电路ASIC。
通过以上的实施方式的描述，所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本实施例所提供的几个实施例中，应该理解到，所揭露的系统，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本实施例各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或处理器执行各个实施例方法的全部或部分步骤。而前述的存储介质包括：快闪存储器、移动硬盘、只读存储器、随机存取存储器、磁碟或者光盘等各种可以存储程序代码的介质。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (23)

1.一种加扰方法，应用在发送终端，其特征在于，所述方法包括：
所述发送终端与接收终端协商数据传输参数，其中，所述发送终端与所述接收终端处于连接状态；
所述发送终端根据所述数据传输参数确认扰码多项式；
所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构；
所述发送终端控制切换后的所述加扰电路对待加扰的数据序列进行加扰得到加扰数据序列。
2.如权利要求1所述的加扰方法，其特征在于，所述发送终端根据所述数据传输参数确认扰码多项式包括：
所述发送终端从所述数据传输参数中得到扰码多项式。
3.如权利要求1所述的加扰方法，其特征在于，所述发送终端根据所述数据传输参数确认扰码多项式包括：
所述发送终端获取所述发送终端的数据传输速率，并根据所述数据传输速率及第一配置关系确定与所述数据传输速率对应的扰码多项式，其中，所述第一配置关系包括所述数据传输速率、所述扰码多项式之间的对应关系。
4.如权利要求1所述的加扰方法，其特征在于，所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构包括：
所述发送终端根据所述扰码多项式对所述发送终端的加扰电路中的开关进行闭合控制与断开控制以使所述加扰电路切换到扰码多项式所对应的电路结构。
5.如权利要求1所述的加扰方法，其特征在于，所述发送终端包括多个所述加扰电路，每个所述加扰电路具有一个扰码多项式所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构包括：
所述发送终端根据所述扰码多项式选择具有所述扰码多项式的加扰电路作为所述发送终端的所述加扰电路。
6.如权利要求1所述的加扰方法，其特征在于，所述发送终端控制切换后的所述加扰电路对待加扰的数据序列进行加扰得到加扰数据序列包括：
所述发送终端将待加扰的数据序列根据公式
Figure FDA0002818834330000011
计算得到所述加扰数据序列，其中，Bk为待加扰的输入序列，Ck为所述加扰数据序列，L为扰码多项式的最高阶数，m为所述扰码电路中D触发器的数量，k为待加扰的数据序列的序列号，Dk-i是所述扰码电路中第i级D触发器的输出序列，Ai为反馈系数，取值为0或1，其中，Ai为0，代表所述扰码电路中第i级D触发器的输出序列参与加扰运算。
7.如权利要求1所述的加扰方法，其特征在于，所述发送终端与接收终端协商数据传输参数包括：
所述发送终端将数据传输参数发送给所述接收终端；
所述接收终端判断是否同意所述数据传输参数；
若所述接收终端不同意所述数据传输参数，
所述接收终端对所述数据传输参数进行修改，存储修改后的数据传输参数，并向所述发送终端发送包含修改后的数据传输参数的第一确认码流；
所述发送终端从所述第一确认码流中获取修改后的数据传输参数，并用修改后的数据传输参数对所述数据传输参数进行更新；或
若所述接收终端同意所述数据传输参数，所述接收终端存储数据传输参数，并向所述发送终端发送第二确认码流。
8.如权利要求1所述的加扰方法，其特征在于，所述方法还包括：所述发送终端将加扰数据序列发送给所述接收终端。
9.如权利要求8所述的加扰方法，其特征在于，所述发送终端将加扰数据序列发送给所述接收终端包括：
所述发送终端从所述数据传输参数中获取并行位宽；
所述发送终端按照所述并行位宽将所述加扰数据序列发送给所述接收终端。
10.如权利要求1所述的加扰方法，其特征在于，所述发送终端根据所述扰码多项式对所述发送终端的加扰电路进行切换以使切换后的所述加扰电路具有所述扰码多项式所对应的电路结构之后还包括：
所述发送终端从所述数据传输参数中获取扰码种子；
将所述扰码种子作为所述加扰电路的初始值进行预加扰。
11.一种解扰方法，应用在接收终端中，其特征在于，所述解扰方法包括：
所述接收终端根据发送终端发送的数据传输参数确认扰码多项式；
所述接收终端根据所述扰码多项式对所述接收终端的解扰电路进行切换以使所述解扰电路具有所述扰码多项式所对应的电路结构；
所述接收终端接收所述发送终端发送的加扰数据序列，并根据切换后的所述解扰电路对所述加扰数据序列进行解扰。
12.如权利要求11所述的解扰方法，其特征在于，所述接收终端根据所述扰码多项式对所述接收终端的解扰电路进行切换以使所述解扰电路具有所述扰码多项式所对应的电路结构包括：
所述接收终端根据所述扰码多项式对所述解扰电路中的开关进行闭合控制与断开控制以使所述解扰电路切换到所述扰码多项式所对应的电路结构。
13.如权利要求11所述的解扰方法，其特征在于，所述方法还包括：
所述接收终端从所述数据传输参数中获取扰码种子；
将所述扰码种子作为所述解扰电路的初始值进行预解扰。
14.一种加扰电路，包括线性反馈移位寄存器，其特征在于，所述加扰电路还包括开关组，所述线性反馈移位寄存器包括D触发器组及异或门电路组，所述D触发器组包括M个D触发器，所述D触发器组的M个D触发器串联构成第1级至第M级D触发器，M为大于等于1的正整数，所述第1级D触发器至所述第M级D触发器中的每级D触发器的输出端分别通过所述开关组中的一个开关与所述异或门电路组中的一个第一异或门电路的输入端相连接。
15.如权利要求14所述的加扰电路，其特征在于，所述线性反馈移位寄存器还包括输入端、反馈端、输出端及第二异或门电路，所述输入端连接数据序列，所述线性反馈移位寄存器的输入端与所述反馈端连接在所述第二异或门电路的两个输入端，所述第二异或门电路的输出端分别与所述第1级D触发器的输入端及所述线性反馈移位寄存器的输出端连接，所述第1级D触发器至所述第M级D触发器的输出端的输出数据通过所有所述第一异或门电路进行异或运算得到异或运算结果，所述异或运算结果作为所述反馈端的输出结果。
16.如权利要求15所述的加扰电路，其特征在于，所述加扰电路为自同步加扰结构的加扰电路。
17.如权利要求14所述的加扰电路，其特征在于，所述线性反馈移位寄存器还包括输入端、反馈端、输出端及第二异或门电路，所述线性反馈移位寄存器的输入端连接数据序列，所述第M级D触发器的输出端与所述线性反馈移位寄存器的输入端分别连接在所述第二异或门电路的两个输入端，所述第二异或门电路的输出端与所述线性反馈移位寄存器的输出端相连接，所述第1级D触发器至所述第M级D触发器的输出端的输出数据通过所有所述第一异或门电路进行异或运算得到异或运算结果，所述异或运算结果作为所述反馈端的输出结果，所述反馈端与所述第1级D触发器的输入端连接。
18.如权利要求17所述的加扰电路，其特征在于，所述加扰电路为帧同步加扰结构的加扰电路。
19.一种解扰电路，包括线性反馈移位寄存器，其特征在于，所述解扰电路还包括开关组，所述线性反馈移位寄存器包括D触发器组及异或门电路组，所述D触发器组包括M个D触发器，所述D触发器组的所有D触发器串联构成第1级至第M级D触发器，M为大于等于1的正整数，所述第1级D触发器至所述第M级D触发器中的每级D触发器的输出端分别通过所述开关组中的一个开关与所述异或门电路组中的一个第一异或门电路的输入端相连接。
20.如权利要求19所述的解扰电路，其特征在于，所述线性反馈移位寄存器还包括输入端、反馈端、输出端及第二异或门电路，所述输入端连接加扰后的数据序列，所述线性反馈移位寄存器的输入端与所述反馈端分别连接在所述第二异或门电路的两个输入端，所述第二异或门电路的输出端与所述线性反馈移位寄存器的输出端连接，所述第1级D触发器至所述第M级D触发器的输出端的输出数据通过所有所述第一异或门电路进行异或运算得到异或运算结果，所述异或运算结果作为所述反馈端的输出结果。
21.如权利要求20所述的解扰电路，其特征在于，所述解扰电路为自同步加扰结构的解扰电路。
22.如权利要求19所述的解扰电路，其特征在于，所述线性反馈移位寄存器还包括输入端、反馈端、输出端及第二异或门电路，所述线性反馈移位寄存器的输入端连接数据序列，所述第M级D触发器的输出端与所述线性反馈移位寄存器的输入端分别连接在所述第二异或门电路的两个输入端，所述第二异或门电路的输出端与所述线性反馈移位寄存器的输出端相连接，所述第1级D触发器至所述第M级D触发器的输出端的输出数据通过所有所述第一异或门电路进行异或运算得到异或运算结果，所述异或运算结果作为所述反馈端的输出结果，所述反馈端与所述第1级D触发器的输入端连接。
23.如权利要求22所述的解扰电路，其特征在于，所述解扰电路为帧同步加扰结构的解扰电路。
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