KR102569156B1 - 비트 레벨 신호 프로세싱을 위한 시스템들 및 방법들 - Google Patents

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Abstract

본 개시는 대체로 무선 통신에 관한 것이고, 더 상세하게는, 변조 후, 심볼 확산에 의해 생성되는 심볼 시퀀스에 일치하는 심볼 시퀀스를 생성할 수도 있는 스크램블된 데이터 비트 시퀀스를 생성하는 비트 레벨 프로세싱을 위한 시스템들 및 방법들에 관한 것이다. 하나의 실시예에서, 통신 디바이스에 의해 수행되는 방법이, 제1 데이터 비트 시퀀스를 생성하기 위해 사용자 데이터를 인코딩하는 단계; 제1 스크램블링 비트 시퀀스 및 제1 데이터 비트 시퀀스에 기초하여 결과 비트 시퀀스를 생성하는 단계; 및 결과 비트 시퀀스와 스크램블되는 스크램블된 데이터 비트 시퀀스에 기초하여 신호를 송신하는 단계를 포함한다.

Description

비트 레벨 신호 프로세싱을 위한 시스템들 및 방법들
본 개시는 대체로 무선 통신에 관한 것이고, 더 상세하게는, 변조 후, 심볼 확산(symbol spreading)에 의해 생성되는 심볼 시퀀스에 일치하는 심볼 시퀀스를 생성할 수도 있는 스크램블된 데이터 비트 시퀀스를 생성하는 비트 레벨 프로세싱을 위한 시스템들 및 방법들에 관한 것이다.
디지털 데이터를 위한 애플리케이션들 및 서비스들의 수가 계속 폭발적이게 됨에 따라, 네트워크 자원들 및 오퍼레이터들에 제기되는 요구들 및 도전과제들이 계속 증가할 것이다. 장래의 서비스들이 요구할 매우 다양한 네트워크 성능 특성들을 내놓을 수 있어야 한다는 것이 오늘날 서비스 제공자들이 직면하는 주된 기술 과제들 중 하나이다.
긴 확산 시퀀스들이 사용자 간 및 셀 간 간섭을 랜덤화하기 위해 적용되는 코드 분할 다중 접속(code division multiple access)(CDMA) 시스템들에서 심볼 레벨 확산이 사용되어 왔다. 상이한 사용자들로부터의 업링크 신호들은 사용자 특정 스크램블링 코드들을 사용하여 확산되고 공유된 시간 또는 주파수 자원들에서 서로 중첩될 수도 있다. 사용자 간섭이 비 직교 송신에 의해 도입될 수도 있지만, 특정 서비스 품질은 심볼 레벨 확산을 위한 더 큰 확산 계수로 더 잘 보장될 수 있다. 그러나, 통상적으로, 확산 계수가 클수록 데이터 속도는 더 낮아지고, 따라서, LTE(long term evolution) 또는 5세대(5G NR) 무선 시스템들과 같은 표준들에서 광대역 서비스들에 적합하다.
도 1a는 송신기 측 프로세싱을 예시하는 블록도(100)이다. 블록도(100)는 임의의 사용자(예컨대, i번째 사용자)의 사용자 데이터 계층을 참조한다. 블록 102에서, 송신기 측 프로세싱은 채널 인코더에 의해 프로세싱되는(예컨대, 인코딩에 의해 프로세싱되는) 사용자 데이터로 시작할 수도 있다. 블록 104에서, 사용자 데이터는 그 뒤에 레이트 매칭에 의해 프로세싱될 수도 있다. 블록 106에서, 사용자 데이터는 그 뒤에 비트 인터리빙에 의해 프로세싱될 수도 있다. 블록 108에서, 사용자 데이터는 그 뒤에 비트 스크램블링에 의해 프로세싱될 수도 있다. 블록 110에서, 사용자 데이터는 그 뒤에 변조기에 의해 프로세싱될 수도 있다. 블록 112에서, 사용자 데이터는 그 뒤에 송신 전의 자원 매핑에 의해 프로세싱될 수도 있다.
도 1b는 송신기 측 비직교 다중 접속(non-orthogonal multiple access)(NOMA) 프로세싱을 예시하는 블록도(150)이다. 블록도(150)는 임의의 사용자(예컨대, i번째 사용자)의 사용자 계층 데이터를 참조한다. 블록 152에서, 송신기 측 프로세싱은 채널 인코더에 의해 프로세싱되는 사용자 데이터로 시작할 수도 있다. 블록 154에서, 사용자 데이터는 그 뒤에 레이트 매칭 또는 반복에 의해 프로세싱될 수도 있다. 블록 156에서, 사용자 데이터는 그 뒤에 사용자 장비(user equipment)(UE) 특정 비트 인터리빙 또는 스크램블링에 의해 프로세싱될 수도 있다. 블록 158에서, 사용자 데이터는 그 뒤에 UE 특정 변조기에 의해 프로세싱될 수도 있다. 블록 110에서, 사용자 데이터는 그 뒤에 UE 특정 심볼 확산에 의해 프로세싱될 수도 있다. 블록 112에서, 사용자 데이터는 그 뒤에 송신 전의 자원 매핑에 의해 프로세싱될 수도 있다.
이 유형의 NOMA 기반 송신기 측 프로세싱은 UE 특정 비트 레벨 스크램블링 또는 인터리빙, UE 특정 변조 또는 UE 특정 심볼 레벨 확산을 갖는 채널 코딩을 수반할 수도 있다. 이는 블록들(156, 158, 160)에서 반영된다. 비트 레벨 프로세싱에 기초한 NOMA 스킴들은 사양 충돌이 적을 수도 있다. 예를 들어, 인터리빙 및 스크램블링 프로세싱은 송신기의 현재 사양에 이미 포함될 수도 있다. 따라서, NOMA 스킴 하의 송신들에서의 변화들은 일반적으로 스크램블링을 지향할 수도 있다. 또한, 스크램블링 비트 시퀀스들의 설계는 사용자 간 간섭을 줄이는 것을 지향할 수도 있다. 송신 기반 프로세싱과 연계하여, 소프트 간섭 제거를 포함하는 SISO(soft-input-soft-output) 반복 디코딩 프로세스들이 다중 사용자 검출을 위한 수신기에서 사용자 간 간섭을 더 줄이는데 이용될 수도 있다.
심볼 레벨 확산 기반 NOMA 스킴들은 비트 레벨에서 프로세싱을 변화시키지 못할 수도 있다. 덧붙여서, 위에서 참조된 UE 특정 확산 시퀀스들은 UE 구별 및 간섭 감소를 위해 주로 사용된다. 역확산 및 채널 등화(다중 사용자 간섭들을 고려함)는 공동 코드(joint code) 및 공간 도메인들로부터의 최소 평균 제곱 오차(minimum mean square error)(MMSE) 등화를 통해 동시에 성취될 수 있다. 예를 들어, 단일 사용자 디코더가 수신기 측에서 비트 레벨 프로세싱을 위해 이용될 수 있다. 또한, 심볼 레벨 확산을 구현하기 위해 수신기 측에서 근본적인 변화가 요구되지 않을 수도 있다.
심볼 레벨 확산 기반 NOMA 스킴들의 경우, 상이한 UE들 사이의 확산 시퀀스들의 상호 상관 성질은 전체 시스템 성능에 중요할 수도 있다. 확산 시퀀스들에 대한 설계 목표는 시퀀스들 중에서 상호 상관에 대한 WBE(welch-bound equality) 기준들을 충족시키는 것일 수도 있다. WBE 기준들을 충족시킴으로써, 사용자 당 평균 제곱 오차(MSE)는 NOMA 사용자들 간의 동일한 신호 잡음 비율(signal noise ratio)(SNR) 분포의 가정 하에 감소될 수도 있다. 달리 말하면, 상호 상관은 확산 길이 및 시퀀스 풀(sequence pool)의 사이즈에 관련될 수도 있다. 예를 들어, 더 작은 전체 상호 상관은 더 긴 확산 길이로 성취될 수 있다. 또한, 더 높은 상호 상관은 주어진 확산 계수에서 더 큰 시퀀스 풀이 더 많은 UE들을 수용하는데 사용될 때 성취될 수도 있다.
특정한 시스템들은 UE 당 비교적 낮은 스펙트럼 효율을 가지고 다른 시스템들보다는 상대적으로 더 짧은 확산 길이들을 사용할 수도 있다. 더 짧은 확산 길이가 주어지면, 복소 값 시퀀스들은 의사 잡음(pseudo-noise)(PN) 시퀀스들과 비교하여 더 큰 시퀀스 풀 사이즈를 제공할 수 있다. 예를 들어, {-1, 1, -j, j}에서 선택된 원소의 각각을 갖는 길이-L 시퀀스는 4 L 개의 상이한 시퀀스들을 가질 수도 있는 반면, PN 시퀀스들(원소는 {-1, 1}에서 선택됨)은 2 L 개의 상이한 시퀀스들만을 가질 수도 있다.
따라서, 심볼 레벨 확산 또는 심볼 확산은 더 많은 수의 사용자들을 다중화하기 위해 그리고 직교 자원 기반 송신들보다 높은 합산 스펙트럼 효율(sum spectral efficiency)을 성취하기 위해 도입될 수도 있다. 확산 기반 스킴들은 통상적으로 심볼 레벨에서 동작되며, 심볼 레벨에서는, 낮은 사용자 간 간섭이 WBE(welch bound equality) 시퀀스들과 같은 낮은 상호 상관 시퀀스들을 사용하여, 또는 희박 코드(sparse code)들과 같은 저밀도 확산 코드들을 사용하여 성취될 수도 있다. MMSE-SIC(minimum mean squared error criterion with successive interference cancellation) 수신기가 공동 코드 및 공간 도메인들의 심볼 레벨에서 다수의 사용자들 간에 특정한 레벨들의 간섭 거부를 성취하는데 사용될 수 있다. 그러나, 현재 표준들은 특정한 데이터 송신들에 대한 심볼 레벨 확산을 지원하지 않을 수도 있다. 그러므로, 심볼 확산이 다른 기법들을 통해 제공할 특정 레벨의 서비스를 성취할 필요가 있다.
본원에서 개시되는 예시적인 실시예들은 선행 기술에서 제시된 문제들 중 하나 이상에 관련한 문제들을 해결하는 것, 뿐만 아니라 첨부 도면들과 연계하여 취해질 때 다음의 상세한 설명을 참조하여 쉽게 명백하게 될 추가적인 특징들을 제공하는 것을 위한 것이다. 다양한 실시예들에 따라, 예시적인 시스템들, 방법들, 디바이스들 및 컴퓨터 프로그램 제품들이 본원에서 개시된다. 그러나, 이들 실시예들은 제한이 아닌 예에 의해 제시되고, 개시된 실시예들에 대한 다양한 수정들이 본 발명의 범위 내에 남아 있으면서 만들어질 수 있다는 것이 본 개시내용을 읽은 해당 기술분야의 통상의 기술자들에게 명백할 것이다.
하나의 실시예에서, 통신 디바이스에 의해 수행되는 방법이, 제1 데이터 비트 시퀀스를 생성하기 위해 사용자 데이터를 인코딩하는 단계; 제1 스크램블링 비트 시퀀스 및 제1 데이터 비트 시퀀스에 기초하여 결과 비트 시퀀스를 생성하는 단계; 및 결과 비트 시퀀스와 스크램블되는 스크램블된 데이터 비트 시퀀스에 기초하여 신호를 송신하는 단계를 포함한다.
추가의 실시예에서, 통신 노드에 의해 수행되는 방법이, 제1 데이터 비트 시퀀스를 생성하기 위해 사용자 데이터를 인코딩하는 단계; 제1 스크램블링 비트 시퀀스 및 제1 데이터 비트 시퀀스에 기초하여 결과 비트 시퀀스를 생성하는 단계; 및 결과 비트 시퀀스와 스크램블되는 스크램블된 데이터 비트 시퀀스에 기초하여 신호를 송신하는 단계를 포함한다.
추가의 실시예들에서, 통신 디바이스가, 제1 데이터 비트 시퀀스를 생성하기 위해 사용자 데이터를 인코딩하고, 제1 스크램블링 비트 시퀀스 및 제1 데이터 비트 시퀀스에 기초하여 결과 비트 시퀀스를 생성하도록 구성되는 적어도 하나의 프로세서; 및 결과 비트 시퀀스와 스크램블되는 스크램블된 데이터 비트 시퀀스에 기초하여 신호를 송신하도록 구성되는 적어도 하나의 송신기를 포함한다.
추가의 실시예에서, 통신 노드가, 제1 데이터 비트 시퀀스를 생성하기 위해 사용자 데이터를 인코딩하고, 제1 스크램블링 비트 시퀀스 및 제1 데이터 비트 시퀀스에 기초하여 결과 비트 시퀀스를 생성하도록 구성되는 적어도 하나의 프로세서; 및 결과 비트 시퀀스와 스크램블되는 스크램블된 데이터 비트 시퀀스에 기초하여 신호를 송신하도록 구성되는 적어도 하나의 송신기를 포함한다.
다양한 본 발명의 예시적인 실시예들이 다음의 도면들을 참조하여 아래에서 상세히 설명된다. 도면들은 예시 목적으로만 제공되고 독자의 본 발명의 이해를 용이하게 하기 위해 본 발명의 예시적인 실시예들만을 묘사할 뿐이다. 그러므로, 도면들은 본 발명의 폭, 범위, 또는 적용가능성의 제한으로서 간주되지 않아야 한다. 예시의 명료함과 편의를 위해, 이들 도면들은 반드시 축척대로 그려진 것은 아님에 주의해야 한다.
도 1a는 송신기 측 프로세싱을 예시하는 블록도이다.
도 1b는 송신기 측 비직교 다중 접속(NOMA) 프로세싱을 예시하는 블록도이다.
도 2는 본 개시의 일 실시예에 따른, 본원에서 개시되는 기법들이 구현될 수도 있는 예시적인 무선 통신 네트워크를 도시한다.
도 3은 일부 실시예들에 따른, 기지국(BS)과 사용자 장비(UE)를 포함하는 예시적인 시스템의 블록도들을 도시한다.
도 4는 다양한 실시예들에 따른, 심볼 레벨 확산을 위한 신호 프로세싱을 예시하는 블록도이다.
도 5는 다양한 실시예들에 따른, 도 4의 것과 동일한 자원 매핑을 위한 심볼 시퀀스를 생성하기 위한 비트 레벨 신호 프로세싱을 예시하는 블록도이다.
도 7은 일부 실시예들에 따른, 업데이트된 스크램블링 비트 시퀀스 프로세싱에서 사용되는 16 상태 직교 진폭 변조(quadrature amplitude modulation)(16QAM) 성상도(constellation)에 대한 비트 대 심볼 매핑의 예시이다.
도 8은 일부 실시예들에 따른, 업데이트된 스크램블링 비트 시퀀스 프로세싱에서 사용되는 64 상태 직교 진폭 변조(64QAM) 성상도에 대한 비트 대 심볼 매핑의 예시이다.
본 발명의 예시적인 다양한 실시예들이 해당 기술분야의 통상의 기술자가 본 발명을 만들고 사용하는 것을 가능하게 하기 위해 첨부 도면들을 참조하여 아래에서 설명된다. 해당 기술분야의 통상의 기술자에게 명백할 바와 같이, 본 개시내용을 읽은 후, 본 개시에서 설명되는 예들에 대한 다양한 변경들 또는 수정들이 본 발명의 범위로부터 벗어남 없이 만들어질 수 있다. 따라서, 본 발명은 본 개시에서 설명되고 예시되는 예시적인 실시예들 및 애플리케이션들로 제한되지 않는다. 덧붙여서, 본원에서 개시되는 방법들의 특정 순서 또는 계층구조는 단지 예시적인 접근법들일 뿐이다. 설계 선호들에 기초하여, 개시된 방법들 또는 프로세스들의 단계들의 특정 순서 또는 계층구조는 본 발명의 범위 내에 남아 있으면서 재배열될 수 있다. 따라서, 본 기술분야의 통상의 기술자들은 본원에서 개시되는 방법들 및 기법들이 다양한 단계들 또는 액트들을 샘플 순서로 제시하고, 본 발명은, 그렇지 않다고 명시적으로 언급되지 않는 한, 제시된 특정 순서 또는 계층구조로 제한되지 않는다는 것을 이해할 것이다.
아래의 논의는 기존의 통신 시스템들에 관해 위에서 언급된 것들과 유사한 기능적 엔티티들 또는 프로세스들과 관련이 있을 수도 있다. 그러나, 해당 기술분야의 통상의 기술자에 의해 이해될 바와 같이, 이러한 기존의 기능적 엔티티들 또는 프로세스들은 아래에 설명된 기능들을 수행하지 않고, 그러므로, 아래에서 설명되는 동작들 중 하나 이상을 수행하도록 수정되거나 또는 구체적으로 구성될 필요가 있을 것이다. 덧붙여서, 본 기술분야의 통상의 기술자들은 본 개시내용을 읽은 후 본 개시에서 설명되는 동작들을 수행하도록 기능적 엔티티들을 구성하는 것이 가능하게 될 것이다.
아래의 논의는 기존의 통신 시스템들에 대해 위에서 언급된 것들과 유사한, (물리적 형태 또는 가상 형태 중 어느 하나의) 기능적 엔티티들, 이를테면 BS, UE, 코어 네트워크, 셀 등과 관련이 있을 수도 있다. 그러나, 해당 기술분야의 통상의 기술자에 의해 이해될 바와 같이, 이러한 기존의 기능적 엔티티들은 아래에 설명된 기능들을 수행하지 않고, 그러므로, 아래에서 설명되는 동작들 중 하나 이상을 수행하도록 수정되거나 또는 구체적으로 구성될 필요가 있을 것이다. 덧붙여서, 본 기술분야의 통상의 기술자들은 본 개시내용을 읽은 후 본 개시에서 설명되는 동작들을 수행하도록 기능적 엔티티들을 구성하는 것이 가능하게 될 것이다. 특정된 동작 또는 기능에 대해 본 개시에서 사용되는 바와 같은 "구성되는"이란 용어는 특정된 동작 또는 기능을 수행하기 위해 물리적으로 또는 가상적으로 구성되며, 프로그래밍되며 그리고/또는 배열되는 시스템, 디바이스, 컴포넌트, 회로, 구조, 머신 등을 의미한다.
도 2는 본 개시의 일 실시예에 따른, 본원에서 개시되는 기법들이 구현될 수도 있는 예시적인 무선 통신 네트워크(200)를 도시한다. 예시적인 통신 네트워크(200)는 지리적 영역(201)에 오버레이할 수도 있고, 통신 링크(210)(예컨대, 무선 통신 채널)와, 개념상의 셀들(226, 230, 232, 234, 236, 238 및 240)의 클러스터를 통해 서로 통신할 수도 있는 기지국(BS)(202)과 사용자 장비(UE) 디바이스(204)(예컨대, UE(204))를 포함할 수도 있다. 도 2에서, BS(202)와 UE(204)는 셀(226)의 지리적 경계 내에 포함된다. 다른 셀들(230, 232, 234, 236, 238 및 240)의 각각은 자신의 의도된 사용자들에게 적절한 무선 커버리지를 제공하기 위해 자신의 할당된 대역폭에서 동작하는 적어도 하나의 기지국(BS)을 포함할 수도 있다. 예를 들어, BS(202)는 할당된 채널 송신 대역폭에서 동작하여 적절한 커버리지를 UE(204)에 제공할 수도 있다. BS(202)와 UE(204)는 각각 BS/UE 통신들을 위해 다운링크 무선 프레임(241)을 통해 그리고 BS/UE 통신들을 위해 업링크 무선 프레임(243)을 통해 통신할 수도 있다. 각각의 무선 프레임(245/247)은 데이터 심볼들(253/255)을 포함할 수도 있는 서브프레임들(249/251)로 더 나누어질 수도 있다. 따라서, 셀에 대한 참조는 또한 연관된 셀룰러 커버리지 지역 또는 영역을 갖는 BS에 대한 약식 참조일 수도 있다.
본 개시에서, 기지국(BS)(202)과 사용자 장비(UE)(204)는 일반적으로 본원에서 개시된 방법들을 실행할 수 있는 "통신 노드들"의 비제한적인 예들로서 본 개시에서 설명된다. 이러한 통신 노드들은 다양한 본 발명의 실시예들에 따라, 무선 및/또는 유선 통신들을 할 수도 있다. 이들 통신 노드들의 각각은 하나의 상황에서는 송신기이고 다른 상황에서는 수신기일 수도 있다. 예를 들어, BS(202)는 아래에서 더 논의되는 다운링크(DL) 동안과 같이, UE(204)에 송신할 수도 있다. 그러므로, BS(202)는 송신기일 수도 있고 UE(204)는 수신기일 수도 있다. 그러나, 다른 상황에서 (이를테면 아래에서 더 설명되는 업링크(UL) 동안) UE(204)는 송신기일 수도 있고 BS(202)는 수신기일 수도 있다. 따라서, BS(202) 및 UE(204) 둘 다는 수신기 또는 송신기일 수도 있다. 특정 실시예들에서, 통신 디바이스가 UE를 지칭할 수도 있는 한편 통신 노드가 UE과는 구별하기 위해 BS를 지칭할 수도 있다. 더욱이, "다운링크(DL)" 및 "업링크(UL)"라는 용어는 시스템 내의 BS 및/또는 UE의 배향에 대한 상대적인 정보 흐름 방향을 기술하는 상대적인 용어들일 수도 있다.
도 3은 무선 통신 신호들, 예컨대, OFDM/OFDMA 신호들을 서로 간에 송신하고 수신하기 위한 기지국(BS)(302)과 사용자 장비(UE)(304)를 포함하는 예시적인 시스템(300)의 블록도들을 도시한다. 시스템(300)은 본 개시에서 상세히 설명될 필요가 없는 공지된 또는 기존의 동작 특징들을 지원하도록 구성되는 컴포넌트들 및 엘리먼트들을 포함할 수도 있다. 하나의 예시적인 실시예에서, 시스템(300)은, 위에서 설명된 바와 같이, 도 2의 무선 통신 환경(200)과 같은 무선 통신 환경에서 데이터 심볼들을 송신하고 수신하는데 사용될 수 있다.
BS(302)는 BS 트랜시버 모듈(310), BS 안테나(312), BS 프로세서 모듈(314), BS 메모리 모듈(316), 및 네트워크 통신 모듈(318)을 포함하며, 각각의 모듈은 데이터 통신 버스(320)를 통해 필요한 대로 서로 커플링되고 상호연결된다. 특정 실시예들에서, 데이터 통신들 버스(320)는 BS(302)의 모듈들 또는 다른 부분들이 서로 무선으로 통신할 수도 있는 무선 버스로서 구현될 수도 있다.
UE(304)는 UE 트랜시버 모듈(330), UE 안테나(332), UE 메모리 모듈(334), 및 UE 프로세서 모듈(336)을 포함하며, 각각의 모듈은 데이터 통신 버스(340)를 통해 서로 커플링되고 상호연결된다. BS(302)는 UE(304)와는 통신 채널(예컨대, 링크)(350)을 통해 통신하며, 통신 채널은 본 개시에서 설명되는 바와 같이 데이터의 송신에 적합한 해당 업계에서 공지된 임의의 무선 채널 또는 다른 매체일 수 있다.
해당 기술분야의 통상의 기술자에 의해 이해될 바와 같이, 시스템(300)은 도 2에 도시된 모듈들과는 다른 임의의 수의 모듈들을 더 포함할 수도 있다. 본 기술분야의 통상의 기술자들은 본원에서 개시되는 실시예들에 관련하여 설명되는 예시적인 다양한 블록들, 모듈들, 회로들, 및 프로세싱 로직이 하드웨어, 컴퓨터 판독가능 소프트웨어, 펌웨어, 또는 그것들의 임의의 실용적인 조합으로 구현될 수도 있다는 것을 이해할 것이다. 하드웨어, 펌웨어, 및 소프트웨어의 이러한 교환가능성 및 호환성을 명백하게 예증하기 위하여, 예시적인 다양한 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 일반적으로 그것들의 기능의 관점에서 설명된다. 이러한 기능이 하드웨어, 펌웨어, 또는 소프트웨어 중 어느 것으로 구현되는지는 전체 시스템에 부과되는 특정 애플리케이션 및 설계 제약들에 달려있다. 본 개시에서 설명되는 개념들과 유사한 것들은 각각의 특정 애플리케이션에 적합한 방식으로 이러한 기능을 구현할 수도 있지만, 이러한 구현예 결정들은 본 발명의 범위를 제한하는 것으로서 해석되지 않아야 한다.
일부 실시예들에 따라, UE 트랜시버(330)는 안테나(332)에 각각 커플링되는 RF 송신기 및 수신기 회로들을 포함할 수도 있다. 이중(duplex) 스위치(도시되지 않음)가 시간 이중(time duplex) 방식으로 업링크 안테나에 송신기 또는 수신기를 번갈아 커플링할 수도 있다. 마찬가지로, 일부 실시예들에 따라, BS 트랜시버(310)는 안테나(312)에 각각 커플링되는 RF 송신기 및 수신기 회로들을 포함할 수도 있다. 이중 스위치(도시되지 않음)가 시간 이중 방식으로 안테나(312)에 송신기 또는 수신기를 번갈아 커플링할 수도 있다. 두 개의 트랜시버들(310 및 330)의 동작들은 송신기가 안테나(312)에 커플링되는 시간에 무선 송신 링크(350)를 통한 송신신호들의 수신을 위해 수신기가 안테나(332)에 커플링되도록 시간적으로 조정된다. 바람직하게는 이중 방향에서의 변화들 사이에 최소 가드 시간만을 이용한 긴밀한 시간 동기화가 있다.
UE 트랜시버(330)와 기지국 트랜시버(310)는 무선 데이터 통신 링크(350)를 통해 통신하고 특정 무선 통신 프로토콜 및 변조 스킴을 지원할 수 있는 적절히 구성된 RF 안테나 배열체(312/332)와 협력하도록 구성된다. 예시적인 일부 구현예들에서, UE 트랜시버(308)와 기지국 트랜시버(310)는 LTE(Long Term Evolution)와 신흥 5G 및 NR(New Radio) 표준들 등과 같은 산업 표준들을 지원하도록 구성된다. 그러나, 본 발명은 특정 표준 및 연관된 프로토콜들에 대한 적용으로 반드시 제한되는 것은 아니라는 것이 이해된다. 오히려, UE 트랜시버(330)와 기지국 트랜시버(310)는 장래의 표준들 또는 그 변형들을 포함하여, 대안적인, 또는 추가적인, 무선 데이터 통신 프로토콜들을 지원하도록 구성될 수도 있다.
다양한 실시예들에 따라, BS(302)는, 예를 들어, 차세대 nodeB(gNodeB 또는 gNB), 서빙 gNB, 타겟 gNB, 송수신 지점(transmission reception point)(TRP), 진화형 노드 B(eNB), 서빙 eNB, 타겟 eNB, 펨토 스테이션, 또는 피코 스테이션일 수도 있다. 일부 실시예들에서, UE(304)는 모바일 폰, 스마트 폰, 개인 정보 단말기(personal digital assistant)(PDA), 태블릿, 랩톱 컴퓨터, 착용가능 컴퓨팅 디바이스 등과 같은 다양한 유형들의 사용자 디바이스들로 실시될 수도 있다. 프로세서 모듈들(314 및 336)은 본 개시에서 설명되는 기능들을 수행하기 위해 설계되는, 범용 프로세서, 콘텐츠 어드레스가능 메모리, 디지털 신호 프로세서(digital signal processor), 주문형 집적회로(application specific integrated circuit), 현장 프로그래밍가능 게이트 어레이(field programmable gate array), 임의의 적합한 프로그래밍가능 로직 디바이스, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트들, 또는 그것들의 임의의 조합으로 구현되거나, 또는 실현될 수도 있다. 이 방식으로, 프로세서가 마이크로프로세서, 제어기, 마이크로제어기, 상태 머신 등으로서 실현될 수도 있다. 프로세서가 컴퓨팅 디바이스들의 조합, 예컨대, 디지털 신호 프로세서 및 마이크로프로세서의 조합, 복수의 마이크로프로세서들, 디지털 신호 프로세서 코어와 협력하는 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성으로 또한 구현될 수도 있다.
더욱이, 본원에 개시되는 실시예들에 관련하여 설명되는 방법 또는 알고리즘의 단계들은 각각 하드웨어로, 펌웨어로, 프로세서 모듈들(314 및 336)에 의해 실행되는 소프트웨어 모듈로, 또는 그것들의 임의의 실제 조합으로 직접 실시될 수도 있다. 메모리 모듈들(316 및 334)은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 탈착식 디스크, CD-ROM 또는 당업계에 알려진 임의의 다른 형태의 저장 매체로서 실현될 수도 있다. 이와 관련하여, 메모리 모듈들(316 및 334)은 각각 프로세서 모듈들(314 및 336)에 커플링될 수도 있어서, 프로세서들 모듈들(314 및 336)은 각각 메모리 모듈들(316 및 334)에 대해 정보를 판독하고 기입할 수 있다. 메모리 모듈들(316 및 334)은 또한 자신들의 각각의 프로세서 모듈들(314 및 336) 안에 통합될 수도 있다. 일부 실시예들에서, 메모리 모듈들(316 및 334)은 각각 프로세서 모듈들(314 및 336)에 의해 실행될 명령들의 실행 동안 임시 변수들 또는 다른 중간 정보를 저장하기 위한 캐시 메모리를 각각 포함할 수도 있다. 메모리 모듈들(316 및 334)은 각각 프로세서 모듈들(314 및 336)에 의해 실행될 명령들(예컨대, 컴퓨터 판독가능 명령들)을 저장하기 위한 비휘발성 메모리 또는 비일시적 메모리를 또한 각각 포함할 수도 있다.
네트워크 통신 모듈(318)은 일반적으로 기지국 트랜시버(310)와, BS(302)와 통신하도록 구성되는 다른 네트워크 컴포넌트들 및 통신 노드들 사이에 양방향 통신을 가능하게 하는 BS(302)의 하드웨어, 소프트웨어, 펌웨어, 프로세싱 로직, 및/또는 다른 컴포넌트들을 나타낸다. 예를 들어, 네트워크 통신 모듈(318)은 인터넷 또는 WiMAX 트래픽을 지원하도록 구성될 수도 있다. 전형적인 전개에서, 제한 없이, 네트워크 통신 모듈(318)은 기지국 트랜시버(310)가 기존의 이더넷 기반 컴퓨터 네트워크와 통신하도록 802.3 이더넷 인터페이스를 제공한다. 이 방식으로, 네트워크 통신 모듈(318)은 컴퓨터 네트워크(예컨대, 모바일 교환국(Mobile Switching Center)(MSC))에의 연결을 위한 물리적 인터페이스를 포함할 수도 있다.
도 4는 다양한 실시예들에 따른, 심볼 레벨 확산을 위한 신호 프로세싱을 예시하는 블록도(400)이다. 블록 402에서, 데이터 비트들은 코딩된 이진 데이터 비트 시퀀스 를 생성하기 위해 채널 인코더에 의해 프로세싱될 수도 있다. 블록 404에서, 블록 402에 의해 출력되는 바와 같은 코딩된 이진 데이터 비트 시퀀스 는 변조기를 통해 심볼 시퀀스 로서 변조(예컨대, 직교 위상 편이 키잉(quadrature phase shift keying)(QPSK), 또는 임의의 유형의 직교 진폭 변조(M-QAM)를 통해 변조)될 수도 있다. 블록 406에서, 블록 404에 의해 출력되는 바와 같은 심볼 시퀀스 는 길이-L 확산 시퀀스 을 이용하여 UE 특정 방식으로 확산될 수도 있다. 블록 408에서, 블록 406에 의해 출력되는 바와 같은 확산 변조된 심볼 시퀀스는 송신을 위한 자원 엘리먼트들에 매핑될 수도 있다.
도 5는 다양한 실시예들에 따른, 도 4의 것과 동일한 자원 매핑을 위한 심볼 시퀀스를 생성하기 위한 비트 레벨 신호 프로세싱을 예시하는 블록도(500)이다. 블록 502에서, 데이터 비트들은 코딩된 이진 데이터 비트 시퀀스 를 생성하기 위해 채널 인코더에 의해 프로세싱될 수도 있다. 블록 504에서, 코딩된 이진 데이터 비트 시퀀스 는 길이-L 확산 시퀀스 과 동일한 길이를 성취하기 위해 비트 레벨 반복(예컨대, 복제(duplication))을 겪을 수도 있다. 달리 말하면, 블록 504에서, 코딩된 이진 데이터 비트 시퀀스 는 는 위에서 언급된 길이-L 확산 시퀀스 의 길이 값 "L"과 같은 "L" 회만큼 비트 레벨 반복을 겪을 수도 있다. 블록 506에서, 비트 레벨 반복 후, 블록 504의 출력은 스크램블링 비트 시퀀스에 의해 고의적인(deliberate) 스크램블링(예컨대, 이는 업데이트된 스크램블링 비트 시퀀스 프로세싱 또는 업데이트된 데이터 비트 시퀀스 프로세싱의 일부이며, 아래에서 더 논의될 것임)을 겪을 수도 있다. 블록 508에서, 블록 506의 스크램블된 출력은 심볼 시퀀스로의 변조를 겪을 수도 있다. 블록 510에서, 블록 508의 변조된 출력(예컨대, 변조된 스크램블된 데이터 비트 시퀀스)은 송신을 위한 자원 엘리먼트들에 매핑될 수도 있다.
특정 실시예들에서, 블록도(500)는 다음의 관계를 성취할 수도 있다:
각각의 에 대해, .
여기서 는 변조된 코딩된 이진 데이터 비트 시퀀스이며, 은 스크램블링 비트 시퀀스이며, 은 변조된 스크램블된 데이터 비트 시퀀스이며, l은 인덱스 값이고, L은 원하는 확산 시퀀스의 길이이다. 또한, {1, -1, j, -j}에서 선택된 복소 값 원소들을 이용하는 심볼 레벨 확산은 각도들 {0, pi, pi/2, -pi/2}만큼 회전된 변조 성상도를 나타낼 수도 있다. 따라서, 로서 표시되는 심볼 확산인 변조된 코딩된 이진 데이터 비트 시퀀스와, 사이의 관계는 다음과 같이 표현될 수도 있다:
위에서 언급된 바와 같이, 데이터 비트 시퀀스가 스크램블되어 스크램블된 데이터 비트 시퀀스를 생성할 수도 있고 그러면 스크램블된 데이터 비트 시퀀스는 심볼 시퀀스를 생성하기 위해 변조된다. 이 심볼 시퀀스는 동일한 데이터 비트 시퀀스가 직접 변조되고 심볼 확산됨으로써 생성되는 다른 심볼 시퀀스와 동등할 수도 있다.
이러한 심볼 시퀀스를 심볼 레벨 확산 없이 생성하는 이들 기법들은 업데이트된 스크램블링 비트 시퀀스 프로세싱 또는 업데이트된 데이터 비트 시퀀스 프로세싱 중 어느 하나라고 지칭될 수도 있다. 업데이트된 스크램블링 비트 시퀀스 프로세싱은 스크램블링 비트 시퀀스 및 데이터 비트 시퀀스로 업데이트된 스크램블링 비트 시퀀스를 생성하는 것을 포함할 수도 있다. 그러면 업데이트된 스크램블링 비트 시퀀스는 데이터 비트 시퀀스를 스크램블하는데 사용된다. 업데이트된 데이터 비트 시퀀스 프로세싱은 스크램블링 비트 시퀀스 및 데이터 비트 시퀀스로 업데이트된 데이터 비트 시퀀스를 생성하는 것을 포함할 수도 있다. 그 다음에 업데이트된 데이터 비트 시퀀스는 스크램블링 비트 시퀀스와 스크램블된다.
업데이트된 스크램블링 비트 시퀀스 프로세싱 및 업데이트된 데이터 비트 시퀀스 프로세싱 둘 다를 위해, 사용자 데이터는 제1 데이터 비트 시퀀스(예컨대, 원래의 데이터 비트 시퀀스)를 생성하기 위해 인코딩될 수도 있다. 그 다음에, 배타적 OR(XOR) 연산이 스크램블링 비트 값을 생성하기 위해 제1 스크램블링 비트 시퀀스(예컨대, 원래의 스크램블링 비트 시퀀스)의 두 개의 인접한 최대 유효 비트들에 대해 수행될 수도 있다. 그 다음에, XOR 연산은 제2 데이터 비트 시퀀스를 생성하기 위해 제1 데이터 비트 시퀀스의 각각의 두 개의 인접한 비트들에 대해 수행될 수도 있다. 그 다음에, AND 연산이 결과 비트 시퀀스를 생성하기 위해 스크램블링 비트 값 및 제2 데이터 비트 시퀀스에 대해 수행될 수도 있다. 이 결과 비트 시퀀스는 위에서 언급된 스크램블된 데이터 비트 시퀀스를 생성하는데 이용될 수도 있다.
그러나, 업데이트된 스크램블링 비트 시퀀스 프로세싱을 위해, XOR 연산이 업데이트된 스크램블링 비트 시퀀스를 생성하기 위해 결과 비트 시퀀스와 제1 스크램블링 비트 시퀀스의 각각의 대응하는 두 개의 인접한 비트들에 대해 수행될 수도 있다. 그 다음에, 제1 데이터 비트 시퀀스는 스크램블된 데이터 비트 시퀀스를 생성하기 위해 업데이트된 스크램블링 비트 시퀀스와 스크램블될 수도 있다.
또한, 업데이트된 데이터 비트 시퀀스 프로세싱을 위해, XOR 연산이 업데이트된 데이터 비트 시퀀스를 생성하기 위해 결과 비트 시퀀스와 제1 데이터 비트 시퀀스의 각각의 대응하는 두 개의 인접한 비트들에 대해 수행될 수도 있다. 그 다음에, 업데이트된 데이터 비트 시퀀스는 위에서 언급된 스크램블된 데이터 비트 시퀀스를 생성하기 위해 제1 스크램블링 비트 시퀀스와 스크램블될 수도 있다.
달리 말하면, 업데이트된 스크램블링 비트 시퀀스 프로세싱의 하나의 실시예에서, 각각의 심볼에 대한 스크램블링 비트 시퀀스(예컨대, 제1 스크램블링 비트 시퀀스)의 처음 두 개의 스크램블링 비트들은 스크램블링-XOR-비트-1(예컨대, 스크램블링 비트 값)을 얻기 위해 XOR될 수도 있다. 그 다음에 각각의 심볼에 대한 데이터 비트 시퀀스(예컨대, 제1 데이터 비트 시퀀스)의 각각의 두 개의 비트들은 데이터-XOR-비트-k(예컨대, 제2 데이터 비트 시퀀스)를 얻기 위해 XOR된다. 그 다음에, 스크램블링-XOR-비트-1 및 데이터-XOR-비트-k는 결과-비트-k(예컨대, 결과 비트 시퀀스)를 얻기 위해 AND된다. 그 다음에 결과-비트-k는 업데이트된 스크램블링 비트 시퀀스를 생성하기 위해 동일한 심볼에 대해 스크램블링 비트 시퀀스의 대응하는 두 개의 비트들과 XOR된다. 그 다음에 업데이트된 스크램블링 비트 시퀀스는 기존의 방식으로 데이터 비트 시퀀스를 스크램블하는데 사용된다.
예를 들어, 을 제1 데이터 비트 시퀀스라고 하자. 또한, 을 제1 스크램블링 비트 시퀀스라고 하자. 스크램블링-XOR-비트-1(예컨대, 스크램블링 비트 값)은 에 의해 계산된다. 또한, 데이터-XOR-비트-k(예컨대, 제2 데이터 비트 시퀀스) 는 , 에 의해 계산된다. 결과-비트-k(예컨대, 결과 비트 시퀀스) 는 에 의해 계산된다. 더욱이, 업데이트된 스크램블링 비트 시퀀스는 , 에 의해 생성되거나 또는 업데이트된다. 그 다음에 제1 데이터 비트 시퀀스는 다음과 같이 스크램블된 데이터 비트 시퀀스를 얻기 위해 업데이트된 스크램블링 비트 시퀀스에 의해 스크램블된다: .
업데이트된 데이터 비트 시퀀스 프로세싱의 하나의 실시예에서, 각각의 심볼에 대한 스크램블링 비트 시퀀스(예컨대, 제1 스크램블링 비트 시퀀스)의 처음 두 개의 스크램블링 비트들은 스크램블링-XOR-비트-1(예컨대, 스크램블링 비트 값)을 얻기 위해 XOR된다. 그 다음에, 각각의 심볼에 대한 데이터 비트 시퀀스(예컨대, 제1 데이터 비트 시퀀스)의 각각의 두 개의 비트들의 경우 데이터-XOR-비트-k(예컨대, 제2 데이터 비트 시퀀스)를 얻기 위해 XOR된다. 그 다음에, 스크램블링-XOR-비트-1 및 데이터-XOR-비트-k는 결과-비트-k(예컨대, 결과 비트 시퀀스)를 얻기 위해 AND된다. 그 다음에, 결과-비트-k는 업데이트된 데이터 비트 시퀀스를 생성하기 위해 동일한 심볼에 대해 데이터 비트 시퀀스의 대응하는 두 개의 비트들과 XOR된다. 그 다음에 업데이트된 데이터 비트 시퀀스는 기존의 방식으로 스크램블링 비트 시퀀스와 스크램블된다.
예를 들어, 을 제1 데이터 비트 시퀀스라고 하자. 또한, 을 제1 스크램블링 비트 시퀀스라고 하자. 스크램블링-XOR-비트-1(예컨대, 스크램블링 비트 값) 은 에 의해 계산된다. 데이터-XOR-비트-k(예컨대, 제2 데이터 비트 시퀀스) 는 , 에 의해 계산된다. 결과-비트-k(예컨대, 결과 비트 시퀀스) 는 에 의해 계산된다. 더욱이, 업데이트된 데이터 비트 시퀀스는 , 에 의해 생성되거나 또는 업데이트된다. 그 다음에 업데이트된 데이터 비트 시퀀스는 다음과 같이 스크램블된 데이터 비트 시퀀스를 얻기 위해 기존의 방식에서처럼 스크램블링 비트 시퀀스와 스크램블된다: .
다수의 업데이트된 스크램블링 비트 시퀀스 프로세싱 실시예들이 다음의 도면들과 함께 설명된다. 도 6은 일부 실시예들에 따른, 업데이트된 스크램블링 비트 시퀀스 프로세싱에서 사용되는 비트 대 심볼 매핑 성상도의 예시이다. QPSK 성상도(600)는 각각의 연속적인 두 개의 코딩된 이진 비트들 이 하나의 심볼에 매핑되고 다음의 수학식으로 표현됨을 나타낸다:
위의 수학식에서, 은 복소값 변조 심볼의 실수부의 부호를 나타내고, 은 복소값 변조 심볼의 허수 부분(예컨대, "허수부(imag)")의 부호를 나타낸다. 예시된 바와 같이, QPSK 성상도(600)는 두 개의 축들에 대해 대칭적일 수도 있다.
확산 값들 {1},{-1},{j},{-j}에 대응하는 QPSK를 위한 스크램블링 비트 시퀀스는 {0,0}, {1,1}, {1,0} 및 {0,1}일 수도 있다. 따라서, =1이면, 원래의(예컨대, 제1) 스크램블링 비트 시퀀스는 {0,0}일 수도 있다. 따라서, 스크램블링-XOR-비트는 0일 수도 있고 결과-비트-1은 0일 수도 있고 업데이트된 스크램블링 비트 시퀀스는 데이터 비트 시퀀스에 상관없이 {0,0}일 수도 있다. 이는 다음과 같이 표현될 수도 있다:
특정 실시예들에서, =-1이면, 원래의(예컨대, 제1) 스크램블링 비트 시퀀스는 {1,1}이다. 따라서, 스크램블링-XOR-비트는 0이고 결과-비트-1은 0이고 업데이트된 스크램블링 비트 시퀀스는 데이터 비트 시퀀스에 상관없이 {1,1}이다. 이는 다음과 같이 표현될 수도 있다:
특정 실시예들에서, = j이면, 원래의(예컨대, 제1) 스크램블링 비트 시퀀스는 {1,0}이며, 그래서 스크램블링-XOR-비트는 1이다. 또한, ={0,0}이면, 데이터-XOR-비트-1은 0이고, 결과-비트-1은 0이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {1,0}이고 이 심볼의 스크램블된 비트 시퀀스는 {1,0}이며, 이는 {0,0}에 의해 변조되고 j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, ={0,1}이면, 데이터-XOR-비트-1은 1이고, 결과-비트-1은 1이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {0,1}이고 이 심볼의 스크램블된 비트 시퀀스는 {0,0}이며, 이는 {0,1}에 의해 변조되고 j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, ={1,0}이면, 데이터-XOR-비트-1은 1이고, 결과-비트-1은 1이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {0,1}이고 이 심볼의 스크램블된 비트 시퀀스는 {1,1}이며, 이는 {1,0}에 의해 변조되고 j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, ={1,1}이면, 데이터-XOR-비트-1은 0이고, 결과-비트-1은 0이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {1,0}이고 이 심볼의 스크램블된 비트 시퀀스는 {0,1}이며, 이는 {1,1}에 의해 변조되고 j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
특정 실시예들에서, =- j이면, 원래의 스크램블링 비트 시퀀스는 {0,1}이고, 스크램블링-XOR-비트는 1이다. 또한, ={0,0}이면, 데이터-XOR-비트-1은 0이고, 결과-비트-1은 0이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {0,1}이고 이 심볼의 스크램블된 비트 시퀀스는 {0,1}이며, 이는 {0,0}에 의해 변조되고 -j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, ={0,1}이면, 데이터-XOR-비트-1은 1이고, 결과-비트-1은 1이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {1,0}이고 이 심볼의 스크램블된 비트 시퀀스는 {1,1}이며, 이는 {0,1}에 의해 변조되고 -j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, ={1,0}이면, 데이터-XOR-비트-1은 1이고, 결과-비트-1은 1이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {1,0}이고 이 심볼의 스크램블된 비트 시퀀스는 {0,0}이며, 이는 {1,0}에 의해 변조되고 -j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, ={1,1}이면, 데이터-XOR-비트-1은 0이고, 결과-비트-1은 0이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {0,1}이고 이 심볼의 스크램블된 비트 시퀀스는 {1,0}이며, 이는 {1,1}에 의해 변조되고 -j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
도 7은 일부 실시예들에 따른, 업데이트된 스크램블링 비트 시퀀스 프로세싱에서 사용되는 16 상태 직교 진폭 변조(16QAM) 성상도에 대한 비트 대 심볼 매핑의 예시이다. 16QAM 성상도(700)는, 다음의 수학식으로 표현되는 바와 같이, 각각의 연속적인 네 개의 코딩된 이진 비트들 이 하나의 심볼에 매핑됨을 나타낸다:
위의 수학식에서, 는 복소값 변조 심볼의 실수 부분의 부호를 나타내며, 은 허수부의 부호를 나타내며, 는 실수 부분의 내환(inner ring) 또는 외환(outer ring)을 구별하는데 사용되고, 는 복소값 변조 심볼의 허수부의 내환 또는 외환을 구별하는데 사용된다. 따라서, 16QAM 확산 값 {1},{-1},{j},{-j}에 대응하는 스크램블링 비트 시퀀스는 {0,0,0,0}, {1,1,0,0}, {1,0,0,0} 및 {0,1,0,0}이다.
특정 실시예들에서, s_l=1이면, 원래의 스크램블링 비트 시퀀스는 {0,0,0,0}이다. 따라서, 스크램블링-XOR-비트는 0이고 결과-비트-1은 0이고 업데이트된 스크램블링 비트 시퀀스는 데이터 비트 시퀀스에 상관없이 {0,0,0,0}이다. 이는 다음과 같이 표현될 수도 있다:
특정 실시예들에서, =-1이면, 원래의 스크램블링 비트 시퀀스는 {1,1,0,0}이다. 따라서, 스크램블링-XOR-비트는 0이고 결과-비트-1은 0이고 업데이트된 스크램블링 비트 시퀀스는 데이터 비트 시퀀스에 상관없이 {1,1,0,0}이다. 이는 다음과 같이 표현될 수도 있다:
특정 실시예들에서, = j이면, 다음의 관계가 있다:
그러면, 추가의 실시예들에서, 원래의 스크램블링 비트 시퀀스 는 {1,0,0,0}이다. 띠라서, 스크램블링-XOR-비트는 1이다. 또한, , (예컨대, ={0,0,0,0} 또는 {0,0,1,1} 또는 d)일 때, 데이터-XOR-비트-1 및 데이터-XOR-비트-2는 둘 다 0이고, 결과-비트-1 및 결과-비트-2는 둘 다 0이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {1,0,0,0}이고 이 심볼의 스크램블된 비트 시퀀스는 이며, 이는 에 의해 변조되고 j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, , (예컨대, = {1,0,0,0} 또는 {1,0,1,1} 또는 {0,1,0,0} 또는 {0,1,1,1})일 때, 데이터-XOR-비트-1 및 데이터-XOR-비트-2는 각각 1 및 0이고, 결과-비트-1 및 결과-비트-2는 각각 1 및 0이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {0,1,0,0}이고 이 심볼의 스크램블된 비트 시퀀스는 이며, 이는 에 의해 변조되고 j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, , (예컨대, = {0,0,0,1} 또는 {0,0,1,0} 또는 {1,1,0,1} 또는 {1,1,1,0})일 때, 데이터-XOR-비트-1 및 데이터-XOR-비트-2는 각각 0 및 1이고, 결과-비트-1 및 결과-비트-2는 각각 0 및 1이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {1,0,1,1}이고 이 심볼의 스크램블된 비트 시퀀스는 이며, 이는 에 의해 변조되고 j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나,, (예컨대, = {0,1,0,1} 또는 {0,1,1,0} 또는 {1,0,0,1} 또는 {1,0,1,0})일 때, 데이터-XOR-비트-1 및 데이터-XOR-비트-2는 둘 다 1이고, 결과-비트-1 및 결과-비트-2는 둘 다 1이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {0,1,1,1}이고 이 심볼의 스크램블된 비트 시퀀스는 이며, 이는 에 의해 변조되고 j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
특정 실시예들에서, =- j이면 , 다음의 관계가 있다:
그러면, 추가의 실시예들에서, 원래의 스크램블링 비트 시퀀스 는 {0,1,0,0}이며, 그래서 스크램블링-XOR-비트는 1이다. 또한, , (예컨대, = {0,0,0,0} 또는 {0,0,1,1} 또는 {1,1,0,0} 또는 {1,1,1,1})일 때, 데이터-XOR-비트-1 및 데이터-XOR-비트-2는 둘 다 0이고, 결과-비트-1 및 결과-비트-2는 둘 다 0이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {0,1,0,0}이고 이 심볼의 스크램블된 비트 시퀀스는 이며, 이는 에 의해 변조되고 -j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, , (예컨대, = {0,1,0,0} 또는 {0,1,1,1} 또는 {1,0,0,0} 또는 {1,0,1,1})일 때, 데이터-XOR-비트-1 및 데이터-XOR-비트-2는 각각 1 및 0이고, 결과-비트-1 및 결과-비트-2는 각각 1 및 0이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {1,0,0,0}이고 이 심볼의 스크램블된 비트 시퀀스는 이며, 이는 에 의해 변조되고 -j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, , (예컨대, = {0,0,0,1} 또는 {0,0,1,0} 또는 {1,1,0,1} 또는 {1,1,1,0})일 때, 데이터-XOR-비트-1 및 데이터-XOR-비트-2는 각각 0 및 1이고, 결과-비트-1 및 결과-비트-2는 각각 0 및 1이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {0,1,1,1}이고 이 심볼의 스크램블된 비트 시퀀스는 이며, 이는 에 의해 변조되고 -j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, , (예컨대, = {0,1,0,1} 또는 {0,1,1,0} 또는 {1,0,0,1} 또는 {1,0,1,0})일 때, 데이터-XOR-비트-1 및 데이터-XOR-비트-2는 둘 다 1이고, 결과-비트-1 및 결과-비트-2는 둘 다 1이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {1,0,1,1}이고 이 심볼의 스크램블된 비트 시퀀스는 이며, 이는 에 의해 변조되고 -j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
도 8은 일부 실시예들에 따른, 업데이트된 스크램블링 비트 시퀀스 프로세싱에서 사용되는 64 상태 직교 진폭 변조(64QAM) 성상도에 대한 비트 대 심볼 매핑의 예시이다. 64QAM 성상도(800)는, 다음의 수학식으로 표현되는 바와 같이, 각각의 연속적인 여섯 개의 코딩된 이진 비트들 이 하나의 심볼에 매핑됨을 나타낸다:
위의 수학식에서, 는 복소값 변조 심볼의 실수 부분의 부호를 나타내며, 은 허수부의 부호를 나타내며, 및 는 실수 부분(예컨대, 성상도 상의 열들)의 상이한 계수들을 구분하는데 사용되고, 및 는 복소값 변조 심볼의 허수부(예컨대, 성상도 상의 행들)의 상이한 계수들을 구분하는데 사용된다. 예를 들어, 확산 값 {1},{-1},{j},{-j}를 갖는 64QAM에 대응하는 스크램블링 비트 시퀀스는 {0,0,0,0,0,0}, {1,1,0,0,0,0}, {1,0,0,0,0,0} 및 {0,1,0,0,0,0}이다.
특정 실시예들에서, 원래의 스크램블링 비트 시퀀스는 {0,0,0,0,0,0}이며, 그래서 스크램블링-XOR-비트는 0이고 결과-비트-1, 결과-비트-2 및 결과-비트-3은 모두 0이고 업데이트된 스크램블링 비트 시퀀스는 데이터 비트 시퀀스에 상관없이 {0,0,0,0,0,0}이다. 이는 다음과 같이 표현될 수도 있다:
특정 실시예들에서, =-1이면, 다음의 관계가 있다:
그러면, 추가의 실시예들에서, 원래의 스크램블링 비트 시퀀스는 {1,1,0,0,0,0}이며, 그래서 스크램블링-XOR-비트는 0이고 결과-비트-1, 결과-비트-2 및 결과-비트-3은 모두 0이고 업데이트된 스크램블링 비트 시퀀스는 데이터 비트 시퀀스에 상관없이 {1,1,0,0,0,0}이다. 이는 다음과 같이 표현될 수도 있다:
특정 실시예들에서, = j이면 , 다음의 관계가 있다:
그러면, 추가의 실시예들에서, 원래의 스크램블링 비트 시퀀스 는 {1,0,0,0,0,0}이며, 그래서 스크램블링-XOR-비트는 1이다. 또한, , , (예컨대, ={0,0,0,0,0,0} 또는 {0,0,0,0,1,1} 또는 {0,0,1,1,0,0} 또는 {0,0,1,1,1,1} 또는 {1,1,0,0,0,0} 또는 {1,1,0,0,1,1} 또는 {1,1,1,1,0,0} 또는 {1,1,1,1,1,1})일 때, 데이터-XOR-비트-1, 데이터-XOR-비트-2 및 데이터-XOR-비트-3은 모두 0이고, 결과-비트-1, 결과-비트-2 및 결과-비트-3은 모두 0이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {1,0,0,0,0,0}이고 이 심볼의 스크램블된 비트 시퀀스는 이며, 이는 에 의해 변조되고 j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, ={0,0,0,0,0,1} 또는 {0,0,0,0,1,0} 또는 {0,0,1,1,0,1} 또는 {0,0,1,1,1,0} 또는 {1,1,0,0,0,1} 또는 {1,1,0,0,1,0} 또는 {1,1,1,1,0,1} 또는 {1,1,1,1,1,0})일 때, 업데이트된 스크램블링 비트 시퀀스는 {1,0,0,0,1,1}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, = {0,0,0,1,0,0} 또는 {0,0,0,1,1,1} 또는 {0,0,1,0,0,0} 또는 {0,0,1,0,1,1} 또는 {1,1,0,1,0,0} 또는 {1,1,0,1,1,1} 또는 {1,1,1,0,0,0} 또는 {1,1,1,0,1,1})일 때, 업데이트된 스크램블링 비트 시퀀스는 {1,0,1,1,0,0}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, ={0,0,0,1,0,1} 또는 {0,0,0,1,1,0} 또는 {0,0,1,0,0,1} 또는 {0,0,1,0,1,0} 또는 {1,1,0,1,0,1} 또는 {1,1,0,1,1,0} 또는 {1,1,1,0,0,1} 또는 {1,1,1,0,1,0})일 때, 업데이트된 스크램블링 비트 시퀀스는 {1,0,1,1,1,1}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, ={0,1,0,0,0,0} 또는 {0,1,0,0,1,1} 또는 {0,1,1,1,0,0} 또는 {0,1,1,1,1,1} 또는 {1,0,0,0,0,0} 또는 {1,0,0,0,1,1} 또는 {1,0,1,1,0,0} 또는 {1,0,1,1,1,1})일 때, 업데이트된 스크램블링 비트 시퀀스는 {0,1,0,0,0,0}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, = {0,1,0,0,0,1} 또는 {0,1,0,0,1,0} 또는 {0,1,1,1,0,1} 또는 {0,1,1,1,1,0} 또는 {1,0,0,0,0,1} 또는 {1,0,0,0,1,0} 또는 {1,0,1,1,0,1} 또는 {1,0,1,1,1,0})일 때, 업데이트된 스크램블링 비트 시퀀스는 {0,1,0,0,1,1}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, ={0,1,0,1,0,0} 또는 {0,1,0,1,1,1} 또는 {0,1,1,0,0,0} 또는 {0,1,1,0,1,1} 또는 {1,0,0,1,0,0} 또는 {1,0,0,1,1,1} 또는 {1,0,1,0,0,0} 또는 {1,0,1,0,1,1})일 때, 업데이트된 스크램블링 비트 시퀀스는 {0,1,1,1,0,0}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, = {0,1,0,1,0,1} 또는 {0,1,0,1,1,0} 또는 {0,1,1,0,0,1} 또는 {0,1,1,0,1,0} 또는 {1,0,0,1,0,1} 또는 {1,0,0,1,1,0} 또는 {1,0,1,0,0,1} 또는 {1,0,1,0,1,0})일 때, 업데이트된 스크램블링 비트 시퀀스는 {0,1,1,1,1,1}이다. 이는 다음과 같이 표현될 수도 있다:
특정 실시예들에서, =- j이면 , 다음의 관계가 있다:
그러면, 추가의 실시예들에서, 원래의 스크램블링 비트 시퀀스 는 {0,1,0,0,0,0}이며, 그래서 스크램블링-XOR-비트는 1이다. 또한, , , (예컨대, ={0,0,0,0,0,0} 또는 {0,0,0,0,1,1} 또는 {0,0,1,1,0,0} 또는 {0,0,1,1,1,1} 또는 {1,1,0,0,0,0} 또는 {1,1,0,0,1,1} 또는 {1,1,1,1,0,0} 또는 {1,1,1,1,1,1})일 때, 데이터-XOR-비트-1, 데이터-XOR-비트-2 및 데이터-XOR-비트-3은 모두 0이고, 결과-비트-1, 결과-비트-2 및 결과-비트-3은 모두 0이다. 따라서, 업데이트된 스크램블링 비트 시퀀스는 {0,1,0,0,0,0}이고 이 심볼의 스크램블된 비트 시퀀스는 이며, 이는 에 의해 변조되고 -j가 곱해진 심볼과 동등한 심볼로 변조될 수 있다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, = {0,0,0,0,0,1} 또는 {0,0,0,0,1,0} 또는 {0,0,1,1,0,1} 또는 {0,0,1,1,1,0} 또는 {1,1,0,0,0,1} 또는 {1,1,0,0,1,0} 또는 {1,1,1,1,0,1} 또는 {1,1,1,1,1,0})일 때, 업데이트된 스크램블링 비트 시퀀스는 {0,1,0,0,1,1}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, = {0,0,0,1,0,0} 또는 {0,0,0,1,1,1} 또는 {0,0,1,0,0,0} 또는 {0,0,1,0,1,1} 또는 {1,1,0,1,0,0} 또는 {1,1,0,1,1,1} 또는 {1,1,1,0,0,0} 또는 {1,1,1,0,1,1})일 때, 업데이트된 스크램블링 비트 시퀀스는 {0,1,1,1,0,0}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, = {0,0,0,1,0,1} 또는 {0,0,0,1,1,0} 또는 {0,0,1,0,0,1} 또는 {0,0,1,0,1,0} 또는 {1,1,0,1,0,1} 또는 {1,1,0,1,1,0} 또는 {1,1,1,0,0,1} 또는 {1,1,1,0,1,0})일 때, 업데이트된 스크램블링 비트 시퀀스는 {0,1,1,1,1,1}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, ={0,1,0,0,0,0} 또는 {0,1,0,0,1,1} 또는 {0,1,1,1,0,0} 또는 {0,1,1,1,1,1} 또는 {1,0,0,0,0,0} 또는 {1,0,0,0,1,1} 또는 {1,0,1,1,0,0} 또는 {1,0,1,1,1,1})일 때, 업데이트된 스크램블링 비트 시퀀스는 {1,0,0,0,0,0}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, = {0,1,0,0,0,1} 또는 {0,1,0,0,1,0} 또는 {0,1,1,1,0,1} 또는 {0,1,1,1,1,0} 또는 {1,0,0,0,0,1} 또는 {1,0,0,0,1,0} 또는 {1,0,1,1,0,1} 또는 {1,0,1,1,1,0})일 때, 업데이트된 스크램블링 비트 시퀀스는 {1,0,0,0,1,1}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, ={0,1,0,1,0,0} 또는 {0,1,0,1,1,1} 또는 {0,1,1,0,0,0} 또는 {0,1,1,0,1,1} 또는 {1,0,0,1,0,0} 또는 {1,0,0,1,1,1} 또는 {1,0,1,0,0,0} 또는 {1,0,1,0,1,1})일 때, 업데이트된 스크램블링 비트 시퀀스는 {1,0,1,1,0,0}이다. 이는 다음과 같이 표현될 수도 있다:
그러나, , , (예컨대, ={0,1,0,1,0,1} 또는 {0,1,0,1,1,0} 또는 {0,1,1,0,0,1} 또는 {0,1,1,0,1,0} 또는 {1,0,0,1,0,1} 또는 {1,0,0,1,1,0} 또는 {1,0,1,0,0,1} 또는 {1,0,1,0,1,0})일 때, 업데이트된 스크램블링 비트 시퀀스는 {1,0,1,1,1,1}이다. 이는 다음과 같이 표현될 수도 있다:
업데이트된 스크램블링 비트 시퀀스 프로세싱 또는 업데이트된 데이터 비트 시퀀스 프로세싱 중 어느 하나의 특정한 구현예들이 위에서 논의되었지만, 업데이트된 스크램블링 비트 시퀀스 프로세싱 또는 업데이트된 데이터 비트 시퀀스 프로세싱은 다양한 실시예들에서 상이한 적용들에 대해 원하는 대로 다수의 추가적인 방식들 중 임의의 것으로 구현될 수도 있다. 예를 들어, 업데이트된 스크램블링 비트 시퀀스 프로세싱은 각각의 연속적인 여섯 개의 코딩된 이진 비트들 = 이 다음의 수학식으로 표현되는 바와 같이 하나의 심볼에 매핑되는 256 상태 QAM(256QAM)을 참조할 수도 있다:
또한, 특정 실시예들에서, 심볼 다중화 값 {1},{-1},{j},{-j}에 대해 256QAM에 대응하는 스크램블링 비트 시퀀스는 {0,0,0,0,0,0}, {1,1,0,0,0,0,0,0}, {1,0,0,0,0,0,0,0} 및 {0,1,0,0,0,0,0,0}이다. 위에서 입증된 바와 같이, 업데이트된 스크램블링 비트 시퀀스 프로세싱의 추가의 구현예들은 데이터 비트 시퀀스를 스크램블하여 스크램블된 데이터 비트 시퀀스를 생성할 수도 있고 그러면 스크램블된 데이터 비트 시퀀스은 심볼 시퀀스를 생성하기 위해 변조된다. 이 심볼 시퀀스는 동일한 데이터 비트 시퀀스가 {1},{-1},{j},{-j}의 도메인 내에서 심볼 레벨 스크램블링 없이 직접 변조되고 심볼 확산됨으로써 생성되는 다른 심볼 시퀀스와 동등할 수도 있다.
본 발명의 다양한 실시예들이 위에서 설명되었지만, 그들 실시예들은 예로서만 제시되고 제한으로는 아님이 이해되어야 한다. 비슷하게, 다양한 도면들이 예시적인 아키텍처 또는 구성을 묘사할 수도 있으며, 이는 해당 기술분야의 통상의 기술자들이 본 발명의 예시적인 특징들 및 기능들을 이해하는 것을 가능하게 하기 위해 제공된다. 그러나, 이러한 사람들은 본 발명이 도시되는 예시적인 아키텍처들 또는 구성들로 제한되지 않고, 다양한 대안적 아키텍처들 및 구성들을 사용하여 구현될 수 있다는 것을 이해할 것이다. 덧붙여서, 해당 기술분야의 통상의 기술자들에 의해 이해될 바와 같이, 하나의 실시예의 하나 이상의 특징들은 본 개시에서 설명되는 다른 실시예의 하나 이상의 특징들과 조합될 수 있다. 따라서, 본 개시의 폭 및 범위는 위에서 설명된 예시적인 실시예들 중 임의의 것에 의해 제한되지 않아야 한다.
"제1", "제2" 등과 같은 지정을 사용한 본 개시의 엘리먼트 또는 실시예에 대한 어떠한 참조라도 일반적으로 그들 엘리먼트들의 양 또는 순서를 제한하지 않는다는 것이 또한 이해된다. 오히려, 이들 지정들은 둘 이상의 엘리먼트들 또는 엘리먼트의 인스턴스들 간을 구별하는 편리한 수단으로서 본 개시에서 사용될 수 있다. 따라서, 제1 및 제2 엘리먼트들에 대한 언급이 두 개의 엘리먼트들만이 채용될 수 있다는 것 또는 제1 엘리먼트가 어떤 방식에서 제2 엘리먼트에 우선해야 한다는 것을 의미하지 않는다.
덧붙여서, 본 기술분야의 통상의 기술자가 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 데이터, 명령들, 커맨드들, 정보, 신호들 비트들 및 심볼들은, 예를 들어, 위의 설명에서 참조될 수도 있는 것으로, 전압들, 전류들, 전자기 파들, 자기장들 또는 입자들, 광학적 필드들 또는 입자들, 또는 그것들의 임의의 조합에 의해 표현될 수 있다.
해당 기술분야의 통상의 기술자는 본원에서 개시된 양태들에 관련하여 설명된 다양한 예시적인 논리 블록, 모듈들, 프로세서들, 수단, 회로들, 방법들 및 기능들 중 어느 것이 전자적 하드웨어(예컨대, 디지털 구현예, 아날로그 구현예, 또는 그 둘의 조합), 펌웨어, 명령들을 포함하는 다양한 형태들의 프로그램 또는 설계 코드(이는 본 개시에서는, 편의를 위해, "소프트웨어" 또는 "소프트웨어 모듈"이라고 지칭될 수도 있음), 또는 이들 기술들의 임의의 조합으로서 구현될 수 있다는 점을 더 이해할 것이다. 하드웨어, 펌웨어 및 소프트웨어의 이러한 교환가능성을 명백하게 예증하기 위하여, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 일반적으로 그것들의 기능의 관점에서 위에서 설명되었다. 이러한 기능이 하드웨어, 펌웨어 또는 소프트웨어, 또는 이들 기법들의 조합 중 어느 것으로 구현되는지는, 전체 시스템 상에 부과되는 특정 애플리케이션 및 설계 제약조건들에 따라 달라진다. 통상의 기술자들은 설명된 기능을 각 특정 애플리케이션에 대하여 다양한 방식들로 구현할 수 있지만, 이러한 구현 결정들은 본 개시의 범위를 벗어나게 하지 않는다.
더욱이, 해당 기술분야의 통상의 기술자는 본 개시에 설명되는 다양한 예시적인 논리 블록들, 모듈들, 디바이스들, 컴포넌트들 및 회로들이 범용 프로세서, 디지털 신호 프로세서(DSP), 주문형 집적회로(ASIC), 현장 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 또는 그것들의 임의의 조합을 포함할 수 있는 집적 회로(IC) 내에서 또는 그러한 집적 회로에 의해 수행될 수 있다는 것을 이해할 것이다. 논리 블록들, 모듈들, 및 회로들은 네트워크 내 또는 디바이스 내의 다양한 컴포넌트들과 통신하기 위한 안테나들 및/또는 트랜시버들을 더 포함할 수 있다. 범용 프로세서가 마이크로프로세서일 수 있지만, 대체예에서, 그 프로세서는 기존의 임의의 프로세서, 제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합, 예컨대, DSP 및 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 협력하는 하나 이상의 마이크로프로세서들, 또는 본 개시에서 설명되는 기능을 수행하기 위한 임의의 다른 적합한 구성으로 구현될 수 있다.
소프트웨어로 구현된다면, 기능들은 하나 이상의 명령들 또는 코드로서 컴퓨터 판독가능 매체 상에 저장될 수 있다. 따라서, 본원에서 개시된 방법 또는 알고리즘의 단계들은 컴퓨터 판독가능 매체 상에 저장되는 소프트웨어로서 구현될 수 있다. 컴퓨터 판독가능 매체는 컴퓨터 프로그램 또는 코드를 하나의 장소에서 다른 장소로 전달하기 위해 인에이블될 수 있는 임의의 매체를 포함하는 컴퓨터 저장 매체 및 통신 매체 양쪽 모두를 포함한다. 저장 매체들은 컴퓨터에 의해 액세스 가능한 임의의 이용가능한 매체들일 수 있다. 비제한적인 예로서, 이러한 컴퓨터 판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광 디스크 스토리지, 자기 디스크 스토리지, 또는 다른 자기 저장 디바이스들, 또는 소망의 프로그램 코드를 컴퓨터에 의해 액세스될 수 있는 명령들 또는 데이터 구조들의 형태로 저장하는데 사용될 수 있는 임의의 다른 매체를 포함할 수도 있다.
이 문서에서, 본 개시에서 사용되는 바와 같은 "모듈"이란 용어는, 본 개시에서 설명되는 연관된 기능들을 수행하기 위한 소프트웨어, 펌웨어, 하드웨어, 및 이들 엘리먼트들의 임의의 조합을 지칭한다. 덧붙여서, 논의 목적으로, 다양한 모듈들은 개별 모듈들로서 설명되지만; 본 기술분야의 통상의 기술자에개 명백할 바와 같이, 둘 이상의 모듈들은 본 발명의 실시예들에 따른 연관된 기능들을 수행하는 단일 모듈을 형성하도록 결합될 수도 있다.
덧붙여서, 본 문서에서 설명되는 기능들 중 하나 이상은 메모리 저장 디바이스들, 또는 저장 유닛과 같은 매체들을 일반적으로 지칭하기 위해 본 개시에서 사용되는 "컴퓨터 프로그램 제품", "컴퓨터 판독가능 매체" 등에 저장되는 컴퓨터 프로그램 코드에 의하여 수행될 수도 있다. 이들 및 다른 형태들의 컴퓨터 판독가능 매체들은, 프로세서로 하여금 특정된 동작들을 수행하게 하기 위한 프로세서에 의한 사용을 위한 하나 이상의 명령들을 저장하는 것에 관여될 수도 있다. "컴퓨터 프로그램 코드"(이는 컴퓨터 프로그램들의 형태 또는 다른 그루핑들로 그룹화될 수도 있음)라고 일반적으로 지칭되는 이러한 명령들은, 실행되는 경우, 컴퓨팅 시스템이 원하는 동작들을 수행하는 것을 가능하게 한다.
덧붙여서, 메모리 또는 다른 스토리지, 뿐만 아니라 통신 컴포넌트들이, 본 발명의 실시예들에서 채용될 수도 있다. 명료함의 목적으로, 위의 설명은 상이한 기능적 유닛들 및 프로세서들을 참조하여 본 발명의 실시예들을 설명하였다는 것이 이해될 것이다. 그러나, 상이한 기능 유닛들, 프로세싱 로직 엘리먼트들 또는 도메인들 간의 기능의 임의의 적합한 배분이 본 발명을 손상시키는 일 없이 사용될 수도 있다는 것이 명백할 것이다. 예를 들어, 별도의 프로세싱 로직 엘리먼트들, 또는 제어기들에 의해 수행될 것으로 예시되는 기능은 동일한 프로세싱 로직 엘리먼트, 또는 제어기에 의해 수행될 수도 있다. 그런고로, 특정 기능적 유닛들에 대한 참조는, 엄격한 논리적 또는 물리적 구조 또는 조직을 나타내는 것이 아니라, 설명된 기능을 제공하는 적합한 수단들만에 대한 참조들이다.
본 개시에서 설명된 구현예들에 대한 다양한 변형예들은 본 기술분야의 통상의 기술자들에게 쉽사리 명확하게 될 것이고, 본 개시에서 정의된 일반 원리들은 본 개시의 범위로부터 벗어남 없이 다른 구현예들에 적용될 수 있다. 따라서, 본 개시는 본 개시에서 도시된 구현예들로 제한될 의도는 아니고, 아래의 청구항들에서 언급되는 바와 같이, 본원에서 개시되는 신규한 특징들 및 원리들과 일치하는 가장 넓은 범위를 부여하고자 한다.

Claims (30)

  1. 통신 디바이스에 의해 수행되는 방법에 있어서,
    제1 데이터 비트 시퀀스를 생성하기 위해 사용자 데이터를 인코딩하는 단계;
    제1 스크램블링 비트 시퀀스 및 상기 제1 데이터 비트 시퀀스에 기초하여 결과 비트 시퀀스를 생성하는 단계; 및
    상기 결과 비트 시퀀스와 스크램블되는 스크램블된 데이터 비트 시퀀스에 기초하여 신호를 송신하는 단계
    를 포함하고,
    상기 방법은,
    스크램블링 비트 값을 생성하기 위해 상기 제1 스크램블링 비트 시퀀스의 두 개의 인접한 비트들에 대해 배타적 OR(XOR) 연산을 수행하는 단계;
    제2 데이터 비트 시퀀스를 생성하기 위해 상기 제1 데이터 비트 시퀀스의 각각의 두 개의 인접한 비트들에 대해 XOR 연산을 수행하는 단계; 및
    상기 결과 비트 시퀀스를 생성하기 위해 상기 스크램블링 비트 값 및 상기 제2 데이터 비트 시퀀스에 대해 AND 연산을 수행하는 단계
    를 더 포함하는, 통신 디바이스에 의해 수행되는 방법.
  2. 삭제
  3. 제1항에 있어서,
    업데이트된 스크램블링 비트 시퀀스를 생성하기 위해 상기 결과 비트 시퀀스에 대해 상기 제1 스크램블링 비트 시퀀스의 각각의 대응하는 두 개의 인접한 비트들과 XOR 연산을 수행하는 단계; 및
    상기 스크램블된 데이터 비트 시퀀스를 생성하기 위해 상기 제1 데이터 비트 시퀀스를 상기 업데이트된 스크램블링 비트 시퀀스와 스크램블하는 단계
    를 더 포함하는, 통신 디바이스에 의해 수행되는 방법.
  4. 제1항에 있어서,
    업데이트된 데이터 비트 시퀀스를 생성하기 위해 상기 결과 비트 시퀀스에 대해 상기 제1 데이터 비트 시퀀스의 각각의 대응하는 두 개의 인접한 비트들과 XOR 연산을 수행하는 단계; 및
    상기 스크램블된 데이터 비트 시퀀스를 생성하기 위해 상기 업데이트된 데이터 비트 시퀀스를 상기 제1 스크램블링 비트 시퀀스와 스크램블하는 단계
    를 더 포함하는, 통신 디바이스에 의해 수행되는 방법.
  5. 제1항에 있어서,
    초기 데이터 비트 시퀀스를 다수 회 복제하여 심볼 확산 값과 연관된 길이를 달성함으로써, 상기 제1 데이터 비트 시퀀스를 생성하는 단계를 더 포함하는, 통신 디바이스에 의해 수행되는 방법.
  6. 제1항에 있어서,
    상기 제1 데이터 비트 시퀀스는 단일 심볼과 연관되는 것인, 통신 디바이스에 의해 수행되는 방법.
  7. 제1항에 있어서,
    상기 스크램블된 데이터 비트 시퀀스를 다수의 심볼들로 변조하는 단계를 더 포함하는, 통신 디바이스에 의해 수행되는 방법.
  8. 제1항에 있어서,
    직교 위상 편이 키잉(quadrature phase shift keying)(QPSK)을 사용하여 상기 스크램블된 데이터 비트 시퀀스를 변조하는 단계를 더 포함하는, 통신 디바이스에 의해 수행되는 방법.
  9. 제1항에 있어서,
    두 개의 축들에 대해 대칭적인 직교 진폭 변조(quadrature amplitued modulation)(QAM) 복소값 변조 성상도(constellation)를 사용하여 상기 스크램블된 데이터 비트 시퀀스를 변조하는 단계를 더 포함하는, 통신 디바이스에 의해 수행되는 방법.
  10. 제9항에 있어서,
    상기 QAM 복소값 변조 성상도는 16QAM, 64QAM, 256QAM, 및 1024QAM 중 적어도 하나와 연관되는 것인, 방법.
  11. 통신 노드에 의해 수행되는 방법에 있어서,
    제1 데이터 비트 시퀀스를 생성하기 위해 사용자 데이터를 인코딩하는 단계;
    제1 스크램블링 비트 시퀀스 및 상기 제1 데이터 비트 시퀀스에 기초하여 결과 비트 시퀀스를 생성하는 단계; 및
    상기 결과 비트 시퀀스와 스크램블되는 스크램블된 데이터 비트 시퀀스에 기초하여 신호를 송신하는 단계
    를 포함하고,
    상기 방법은,
    스크램블링 비트 값을 생성하기 위해 상기 제1 스크램블링 비트 시퀀스의 두 개의 인접한 비트들에 대해 배타적 OR(XOR) 연산을 수행하는 단계;
    제2 데이터 비트 시퀀스를 생성하기 위해 상기 제1 데이터 비트 시퀀스의 각각의 두 개의 인접한 비트들에 대해 XOR 연산을 수행하는 단계; 및
    상기 결과 비트 시퀀스를 생성하기 위해 상기 스크램블링 비트 값 및 상기 제2 데이터 비트 시퀀스에 대해 AND 연산을 수행하는 단계
    를 더 포함하는, 통신 노드에 의해 수행되는 방법.
  12. 삭제
  13. 제11항에 있어서,
    업데이트된 스크램블링 비트 시퀀스를 생성하기 위해 상기 결과 비트 시퀀스에 대해 상기 제1 스크램블링 비트 시퀀스의 각각의 대응하는 두 개의 인접한 비트들과 XOR 연산을 수행하는 단계; 및
    상기 스크램블된 데이터 비트 시퀀스를 생성하기 위해 상기 제1 데이터 비트 시퀀스를 상기 업데이트된 스크램블링 비트 시퀀스와 스크램블하는 단계
    를 더 포함하는, 통신 노드에 의해 수행되는 방법.
  14. 제11항에 있어서,
    업데이트된 데이터 비트 시퀀스를 생성하기 위해 상기 결과 비트 시퀀스에 대해 상기 제1 데이터 비트 시퀀스의 각각의 대응하는 두 개의 인접한 비트들과 XOR 연산을 수행하는 단계; 및
    상기 스크램블된 데이터 비트 시퀀스를 생성하기 위해 상기 업데이트된 데이터 비트 시퀀스를 상기 제1 스크램블링 비트 시퀀스와 스크램블하는 단계
    를 더 포함하는, 통신 노드에 의해 수행되는 방법.
  15. 제11항에 있어서,
    초기 데이터 비트 시퀀스를 다수 회 복제하여 심볼 확산 값과 연관된 길이를 달성함으로써, 상기 제1 데이터 비트 시퀀스를 생성하는 단계를 더 포함하는, 통신 노드에 의해 수행되는 방법.
  16. 제11항에 있어서,
    상기 제1 데이터 비트 시퀀스는 단일 심볼과 연관되는 것인, 통신 노드에 의해 수행되는 방법.
  17. 제11항에 있어서,
    상기 스크램블된 데이터 비트 시퀀스를 다수의 심볼들로 변조하는 단계를 더 포함하는, 통신 노드에 의해 수행되는 방법.
  18. 제11항에 있어서,
    직교 위상 편이 키잉(QPSK)을 사용하여 상기 스크램블된 데이터 비트 시퀀스를 변조하는 단계를 더 포함하는, 통신 노드에 의해 수행되는 방법.
  19. 제11항에 있어서,
    두 개의 축들에 대해 대칭적인 직교 진폭 변조(QAM) 복소값 변조 성상도를 사용하여 상기 스크램블된 데이터 비트 시퀀스를 변조하는 단계를 더 포함하는, 통신 노드에 의해 수행되는 방법.
  20. 제1항, 제3항 내지 제11항, 및 제13항 내지 제19항의 방법들 중 어느 하나를 수행하기 위한 컴퓨터 실행가능 명령어들을 저장한 비일시적 컴퓨터 판독가능 매체.
  21. 통신 디바이스에 있어서,
    적어도 하나의 프로세서 ― 상기 적어도 하나의 프로세서는:
    제1 데이터 비트 시퀀스를 생성하기 위해 사용자 데이터를 인코딩하며;
    제1 스크램블링 비트 시퀀스 및 상기 제1 데이터 비트 시퀀스에 기초하여 결과 비트 시퀀스를 생성하도록
    구성됨 ― ; 및
    상기 결과 비트 시퀀스와 스크램블되는 스크램블된 데이터 비트 시퀀스에 기초하여 신호를 송신하도록 구성된 적어도 하나의 송신기
    를 포함하고,
    상기 적어도 하나의 프로세서는 또한:
    스크램블링 비트 값을 생성하기 위해 상기 제1 스크램블링 비트 시퀀스의 두 개의 인접한 비트들에 대해 배타적 OR(XOR) 연산을 수행하고;
    제2 데이터 비트 시퀀스를 생성하기 위해 상기 제1 데이터 비트 시퀀스의 각각의 두 개의 인접한 비트들에 대해 XOR 연산을 수행하며;
    상기 결과 비트 시퀀스를 생성하기 위해 상기 스크램블링 비트 값 및 상기 제2 데이터 비트 시퀀스에 대해 AND 연산을 수행하도록
    구성되는 것인, 통신 디바이스.
  22. 삭제
  23. 제21항에 있어서,
    상기 적어도 하나의 프로세서는 또한:
    업데이트된 스크램블링 비트 시퀀스를 생성하기 위해 상기 결과 비트 시퀀스에 대해 상기 제1 스크램블링 비트 시퀀스의 각각의 대응하는 두 개의 인접한 비트들과 XOR 연산을 수행하며;
    상기 스크램블된 데이터 비트 시퀀스를 생성하기 위해 상기 제1 데이터 비트 시퀀스를 상기 업데이트된 스크램블링 비트 시퀀스와 스크램블하도록
    구성되는 것인, 통신 디바이스.
  24. 제21항에 있어서,
    상기 적어도 하나의 프로세서는 또한:
    업데이트된 데이터 비트 시퀀스를 생성하기 위해 상기 결과 비트 시퀀스에 대해 상기 제1 데이터 비트 시퀀스의 각각의 대응하는 두 개의 인접한 비트들과 XOR 연산을 수행하며;
    상기 스크램블된 데이터 비트 시퀀스를 생성하기 위해 상기 업데이트된 데이터 비트 시퀀스를 상기 제1 스크램블링 비트 시퀀스와 스크램블하도록
    구성되는 것인, 통신 디바이스.
  25. 제21항에 있어서,
    상기 적어도 하나의 프로세서는 또한:
    초기 데이터 비트 시퀀스를 다수 회 복제하여 심볼 확산 값과 연관된 길이를 달성함으로써, 상기 제1 데이터 비트 시퀀스를 생성하도록
    구성되는 것인, 통신 디바이스.
  26. 제21항에 있어서,
    상기 제1 데이터 비트 시퀀스는 단일 심볼과 연관되는 것인, 통신 디바이스.
  27. 통신 노드에 있어서,
    적어도 하나의 프로세서 ― 상기 적어도 하나의 프로세서는:
    제1 데이터 비트 시퀀스를 생성하기 위해 사용자 데이터를 인코딩하며;
    제1 스크램블링 비트 시퀀스 및 상기 제1 데이터 비트 시퀀스에 기초하여 결과 비트 시퀀스를 생성하도록
    구성됨 ― ; 및
    상기 결과 비트 시퀀스와 스크램블되는 스크램블된 데이터 비트 시퀀스에 기초하여 신호를 송신하도록 구성되는 적어도 하나의 송신기
    를 포함하고,
    상기 적어도 하나의 프로세서는 또한:
    스크램블링 비트 값을 생성하기 위해 상기 제1 스크램블링 비트 시퀀스의 두 개의 인접한 비트들에 대해 배타적 OR(XOR) 연산을 수행하고;
    제2 데이터 비트 시퀀스를 생성하기 위해 상기 제1 데이터 비트 시퀀스의 각각의 두 개의 인접한 비트들에 대해 XOR 연산을 수행하며;
    상기 결과 비트 시퀀스를 생성하기 위해 상기 스크램블링 비트 값 및 상기 제2 데이터 비트 시퀀스에 대해 AND 연산을 수행하도록
    구성되는 것인, 통신 노드.
  28. 삭제
  29. 제27항에 있어서,
    상기 적어도 하나의 프로세서는 또한, 상기 스크램블된 데이터 비트 시퀀스를 다수의 심볼들로 변조하도록 구성되는 것인, 통신 노드.
  30. 제27항에 있어서,
    상기 적어도 하나의 프로세서는 또한, 직교 위상 편이 키잉(QPSK)을 사용하여 상기 스크램블된 데이터 비트 시퀀스를 변조하도록 구성되는 것인, 통신 노드.
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