KR20100017059A - 반도체장치 및 표시장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

임계전압의 제어가 가능하고, 스위칭 특성이 양호한 박막 트랜지스터를 제공한다. 제1 게이트 전극층과, 반도체층과, 제1 게이트 전극층과 반도체층 사이에 설치된 제1 게이트 절연층과, 반도체층과 오믹 접촉하는 층을 개재하여 반도체층 위에 설치된 소스 전극 및 드레인 전극층과, 제1 게이트 전극층의 일부와 중첩해서 제1 게이트 절연층과 반도체층에 의해 덮인 도전층과, 적어도 반도체층의 백채널부를 덮어 설치된 제2 게이트 절연층과, 반도체층의 백채널부와 중첩하는, 제2 게이트 절연층 위의 제2 게이트 전극층을 갖는 박막 트랜지스터를 제공한다. 또는, 도전층은, 제1 게이트 전극층의 일부와 중첩해서 반도체층 아래에 존재하고, 또한, 상기 반도체층보다도 이동도가 높은 반도체에 의해 형성되어 있어도 된다. 제2 게이트 전극층은, 소위 백게이트로서 기능한다.
박막 트랜지스터, 표시장치, 이동도, 백게이트

Description

반도체장치 및 표시장치{SEMICONDUCTOR DEVICE AND DISPLAY DEVICE}
본 발명은, 박막 트랜지스터, 표시장치와 그 구동방법에 관한 것이다.
전계효과 트랜지스터의 일종으로서, 절연 표면을 갖는 기판 상의 반도체층이 채널 형성 영역으로 되는 박막 트랜지스터가 알려져 있다. 박막 트랜지스터에 사용되는 반도체층으로서, 비정질 실리콘, 미결정 실리콘 및 다결정 실리콘을 사용하는 기술이 널리 알려져 있다. 박막 트랜지스터는, 예를 들면 액정 텔레비젼 장치에 사용되어, 표시 화면을 구성하는 각 화소의 스위칭 트랜지스터로서 실용화되어 있다.
비정질 실리콘층이 채널 형성 영역으로 되는 박막 트랜지스터는, 전계 효과 이동도가 낮고(0.4∼0.8㎠/V·sec 정도), 온 전류가 낮다. 한편, 미결정 실리콘층이 채널 형성 영역으로 되는 박막 트랜지스터는, 비정질 실리콘층에 의한 박막 트랜지스터와 비교하여, 전계 효과 이동도는 높지만 온 전류와 함께 오프 전류가 높아져 버려, 충분한 스위칭 특성이 얻어지고 있지 않다.
다결정 실리콘층이 채널 형성 영역으로 되는 박막 트랜지스터는, 상기 2종류 의 박막 트랜지스터보다도 전계 효과 이동도가 각별히 높고, 높은 온 전류가 얻어진다고 하는 특성이 있다. 그 때문에, 다결정 실리콘층을 사용한 박막 트랜지스터는, 화소에 설치되는 스위칭용의 트랜지스터 뿐만 아니라, 고속동작이 요구되는 드라이버 회로를 구성하는 트랜지스터로서도 사용할 수 있다. 그러나, 다결정 실리콘층이 채널 형성 영역으로 되는 박막 트랜지스터의 제조공정은, 반도체층의 결정화 공정이 필요하기 때문에, 상기한 비정질 실리콘층을 사용한 박막 트랜지스터 및 미결정 실리콘층을 사용한 박막 트랜지스터의 제조공정에 비해 제조비용이 높은 것이 문제이다. 또한, 반도체층의 결정화를 위해 레이저 어닐 기술을 사용하면, 레이저빔의 조사 면적이 작아져 대화면의 액정 패널을 효율적으로 생산할 수 없다.
또한, 표시 패널의 제조에 사용되는 유리 기판은, 제1세대(예를 들면 320mm×400mm)의 것에서 시작되어 해마다 대형화가 진행되어, 현재는 제8세대(예를 들면 2200mm×2400mm)의 것까지 사용되고 있고, 금후에는 제9세대(예를 들면 2400mm×2800mm), 제10세대(예를 들면 2950mm×3400mm)로 더욱 대면적화가 진행할 것으로 예측되고 있다. 그러나, 이러한 대면적의 유리 기판 위에, 고속동작이 가능한 박막 트랜지스터(예를 들면 상기한 다결정 실리콘층을 사용한 박막 트랜지스터)를 높은 생산성으로 제조할 수 있는 기술은 여전히 확립되지 않고 있다. 대면적 기판 위에 고속동작이 가능한 박막 트랜지스터를 제조하는 기술로서, 미결정 실리콘층이 채널 형성 영역이 되는 박막 트랜지스터의 기술개발이 진행되고 있지만, 그 특성은 아직 충분한 것이라고는 말할 수 없다.
그런데, 박막 트랜지스터는, 게이트 전압(소스의 전위를 기준으로 했을 때의 게이트의 전위와의 전위차)이 임계전압 이상이 되었을 때에 온한다. 임계전압은 박막 트랜지스터의 구조, 박막 트랜지스터를 구성하는 각 층의 성막 조건 등에 의해 결정된다. 이러한 박막 트랜지스터의 임계전압을 제어하기 위해서, 게이트 전극과 대향하는 위치에 또 다른 게이트 전극(백게이트 전극이라고 한다)을 설치하는 기술이 알려져 있다(예를 들면, 비특허문헌 1을 참조). 비특허문헌 1에서는, 박막 트랜지스터를 덮어 절연막이 설치되고, 상기 절연막 상의 백채널과 중첩하는 영역에 백게이트 전극이 설치되어 있고, 백게이트 전극은 화소전극과 동일한 층에 의해 설치되어 있다. 화소전극은 ITO(인듐 주석 산화물)를 사용해서 형성되어 있기 때문에, 백게이트 전극도 ITO에 의해 형성되게 된다. 백게이트 전극을 이용함으로써, 드레인 전류(소스와 드레인의 사이에 흐르는 전류)가 증대하고 있어, 이것에 따라 온 전류가 증대하고 있다.
한편으로, 온 전류를 향상시키기 위해서, 게이트 절연층과 반도체층 사이에 완충층을 설치하는 기술이 개시되어 있다(특허문헌 1 참조). 특허문헌 1에 따르면, 완충층은, 반도체 표면에 유기되는 유효 전하량의 변화를 작게 하는 것으로, 예를 들면, 밴드갭 폭이 반도체층의 밴드갭 폭보다 넓은 것, 반도체층보다 캐리어 밀도가 높은 것에 의해 형성한다. 완충층을 설치함으로써, 임계전압의 경시변화를 억제하는 것도 가능하며, 임계전압의 격차를 억제하는 것도 가능한 것으로 되어 있다.
또한, 박막 트랜지스터에는 고속동작이 가능한 것도 요구된다. 박막 트랜지스터의 동작을 고속으로 하기 위한 한가지 수단으로서, 최소 채널길이를 짧게 하는 기술이 개시되어 있다(예를 들면, 특허문헌 2 참조).
[선행기술문헌]
[특허문헌]
[특허문헌 1] 일본국 특허 제2839529호 공보
[특허문헌 2] 일본국 실공평 7-47876호 공보
[비특허문헌]
[비특허문헌 1]
Yong-Soo Cho 등, 「Characteristics of a-Si:H Dual-Gate TFTs Using ITO Electrode for LCD Driver」, AM-FPD'08 DIGEST OF TECHNICAL PAPERS, pp.229-232
본 발명의 일 태양은, 대형 기판에도 적용가능하며 온 전류가 높고, 오프 전류가 낮은, 표시장치에 적용가능한 박막 트랜지스터를 제공하는 것을 과제로 한다. 더구나, 표시장치에 적용가능하고, 임계전압의 제어가 가능하며, 고속동작이 가능한 박막 트랜지스터를 제공하는 것을 과제의 한가지로 한다.
더구나, 간략한 제조공정으로 표시장치에 적용가능하고, 상기 특성의 박막 트랜지스터를 제조하는 것을 과제의 한가지로 한다.
본 발명의 일 태양은, 제1 게이트 전극층과, 제1 반도체층과, 제2 반도체층 과, 상기 제1 게이트 전극층과 상기 제1 반도체층 사이에 설치된 제1 게이트 절연층과, 상기 제2 반도체층과 오믹 접촉하는 층을 개재하여 상기 제2 반도체층 위에 설치된 소스 전극 및 드레인 전극층과, 적어도 상기 제2 반도체층의 백채널부를 덮어 설치된 제2 게이트 절연층과, 상기 제2 반도체층의 백채널부와 중첩하는, 상기 제2 게이트 절연층 위의 제2 게이트 전극층을 갖고, 상기 제1 반도체층은 상기 제2 반도체층 아래에 접해서 설치되고, 상기 제1 반도체층은 상기 제2 반도체층보다도 도전성이 높은 것을 특징으로 하는 박막 트랜지스터이다.
본 발명의 일 태양은, 제1 게이트 전극층과, 반도체층과, 상기 제1 게이트 전극층과 상기 반도체층 사이에 설치된 제1 게이트 절연층과, 상기 반도체층과 오믹 접촉하는 층을 개재하여 상기 반도체층 위에 설치된 소스 전극 및 드레인 전극층과, 상기 제1 게이트 전극층의 일부와 중첩해서 상기 제1 게이트 절연층과 상기 반도체층에 의해 덮인 도전층과, 적어도 상기 반도체층의 백채널부를 덮어 설치된 제2 게이트 절연층과, 상기 반도체층의 백채널부와 중첩하는, 상기 제2 게이트 절연층 위의 제2 게이트 전극층을 갖는 것을 특징으로 하는 박막 트랜지스터이다.
본 발명의 일 태양은, 제1 게이트 전극층과, 반도체층과, 상기 제1 게이트 전극층과 상기 반도체층 사이에 설치된 제1 게이트 절연층과, 상기 반도체층과 오믹 접촉하는 층을 개재하여 상기 반도체층 위에 설치된 소스 전극 및 드레인 전극층과, 상기 제1 게이트 전극층의 일부와 중첩해서 상기 제1 게이트 절연층과 상기 반도체층에 의해 덮인 도전층과, 적어도 상기 반도체층의 백채널부를 덮어 설치된 제2 게이트 절연층과, 상기 반도체층의 백채널부와 중첩하는, 상기 제2 게이트 절 연층 위의 제2 게이트 전극층을 갖고, 상기 도전층은, 상기 소스 전극 및 드레인 전극층과 중첩하지 않는 영역에 있어서 2개의 영역으로 분리되고, 상기 2개의 영역의 한쪽은 상기 소스 전극 및 드레인 전극층의 한쪽과 중첩하고, 상기 2개의 영역의 다른쪽은 상기 소스 전극 및 드레인 전극층의 다른쪽과 중첩하는 것을 특징으로 하는 박막 트랜지스터이다.
본 발명의 일 태양은, 제1 게이트 전극층과, 반도체층과, 상기 제1 게이트 전극층과 상기 반도체층 사이에 설치된 제1 게이트 절연층과, 상기 반도체층과 오믹 접촉하는 층을 개재하여 설치된 소스 전극 및 드레인 전극층과, 상기 제1 게이트 전극층의 일부와 중첩해서 상기 제1 게이트 절연층과 상기 반도체층에 의해 덮인 도전층과, 적어도 상기 반도체층의 백채널부를 덮어 설치된 제2 게이트 절연층과, 상기 반도체층의 백채널부와 중첩하는, 상기 제2 게이트 절연층 위의 제2 게이트 전극층을 갖고, 상기 도전층은, 상기 소스 전극 및 드레인 전극층의 한쪽과 중첩하고, 다른쪽과 중첩하지 않고 설치되어 있는 것을 특징으로 하는 박막 트랜지스터이다.
상기한 박막 트랜지스터는, 도전층을 갖는 것으로 온 전류가 높아지고, 버퍼층으로서 기능하는 반도체층을 갖는 것으로 오프 전류가 낮아지지만, 제2 게이트 전극을 갖는 것으로 온 전류를 더욱 향상시키고, 오프 전류를 더욱 저하시킬 수 있다.
또한, 상기 구성의 박막 트랜지스터는 표시장치에 적용할 수 있다. 본 발명의 일 태양인 표시장치는, 상기 구성의 박막 트랜지스터를 갖고, 상기 제2 게이트 전극층은 화소 전극층과 동일한 층인 것이 바람직하다. 제2 게이트 전극층을 화소 전극층에 의해 형성함으로써, 화소 전극층과 동일한 공정으로 제조하는 것이 가능하기 때문이다.
상기 구성의 표시장치에 있어서, 상기 화소 전극층은 투광성을 갖는 재료에 의해 설치되어 있는 것이 바람직하다. 투광성을 갖는 재료에 의해 화소 전극층을 설치함으로써, 투과형 액정표시장치를 제조할 수 있다.
상기 구성의 표시장치에 있어서, 박막 트랜지스터가 온하고 있을 때의 제2 게이트 전극의 전위를 제1 게이트 전극과 같은 전위로 하고, 박막 트랜지스터가 오프하고 있을 때의 제2 게이트 전극의 전위를 일정한 전위로 유지하면 된다. 이렇게 구동함으로써, 온 전류를 향상시키고, 오프 전류를 저하시킬 수 있어, 스위칭 특성의 높은 박막 트랜지스터를 얻을 수 있다.
상기 구성의 도전층을 갖는 박막 트랜지스터에서는, 소스 영역과 드레인 영역 사이를 흐르는 캐리어가, 적어도 일부가 게이트 전극층과 중첩해서 설치된 도전층 내부와, 상기 도전층 위에 접하는 비정질 반도체층 내부를 흐른다.
상기 구성의 도전층을 갖는 박막 트랜지스터에 있어서, 도전층은, 박막 트랜지스터의 채널길이 방향의 전체 영역에 걸쳐 설치되는 것이 아니고, 채널길이 방향의 일부에 설치되고, 불순물 반도체층과 도전층 사이, 및 한 쌍의 도전층 사이에는 비정질 반도체층을 갖는다. 즉, 소스 영역과 드레인 영역 사이의 채널길이 방향의 일정 거리에 있어서는, 채널 사이를 흐르는 캐리어가 비정질 반도체층을 흐르도록 구성되어 있다. 이 도전층은, 예를 들면, 미결정 반도체에 의해 형성할 수 있다. 도전층을 미결정 반도체에 의해 형성함으로써, 비정질 반도체와의 오믹 접촉이 가능하다. 즉, 온 전류를 높게 할 수 있다.
또한, 상기 구성의 도전층을 갖는 박막 트랜지스터에 있어서, 도전층의 전기전도도는 1×10-5·cm-1 이상 5×10-2S·cm-1 이하로 하면 되고,, 비정질 반도체층의 전기전도도는 상기 도전층보다도 낮다.
또한, 제2 게이트 전극이 설치되는 위치는 중요하다. 제2 게이트 전극은, 반도체층의 백채널부와 중첩하는 영역에 제2 게이트 절연층을 개재하여 설치되지만, 이 위치에는 오목부를 갖는다. 그 때문에, 제2 게이트 전극의 형성에 있어서 위치맞춤이 곤란하게 되지 않아, 자기정합적으로 적절한 영역에 설치되게 된다.
그리고, 제2 게이트 전극은, 소스 전극 및 드레인 전극과는 중첩시키지 않도록 설치하는 것이 바람직하다. 제2 게이트 전극과, 소스 전극 및 드레인 전극층 사이에 생기는 기생 용량을 저감시키기 위해서이다.
또한, 산화 질화 실리콘이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것으로, 바람직하게는, 러더포드후방산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소전방산란법(HFS: Hydrogen Forward Scattering)을 사용해서 측정했을 경우에, 산소가 50∼70원자%, 질소가 0.5∼15원자%, 실리콘이 25∼35원자%, 수소가 0.1∼10원자%의 범위에서 포함되는 것을 말한다. 또한, 질화 산화 실리콘이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 것으로, 바람직하게는, RBS 및 HFS를 사용해서 측정했을 경우에, 산소가 5∼30원자%, 질소가 20∼55원 자%, 실리콘이 25∼35원자%, 수소가 10∼30원자%의 범위에서 포함되는 것을 말한다. 단, 산화 질화 실리콘 또는 질화 산화 실리콘을 구성하는 원자의 합계를 100원자%로 했을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기한 범위 내에 포함되는 것으로 한다.
이때, 불순물 반도체란, 일도전형의 불순물 원소가 첨가된 반도체로서, 전기전도에 기여하는 캐리어의 대다수가, 이 일도전형의 불순물 원소에서 공급되는 반도체를 말한다. 일도전형의 불순물 원소는, 캐리어로서 전자를 공급하는 도너 또는 정공을 공급하는 억셉터가 될 수 있는 원소이다. 도너로서 대표적으로는 주기율표 제15족 원소를 들 수 있고, 억셉터로서 대표적으로는 주기율표 제13족 원소를 들 수 있다.
또한, 미결정 반도체란, 결정성 반도체로서, 예시적으로는 결정립 지름이 2nm 이상 200nm 이하, 바람직하게는 10nm 이상 80nm 이하, 더욱 바람직하게는, 20nm 이상 50nm 이하이며, 전기전도도가 개략 10-7s·cm-1 내지 10-4S·cm-1인 반도체이며, 가전자 제어에 의해 101S·cm-1 정도까지 높일 수 있는 반도체를 말한다. 무엇보다, 미결정 반도체의 개념은 상기한 결정립 지름, 전기전도도의 값에만 고정되는 것은 아니고, 동등한 물성값을 갖는 것이면 반드시 상기한 입경 등에 한정되는 것은 아니다.
또한, 비정질 반도체란, 결정 구조를 갖지 않는(원자의 배열에 장거리 질서를 갖지 않는) 반도체를 말하고, 대표적으로는 비정질 실리콘을 사용한다. 비정질 실리콘에는 수소 등이 함유되어 있어도 된다.
또한, 온 전류란, 박막 트랜지스터가 온 상태(즉, 채널 형성 영역에 전류를 흘리기 위해서, 게이트 전극에 적절한 게이트 전압을 인가한 상태)에 있어서의, 소스 영역과 드레인 영역 사이, 즉 채널 형성 영역을 흐르는 전류를 말한다. 이때, 여기에서 온 상태란, 게이트 전압(게이트 전극의 전위와 소스 영역의 전위의 전위차)이 트랜지스터의 임계전압을 초과한 상태를 말한다.
또한, 오프 전류란, 박막 트랜지스터가 오프 상태(즉, 박막 트랜지스터의 게이트 전압이 임계전압보다 낮은 상태)에 있어서의, 소스 영역과 드레인 영역 사이, 즉 채널 형성 영역을 흐르는 전류를 말한다.
임계전압의 제어가 가능하여 기생 용량이 억제되고, 온 전류가 높고 오프 전류가 낮으며, 고속동작이 가능한 박막 트랜지스터를 제조할 수 있다. 상기한 것과 같이, 온 전류가 높고 오프 전류가 낮기 때문에, 스위칭 특성이 양호한 것이 된다. 이러한 박막 트랜지스터를 표시장치에 적용함으로써, 표시장치의 콘트라스트비를 높게 할 수 있다.
또한, 상기 특성을 갖는 박막 트랜지스터를 표시장치에 적용하는 경우에도 공정수를 증가시키지 않고 제조할 수 있다.
이하에서는, 본 발명의 실시예에 대해 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하는 않고 그 형태 및 상세를 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 나타낸 실시예의 기재내용에 한정해서 해석되는 것은 아니다. 이때, 도면을 사용해서 발명의 구성을 설명하는데 있어서, 동일한 것을 가리키는 부호는 다른 도면 사이에서도 공통으로 사용한다. 또한, 동일한 것을 가리킬 때에는 해치 패턴을 동일하게 하고, 특히 부호를 붙이지 않는 경우가 있다. 또한, 편의상, 절연층은 평면도에는 표시하지 않는 경우가 있다.
(실시예 1)
본 실시예에서는, 본 발명의 일 태양인 박막 트랜지스터, 및 그 제조방법에 대해 설명한다.
도 1은, 본 발명의 일 태양인 박막 트랜지스터의 일례를 나타낸다. 도 1에 나타낸 박막 트랜지스터는, 기판(100) 위에 제1 게이트 전극층(102)을 갖고, 제1 게이트 전극층(102) 위에는 반도체층 106을 갖고, 반도체층 106 위에는 반도체층 108을 갖고, 제1 게이트 전극층(102)과 반도체층 106 사이에는 제1 게이트 절연층(104)을 갖고, 반도체층 108 위에는 반도체층 108과 오믹 접촉하는 층(불순물 반도체층(110))을 개재하여 설치된 소스 전극 및 드레인 전극층(112)을 갖고, 적어도 반도체층 108의 백채널부를 덮어 설치된 제2 게이트 절연층(114)을 갖고, 제2 게이트 절연층(114) 위에는 반도체층 108의 백채널부와 중첩하는 제2 게이트 전극 층(116)을 갖는다. 반도체층 106은 반도체층 108보다도 도전성이 높은 반도체에 의해 형성한다.
기판(100)으로서는, 유리 기판, 세라믹 기판 이외에, 본 제조공정의 처리 온도에 견딜 수 있을 정도의 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다. 또한, 기판에 투광성을 필요로 하지 않을 경우에는, 스테인레스 합금 등의 금속의 기판의 표면을 절연막에 의해 덮은 것을 사용해도 된다. 유리 기판으로서는, 예를 들면, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 혹은 알루미노 실리케이트 유리 등의 무알칼리 유리 기판을 사용하면 된다.
제1 게이트 전극층(102)은, 도전성 재료에 의해 형성한다. 제1 게이트 전극층(102)은, 예를 들면, 티타늄, 몰리브덴, 크롬, 탄타르, 텅스텐, 알루미늄, 구리, 네오디뮴, 니오브 혹은 스칸듐 등의 금속 재료 또는 이것들을 주성분으로 하는 합금재료 등의 도전성 재료를 사용해서 형성할 수 있다. 단, 나중의 공정(제1 게이트 절연층(104)의 형성 등)에 견딜 수 있을 정도의 내열성은 필요하여, 나중의 공정에서 식각 또는 부식되지 않는 재료를 선택하는 것을 요한다. 이 한도에서, 제1 게이트 전극층(102)을 형성하는 재료는 특정한 것에 한정되지 않는다.
이때, 제1 게이트 전극층(102)은, 상기한 금속재료 등을 단층으로 형성해도 되지만, 적층해서 형성해도 된다. 특히, 제1 게이트 전극층(102)을 알루미늄에 의해 형성할 경우에는, 알루미늄층 위에 티타늄층 또는 몰리브덴층 등을 형성함으로써, 제1 게이트 절연층(104) 등에 알루미늄이 침입하는 것을 방지할 수 있다.
제1 게이트 절연층(104)은, 질화 실리콘층, 산화 질화 실리콘층 또는 질화 산화 실리콘층을 단층으로, 또는 적층해서 형성한다. 제1 게이트 절연층(104)을 질화 실리콘에 의해 형성하면, 기판(100)에 포함되는 나트륨 등의 불순물 원소가, 채널 형성 영역이 되는 반도체층 등으로 침입하는 것을 방지할 수 있다. 더구나, 제1 게이트 전극층(102)의 산화를 방지하는 것이 가능하다.
또한, 제1 게이트 절연층(104)은, 두께 50nm 이상 550nm 이하, 더구나 두께 50nm 이상 300nm 이하로 형성하는 것이 바람직하다. 특히, 제1 게이트 전극층(102)을 스퍼터링법에 의해 형성했을 경우에는, 그 표면에 요철을 일으키는 것이 많다. 이러한 두께로 함으로써, 요철에 의한 피복율의 저감을 완화하는 것이 가능하다.
반도체층 106은, 반도체층 108보다도 도전성이 높은 재료에 의해 형성되고, 예를 들면, 반도체층 108이 비정질 반도체에 의해 형성될 경우에는, 반도체층 106은 미결정 반도체에 의해 형성할 수 있다. 반도체층 106을 미결정 반도체에 의해 형성할 경우에는, 일 도전성을 부여하는 불순물 원소(예를 들면, 인)를 첨가하면 도전성이 더욱 향상된다.
반도체층 108은, 버퍼층으로서 설치되는 것이며, 비정질 반도체에 의해 형성하면 된다. 이 비정질 반도체에는, 수소, 질소, 또는 불소 혹은 염소 등의 할로겐이 첨가되어 있어도 된다. 반도체층 108의 두께는 30nm 이상 200nm 이하, 바람직하게는 50nm 이상 150nm 이하로 하면 된다. 비정질 반도체로서, 대표적으로는 비정질 실리콘(아모퍼스 실리콘)을 들 수 있다. 반도체층 108을 가짐으로써, 오프 전류를 저하시킬 수 있다.
반도체층 108로서는, 비정질 반도체층을 형성하는(바람직하게는, 수소, 질소 또는 할로겐을 포함시키는) 것으로, 미결정 반도체층이 갖는 결정립 표면의 자연산화를 방지하는 것이 가능하다. 특히, 미결정 반도체층에 있어서, 비정질 반도체와 결정립이 접하는 영역에서는, 응력이 집중해서 균열이 생기기 쉽다. 이 균열이 산소에 접촉하면 결정립은 산화되어, 산화 실리콘층이 형성된다. 따라서, 미결정 반도체층의 표면에 비정질 반도체층을 형성함으로써, 결정립이 산화되는 것을 방지할 수 있다. 이 때문에, 캐리어가 포획되는 결함을 저감하여, 캐리어의 진행을 방해하는 영역을 작게 할 수 있다. 그 때문에, 박막 트랜지스터의 고속동작이 가능해지고, 온 전류를 높일 수 있다.
또한, 반도체층 106에는 미결정 반도체층 대신에, 비정질 구조 내에 결정 영역을 갖고 질소 또는 NH기를 포함하는 반도체층을 형성해도 된다. 이러한 반도체층에 있어서, 결정 영역은, 역추형의 결정립에 의해 형성되어 있어도 되고, 입경이 1nm 이상 10nm 이하(바람직하게는 1nm 이상 5nm 이하)의 미소 결정립을 포함하여 형성되어 있어도 되고, 이것들의 양쪽을 포함하여 형성되어 있어도 된다. 또한, 이들 결정립은, 각각 이산해서 존재하고 있다. 여기에서, 역추형이란, (i) 다수의 평면으로 구성되는 면과, (ii) 상기 면의 외주와 상기 면 밖에 존재하는 정점을 연결하는 선의 집합에 의해 만들어지는 입체적 형상으로, 상기 정점이 기판측에 존재하는 것을 말한다. 또한, 결정립 내부에는 단결정 또는 쌍정을 포함한다. 여기에서, 역추형의 결정립에서는, 측면은 면방위가 정렬되어 있고, 측면의 단면 형상은 일직선이면 된다. 그 때문에, 이 경우에는, 결정립은 복수의 결정을 포함하고 있는 형태보다도 단결정 또는 쌍정을 포함하는 형태에 가깝다고 생각할 수 있다. 쌍정을 포함하는 경우에는, 복수의 결정을 포함하는 경우와 비교하여, 댕글링 본드가 적기 때문에 결함수가 적고, 오프 전류가 작아진다. 또한, 복수의 결정을 포함하는 경우와 비교하여, 입계가 적고, 온 전류가 커진다. 이때, 결정립에는, 복수의 결정을 포함하고 있어도 된다. 또한, 여기에서 쌍정이란, 결정립계에 있어서 서로 다른 두개의 결정립이 극히 정합성이 좋게 접합하고 있는 것을 말한다. 즉, 결정립계에 있어서 결정격자가 연속적으로 늘어서 있어, 결정 결함 등에 기인하는 트랩 준위를 대단히 만들기 어려운 구성으로 되어 있는 상태이다. 따라서, 이러한 결정구조를 갖는 영역은 실질적으로 결정립계가 존재하지 않는다고 간주할 수 있다.
비정질 구조 내부에 결정 영역을 갖고 질소 또는 NH기를 포함하는 반도체층은, 질소의 농도에 비해 산소 농도가 낮아, 결함이 적다. 또한, 인접하는 결정 영역의 계면(즉, 입계), 또는, 결정 영역 및 비정질 구조와의 계면에 있어서, NH기의 질소 원자가 실리콘 원자의 댕글링 본드를 가교함으로써 결함 준위가 저감되기 때문에, 리크 전류를 낮게 억제할 수 있다. 또한, 비정질 구조에 있어서, 결정 영역은 이산해서 존재하고 있고, 결정립계가 적기 때문에;, 온 전류를 높게 할 수 있다.
이러한 반도체층은, 반도체층의 피형성면인 게이트 절연층의 표면에 다량의 질소 또는 암모니아를 존재시켜 형성하면 된다. 일례로서, 게이트 절연층의 형성후에, 게이트 절연층의 표면에 질소를 포함하는 가스를 내뿜어, 제1 게이트 절연층(104)의 표면에 질소를 흡착시키면 된다. 또는, 질소를 포함하는 가스에 의해 생성되는 플라즈마에 게이트 절연층을 노출시키면 된다. 여기에서, 질소를 포함하는 가스로서는, 예를 들면, 질소와 수소의 혼합 가스, 또는 암모니아 등을 들 수 있다.
또는, 반도체층을 형성하는 처리실의 내벽을, 질소를 고농도로 포함하는 막에 의해 덮으면 된다. 고농도로 질소를 포함하는 재료로서는, 예를 들면, 질화 실리콘을 들 수 있다. 더구나, 질화 실리콘의 원료로서 NH 결합을 갖는 가스(대표적으로는 암모니아)를 사용하여, 이 가스를 반응실 내에 흡착시키면 된다. 또한, 처리실의 내벽을 덮는 고농도로 질소를 포함하는 막은, 게이트 절연층과 동시에 형성하면, 공정의 간략화가 가능하기 때문에 바람직하다.
또는, 반도체층의 형성에 사용되는 가스에 포함되는 산소의 농도를 낮게 억제하고, 질소의 농도를 높게 하면 된다. 더구나, 반도체층의 형성에 사용하는 가스에 NH 결합을 갖는 가스(대표적으로는 암모니아)를 포함시키면 된다.
더구나, 반도체층 108을, 비정질 구조 내부에 결정 영역을 갖고 질소 또는 NH기를 포함하는 반도체층에 의해 형성해도 된다.
불순물 반도체층(110)은, 반도체층 108과 소스 전극 및 드레인 전극층(112)의 사이에 설치되는 것이다. 비정질 반도체에 의해 반도체층 108을 형성하고, 금속에 의해 소스 전극 및 드레인 전극층(112)을 형성했을 경우에는, 불순물 반도체층(110)은 이것들을 오믹 접촉시키기 위해서 설치되는 것으로, 소스 영역 및 드레인 영역으로서 기능한다. 따라서, 불순물 반도체층(110)을 설치하지 않아도 반도체층 108과 소스 전극 및 드레인 전극층(112)이 오믹 접촉하는 경우에는 특별히 설치할 필요는 없다.
여기에서, 형성하는 박막 트랜지스터가 n형인 경우에는, 불순물 반도체층(110)에 불순물 원소로서 예를 들면, 인을 첨가하면 된다. 인을 첨가하기 위해서는, 형성에 사용되는 수소화 실리콘에 PH3 등의 일 도전형을 부여하는 불순물 원소가 포함된 기체를 가하면 된다. 또한, 형성하는 박막 트랜지스터가 p형인 경우에는, 불순물 원소로서 예를 들면, 붕소를 첨가하면 된다. 붕소를 첨가하기 위해서는, 형성에 사용되는 수소화 실리콘에 B2H6 등의 불순물 기체를 가하면 된다. 불순물 반도체층(110)에 포함되는 인 또는 붕소의 농도는 1×1019∼1×1021cm-3로 하면 된다. 또한, 불순물 반도체층(110)은, 비정질 반도체 또는 미결정 반도체에 의해 형성하면 된다. 불순물 반도체층(110)은, 10nm 이상 100nm 이하, 바람직하게는 30nm 이상 50nm 이하의 두께로 형성하면 된다. 불순물 반도체층(110)의 두께를 얇게 하면, 형성시의 스루풋이 향상된다.
소스 전극 및 드레인 전극층(112)은, 도전성 재료에 의해 형성하면 되고, 예를 들면, 금속 재료에 의해 형성하면 된다. 예를 들면, 알루미늄, 알루미늄에 내열성 향상 원소가 첨가된 것, 혹은 알루미늄에 힐록 방지 원소가 첨가된 것(이하, 이들을 알루미늄 합금이라고 부른다)을 단층으로, 또는 적층해서 형성하는 것이 바람직하다. 여기에서, 내열성 향상 원소 또는 힐록 방지 원소로서는, 구리, 실리콘, 티타늄, 네오디뮴, 스칸듐 또는 몰리브덴 등을 들 수 있다. 또한, 불순물 반도체층(110)과 접하는 측에, 티타늄, 탄타르, 몰리브덴, 텅스텐 또는 이들의 질화물로 이루어진 층을 형성하고, 그 위에 알루미늄 또는 알루미늄 합금을 형성한 적층구조 로 해도 된다. 이러한 구조로 함으로써, 알루미늄이 반도체층 108에 침입하는 것을 방지할 수 있다. 더구나, 알루미늄 또는 알루미늄 합금의 상부면 및 하부면을, 티타늄, 탄타르, 몰리브덴, 텅스텐 또는 이들의 질화물로 끼운 적층구조로 해도 된다. 예를 들면, 티타늄층 위에 알루미늄층을 설치하고, 상기 알루미늄층 위에 티타늄층을 설치해서 적층한 도전층을 사용할 수 있다.
또한, 제1 게이트 전극층(102)을 형성하는 재료로서 예를 든 것은 소스 전극 및 드레인 전극층(112)의 형성에 사용하는 것이 가능하며, 소스 전극 및 드레인 전극층(112)을 형성하는 재료로서 예를 든 것은 제1 게이트 전극층(102)의 형성에 사용하는 것이 가능하다.
제2 게이트 절연층(114)은, 제1 게이트 절연층(104)과 마찬가지로, 질화 실리콘층, 산화 질화 실리콘층 또는 질화 산화 실리콘층을 단층으로, 또는 적층해서 형성한다. 제2 게이트 절연층(114)은, 제1 게이트 절연층(104)과 마찬가지로, 두께 50nm 이상 550nm 이하, 더구나 두께 50nm 이상 300nm 이하로 형성하면 된다.
제2 게이트 전극층(116)은, 제1 게이트 전극층(102) 및 소스 전극 및 드레인 전극층(112)과 같은 재료에 의해 형성할 수 있다. 제2 게이트 전극층(116)을 설치함으로써, 박막 트랜지스터의 임계전압을 제어할 수 있다.
다음에, 도 1에 나타낸 박막 트랜지스터의 제조방법의 일례에 대해서 도 2 내지 도 6을 참조해서 설명한다. 반도체층 108을 비정질 반도체에 의해 형성하는 경우에 대해 설명한다.
우선, 기판(100) 위에 제1 게이트 전극층(102)을 형성하는 도전층을 스퍼터 링법 또는 CVD법 등에 의해 형성하고, 상기 도전층을 포토리소그래픽법 등에 의해 패턴형성한다. 그후, 레지스트 마스크를 제거한다.
다음에, 제1 게이트 전극층(102)을 덮어 제1 게이트 절연층(104)을 형성한다(도 2a 참조).
다음에, 제1 게이트 절연층(104) 위에 반도체층 106을 형성하는 반도체층 105, 반도체층 108을 형성하는 반도체층 107, 불순물 반도체층(110)을 형성하는 불순물 반도체층 109, 및 소스 전극 및 드레인 전극층(112)을 형성하는 도전층 111을 이 순차적으로 적층해서 형성한다(도 2b∼도 3a 참조).
그후, 이들 위에 제1 레지스트 마스크(120)를 형성한다(도 3b 참조).
제1 레지스트 마스크(120)는, 오목부 또는 볼록부를 갖는 레지스트 마스크이다. 환언하면, 두께가 다른 복수개 영역(여기에서는, 2개의 영역)으로 이루어진 레지스트 마스크라고도 할 수 있다. 제1 레지스트 마스크(120)에 있어서, 두꺼운 영역을 제1 레지스트 마스크(120)의 볼록부로 부르고, 얇은 영역을 제1 레지스트 마스크(120)의 오목부로 부르기로 한다.
제1 레지스트 마스크(120)에 있어서, 소스 전극 및 드레인 전극층(112)이 형성되는 영역에는 볼록부가 형성되고, 소스 전극 및 드레인 전극층(112)을 갖지 않는 반도체층이 노출해서 형성되는 영역에는 오목부가 형성된다.
제1 레지스트 마스크(120)는, 일반적인 다계조 마스크를 사용함으로써 형성 할 수 있다. 여기에서, 다계조 마스크에 대해서는 도 7을 참조해서 이하에서 설명한다.
다계조 마스크란, 다단계의 광량으로 노광을 행하는 것이 가능한 마스크로서, 대표적으로는, 노광 영역, 반노광 영역 및 미노광 영역의 3단계의 광량으로 노광을 행한다. 다계조 마스크를 사용함으로써, 한번의 노광 및 현상공정에 의해, 복수(대표적으로는 2종류)의 두께를 갖는 레지스트 마스크를 형성할 수 있다. 그 때문에, 다계조 마스크를 사용함으로써, 포토마스크의 매수를 삭감할 수 있다.
도 7은, 대표적인 다계조 마스크의 단면도와 투광율을 나타낸 것이다. 도7a와 도 7b에는 그레이톤 마스크(130)와 투광율을 나타내고, 도 7c와 도 7d에는 하프톤 마스크(135)를 나타낸다.
도 7a에 나타낸 그레이톤 마스크(130)는, 투광성을 갖는 기판(131) 위에 차광막에 의해 설치된 차광부(132),및 차광막의 패턴에 의해 설치된 회절격자부(33)로 구성되어 있다.
회절격자부(33)는, 노광에 사용되는 빛의 해상도 한계 이하의 간격으로 설치된 슬릿, 도트 또는 메쉬 등을 가짐으로써, 투광율을 제어한다. 또한, 회절격자부(33)에 설치되는 슬릿, 도트 또는 메쉬는 주기적인 것이어도 되고, 비주기적인 것이어도 된다.
투광성을 갖는 기판(131)으로서는, 석영 등을 사용할 수 있다. 차광부(132) 및 회절격자부(33)를 구성하는 차광막은, 금속막을 사용해서 형성하면 되고, 바람직하게는 크롬 또는 산화크롬 등에 의해 설치된다.
그레이톤 마스크(130)에 노광하기 위한 빛을 조사했을 경우, 도 7b에 도시된 것과 같이 차광부(132)에 중첩하는 영역에 있어서의 투광율은 0%이 되고, 차광 부(132) 또는 회절격자부(33)가 설치되지 않는 영역에 있어서의 투광율은 100%이 된다. 또한, 회절격자부(33)에 있어서의 투광율은, 대강 10∼70%의 범위로서, 회절격자의 슬릿, 도트 또는 메쉬의 간격 등에 의해 조정가능하다.
도 7c에 나타낸 하프톤 마스크(135)는, 투광성을 갖는 기판(136) 위에 반투광막에 의해 형성된 반투광부(137), 및 차광막에 의해 형성된 차광부(138)로 구성되어 있다.
반투광부(137)는, MoSiN, MoSi, MoSiO, MoSiON, CrSi 등의 막을 사용해서 형성할 수 있다. 차광부(138)는, 그레이톤 마스크의 차광막과 같은 금속막을 사용해서 형성하면 되고, 바람직하게는 크롬 또는 산화크롬 등에 의해 설치된다.
하프톤 마스크(135)에 노광하기 위한 빛을 조사했을 경우, 도 7d에 도시된 것과 같이 차광부(138)에 중첩하는 영역에 있어서의 투광율은 0%이 되고, 차광부(138) 또는 반투광부(137)가 설치되지 않는 영역에 있어서의 투광율은 100%이 된다. 또한, 반투광부(137)에 있어서의 투광율은, 대략 10∼70%의 범위이며, 형성하는 재료의 종류 또는 형성하는 막두께 등에 의해, 조정가능하다.
다계조 마스크를 사용해서 노광해서 현상을 행함으로써, 막두께가 다른 영역을 갖는 제1 레지스트 마스크(120)를 형성할 수 있다
다음에, 제1 레지스트 마스크(120)를 사용하여, 반도체층, 불순물 반도체층 및 도전층을 에칭한다(도 3c 참조).
다음에, 제1 레지스트 마스크(120)를 축소시키고, 제1 레지스트 마스크(120)에 있어서의 오목부와 중첩하는 영역의 도전층을 노출시키면서, 제2 레지스트 마스 크(121)를 형성한다(도 4a 참조). 제1 레지스트 마스크(120)를 축소시켜, 제2 레지스트 마스크(121)를 형성하는 수단으로서는, 예를 들면, 산소 플라즈마를 사용한 애싱을 들 수 있다. 그러나, 제1 레지스트 마스크(120)를 축소시켜 제2 레지스트 마스크(121)를 형성하는 수단은 이것에 한정되는 것은 아니다
다음에, 제2 레지스트 마스크(121)를 사용해서 도전층을 에칭하여, 소스 전극 및 드레인 전극층(112)을 형성한다(도 4b 참조). 여기에서, 에칭은 드라이에칭 또는 웨트에칭에 의해 행할 수 있지만, 웨트에칭에 의해 행하는 것이 바람직하다. 웨트에칭을 사용함으로써, 소스 전극과 드레인 전극 사이의 거리를 넓게 취할 수 있기 때문이다.
다음에, 제2 레지스트 마스크(121)를 사용하여, 반도체층의 상부 및 불순물 반도체층을 에칭한다(도 4c 참조). 여기에서, 에칭에는 드라이에칭 또는 웨트에칭을 사용할 수 있지만, 드라이에칭에 의해 행하는 것이 바람직하다. 드라이에칭을 사용함으로써, 고정밀도로 가공하는 것이 가능하기 때문이다. 여기에서, 반도체층의 상부가 에칭됨으로써 백채널부가 형성되게 된다. 그후, 제2 레지스트 마스크(121)를 제거한다(도 5a 참조).
이때, 제2 레지스트 마스크(121)를 제거한 후에, 백채널부에 존재하는 잔류물 등의 제거를 목적으로 한 에칭을 행하는 것이 바람직하다. 이 에칭공정은, 반도체층 108 등이 노출된 상태에서 행하기 때문에, 노출되어 있는 반도체층 108에 대한 에칭 레이트가 낮은 조건에서, 또한, 피에칭면에 대하여 대미지가 생기기 어려운 조건에 의해 행하면 된다. 따라서, 유도 결합형 플라즈마 방식에 의해 에칭을 행하는 것이 바람직하다. 유도 결합형 플라즈마 방식에 의해 에칭을 행할 경우에는, 코일형의 전극에 RF 전력을 투입해서 플라즈마를 생성하고, 기판측에는 전력을 투입하지 않고서(즉, 무바이어스의 상태에서) 에칭을 행하는 것이 특히 바람직하다. 더구나, 연속적인 방전에 의해 에칭을 행하는 것이 아니고, 불연속인 방전(펄스방전)에 의해 행하는 것이 바람직하고, 불연속인 방전에 의한 것으로, 피에칭면인 백채널부에 있어서의 차지업 대미지를 방지하는 것이 가능하게 된다.
더구나, 상기한 백채널부에 존재하는 잔류물 등의 제거를 목적으로 한 에칭을 행한 후에, 백채널부가 노출된 상태에서 플라즈마처리를 행하는 것이 바람직하다.
이때, 백채널부가 노출된 상태에서 행하는 상기한 플라즈마처리를, 예를 들면, H2O 플라즈마에 의해 행하는 경우에는, 제2 레지스트 마스크(121)를 제거하기 전에 행해도 되고, 이 경우에는 플라즈마처리에 의해 제2 레지스트 마스크(121)를 제거하는 것이 가능하다.
다음에, 적어도 반도체층 108, 불순물 반도체층(110), 및 소스 전극 및 드레인 전극층(112)을 덮어 제2 게이트 절연층(114)을 형성한다(도5b 참조).
다음에, 제2 게이트 절연층(114) 위에 제2 게이트 전극층(116)이 되는 도전층(115)을 형성한다(도 5c 참조). 그후, 도전층(115) 위에 제3 레지스트 마스크(122)를 형성한다(도 6a 참조). 그리고, 제3 레지스트 마스크(122)를 사용해서 에칭을 행함으로써 제2 게이트 전극층(116)을 형성하고, 제3 레지스트 마스크(122) 를 제거한다(도 6b 참조).
이상에서 설명한 것과 같이, 도 1에 나타낸 박막 트랜지스터를 제조할 수 있다.
(실시예 2)
실시예 1에서 설명한 박막 트랜지스터는, 표시장치에 적용하는 것이 가능하다. 표시장치에 적용할 경우에는, 제2 게이트 전극을 화소 전극층과 동시에 형성하면 된다. 제2 게이트 전극을 화소 전극층에 의해 형성함으로써, 공정수를 증가시키지 않고 제2 게이트 전극을 설치할 수 있기 때문이다. 본 실시예에서는, 본 발명의 일 태양의 표시장치의 제조방법에 대해 설명한다.
우선, 실시예 1과 마찬가지로 제2 게이트 절연층(114)까지 형성한다(도8a 참조).
다음에, 제2 게이트 절연층(114)에 개구부(140)를 설치한다(도 8b 참조). 개구부(140)는, 드레인 전극과 화소전극을 접속시키기 위해 설치되는 것이다. 개구부(140)는, 포토리소그래피법에 의해 형성할 수 있다.
다음에, 제2 게이트 절연층(114) 위에 화소전극이 되는 도전층(141)을 형성한다(도 8c 참조). 그리고, 도전층(141) 위에 레지스트 마스크(142)를 형성한다(도 9a 참조). 레지스트 마스크(142)는, 제2 게이트 전극이 형성되는 위치와, 화소전극이 형성되는 위치에 중첩하도록 설치한다.
이때, 투과형의 액정표시장치, 또는 톱 이미션형의 발광장치에서는, 도전 층(141)은 투광성을 갖는 도전성 재료에 의해 형성한다. 예를 들면, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티탄을 포함하는 인듐 산화물, 산화티탄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(이하, ITO로 표시한다), 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등을 사용해서 형성할 수 있다. 또한, 투광성을 갖는 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용해서 형성할 수 있다. 여기에서, 화소전극이 되는 도전층은, 시이트 저항이 10000Ω/□ 이하이며, 또한, 파장 550nm에서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다. 도전성 고분자로서는, 소위 π전자 공역계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 혹은 그 유도체, 포리피롤 혹은 그 유도체, 폴리티오펜 혹은 그 유도체, 또는 이들의 2종 이상의 혼성 중합체 등을 들 수 있다.
다음에, 레지스트 마스크(142)를 사용해서 도전층(141)을 에칭하여, 제2 게이트 전극(143) 및 화소전극(144)을 형성한다. 그 후 레지스트 마스크(142)를 제거한다(도 9b 참조).
상기한 것과 같이, 화소 전극층까지 형성한 박막 트랜지스터는, 액정표시장치에 적용할 수 있다.
단, 제2 게이트 전극을 화소 전극층에 의해 형성하면, 충분히 낮은 저항율이 얻어지지 않아, 배선 지연이 생기는 경우가 있다. 그 때문에, 표시장치에 적용할 경우에도 제2 게이트 전극의 저항율을 충분하게 낮은 것으로 할 필요가 있을 경우 에는 제2 게이트 전극을 형성하는 층을 별도 형성하는 것이 바람직하다. 여기에서, 제2 게이트 전극의 저항율을 충분히 낮은 것으로 할 필요가 있을 경우란, 예를 들면, 제2 게이트 전극의 전위와 제1 게이트 전극의 전위를 다른 것으로 할 필요가 있을 경우를 말한다.
제2 게이트 전극을 별도 형성할 경우에는, 예를 들면, 알루미늄층을 배리어층에 의해 끼운 3층의 적층 구조로 하는 것이 바람직하다. 여기에서, 배리어층으로서는, 예를 들면, 몰리브덴층, 또는 티타늄층을 들 수 있다. 티타늄층을 사용할 경우의 제조공정에 대해 이하에서 간단하게 설명한다. 이때, 화소 전극층은 ITO에 의해 형성하는 것으로 한다.
우선, 제2 게이트 절연층 위에 티타늄층, 알루미늄층, 티타늄층을 이 순서대로 적층해서 형성한다. 다음에, 이 적층 형성된 금속층 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용해서 적층형성된 금속층을 에칭하여, 제2 게이트 전극의 패턴을 형성한다. 여기에서, 에칭에는 티타늄의 에칭 레이트보다도 알루미늄의 에칭 레이트가 큰 것을 사용하고, 알루미늄층을 내측으로 충분하게 후퇴시키는 것이 바람직하다. 알루미늄과 ITO가 접하면 알루미늄이 산화되어 버리므로, 이것을 방지하기 위해서이다. 따라서, 에칭은 웨트에칭에 의해 행하는 것이 바람직하고, 예를 들면, 질산, 초산 및 인산을 포함하는 약액을 사용하여, 티타늄의 에칭 레이트보다도 알루미늄의 에칭 레이트가 커지는 조성으로 하면 된다. 에칭후, 레지스트 마스크를 제거한다. 도 10c는, 이렇게 형성한 박막 트랜지스터를 나타낸다.
다음에, 제2 게이트 절연층, 및 패턴형성된 제2 게이트 전극 위에 ITO층을 형성하고, ITO층 위에 레지스트 마스크를 형성해서 에칭을 행하여, ITO에 의해 화소전극의 패턴을 형성한다. 그후, 레지스트 마스크를 제거한다.
이상에서 설명한 것과 같이, 제2 게이트 전극은 화소 전극층과 다른 재료에 의해 형성할 수 있다.
도 10a 및 도10b는, 도 9에 나타낸 화소전극에 접속된 박막 트랜지스터의 평면도를 나타낸 것이다. 도 10a는, 제2 게이트 전극(143A)을 제1 게이트 전극에 접속시키지 않고 독립하여 배치한 경우를 나타낸다. 도 10a에서는, 제2 게이트 전극의 전위는 제1 게이트 전극의 전위에 대하여 독립적으로 설정할 수 있다. 상기 설명한 것과 같이, 제2 게이트 전극(143A)과 화소전극(144A)은 다른 층으로서, 별도의 공정으로 형성하는 것이 바람직하다.
도 10b는, 제2 게이트 전극(143B)을 제1 게이트 전극에 접속시켰을 경우를 나타낸다. 제2 게이트 전극(143B)과 제1 게이트 전극은, 개구부(140B)에서 접속되어 있다. 도 10B에서는, 제2 게이트 전극의 전위는 제1 게이트 전극의 전위와 같아져, 제1 게이트 전극의 전위에 대하여 독립하여 설치하는 것은 곤란하지만, 제2 게이트 전극(143B)과 화소전극(144B)은 동일한 층으로서, 동일한 공정으로 형성할 수 있다.
이때, 상기한 것과 같이 화소 전극층까지 형성한 박막 트랜지스터는, 발광 장치(EL 표시장치를 포함한다)에도 적용할 수 있다. 이 경우, 상기한 화소 전극층은 하부전극(제1 전극)이 되고, 하부전극 위에는 상부전극(제2 화소전극)이 설치되고, 하부전극과 상부전극 사이에는 발광층을 포함하는 유기재료층이 끼워진다. 이 때, 하부전극과 상부전극의 한쪽 또는 양쪽이 투광성을 갖는 재료에 의해 형성되어 있으면 된다.
예를 들면, 하부전극만 투광성을 갖는 재료에 의해 형성되어 있는 경우에는, 발광층에서 생긴 빛이 아래쪽으로 조사되는 보텀 이미션 구조가 된다. 또는, 상부전극만 투광성을 갖는 재료에 의해 형성되어 있는 경우에는, 발광층에서 생긴 빛이 위쪽으로 조사되는 톱 이미션 구조가 된다. 또는, 하부전극과 상부전극의 양쪽이 투광성을 갖는 재료에 의해 형성되어 있는 경우에는, 발광층에서 생긴 빛이 아래쪽 및 위쪽으로 조사되는 듀얼 이미션 구조가 된다. 이들 어느 구조를 사용해도 된다.
이상에서 설명한 것과 같이, 도 9 및 도 10에 나타낸 표시장치에 적용가능한 박막 트랜지스터를 제조할 수 있다. 본 실시예에서 설명한 것과 같이, 본 실시예의 표시장치에 적용가능한 박막 트랜지스터는, 제2 게이트 전극의 형성을 화소전극의 형성과 동시에 행하는 것이 가능하여, 공정수를 증가시키지 않고 제2 게이트 전극층을 설치할 수 있다.
(실시예 3)
본 실시예에서는, 본 발명의 일 태양의 박막 트랜지스터, 및 그 제조방법에 대해 설명한다.
도 11은, 본 발명의 일 태양의 박막 트랜지스터의 일례를 나타낸 것이다. 도 11에 나타낸 박막 트랜지스터는, 기판(200) 위에 제1 게이트 전극층(202)을 갖고, 제1 게이트 전극층(202) 위에는 반도체층(208)을 갖고, 제1 게이트 전극층(202)과 반도체층(208)의 사이에는 제1 게이트 절연층(204)을 갖고, 반도체층(208) 위에는 반도체층(208)과 오믹 접촉하는 층(불순물 반도체층(210))을 개재하여 설치된 소스 전극 및 드레인 전극층(212)을 갖고, 제1 게이트 전극층(202)의 일부와 중첩하는 영역에는 제1 게이트 절연층(204)과 반도체층(208)에 의해 덮인 도전층(206)을 갖고, 적어도 반도체층(208)의 백채널부를 덮어 설치된 제2 게이트 절연층(214)을 갖고, 제2 게이트 절연층(214) 위에는 반도체층(208)의 백채널부와 중첩하는 제2 게이트 전극층(216)을 갖는다. 그리고, 도전층(206)은, 소스 전극 및 드레인 전극층(212)과 중첩하지 않는 영역에서 2개의 영역으로 분리되고, 이들 2개의 영역의 한쪽은 소스 전극 및 드레인 전극층(212)의 한쪽과 중첩하고, 다른쪽은 소스 전극 및 드레인 전극층(212)의 다른쪽과 중첩하고 있다.
기판(200)으로서는, 실시예 1의 기판(100)과 같은 것을 사용하면 된다.
제1 게이트 전극층(202)은, 실시예 1의 제1 게이트 전극층(102)과 같은 것을 사용하면 된다.
제1 게이트 절연층(204)은, 실시예 1의 제1 게이트 절연층(104)과 같은 것을 사용하면 된다.
도전층(206)은, 도전성 재료에 의해 형성하면 되고, 바람직하게는 미결정 반도체에 의해 형성한다. 특히 바람직하게는, 일 도전성을 부여하는 불순물 원소를 포함시킨 미결정 반도체를 사용한다. 도전층(206)으로서, 일 도전성을 부여하는 불순물 원소를 포함시킨 미결정 반도체를 사용함으로써, 나중에 형성하는 반도체층(208)이 비정질 반도체에 의해 형성되어 있는 경우에는 오믹 접촉이 가능해진다.
반도체층(208)은, 버퍼층으로서 설치되는 것으로, 실시예 1의 반도체층 108과 같은 것을 사용하면 된다.
도전층(206)을 미결정 반도체에 의해 형성했을 경우에는, 반도체층(208)으로서, 비정질 반도체층을 형성함(바람직하게는, 수소, 질소 또는 할로겐을 포함시킨다)으로써, 미결정 반도체층이 갖는 결정립 표면의 자연산화를 방지하는 것이 가능하다. 특히, 미결정 반도체에 있어서, 비정질 반도체와 결정립이 접하는 영역에서는, 응력이 집중해서 균열이 생기기 쉽다. 이 균열이 산소에 접촉하면 결정립은 산화되어, 산화 실리콘층이 형성된다. 따라서, 미결정 반도체층의 표면에 비정질 반도체층을 형성함으로써, 결정립이 산화되는 것을 방지할 수 있다. 이 때문에, 캐리어가 포획되는 결함을 저감하여, 캐리어의 진행을 방해하는 영역을 작게 할 수 있다. 그 때문에, 박막 트랜지스터의 고속동작이 가능해지고, 온 전류를 높일 수 있다.
또한, 도전층(206)에는, 실시예 1의 반도체층(106)과 마찬가지로, 미결정 반도체층 대신에, 비정질 구조 내부에 결정 영역을 갖고 질소 또는 NH기를 포함하는 반도체층을 형성해도 된다.
더구나, 실시예 1의 반도체층 108과 마찬가지로, 반도체층(208)을, 비정질 구조 내부에 결정 영역을 갖고 질소 또는 NH기를 포함하는 반도체층에 의해 형성해도 된다.
또한, 도전층(206)과 반도체층(208) 사이에는, 또 다른 버퍼층으로서 비정질 반도체층이 설치되어 있어도 된다. 도전층(206)과 반도체층(208) 사이에 또 다른 버퍼층을 설치함으로써, 제조공정에 있어서 도전층(206)의 전기적 특성을 저하시키는 물질 등이 혼입하는 것을 방지할 수 있다.
불순물 반도체층(210)은, 반도체층(208)과 소스 전극 및 드레인 전극층(212) 사이에 설치되는 것으로, 실시예 1과 동일하게 형성하면 된다. 따라서, 필요하지 않을 경우에는 특별히 설치할 필요는 없다.
소스 전극 및 드레인 전극층(212)은, 실시예 1의 소스 전극 및 드레인 전극층(112)과 동일하게 형성하면 된다.
제2 게이트 절연층(214)은, 실시예 1의 제2 게이트 절연층(114)과 동일하게 형성하면 된다.
제2 게이트 전극층(216)은, 실시예 1의 제2 게이트 전극층(116)과 동일하게 형성하면 된다. 제2 게이트 전극층(216)을 설치함으로써, 박막 트랜지스터의 임계전압을 제어할 수 있다.
여기에서, 도 11에 나타낸 박막 트랜지스터와 동일한 구조를 갖는 박막 트랜지스터에 대해 계산을 행한 결과를 참조하면서 설명한다. 여기에서, 계산에 사용한 구조를 도 12에 나타낸다. 도 12a, 도 12b 및 도 12c의 각각은, 제2 게이트 절연층의 두께가 다를 뿐이다.
계산에 사용한 박막 트랜지스터의 상세한 것은 다음과 같다. 채널길이는 10㎛으로 하고, 채널 폭은 1.0㎛으로 했다. 제1 게이트 전극층에는 몰리브덴을 사용하고, 두께는 150nm으로 했다. 제1 게이트 절연층에는 질화 실리콘을 사용하고, 두께는 220nm로 했다. 도전층은 2층의 적층구조로 하고, 도전층의 하층에는 미결정 실리콘을 사용하고, 두께는 20nm로 하며, 일 도전형의 불순물 원소로서 1.0×1019cm-3의 인을 포함시켰다. 도전층의 상층에는 비정질 실리콘을 사용하고, 두께는 30nm로 했다. 버퍼층에도 마찬가지로 비정질 실리콘을 사용하고, 두께는 80nm로 하며, 백채널부의 최표면은, 버퍼층과 불순물 반도체층의 경계면으로부터 40nm의 깊이의 위치에 형성되는 것으로 했다. 즉, 채널 에칭공정에 의해 비정질 실리콘이 40nm 만큼 에칭되는 것이라고 했다. 이때, 계산의 편의상, 비정질 반도체층에 포함되는 일도전형의 불순물 원소(인)의 농도는 1.0×1014cm-3으로 했다. 불순물 반도체층에는 일 도전형의 불순물 원소를 포함시킨 비정질 실리콘을 사용하고, 두께는 50nm로 하며, 일 도전형의 불순물 원소로서 1.0×1019cm-3의 인을 포함시켰다. 소스 전극 및 드레인 전극층은, 내부저항이 0이며, 불순물 반도체층과 오믹 접촉하는 이상적인 금속을 가정했다. 제2 게이트 절연층에는 질화 실리콘을 사용하고, 두께는 140nm(도 12a 참조), 220nm(도 12b 참조), 또는 300nm(도 12c 참조)로 했다. 제2 게이트 전극층에는 두께 100nm의 몰리브덴을 사용했다. 이때, 몰리브덴의 일함수는 4.53eV로 가정했다. 또한, 이격되어 설치되는 도전층 사이의 거리는 2.0㎛로 했다.
이때, 이하에 나타낸 계산 결과에 있어서, 전류값의 단위가 A/㎛로 기재되어 있는 것은, 2차원 상에서 계산을 행하고 있기 때문이다. 즉, 채널길이가 단위길이일 때의 전류값을 나타내고 있다.
제1 계산으로서, 드레인 전압(소스의 전위를 기준으로 한 드레인의 전위와의 전위차)을 10V로 고정하고, 제2 게이트 절연층의 두께를 140nm로 하고, 제1 게이트 전극층의 게이트 전압(소스의 전위를 기준으로 한 게이트의 전위와의 전위차)을 -20V∼20V까지 변화시켜 이것을 횡축으로 취하고, 드레인 전류(소스와 드레인 사이에 흐르는 전류)를 종축으로 취한 곡선(Vg-Id 커브)을 도 13a에 나타낸다.
도 13a에 따르면, 제2 게이트 전극의 바이어스 전압(소스의 전위를 기준으로 한 제2 게이트 전극의 전위와의 전위차)을 -2V, 0V, 2V로 증가시켜 가면, Vg-Id 커브는 마이너스 시프트하여 가기 때문에, 임계전압도 마이너스 시프트해 간다. 따라서, 제2 게이트 전극에 정의 바이어스 전압을 가함으로써, 노멀리 오프의 박막 트랜지스터로 할 수 있고, 부의 바이어스 전압을 가함으로써, 노멀리 온의 박막 트랜지스터로 할 수 있다.
제2 계산으로서, 드레인 전압(소스의 전위를 기준으로 한 드레인의 전위와의 전위차)을 10V로 고정하고, 제2 게이트 절연층의 두께를 140nm, 220nm, 300nm로 하고, 제2 게이트 전극의 바이어스 전압을 -2V, -1V, 0V, 1V, 2V로 하여 이것을 횡축으로 취하고, 임계전압을 종축으로 취한 그래프를 도 13b에 나타낸다.
도 13b에 따르면, 제2 게이트 전극의 바이어스 전압을 증가시켜 가면, 임계전압은 마이너스 시프트해 간다. 이때, 제2 게이트 절연층이 얇을수록 제2 게이트 전극층의 바이어스 전압의 변화에 대한 임계전압의 변화가 커진다. 그 때문에, 임계전압을 크게 변화시켜 박막 트랜지스터를 동작시키는 경우에는, 제2 게이트 절연층의 두께는 얇게 하면 된다. 이 경우, 제2 게이트 절연층의 두께는 140nm 이상 220nm 이하로 하는 것이 바람직하다.
단, 제2 게이트 전극의 바이어스 전압을 정밀하게 제어하는 것을 필요로 하 는 경우에는, 제2 게이트 절연층의 두께는 두껍게 형성하면 된다. 이 경우, 제2 게이트 절연층의 두께는 220nm 이상 300nm 이하로 하는 것이 바람직하다.
제3 계산으로서, 드레인 전압(소스의 전위를 기준으로 한 드레인의 전위와의 전위차)을 10V로 고정하고, 제2 게이트 절연층의 두께를 220nm로 하고, 제2 게이트 전극의 바이어스 전압을 -2V∼2V 혹은 제1 게이트 전극과 동 전위(Vbias=Vgs)로 하여, 제1 게이트 전극의 게이트 전압을 종축으로 취하고, 드레인 전류를 횡축으로 취한 그래프를 도 14 및 도 15에 나타낸다. 이때, 도 14 및 도 15의 각각에 있어서의 일정한 바이어스 전압을 a로 하고, Vgs<a에서는 Vbias=a, Vgs≥a에서는 Vbias=Vgs로 하고 있다.
상세하게는, 도 14a는, Vgs<-2V일 때 Vbias=-2V로 하고, Vgs≥－2V일 때에 Vbias=Vgs로 했을 때의 곡선(Vg-Id 커브)을 나타낸다. 도 14b는, Vgs<0V일 때Vbias=0V로 하고, Vgs≥0V일 때에 Vbias=Vgs로 했을 때의 곡선(Vg-Id 커브)을 나타낸다. 도 15a는, Vgs<2V일 때에 Vbias=2V로 하고, Vgs≥2V일 때에 Vbias=Vgs로 했을 때의 곡선(Vg-Id 커브)을 나타낸다. 도 15b는, Vbias=-2V, 0V, 2V, Vgs로 하고, 이것들을 한 개로 정리한 것을 나타낸다.
도 15b에 따르면, Vbias=Vgs일 경우에는 Vbias=-2V, 0V, 2V인 경우보다도 드레인 전류가 크고, 온 전류도 오프 전류도 큰 것이 된다. 따라서, 박막 트랜지스터가 온 상태에서는 Vbias=Vgs로 하고, 박막 트랜지스터가 오프인 상태에서는 Vbias를 일정으로 함으로써, 온 전류를 크게, 오프 전류를 작게 할 수 있어, 박막 트랜지스터의 스위칭 특성을 향상시킬 수 있다. 이때, 이러한 제어는 구동회로에 의해 행하는 것이 가능하고, 제2 게이트 전극을 제1 게이트 전극과 다른 배선에 접속시켜서 실현할 수 있다.
제4 계산으로서, 드레인 전압(소스의 전위를 기준으로 한 드레인의 전위와의 전위차)을 10V로 고정하고, 제2 게이트 절연층의 두께를 140nm로 하고, 제2 게이트 전극층의 바이어스 전압을 -2V∼2V로 했을 때의 제2 게이트 전극층의 형성 위치에 대한 임계전압의 변화를 도16 내지 도18에 나타낸다. 이때, 소스와 드레인 사이의 중심으로부터의 형성 위치의 차이를 Δx로 표시하고, 소스측으로의 벗어남을 마이너스, 드레인측으로의 벗어남을 플러스로 표시한다.
상세하게는, 도 16a는, 제2 게이트 전극의 바이어스 전압을 -2V로 하고, 제2 게이트 전극층의 형성 위치를 소스측으로 0, 1, 2, 3㎛ 만큼 이동시켰을 경우에, 제1 게이트 전극의 게이트 전압(소스의 전위를 기준으로 한 게이트의 전위와의 전위차)을 -20V∼20V까지 변화시켜 이것을 횡축으로 취하고, 드레인 전류(소스와 드레인 사이에 흐르는 전류)를 종축으로 취한 곡선(Vg-Id 커브)을 나타낸다. 한편, 도16b는, 제2 게이트 전극의 바이어스 전압을 -2V로 하고, 제2 게이트 전극층의 형성 위치를 드레인측으로 0, 1, 2, 3㎛ 만큼 이동시켰을 경우에, 제1 게이트 전극의 게이트 전압(소스의 전위를 기준으로 한 게이트의 전위와의 전위차)을 -20V∼20V까지 변화시켜 이것을 횡축으로 취하고, 드레인 전류(소스와 드레인 사이에 흐르는 전류)를 종축으로 취한 곡선(Vg-Id 커브)을 나타낸다. 도 17a는, 도 16a에 있어서의 제2 게이트 전극의 바이어스 전압을 2V로 한 것이다. 도 17b는, 도16b에 있어서의 제2 게이트 전극의 바이어스 전압을 2V로 한 것이다. 도 18은, 도16 및 도17의 결과에 대해서, 횡축으로 제2 게이트 전극의 형성 위치를 취하고, 종축으로 임계전압을 취해 이 변화를 나타낸 것이다.
도 18에 따르면, 0V≤Vbias≤1V의 범위에서는, 제2 게이트 전극의 형성 위치에 따른 임계전압의 변화가 작은 것을 알 수 있다. 따라서, 0V≤Vbias≤1V의 범위 내에서 동작시키면, 임계전압은 제2 게이트 전극의 형성 위치에 따른 영향을 받기 어려워, 제2 게이트 전극의 형성 위치의 벗어남에 대한 임계전압의 벗어남을 작게 할 수 있다.
다음에, 도 11에 나타낸 박막 트랜지스터의 제조방법의 일례에 대해 도 19 내지 도23을 참조해서 설명한다.
우선, 기판(200) 위에 제1 게이트 전극층(202)이 되는 도전층을 스퍼터링법 또는 CVD법 등에 의해 형성하고, 이 도전층을 포토리소그래피법 등에 의해 패턴형성한다. 그후, 레지스트 마스크를 제거한다.
다음에, 제1 게이트 전극층(202)을 덮어 제1 게이트 절연층(204)을 형성한다(도 19a 참조).
다음에, 제1 게이트 절연층(204) 위에 도전층(205)을 스퍼터링법 또는 CVD법 등에 의해 형성한다(도 19b 참조). 그후, 도전층(205)을 포토리소그래피법 등에 의해 패턴형성해서 도전층(206)을 형성한다. 그후, 레지스트 마스크를 제거한다(도 19c 참조).
이때, 상기한 것과 같이 도전층(206) 위에 버퍼층이 더 설치되어 있어도 된다. 즉, 도전층(206)과 반도체층(208)의 사이에는, 버퍼층이 더 설치되어 있어도 된다. 이때, 도전층(206)과 추가적인 버퍼층의 적층막을 일괄로 에칭하면 된다. 이렇게 추가적인 버퍼층을 가짐으로써, 도전층(206)의 전기적 특성을 저하시키는 물질 등(여기에서는, 레지스트 마스크의 잔류물 등)이 혼입하는 것을 방지할 수 있다.
다음에, 도전층(206)을 덮어, 반도체층 208을 형성하는 반도체층 207, 불순물 반도체층 210을 형성하는 불순물 반도체층 209, 및 소스 전극 및 드레인 전극층(212)을 형성하는 도전층(211)을 이 순서대로 적층해서 형성한다(도20a 참조). 그후, 이들 위에 제1 레지스트 마스크(220)를 형성한다(도20b 참조).
제1 레지스트 마스크(220)는, 오목부 또는 볼록부를 갖는 레지스트 마스크이다. 환언하면, 두께가 다른 복수의 영역(여기에서는, 2개의 영역)으로 이루어진 레지스트 마스크로 할 수 있다. 제1 레지스트 마스크(220)에 있어서, 두꺼운 영역을 제1 레지스트 마스크(220)의 볼록부로 부르고, 얇은 영역을 제1 레지스트 마스크(220)의 오목부로 부르기로 한다.
제1 레지스트 마스크(220)에 있어서, 소스 전극 및 드레인 전극층(212)이 형성되는 영역에는 볼록부가 형성되고, 소스 전극 및 드레인 전극층(212)을 갖지 않는 반도체층이 노출해서 형성되는 영역에는 오목부가 형성된다.
제1 레지스트 마스크(220)는, 일반적인 다계조 마스크를 사용함으로써 형성 할 수 있다. 여기에서, 다계조 마스크에 대해서는, 실시예 1에 있어서, 도 7을 사용하여 설명한 것을 사용할 수 있다. 다계조 마스크를 사용해서 노광하고 현상을 행함으로써, 막두께가 다른 영역을 갖는 제1 레지스트 마스크(220)를 형성할 수 있 다.
다음에, 제1 레지스트 마스크(220)를 사용하여, 반도체층, 불순물 반도체층 및 도전층을 에칭한다(도20c 참조).
다음에, 제1 레지스트 마스크(220)를 축소시키고, 제1 레지스트 마스크(220)에 있어서의 오목부와 중첩하는 부분의 도전층을 노출시키면서, 제2 레지스트 마스크(221)를 형성한다(도21a 참조). 제1 레지스트 마스크(220)를 축소시켜, 제2 레지스트 마스크(221)를 형성하는 수단으로서는, 예를 들면, 산소 플라즈마를 사용한 애싱을 들 수 있다. 그러나, 제1 레지스트 마스크(220)를 축소시켜 제2 레지스트 마스크(221)를 형성하는 수단은 이것에 한정되는 것은 아니다.
다음에, 제2 레지스트 마스크(221)를 사용해서 도전층을 에칭하여, 소스 전극 및 드레인 전극층(212)을 형성한다(도21b 참조). 여기에서, 에칭은 드라이에칭 또는 웨트에칭에 의해 행할 수 있지만, 웨트에칭에 의해 행하는 것이 바람직하다. 웨트에칭을 사용함으로써, 소스 전극과 드레인 전극 사이의 거리를 넓게 취할 수 있기 때문이다.
다음에, 제2 레지스트 마스크(221)를 사용하여, 반도체층의 상부 및 불순물 반도체층을 에칭한다(도21c 참조). 여기에서, 에칭에는 드라이에칭 또는 웨트에칭을 사용할 수 있지만, 드라이에칭에 의해 행하는 것이 바람직하다. 드라이에칭을 사용함으로써, 고정밀도로 가공하는 것이 가능하기 때문이다. 여기에서, 반도체층의 일부가 에칭됨으로써 백채널부가 형성되게 된다. 그후, 제2 레지스트 마스크(221)를 제거한다(도22a 참조).
이때, 제2 레지스트 마스크(221)를 제거한 후에, 실시예 1과 마찬가지로, 백채널부에 존재하는 잔류물 등의 제거를 목적으로 한 에칭을 행하는 것이 바람직하다. 이 에 공정은, 반도체층(208) 등이 노출된 상태로 행하기 때문에, 노출되어 있는 반도체층(208)에 대한 에칭 레이트가 낮은 조건에서, 또한, 피에칭면에 대하여 대미지가 생기기 어려운 조건에 의해 행하면 된다.
더구나, 상기한 백채널부에 존재하는 잔류물 등의 제거를 목적으로 한 에칭을 행한 후에, 실시예 1과 마찬가지로, 백채널부가 노출된 상태에서 플라즈마처리를 행하는 것이 바람직하다.
이때, 백채널부가 노출된 상태에서 행하는 상기한 플라즈마처리를, 예를 들면, H2O 플라즈마에 의해 행할 경우에는, 제2 레지스트 마스크(221)를 제거하기 전에 행해도 되고, 이 경우에는 플라즈마처리에 의해 제2 레지스트 마스크(221)를 제거하는 것이 가능하다.
다음에, 적어도 반도체층(208), 불순물 반도체층(210), 및 소스 전극 및 드레인 전극층(212)을 덮어 제2 게이트 절연층(214)을 형성한다(도 22b 참조).
다음에, 제2 게이트 절연층(214) 위에 제2 게이트 전극층(216)이 되는 도전층(215)을 형성한다(도22l 참조). 그후, 도전층(215) 위에 제3 레지스트 마스크(222)를 형성한다(도23a 참조). 그리고, 제3 레지스트 마스크(222)를 사용해서 에칭을 행함으로써 제2 게이트 전극층(216)을 형성하고, 제3 레지스트 마스크(222)를 제거한다(도23b 참조).
이상에서 설명한 것과 같이, 도 11에 나타낸 박막 트랜지스터를 제조할 수 있다.
(실시예 4)
실시예 3에서 설명한 박막 트랜지스터는, 표시장치에 적용하는 것이 가능하다. 표시장치에 적용할 경우에는, 제2 게이트 전극을 화소 전극층과 동시에 형성하면 된다. 제2 게이트 전극을 화소 전극층에 의해 형성함으로써, 공정수를 증가시키지 않고 제2 게이트 전극을 설치할 수 있기 때문이다. 본 실시예에서는, 표시장치의 제조방법에 대해 설명한다.
우선, 실시예 3과 마찬가지로 제2 게이트 절연층(214)까지 형성한다(도 24a 참조).
다음에, 제2 게이트 절연층(214)에 개구부(240)를 설치한다(도24b 참조). 개구부(240)는, 드레인 전극과 화소전극을 접속시키기 위해서 설치되는 것이다. 개구부(240)는, 포토리소그래피법에 의해 형성할 수 있다.
다음에, 제2 게이트 절연층(214) 위에 화소전극이 되는 도전층(241)을 형성한다(도24c 참조). 그리고, 도전층(241) 위에 레지스트 마스크(242)를 형성한다(도25a 참조). 레지스트 마스크(242)는, 제2 게이트 전극이 형성되는 위치와, 화소전극이 형성되는 위치에 중첩하도록 설치한다.
이때, 투과형의 액정표시장치, 또는 톱 이미션형의 발광장치에서는, 실시예 1의 도전층(141)과 마찬가지로, 도전층 241은 투광성을 갖는 도전성 재료에 의해 형성한다.
다음에, 레지스트 마스크(242)를 사용해서 도전층(241)을 에칭하여, 제2 게이트 전극(243) 및 화소전극(244)을 형성한다. 그후 레지스트 마스크(242)를 제거한다(도25b 참조).
상기한 것과 같이, 화소 전극층까지 형성한 박막 트랜지스터는, 액정표시장치에 적용할 수 있다.
단, 제2 게이트 전극을 화소 전극층에 의해 형성하면, 충분히 낮은 저항율이 얻어지지 않아, 배선 지연이 생기는 경우가 있다. 그 때문에, 표시장치에 적용할 경우에도 제2 게이트 전극의 저항율을 충분하게 낮은 것으로 할 필요가 있을 경우에는 제2 게이트 전극을 형성하는 층을 별도 형성하는 것이 바람직하다. 여기에서, 제2 게이트 전극의 저항율을 충분히 낮은 것으로 할 필요가 있을 경우란, 예를 들면, 제2 게이트 전극의 전위와 제1 게이트 전극의 전위를 다른 것으로 할 필요가 있을 경우를 말한다.
제2 게이트 전극을 별도 형성할 경우에는, 예를 들면, 알루미늄층을 배리어층에 의해 끼운 3층의 적층구조로 하는 것이 바람직하다. 여기에서, 배리어층으로서는, 예를 들면, 몰리브덴층, 또는 티타늄층을 들 수 있다. 티타늄층을 사용할 경우의 제조공정에 대해 이하에서 간단히 설명한다. 이때, 화소 전극층은 ITO에 의해 형성하는 것으로 한다.
우선, 제2 게이트 절연층 위에 티타늄층, 알루미늄층, 티타늄층을 이 순서대로 적층해서 형성한다. 다음에, 이 적층형성된 금속층 위에 레지스트 마스크를 형 성하고, 상기 레지스트 마스크를 사용해서 적층형성된 금속층을 에칭하여, 제2 게이트 전극의 패턴을 형성한다. 여기에서, 에칭에는 티타늄의 에칭 레이트보다도 알루미늄의 에칭 레이트가 큰 것을 사용하고, 알루미늄층을 내측으로 충분히 후퇴시키는 것이 바람직하다. 알루미늄과 ITO가 접하면 알루미늄이 산화되어 버리므로, 이것을 방지하기 위해서이다. 따라서, 에칭은 웨트에칭에 의해 행하는 것이 바람직하며, 예를 들면, 질산, 초산 및 인산을 포함하는 약액을 사용하고, 티타늄의 에칭 레이트보다도 알루미늄의 에칭 레이트가 커지는 조성으로 하면 된다. 에칭후, 레지스트 마스크를 제거한다. 도 26a는, 이렇게 형성한 박막 트랜지스터를 나타낸다.
다음에, 제2 게이트 절연층, 및 패턴형성된 제2 게이트 전극 위에 ITO층을 형성하고, ITO층 위에 레지스트 마스크를 형성해서 에칭을 행하여, ITO에 의해 화소전극의 패턴을 형성한다. 그후, 레지스트 마스크를 제거한다.
이상에서 설명한 것과 같이, 제2 게이트 전극은 화소 전극층과 다른 재료에 의해 형성할 수 있다.
도 26a 및 도 26b는, 도25에 나타낸 화소전극에 접속된 박막 트랜지스터의 평면도를 나타낸 것이다. 도 26a는, 제2 게이트 전극(243A)을 제1 게이트 전극에 접속시키지 않고 독립하여 배치했을 경우를 나타낸다. 도26a에서는, 제2 게이트 전극의 전위는 제1 게이트 전극의 전위에 대하여 독립적으로 설정할 수 있다. 상기 설명한 것과 같이, 제2 게이트 전극(243A)과 화소전극(244A)은 다른 층으로 하여, 별도의 공정으로 형성하는 것이 바람직하다.
도 26b는, 제2 게이트 전극(243B)을 제1 게이트 전극에 접속시켰을 경우를 나타낸다. 제2 게이트 전극(243B)과 제1 게이트 전극은, 개구부(240B)에서 접속되어 있다. 도26b에서는, 제2 게이트 전극의 전위는 제1 게이트 전극의 전위와 같아져, 제1 게이트 전극의 전위에 대하여 독립적으로 설정하는 것은 곤란하지만, 제2 게이트 전극(243B)과 화소전극(244B)은 동일한 층으로서, 동일한 공정으로 형성할 수 있다.
이때, 도 26a 및 도26b의 양쪽에 있어서, 제1 게이트 전극층에 의해 형성되는 게이트 배선과, 소스 전극 및 드레인 전극층에 의해 형성되는 소스 배선의 교차부에는 도전층 등이 설치되어 있으면 좋다. 배선 교차부에 도전층(206) 등을 가짐으로써 배선 사이의 기생 용량을 억제하여, 배선 지연 등을 방지할 수 있다.
이때, 상기한 것과 같이 화소 전극층까지 형성한 박막 트랜지스터는, 발광 장치(EL 표시장치를 포함한다)에도 적용할 수 있다. 이 경우, 상기한 화소 전극층은 하부전극(제1 전극)이 되고, 하부전극 위에는 상부전극(제2 화소전극)이 설치되고, 하부전극과 상부전극 사이에는 발광층을 포함하는 유기재료층이 끼워진다. 이때, 하부전극과 상부전극의 한쪽 또는 양쪽이 투광성을 갖는 재료에 의해 형성되어 있으면 된다.
예를 들면, 하부전극만 투광성을 갖는 재료에 의해 형성되어 있을 경우에는, 발광층에서 생긴 빛이 아래쪽으로 조사되는 보텀 이미션 구조가 된다. 또는, 상부전극만 투광성을 갖는 재료에 의해 형성되어 있을 경우에는, 발광층에서 생긴 빛이 위쪽으로 조사되는 톱 이미션 구조가 된다. 또는, 하부전극과 상부전극의 양쪽이 투광성을 갖는 재료에 의해 형성되어 있을 경우에는, 발광층에서 생긴 빛이 아래 쪽 및 위쪽으로 조사되는 듀얼 이미션 구조가 된다. 이들 중 어느 구조를 사용해도 된다.
이상에서 설명한 것과 같이, 도25 및 도26에 나타낸 표시장치에 적용가능한 박막 트랜지스터를 제조할 수 있다. 본 실시예에서 설명한 것과 같이, 본 실시예의 표시장치에 적용가능한 박막 트랜지스터는, 제2 게이트 전극의 형성을 화소전극의 형성과 동시에 행하는 것이 가능하여, 공정수를 증가시키지 않고 제2 게이트 전극층을 설치할 수 있다.
(실시예 5)
본 실시예에서는, 실시예 3 및 실시예 4와는 다른 구조를 갖는 박막 트랜지스터에 대해 설명한다. 본 실시예의 박막 트랜지스터는, 실시예 3 및 실시예 4의 박막 트랜지스터와는 구조가 다르다.
도 27은, 본 실시예의 박막 트랜지스터를 나타낸 것이다.
도 27은, 박막 트랜지스터의 일례를 나타낸다. 도 27a에 나타낸 박막 트랜지스터는, 기판(300) 위에 제1 게이트 전극층(302)을 갖고, 제1 게이트 전극층(302) 위에는 반도체층(308)을 갖고, 제1 게이트 전극층(302)과 반도체층(308) 사이에는 제1 게이트 절연층(304)을 갖고, 반도체층(308) 위에는 반도체층(308)과 오믹 접촉하는 층(불순물 반도체층(310))을 개재하여 설치된 소스 전극 및 드레인 전극층(312)을 갖고, 제1 게이트 전극층(302)의 일부와 중첩하는 영역에는 제1 게이트 절연층(304)과 반도체층(308)에 의해 덮인 도전층(306)을 갖고, 적어도 반도체 층(308)의 백채널부를 덮어 설치된 제2 게이트 절연층(314)을 갖고, 제2 게이트 절연층(314) 위에는 반도체층(308)의 백채널부와 중첩하는 제2 게이트 전극층(316)을 갖는다. 그리고, 도전층(306)은, 소스 전극 및 드레인 전극층의 한쪽과 중첩하고, 다른쪽과 중첩하지 않고 설치되어 있다.
이때, 기판 300은, 기판 100과 동일한 것을 사용하면 된다. 제1 게이트 전극층 302는, 제1 게이트 전극층 102와 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 제1 게이트 절연층 304는, 제1 게이트 절연층 104와 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 도전층 306은, 도전층 206과 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 반도체층 308은, 반도체층 108과 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 불순물 반도체층 310은, 불순물 반도체층 110과 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 소스 전극 및 드레인 전극층 312는, 소스 전극 및 드레인 전극층 112와 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 제2 게이트 절연층 314는, 제2 게이트 절연층 114와 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 제2 게이트 전극층 316은, 제2 게이트 전극층 116과 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다.
도 27b에 나타낸 박막 트랜지스터는, 기판(350) 위에 제1 게이트 전극층(352)을 갖고, 제1 게이트 전극층(352) 위에는 반도체층(358)을 갖고, 제1 게이트 전극층(352)과 반도체층(358) 사이에는 제1 게이트 절연층(354)을 갖고, 반도체층(358) 위에는 반도체층(358)과 오믹 접촉하는 층(불순물 반도체층(360))을 개재 하여 설치된 소스 전극 및 드레인 전극층(362)을 갖고, 제1 게이트 전극층(352)의 일부와 중첩하는 영역에는 제1 게이트 절연층(354)과 반도체층(358)에 의해 덮인 도전층(356)을 갖고, 적어도 반도체층(358)의 백채널부를 덮어 설치된 제2 게이트 절연층(364)을 갖고, 제2 게이트 절연층(364) 위에는 반도체층(358)의 백채널부와 중첩하는 제2 게이트 전극층(366)을 갖는다. 그리고, 도전층(356)은, 소스 전극 및 드레인 전극층과 중첩하지 않고 설치되어 있다.
이때, 기판 350은, 기판 100과 같은 것을 사용하면 된다. 제1 게이트 전극층 352는, 제1 게이트 전극층 102와 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 제1 게이트 절연층 354는, 제1 게이트 절연층 104와 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 도전층 356은, 도전층 206과 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 반도체층 358은, 반도체층 108과 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 불순물 반도체층 360은, 불순물 반도체층 110과 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 소스 전극 및 드레인 전극층 362는, 소스 전극 및 드레인 전극층 112와 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 제2 게이트 절연층 364는, 제2 게이트 절연층 114와 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다. 제2 게이트 전극층 366은, 제2 게이트 전극층 116과 같은 재료 및 같은 방법에 의해 형성된 것을 사용하면 된다.
그런데, 도 11에 나타낸 박막 트랜지스터와 도27에 나타낸 박막 트랜지스터에서는, 구조가 다르다. 이들 구조의 차이에 의한 전기적 특성의 차이를 계산에 의 해 비교했다. 도 28은 계산에 사용한 박막 트랜지스터의 구조를 나타내고, 도 29는 이들 박막 트랜지스터에 대해서, 게이트 전압(소스의 전위를 기준으로 한 게이트의 전위와의 전위차)을 -20V∼20V까지 변화시켜 이것을 횡축으로 취하고, 드레인 전류(소스와 드레인 사이에 흐르는 전류)를 종축으로 취한 곡선(Vg-Id 커브)을 나타낸 것이다. 이때, 도 29에 있어서, I-N-I는 도 27b에 나타낸 구조에 관한 곡선이며, N-I-N은 도 11에 나타낸 구조에 관한 곡선이며, N-I 및 I-N은 도 27a에 나타낸 구조에 관한 곡선이며, N-I는 드레인에 가까운 측에 도전층이 존재하지 않는 영역을 갖는 구조에 관한 곡선이며, I-N은 소스에 가까운 측에 도전층이 존재하지 않는 영역을 갖는 구조에 관한 곡선이다.
도 29에 따르면, 도 11에 나타낸 구조의 박막 트랜지스터와 마찬가지로 중앙에 도전층이 존재하지 않는 영역이 있는 것보다도, 도 27에 나타낸 구조의 박막 트랜지스터와 마찬가지로 드레인에 가까운 측에 도전층이 존재하지 않는 영역이 있는 구조에서 오프 전류가 낮다.
다음에, 도전층이 존재하지 않는 영역의 위치가 소스측에 형성되어 있는 것과 드레인측에 형성되어 있는 것을 비교하면, 드레인측에 도전층이 존재하지 않는 영역이 형성되어 있을 경우쪽이, 오프 전류가 낮다. 도전층과 중첩하는 영역에서는 전위의 변화가 대부분 생기지 않는 것을 전제로 하고, 그 이유는 다음과 같다고 생각된다.
도전층이 존재하지 않는 영역이 드레인측에 형성되어 있는 경우(즉, 소스측에 도전층이 있는 경우)에는, 드레인과 게이트 사이의 전위차가 커서(Vd=10V, Vg=- 10V), 비정질 반도체층의 전류 패스에 있어서의 전위의 변화가 크다. 그 때문에, 비정질 반도체층의 전류 패스를 통과할 때에 전위가 충분히 변화하고, 특정한 영역에 전계가 집중하지 않아, 오프 전류가 작아진다.
한편으로, 도전층의 존재하지 않는 영역이 소스측에 형성되어 있는 경우(즉, 드레인측에 도전층이 있는 경우)에는, 소스와 게이트 사이의 전위차는 비교적 작기 때문에(Vs=0V, Vg=-10V), 비정질 반도체층의 전류 패스에 있어서의 전위의 변화가 작다. 그 때문에, 비정질 반도체층의 전류 패스를 통과할 때에 전위가 충분히 변화하지 않고, 특정한 영역에 전계가 집중해 버려, 오프 전류가 커진다. 이때, 도 11에 나타낸 구조의 박막 트랜지스터와 마찬가지로 중앙에 도전층이 존재하지 않는 영역이 있는 것에 있어서도 동일한 이유에 의해 오프 전류가 커진다.
또한, 도27에 나타낸 박막 트랜지스터는, 실시예 4에서 설명한 것과 같이, 표시장치에도 적용할 수 있다.
이상에서 설명한 것과 같이, 본 발명의 일 태양의 박막 트랜지스터는 실시예 3 및 실시예 4에서 설명한 구조에 한정되지 않는다.
(실시예 6)
다음에, 상기한 실시예에서 설명한 박막 트랜지스터를 사용한 표시 패널 또는 발광 패널의 일 형태에 대해, 도면을 참조해서 설명한다.
도 30은, 표시장치의 블록도를 나타낸 것이다. 도 30에 나타낸 표시장치는, 표시 소자를 구비한 화소를 복수 갖는 화소부(400)와, 각 화소를 선택하는 주사선 구동회로(402)와, 선택된 화소에의 비디오 신호의 입력을 제어하는 신호선 구동회로(404)를 갖는다.
이때, 표시장치는 도 30에 나타낸 형태에 한정되지 않는다. 즉, 본 발명의 일 태양의 표시장치에서 사용하는 신호선 구동회로는, 시프트 레지스터와 아날로그 스위치만을 갖는 형태에 한정되지 않는다. 시프트 레지스터와 아날로그 스위치에 덧붙여, 버퍼, 레벨 시프터, 소스 폴로워 등, 다른 회로를 갖고 있어도 된다. 또한, 시프트 레지스터 및 아날로그 스위치는 반드시 설치할 필요는 없고, 예를 들면, 시프트 레지스터 대신에 디코더 회로와 같은 신호선의 선택을 할 수 있는 별도의 회로를 갖고 있어도 되고, 아날로그 스위치 대신에 래치 등을 갖고 있어도 된다.
도 30에 나타낸 신호선 구동회로(404)는, 시프트 레지스터(406) 및 아날로그 스위치(408)를 갖는다. 시프트 레지스터(406)에는, 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력되고 있다. 이들 신호가 입력되면, 시프트 레지스터(406)에서 타이밍 신호가 생성되어, 이것이 아날로그 스위치(408)에 입력된다.
또한, 아날로그 스위치(408)에는, 비디오 신호(video signal)가 공급된다. 아날로그 스위치(408)는, 입력되는 타이밍 신호에 따라서 비디오 신호를 샘플링하여, 후단의 신호선에 공급한다.
도 30에 나타낸 주사선 구동회로(402)는, 시프트 레지스터(410) 및 버퍼(412)를 갖는다. 또한, 레벨 시프터를 갖고 있어도 된다. 주사선 구동회로(402)에서, 시프트 레지스터(410)에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨 으로써 선택신호가 생성된다. 생성된 선택신호는 버퍼(412)에서 완충 증폭되어, 대응하는 주사선에 공급된다. 1개의 주사선에는, 1 라인의 모든 화소 트랜지스터의 게이트가 접속되어 있다. 그리고, 동작시에는 1 라인분의 화소의 트랜지스터를 일제히 온으로 하지 않으면 안되므로, 버퍼(412)는 큰 전류를 흘려보내는 것이 가능한 구성으로 한다.
이때, 여기에서, 주사선이란, 제1 게이트 전극 및 제2 게이트 전극의 한쪽 또는 양쪽에 접속된 배선을 말하고, 게이트 배선으로도 불리는 것이다. 여기에서, 제1 게이트 전극에 접속된 주사선을 제1 주사선으로 부르고, 제2 게이트 전극에 접속된 주사선을 제2 주사선으로 부른다. 제1 주사선과 제2 주사선은 이것들을 각각 독립적으로 형성해도 되고, 제1 주사선과 제2 주사선을 1개의 배선으로 공용해도 된다.
풀컬러의 표시장치에 있어서, R(적색), G(녹색), B(청색)에 대응하는 비디오 신호를, 순서대로 샘플링해서 대응하는 신호선에 공급하는 경우, 시프트 레지스터(406)와 아날로그 스위치(408)를 접속하기 위한 단자수는, 아날로그 스위치(408)와 화소부(400)의 신호선을 접속하기 위한 단자수의 1/3 정도에 해당한다. 따라서, 아날로그 스위치(408)를 화소부(400)와 동일기판 위에 설치함으로써, 아날로그 스위치(408)를 화소부(400)와 다른 기판 위에 형성했을 경우에 비교하여, 별도 형성한 기판의 접속에 사용하는 단자의 수를 억제할 수 있고, 접속 불량의 발생 확률을 억제하여 제품수율을 높일 수 있다.
이때, 도 30의 주사선 구동회로(402)는, 시프트 레지스터(410) 및 버퍼(412) 를 갖지만, 이것에 한정되지 않고, 시프트 레지스터(410)만으로 주사선 구동회로(402)를 구성해도 된다.
이때, 도 30에 나타낸 구성은, 표시장치의 한가지 예를 나타낸 것으로, 신호선 구동회로와 주사선 구동회로의 구성은 이것에 한정되지 않는다.
이때, 화소부에 접속되는 신호선 구동회로 및 주사선 구동회로는 다른 기판(예를 들면, 반도체 기판 또는 SOI 기판 등) 위에 형성해서 접속시켜도 되고, 화소회로와 동일기판 위에 동일한 공정에 의해 형성해도 된다.
또한, 상기 실시예에서 설명한 박막 트랜지스터는 화소부(400), 주사선 구동회로(402), 및 신호선 구동회로(404)를 구성하는 박막 트랜지스터로서, 상기 실시예의 각각에서 설명했지만 어느 한 개 또는 복수를 조합해서 사용할 수 있다. 예를 들면, 화소부(400), 주사선 구동회로(402), 및 신호선 구동회로(404)를 구성하는 박막 트랜지스터로서 실시예 2 등에서 설명한 것과 같이 제2 게이트 전극을 화소 전극층에 의해 형성해도 좋고, 화소부(400)만 실시예 2 등에서 설명한 제2 게이트 전극을 화소 전극층에 의해 형성한 것을 사용하고, 주사선 구동회로(402) 및 신호선 구동회로(404)에는 실시예 1 등에서 설명한 박막 트랜지스터를 사용해도 된다. 주사선 구동회로(402) 및 신호선 구동회로(404)를 화소회로와 동일기판 위에 형성할 경우에는, 화소부(400), 주사선 구동회로(402), 및 신호선 구동회로(404)를 구성하는 박막 트랜지스터로서 실시예 2 등에서 설명한 것과 같이 제2 게이트 전극을 화소 전극층에 의해 형성하면, 제조공정이 간략화하기 때문에 바람직하다.
이때, 별도의 기판에 형성한 구동회로의 접속방법은 특별하게 한정되는 것은 아니며, 공지의 COG법, 와이어본딩법 또는 TAB법 등을 사용할 수 있다. 또한, 접속하는 위치는, 전기적인 접속이 가능하면, 특별하게 한정되지 않는다. 또한, 콘트롤러, CPU 및 메모리 등을 다른 기판에 형성하고, 이것들을 화소회로에 접속시켜도 된다.
본 실시예에서 설명한 것과 같이, 실시예 1 내지 실시예 5에서 설명한 박막 트랜지스터 등은, 표시장치의 화소회로 및 구동회로의 한쪽 또는 양쪽에 적용할 수 있다.
(실시예 7)
본 실시예는, 상기한 실시예에서 설명한 방법에 의해 제조한 표시 패널 또는 표시장치를 표시부로서 짜넣은 전자기기에 대해 도 31 내지 도 33을 참조해서 설명한다. 이러한 전자기기로서는, 예를 들면, 비디오 카메라 혹은 디지털 카메라 등의 카메라, 헤드마운트 디스플레이(고글형 디스플레이), 카 네비게이션, 프로젝터, 카 스테레오, 퍼스널컴퓨터, 휴대 정보단말(모바일 컴퓨터, 휴대전화 또는 전자서적 등)을 들 수 있다. 그것들의 일례를 도 31에 나타낸다.
도 31a는 텔레비젼 장치를 나타낸다. 실시예 6에서 설명한 표시 패널을 하우징에 짜넣음으로써, 도 31a에 나타낸 텔레비젼 장치를 완성시킬 수 있다. 실시예 1 내지 실시예 5에서 설명한 제조방법을 적용한 표시 패널에 의해 주화면(423)이 형성되고, 기타 부속 설비로서 스피커부(429), 조작 스위치 등이 구비되어 있다.
도 31a에 도시된 것과 같이, 하우징(421)에 실시예 1 내지 실시예 5에서 설 명한 제조방법을 적용한 표시용 패널(422)이 삽입되고, 수신기(425)에 의해 일반의 텔레비젼 방송의 수신을 비롯해, 모뎀(424)을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일방향(송신자에게서 수신자) 또는 양방향(송신자와 수신자 사이, 또는 수신자간끼리)의 정보통신을 할 수도 있다. 텔레비젼 장치의 조작은, 하우징에 짜넣어진 스위치 또는 별체의 리모콘 조작기(426)에 의해 행하는 것이 가능하며, 이 리모콘 조작기(426)에도, 출력되는 정보를 표시하는 표시부(427)가 설치되어 있어도 된다.
또한, 텔레비젼 장치에도, 주화면(423) 이외에 서브 화면(428)을 제2 표시 패널로 형성하여, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 된다.
도 32는, 텔레비젼 장치의 주요한 구성을 나타낸 블록도를 도시하고 있다. 표시 패널(450)에는, 화소부(451)가 형성되어 있다. 신호선 구동회로(452)와 주사선 구동회로(453)는, 표시 패널(450)에 COG 방식에 의해 실장되어 있어도 된다.
기타의 외부회로의 구성으로서, 영상신호의 입력측에서는, 튜너(454)에서 수신한 신호 중, 영상신호를 증폭하는 영상신호 증폭회로(455)와, 거기에서 출력되는 신호를 적색, 녹색, 청색 각 색에 대응한 색신호로 변환하는 영상신호 처리회로(456)와, 그 영상신호를 드라이버 IC의 입력 사양으로 변환하기 위한 콘트롤 회로(457) 등을 갖고 있다. 콘트롤 회로(457)는, 주사선측과 신호선측에 각각 신호를 출력한다. 디지털 구동하는 경우에는, 신호선측에 신호 분할회로(458)를 설치하여, 입력 디지털 신호를 m개(m은 임의의 정수)로 분할해서 공급하는 구성으로 하여도 된다.
튜너(454)에서 수신한 신호 중, 음성신호는, 음성신호 증폭회로(459)로 보내지고, 그 출력은 음성신호 처리회로(460)를 거쳐 스피커(463)에 공급된다. 제어회로(461)는 수신국(수신 주파수), 음량의 제어 정보를 입력부(462)에서 받고, 튜너(454) 및 음성신호 처리 회로(460)에 신호를 송출한다.
물론, 텔레비젼 장치에 한정되지 않고, 퍼스널컴퓨터의 모니터를 비롯해, 철도의 역이나 공항 등에 있어서의 정보 표시반, 또는 가두에 있어서의 광고 표시반 등의 대면적의 표시매체에도 적용할 수 있고, 표시 품질이 높은(예를 들면, 콘트라스트비가 높은) 모니터, 정보 표시반, 및 광고 표시반 등을 얻을 수 있다.
주 화면(423), 서브 화면(428)에, 상기한 실시예에서 설명한 표시 패널 또는 표시장치를 사용함으로써, 주 화면 및 서브 화면의 한쪽 또는 양쪽의 표시 품질이 높은 텔레비젼 장치를 얻을 수 있다.
또한, 도 31b에 나타낸 휴대형의 컴퓨터는, 본체(431) 및 표시부(432) 등을 갖는다. 표시부(432)에, 상기한 실시예에서 설명한 표시장치의 제조방법을 적용한 표시 패널 또는 표시장치를 사용함으로써, 표시부의 표시 품질이 높은 텔레비젼 장치를 얻을 수 있다.
도 33은, 휴대전화의 일례로서, 도 33a가 정면도, 도 33b가 배면도, 도 33c가 휴대전화를 슬라이드시켜 열었을 때의 정면도이다. 도33에 나타낸 휴대전화는, 하우징 481 및 하우징 482의 2개의 하우징으로 구성되어 있다. 도 33에 나타낸 휴대전화는, 전화와 정보단말의 양쪽의 기능을 갖추고 있고, 컴퓨터를 내장하여, 음성통화 이외에도 다양한 데이터 처리가 가능한 소위 스마트폰이다.
도 33에 나타낸 휴대전화는, 하우징 481 및 하우징 482로 구성되어 있다. 하우징 481에 있어서는, 표시부(483), 스피커(484), 마이크로폰(485), 조작 키(486), 포인팅 디바이스(487), 표면 카메라용 렌즈(488), 외부 접속 단자 잭(489) 및 이어폰 단자(490) 등을 구비하고, 하우징 482에 있어서는, 키보드(491), 외부 메모리 슬롯(492), 이면 카메라(493), 라이트(494) 등에 의해 구성되어 있다. 또한, 안테나는 하우징 481에 내장되어 있다.
또한, 도 33에 나타낸 휴대전화에는, 상기한 구성에 덧붙여, 비접촉형 IC칩, 소형 기록장치 등을 내장하고 있어도 된다.
겹쳐진 하우징 481과 하우징 482(도 33a에 도시한다)는, 슬라이드시켜서 여는 것이 가능하고, 슬라이드시킴으로써 도 33c와 같이 전개한다. 표시부(483)에는, 상기한 실시예에서 설명한 표시장치의 제조방법을 적용한 표시 패널 또는 표시장치를 짜넣는 것이 가능하다. 표시부(483)와 표면 카메라용 렌즈(488)를 동일한 면에 구비하고 있기 때문에, 화상전화로서의 사용이 가능하다. 또한, 표시부(483)를 파인더로서 사용함으로써, 이면 카메라(493) 및 라이트(494)로 정지 화상 및 동영상의 촬영이 가능하다.
스피커(484) 및 마이크로폰(485)을 사용함으로써, 도 33에 나타낸 휴대전화는, 음성 기록장치(녹음장치) 또는 음성 재생장치로서도 사용할 수 있다. 또한, 조작 키(486)에 의해, 전화의 발착신 조작, 전자메일의 입력 등의 간단한 정보입력 조작, 표시부에 표시하는 화면의 스크롤 조작, 표시부에 표시하는 정보의 선택 등을 행하는 커서의 이동 조작 등이 가능하다.
또한, 서류의 작성, 휴대 정보단말로서의 사용 등, 취급하는 정보가 많은 경우에는, 키보드(491)를 사용하면 편리하다. 또한, 겹쳐진 하우징 481과 하우징 482(도 33a)를 슬라이드시킴으로써, 도 33c와 같이 전개시킬 수 있다. 휴대 정보단말로서 사용하는 경우에는, 키보드(491) 및 포인팅 디바이스(487)를 사용하여, 원활한 조작으로 마우스의 조작이 가능하다. 외부 접속단자 잭(489)은 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속가능해서, 충전 및 퍼스널컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(492)에 기록매체를 삽입하여, 보다 대량의 데이터 보존 및 이동이 가능하게 된다.
하우징 482의 이면(도 33b)에는, 이면 카메라(493) 및 라이트(494)를 구비하여, 표시부(483)를 파인더로 하여 정지 화상 및 동영상의 촬영이 가능하다.
또한, 상기한 기능 구성에 덧붙여, 적외선 통신기능, USB 포트, 텔레비젼 원 세그먼트 수신 기능, 비접촉 IC칩 또는 이어폰 잭 등을 구비한 것이어도 된다.
본 실시예에서 설명한 각종 전자기기는, 상기한 실시예에서 설명한 박막 트랜지스터 및 표시장치의 제조방법을 적용해서 제조할 수 있다. 그 때문에, 표시부의 표시 품질이 높은 전자기기를 얻을 수 있다.
도 1은 박막 트랜지스터의 일례를 설명하는 도면이다.
도 2는 박막 트랜지스터의 제조공정의 일례를 설명하는 도면이다.
도 3은 박막 트랜지스터의 제조공정의 일례를 설명하는 도면이다.
도 4는 박막 트랜지스터의 제조공정의 일례를 설명하는 도면이다.
도 5는 박막 트랜지스터의 제조공정의 일례를 설명하는 도면이다.
도 6은 박막 트랜지스터의 제조공정의 일례를 설명하는 도면이다.
도 7은 다계조 마스크를 설명하는 도면이다.
도 8은 표시장치의 제조방법의 일례를 설명하는 도면이다.
도 9는 표시장치의 제조방법의 일례를 설명하는 도면이다.
도 10은 표시장치에 적용하는 박막 트랜지스터의 일례를 설명하는 도면이다.
도 11은 박막 트랜지스터의 일례를 설명하는 도면이다.
도 12는 박막 트랜지스터의 일례로서, 계산에 사용된 구조를 설명하는 도면이다.
도 13은 도 12에 나타낸 구조의 계산 결과를 설명하는 도면이다.
도 14는 도 12에 나타낸 구조의 계산 결과를 설명하는 도면이다.
도 15는 도 12에 나타낸 구조의 계산 결과를 설명하는 도면이다.
도 16은 도 12에 나타낸 구조의 계산 결과를 설명하는 도면이다.
도 17은 도 12에 나타낸 구조의 계산 결과를 설명하는 도면이다.
도 18은 도 12에 나타낸 구조의 계산 결과를 설명하는 도면이다.
도 19는 박막 트랜지스터의 제조공정의 일례를 설명하는 도면이다.
도 20은 박막 트랜지스터의 제조공정의 일례를 설명하는 도면이다.
도 21은 박막 트랜지스터의 제조공정의 일례를 설명하는 도면이다.
도 22는 박막 트랜지스터의 제조공정의 일례를 설명하는 도면이다.
도 23은 박막 트랜지스터의 제조공정의 일례를 설명하는 도면이다.
도 24는 표시장치의 제조방법의 일례를 설명하는 도면이다.
도 25는 표시장치의 제조방법의 일례를 설명하는 도면이다.
도 26은 표시장치에 적용하는 박막 트랜지스터의 일례를 설명하는 도면이다.
도 27은 박막 트랜지스터의 일례를 설명하는 도면이다.
도 28은 박막 트랜지스터의 일례로서, 계산에 사용된 구조를 설명하는 도면이다.
도 29는 박막 트랜지스터의 일례로서, 계산에 사용된 구조를 설명하는 도면이다.
도 30은 표시장치의 구성을 설명하는 블록도이다.
도 31은 전자기기를 설명하는 도면이다.
도 32는 전자기기를 설명하는 블록도이다.
도 33은 전자기기를 설명하는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 기판
102: 제1 게이트 전극층
104: 제1 게이트 절연층
105: 반도체층
106: 반도체층
107: 반도체층
108: 반도체층
109: 불순물 반도체층
110: 불순물 반도체층
111: 도전층
112: 소스 전극 및 드레인 전극층
114: 제2 게이트 절연층
115: 도전층
116: 제2 게이트 전극층
120: 제1 레지스트 마스크
121: 제2 레지스트 마스크
122: 제3 레지스트 마스크
130: 그레이톤 마스크
131: 기판
132: 차광부
133: 회절격자부
135: 하프톤 마스크
136: 기판
137: 반투광부
138: 차광부
140: 개구부
140B: 개구부
141: 도전층
142: 레지스트 마스크
143: 제2 게이트 전극
143A: 제2 게이트 전극
143B: 제2 게이트 전극
144: 화소전극
144A: 화소전극
144B: 화소전극
200: 기판
202: 제1 게이트 전극층
204: 제1 게이트 절연층
205: 도전층
206: 도전층
207: 반도체층
208: 반도체층
209: 불순물 반도체층
210: 불순물 반도체층
211: 도전층
212: 소스 전극 및 드레인 전극층
214: 제2 게이트 절연층
215: 도전층
216: 제2 게이트 전극층
220: 제1 레지스트 마스크
221: 제2 레지스트 마스크
222: 제3 레지스트 마스크
240: 개구부
240B: 개구부
241: 도전층
242: 레지스트 마스크
243: 제2 게이트 전극
243A: 제2 게이트 전극
243B: 제2 게이트 전극
244: 화소전극
244A: 화소전극
244B: 화소전극
300: 기판
302: 제1 게이트 전극층
304: 제1 게이트 절연층
306: 도전층
308: 반도체층
310: 불순물 반도체층
312: 소스 전극 및 드레인 전극층
314: 제2 게이트 절연층
316: 제2 게이트 전극층
350: 기판
352: 제1 게이트 전극층
354: 제1 게이트 절연층
356: 도전층
358: 반도체층
360: 불순물 반도체층
362: 소스 전극 및 드레인 전극층
364: 제2 게이트 절연층
366: 제2 게이트 전극층
400: 화소부
402: 주사선 구동회로
404: 신호선 구동회로
406: 시프트 레지스터
408: 아날로그 스위치
410: 시프트 레지스터
412: 버퍼
421: 하우징
422: 표시용 패널
423: 주 화면
424: 모뎀
425: 수신기
426: 리모콘 조작기
427: 표시부
428: 서브 화면
429: 스피커부
431: 본체
432: 표시부
450: 표시 패널
451: 화소부
452: 신호선 구동회로
453: 주사선 구동회로
454: 튜너
455: 영상신호 증폭회로
456: 영상신호 처리회로
457: 콘트롤 회로
458: 신호 분할 회로
459: 음성신호 증폭회로
460: 음성신호 처리회로
461: 제어회로
462: 입력부
463: 스피커
481: 하우징
482: 하우징
483: 표시부
484: 스피커
485: 마이크로폰
486: 조작 키
487: 포인팅 디바이스
488: 표면 카메라용 렌즈
489: 외부 접속단자 잭
490: 이어폰 단자
491: 키보드
492: 외부 메모리 슬롯
493: 이면 카메라
494: 라이트

Claims (18)

  1. 기판 위의 제 1 게이트 전극층과,
    상기 제 1 게이트 전극층 위의 제 1 게이트 절연층과,
    상기 제 1 게이트 전극층 위의 제 1 반도체층과,
    상기 제1 반도체층 위에 접해서 설치된 제2 반도체층과,
    상기 제 2 반도체층 위에 설치되고 상기 제 1 게이트 전극층의 제 1 부분과 중첩하는 소스 전극층과,
    상기 제 2 반도체층 위에 설치되고 상기 제 1 게이트 전극층의 제 2 부분과 중첩하는 드레인 전극층과,
    상기 제 2 반도체층 위의 제 2 게이트 절연층과,
    상기 제 2 게이트 절연층 위에 설치되고, 상기 제 1 부분과 제 2 부분 사이에 있는 상기 제 1 게이트 전극층의 제 3 부분과 중첩하는 제 2 게이트 전극층을 갖고,
    상기 제 1 반도체층은 상기 제 2 반도체층보다 높은 도전성을 갖는 반도체장치.
  2. 제 1항에 따른 반도체장치를 갖는 표시장치.
  3. 제 2항에 있어서,
    상기 제 2 게이트 전극층은 화소 전극층과 동일한 층인 표시장치.
  4. 제 3항에 있어서,
    상기 화소 전극층은 투광성을 갖는 재료에 의해 형성되는 표시장치.
  5. 기판 위의 제 1 게이트 전극층과,
    상기 제 1 게이트 전극층 위의 제 1 게이트 절연층과,
    상기 제 1 게이트 절연층 위에 설치되고 상기 제 1 게이트 전극층과 중첩하는 도전층과,
    상기 도전층과 상기 제 1 게이트 절연층 위의 반도체층과,
    상기 반도체층 위에 설치되고 상기 제 1 게이트 전극층의 제 1 부분과 중첩하는 소스 전극층과,
    상기 반도체층 위에 설치되고 상기 제 1 게이트 전극층의 제 2 부분과 중첩하는 드레인 전극층과,
    상기 반도체층 위의 제 2 게이트 절연층과,
    상기 제 2 게이트 절연층 위에 설치되고, 상기 제 1 부분과 제 2 부분 사이에 있는 상기 제 1 게이트 전극층의 제 3 부분과 중첩하는 제 2 게이트 전극층을 갖고,
    상기 반도체층은 상기 제 1 게이트 전극층의 상기 제 3 부분 위에서 상기 제 1 게 이트 절연층과 접하는 반도체장치.
  6. 제 5항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층 중에서 한쪽이 상기 도전층과 중첩하고, 상기 소스 전극층 및 상기 드레인 전극층 중에서 다른쪽이 상기 도전층과 중첩하지 않는 반도체장치.
  7. 제 5항에 따른 반도체장치를 갖는 표시장치.
  8. 제 7항에 있어서,
    상기 제 2 게이트 전극층은 화소 전극층과 동일한 층인 표시장치.
  9. 제 8항에 있어서,
    상기 화소 전극층은 투광성을 갖는 재료에 의해 형성되는 표시장치.
  10. 기판 위의 제 1 게이트 전극층과,
    상기 제 1 게이트 전극층 위의 제 1 게이트 절연층과,
    상기 제 1 게이트 절연층 위에 설치되고 상기 제 1 게이트 전극층의 제 1 부분과 중첩하는 제 1 도전층과,
    상기 제 1 게이트 절연층 위에 설치되고 상기 제 1 게이트 전극층의 제 2 부분과 중첩하는 제 2 도전층과,
    상기 제 1 및 제 2 도전층과 상기 제 1 게이트 절연층 위의 반도체층과,
    상기 반도체층 위의 소스 전극층과,
    상기 반도체층 위의 드레인 전극층과,
    상기 반도체층 위의 제 2 게이트 절연층과,
    상기 제 2 게이트 절연층 위에 설치되고, 상기 제 1 부분과 제 2 부분 사이에 있는 상기 제 1 게이트 전극층의 제 3 부분과 중첩하는 제 2 게이트 전극층을 갖고,
    상기 반도체층은 상기 제 1 게이트 전극층의 상기 제 3 부분 위에서 상기 제 1 게이트 절연층과 접하는 반도체장치.
  11. 제 10항에 따른 반도체장치를 갖는 표시장치.
  12. 제 11항에 있어서,
    상기 제 2 게이트 전극층은 화소 전극층과 동일한 층인 표시장치.
  13. 제 12항에 있어서,
    상기 화소 전극층은 투광성을 갖는 재료에 의해 형성되는 표시장치.
  14. 기판 위의 제 1 게이트 전극층과,
    상기 제 1 게이트 전극층 위의 제 1 게이트 절연층과,
    상기 제 1 게이트 절연층 위에 설치되고, 상기 제 1 게이트 전극층의 제 2 및 제 3 부분 사이에 있는 제 1 부분과 중첩하는 도전층과,
    상기 도전층과 상기 제 1 게이트 절연층 위의 반도체층과,
    상기 반도체층 위에 설치되고 상기 제 1 게이트 전극층의 상기 제 2 부분과 중첩하는 소스 전극층과,
    상기 반도체층 위에 설치되고 상기 제 1 게이트 전극층의 상기 제 3 부분과 중첩하는 드레인 전극층과,
    상기 반도체층 위의 제 2 게이트 절연층과,
    상기 제 2 게이트 절연층 위에 설치되고, 상기 제 2 부분과 제 1 부분 사이에 있는 상기 제 1 게이트 전극층의 제 4 부분과 중첩하는 제 2 게이트 전극층과,
    상기 제 2 게이트 절연층 위에 설치되고, 상기 제 3 부분과 제 1 부분 사이에 있는 상기 제 1 게이트 전극층의 제 5 부분과 중첩하는 제 3 게이트 전극층을 갖고,
    상기 반도체층은 상기 제 1 게이트 전극층의 상기 제 4 및 제 5 부분 위에서 상기 제 1 게이트 절연층과 접하는 반도체장치.
  15. 제 14항에 있어서,
    상기 소스 전극층과 상기 드레인 전극층은 상기 도전층과 중첩하지 않는 반도체장치.
  16. 제 14항에 따른 반도체장치를 갖는 표시장치.
  17. 제 16항에 있어서,
    상기 제 2 게이트 전극층은 화소 전극층과 동일한 층인 표시장치.
  18. 제 17항에 있어서,
    상기 화소 전극층은 투광성을 갖는 재료에 의해 형성되는 표시장치.
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