KR20100000059A - 반도체 소자 테스트용 콘택터 및 그 제조방법 - Google Patents

반도체 소자 테스트용 콘택터 및 그 제조방법 Download PDF

Info

Publication number
KR20100000059A
KR20100000059A KR1020080059403A KR20080059403A KR20100000059A KR 20100000059 A KR20100000059 A KR 20100000059A KR 1020080059403 A KR1020080059403 A KR 1020080059403A KR 20080059403 A KR20080059403 A KR 20080059403A KR 20100000059 A KR20100000059 A KR 20100000059A
Authority
KR
South Korea
Prior art keywords
plate
plated
hole
contactor
film
Prior art date
Application number
KR1020080059403A
Other languages
English (en)
Other versions
KR100970571B1 (ko
Inventor
이용준
Original Assignee
이용준
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이용준 filed Critical 이용준
Priority to KR1020080059403A priority Critical patent/KR100970571B1/ko
Publication of KR20100000059A publication Critical patent/KR20100000059A/ko
Application granted granted Critical
Publication of KR100970571B1 publication Critical patent/KR100970571B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/06—Measuring leads; Measuring probes
    • G01R1/067—Measuring probes
    • G01R1/06711—Probe needles; Cantilever beams; "Bump" contacts; Replaceable probe pins
    • G01R1/06733—Geometry aspects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R3/00—Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor

Abstract

본 발명은 반도체 소자 테스트용 콘택터에 관한 것으로서, 폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL(Copper Clad Laminate) 필름으로서 반도체 소자의 볼 리드에 대응하여 중앙홀이 형성되고, 중앙홀의 내벽면에 제1 도금막이 형성되며, 제1 도금막으로부터 중앙홀의 상·하면에 연장되는 제1 도금판이 형성된 중판과; 중판의 상면에 형성되는 CCL 필름으로서 중앙홀에 일치하는 상부홀이 형성되고, 상부홀의 내벽면에 제2 도금막이 형성되며, 제2 도금막으로부터 상부홀의 상·하면에 연장되는 제2 도금판이 형성된 상판과; 중판의 하면에 형성되는 CCL 필름으로서 중앙홀에 일치하는 하부홀이 형성되고, 하부홀의 내벽면에 제3 도금막이 형성되며, 제3 도금막으로부터 하부홀의 상·하면에 연장되는 제3 도금판이 형성된 하판; 및 중앙홀, 상부홀 및 하부홀에 주입된 도전성 실리콘 컴파운드(Compound)를 포함하는 것을 특징으로 한다. 이에 의해, 종래기술에 비해 내구성, 내마모성, 복원성, 평탄도, 가공성, 세척력, 생산성, 충격흡수력 등이 향상된 반도체 소자 테스트용 콘택터를 얻을 수 있다.
BGA 소자, 테스트 소켓, 실리콘 콘택터, 연성회로기판(FPC), CCL(Copper Clad Laminate)

Description

반도체 소자 테스트용 콘택터 및 그 제조방법{SEMICONDUCTOR DEVICE TEST CONTACTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자의 전기적 성능을 테스트하기 위해 사용되는 것으로서, 상기 반도체 소자와 테스트 소켓 보드 사이에 개재되어 양자 간 전기적 연결 상태를 확보하도록 해주는 콘택터 및 그 제조방법에 관한 것이다.
종래의 반도체 소자 테스트용 콘택터는 반도체 소자와 테스트 소켓 보드 사이에 개재되어 접촉에 의한 가압, 마찰 등의 반복으로 수명이 짧아 자주 교체하여야 한다는 문제가 있었다.
반도체 소자 테스트용 콘택터에 관하여 최근 제안된 것으로서, 특허등록 제10-0448414호 "집적화된 실리콘 콘택터 및 그 제작장치와 제작방법", 실용신안등록 제20-0278989호 "접적화된 실리콘 콘택터의 링타입 콘택터 패드" 등이 존재한다.
그러나, 상기 등록된 특허 및 실용신안 등에 개시된 기술을 포함하여 현재까지 사용되고 있는 거의 모든 콘택터에 있어서 여전히 제품의 사용수명 연장에 관한 요구가 있어 왔다.
본 발명의 목적은 종래기술에 비해 연장된 사용수명을 갖는 반도체 소자 테스트용 콘택터 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위해 본 발명은, 반도체 소자 테스트용 콘택터에 있어서, 폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL(Copper Clad Laminate) 필름으로서 상기 반도체 소자의 볼 리드에 대응하여 다수의 중앙홀이 형성되고, 각 중앙홀의 내벽면에 전도성 금속을 함유하는 제1 도금막이 형성되며, 상기 제1 도금막으로부터 각 중앙홀의 상면 및 하면 둘레에 소정 폭으로 연장되는 제1 도금판이 형성된 중판과; 상기 중판의 상면에 적층 형성되고 폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL 필름으로서 상기 다수의 중앙홀에 일치하도록 다수의 상부홀이 형성되고, 각 상부홀의 내벽면에 전도성 금속을 함유하는 제2 도금막이 형성되며, 상기 제2 도금막으로부터 각 상부홀의 상면 및 하면 둘레에 소정 폭으로 연장되는 제2 도금판이 형성된 상판과; 상기 중판의 하면에 적층 형성되고 폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL 필름으로서 상기 다수의 중앙홀에 일치하도록 다수의 하부홀이 형성되고, 각 하부홀의 내벽면에 전도성 금속을 함유하는 제3 도금막이 형성되며, 상기 제3 도금막으로부터 각 하부홀의 적어도 상면 둘레에 소정 폭으로 연장되는 제3 도금판이 형성 된 하판; 및 상기 중앙홀, 상부홀 및 하부홀에 주입 형성된 도전성 실리콘 컴파운드(Compound)를 포함하는 것을 특징으로 하는 반도체 소자 테스트용 콘택터를 제공한다.
여기서, 상기 상판과 상기 하판은 실리콘층을 매개로 하여 상기 중판의 상면 및 하면에 적층 형성될 수도 있다.
이때, 상기 실리콘층의 두께로 인해 상기 제1 도금판과 제2 도금판 사이 및 상기 제1 도금판과 제3 도금판 사이에 각각 유격이 형성될 수도 있다.
또한, 상기 실리콘층은 절연 실리콘층이거나 방열 실리콘층일 수도 있다.
그리고, 상기 상부홀과 상기 하부홀은 크기가 같고, 상기 중앙홀은 상기 상부홀과 상기 하부홀보다 크기가 작으며, 상기 제1 도금판과 제2 도금판 사이 및 상기 제1 도금판과 제3 도금판 사이는 서로 접촉되게 형성될 수도 있다.
이때, 상기 하판은 상기 제3 도금판이 상기 제3 도금막으로부터 각 하부홀의 하면 둘레로도 소정 폭으로 연장 형성될 수도 있다.
또한, 상기 상판의 상면에 형성된 제2 도금판 및 상기 하판의 하면에 형성된 제3 도금판은 각각 소정 두께로 돌출 형성되며, 각각 중앙에 홀이 형성되어 상기 도전성 실리콘 컴파운드의 일단부가 상기 홀을 통해 외부로 노출될 수도 있다.
한편, 상기 도금막은 구리, 니켈, 금이 무전해 도금공정을 통해 순차로 적층 형성된 것일 수도 있다.
그리고, 상기 하판은 상기 제3 도금판이 상기 제3 도금막으로부터 각 하부홀의 하면 둘레로도 소정 폭으로 연장 형성될 수도 있다.
이때, 상기 상판의 상면에 형성된 제2 도금판 및 상기 하판의 하면에 형성된 제3 도금판은 각각 소정 두께로 돌출 형성되며, 각각 중앙에 홀이 형성되어 상기 도전성 실리콘 컴파운드의 일단부가 상기 홀을 통해 외부로 노출될 수도 있다.
한편, 상기 목적을 달성하기 위해 본 발명은, 반도체 소자 테스트용 콘택터의 제조방법에 있어서, 폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL(Copper Clad Laminate) 필름인 중판에 상기 반도체 소자의 볼 리드에 대응하는 다수의 중앙홀을 형성하고, 각 중앙홀의 내벽면에 전도성 금속을 함유하는 제1 도금막을 형성하며, 상기 제1 도금막으로부터 각 중앙홀의 상면 및 하면 둘레에 소정 폭으로 연장되는 제1 도금판을 형성하는 단계와; 폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL 필름인 상판에 상기 다수의 중앙홀에 일치하는 다수의 상부홀을 형성하고, 각 상부홀의 내벽면에 전도성 금속을 함유하는 제2 도금막을 형성하며, 상기 제2 도금막으로부터 각 상부홀의 상면 및 하면 둘레에 소정 폭으로 연장되는 제2 도금판을 형성하는 단계와; 폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL 필름인 하판에 상기 다수의 중앙홀에 일치하는 다수의 하부홀을 형성하고, 각 하부홀의 내벽면에 전도성 금속을 함유하는 제3 도금막을 형성하며, 상기 제3 도금막으로부터 각 하부홀의 적어도 상면 둘레에 소정 폭으로 연장되는 제3 도금판을 형성하는 단계와; 상기 중앙홀, 상부홀 및 하부홀에 도전성 실리콘 컴파운드(Compound)를 주입 형성하는 단계; 및 상기 상판, 중판 및 하판을 적층시켜 접착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 테스트용 콘택 터의 제조방법을 제공한다.
여기서, 상기 중판의 상·하면, 상기 상판의 하면 및 상기 하판의 상면에는 각각 소정 두께의 실리콘층이 형성되고, 상기 상판, 중판 및 하판은 각 해당 실리콘층 간 접착을 통해 서로 적층 형성될 수도 있다.
이때, 상기 상판, 중판 및 하판의 해당 실리콘층의 두께를 조절하여 상기 제1 도금판과 제2 도금판 사이 및 상기 제1도금판과 제3 도금판 사이에 각각 유격이 형성되도록 할 수도 있다.
또한, 상기 상부홀과 상기 하부홀은 크기가 같고, 상기 중앙홀은 상기 상부홀과 상기 하부홀보다 크기가 작으며, 상기 제1 도금판과 제2 도금판 사이 및 상기 제1 도금판과 제3 도금판 사이는 서로 접촉되게 형성될 수도 있다.
또한, 상기 하판은 상기 제3 도금판이 상기 제3 도금막으로부터 각 하부홀의 하면 둘레로도 소정 폭으로 연장 형성될 수도 있다.
또한, 상기 상판의 상면에 형성된 제2 도금판 및 상기 하판의 하면에 형성된 제3 도금판은 각각 소정 두께로 돌출 형성되며, 각각 중앙에 홀이 형성되어 상기 도전성 실리콘 컴파운드의 일단부가 상기 홀을 통해 외부로 노출될 수도 있다.
한편, 상기 도금막은 구리, 니켈, 금이 무전해 도금공정을 통해 순차로 적층 형성된 것일 수도 있다.
그리고, 상기 하판은 상기 제3 도금판이 상기 제3 도금막으로부터 각 하부홀의 하면 둘레로도 소정 폭으로 연장 형성될 수도 있다.
이때, 상기 상판의 상면에 형성된 제2 도금판 및 상기 하판의 하면에 형성된 제3 도금판은 각각 소정 두께로 돌출 형성되며, 각각 중앙에 홀이 형성되어 상기 도전성 실리콘 컴파운드의 일단부가 상기 홀을 통해 외부로 노출될 수도 있다.
이상과 같은 본 발명에 따른 반도체 소자 테스트용 콘택터 및 그 제조방법에 의하면, 적층 형성된 CCL(Copper Clad Laminate) 필름에 의해 전체 구조를 형성함으로써 종래의 실리콘 성분의 콘택터 구조에 비해 내구성, 내마모성, 내마찰성, 사용수명 등의 면에서 향상된 반도체 소자 테스트용 콘택터를 얻을 수 있다.
또한, 본 발명에 따른 반도체 소자 테스트용 콘택터 및 그 제조방법에 의하면, 상판과 중판 그리고 중판과 하판이 서로 실리콘층을 매개로 적층 형성됨으로써 상하면의 접촉 가압 시 완충 기능을 향상시킬 수 있다.
또한, 상기 실리콘층의 두께 조절을 통해 상판과 중판의 도금판 사이와 중판과 하판의 도금판 사이에 유격을 형성함으로써 콘택터의 상하면이 가압될 경우에 한하여 서로 접촉되어 상하 방향의 통전이 이루어지도록 할 수도 있다. 이에 의해, 콘택터의 반복 사용시의 손상을 최소화할 수 있어 콘택터의 사용수명을 연장시킬 수 있다.
또한, 본 발명에 따른 반도체 소자 테스트용 콘택터 및 그 제조방법에 의하면, 중판의 상·하면, 상판의 하면 및 하판의 상면에 실리콘층을 구비함으로써 이의 두께 조절을 통해 콘택터의 전체 두께를 용이하게 조절할 수 있을 뿐 아니라 특히 방열 실리콘층인 경우 콘택터에 축적된 열이 원활하게 발산될 수 있으므로 제품수명의 향상을 도모할 수 있다.
또한, 본 발명에 따른 반도체 소자 테스트용 콘택터 및 그 제조방법에 의하면, 상·중·하 각 판의 상·하면에 형성된 도금판으로서 도금되는 구리, 니켈, 금 등의 두께를 조절함으로써 콘택터의 전체 두께를 용이하게 조절할 수도 있다.
또한, 상기한 바와 같이, 상기 실리콘층 및 도금판의 두께를 조절함으로써 콘택터의 원하는 두께 및 도금판이 돌출된 정도를 제어할 수 있으므로 상기 콘택터에 요구되는 형상으로의 생산성을 향상시킬 수 있다.
또한, 본 발명에 따른 반도체 소자 테스트용 콘택터 및 그 제조방법에 의하면, 콘택터의 상판 또는 하판에서 도전성 실리콘 컴파운드(Conductive Silicone Compound)가 형성된 부분의 표면에 도금판을 소정 두께로 돌출 형성함으로써 상기 도전성 실리콘 컴파운드를 일정한 형태로 유지할 수 있고 콘택터의 접촉 성능을 향상시킬 수 있다.
또한, 본 발명에 따른 반도체 소자 테스트용 콘택터 및 그 제조방법에 의하면, 상부홀과 하부홀의 크기를 동일하게 하고 중앙홀의 크기를 이보다 작게 형성함으로써 각 홀 내부에 공통적으로 주입되는 도전성 실리콘 컴파운드가 중앙폭이 좁은 장구형을 형성하게 되며, 이에 따라 상하면의 접촉 가압 시 폭이 좁은 중앙 부분은 압축으로 인해 밀도가 향상됨에 따라 상하 방향의 도전성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터(이하, 간략히 "콘택터"라고도 함, 100)는, 도 1에 도시된 바와 같이, 반도체 소자(10)와 테스트 소켓 보드(20)의 사이에 마련되어 상하 전기적 연결을 확보하기 위해 사용된다.
구체적으로, 반도체 소자(10)는 하면에 볼 그리드 어레이(Ball Grid Array, BGA)를 구성하는 볼 리드(Ball Lead, 11)가 돌출 형성되어 있으며, 이에 대응하여 하부의 테스트 소켓 보드(20)는 상면에 다수의 접촉 패드(Contact Pad, 21)가 돌출 형성된다. 반도체 소자 테스트용 콘택터(100)는 상기한 볼 리드(11)와 접촉 패드(21) 간의 전기적 연결을 확보하는 기능을 담당한다.
콘택터(100)는 상판(110), 중판(120) 및 하판(130)으로 이루어져 있으며, 각 판(110, 120, 130)에는 서로 대응하는 위치에 홀(111, 121, 131)이 형성된다.
각 홀(111, 121, 131)은 내측면으로 도금막(112, 122, 132)이 형성되어 있으며, 도금막(112, 122, 132)에 연장하여 해당 판(110, 120, 130)의 상면 및 하면으로 도금판(113, 123, 133)이 소정 폭으로 형성된다.
상판(110), 중판(120) 및 하판(130)은 모두 CCL(Copper Clad Laminate) 필름을 가공한 것이 사용된다.
CCL 필름은 폴리이미드(Polyimide), 프리프레그(Prepreg) 등으로 이루어지는 필름의 상하면에 구리 박막이 접착된 것으로서 FPC(Flexible Printed Circuit)에 적용되는 필름의 일종이다.
각판(110, 120, 130)은 이러한 CCL 필름에 홀(111, 121, 131)을 형성한 후, 무전해 구리 도금공정을 통해 상기 구리 박막 상에 그리고 상기 홀(111, 131) 내벽면에 소정 두께의 구리 박막을 추가 형성한다. 그리고 나서, CCL 필름 표면에 감광성 필름을 입힌 후 노광, 현상 및 부식 공정을 수행함으로써 표면에 원하는 회로의 형상(도 5 참조)을 갖춘 후, 상기 구리로 도금된 회로 및 홀(111, 121, 131) 내벽면에 다시 니켈과 금을 무전해 도금공정을 통해 순차로 적층 형성함으로써 얻을 수 있다.
도금막(112, 122, 132)으로부터 각 판(110, 120, 130)의 상·하면으로 연장되는 도금판(113, 123, 133)은 해당 판의 상·하면에 반경 방향으로 소정 폭을 갖도록 형성된다.
따라서, 도금판(113, 123, 133)은 도 5에 도시된 바와 같이 원형으로 형성될 수 있으나, 이에 한정되는 것은 아니며 필요에 따라서는 다각형 모양으로 형성될 수도 있다.
본 발명의 실시예로서, 상기 CCL 필름의 두께는 80㎛인 것을 사용할 수 있으며, 이에 도금되는 구리 박막의 두께는 35~70㎛로, 니켈 및 금의 도금 두께는 각각 5㎛, 0.03㎛로 할 수 있다.
이와 같이, 종래 FPC의 제조에 사용되던 재료를 콘택터(100)의 주 재료로서 사용함으로써, 종래의 절연성 실리콘에 의하던 경우에 비해 콘택터(100)의 내마모성 및 내구성을 향상시킬 수 있다.
한편, 상판(110)과 중판(120) 사이 및 중판(120)과 하판(130) 사이에는 각각 절연성 실리콘층(140, 150)을 형성함으로써 중판(120)의 상·하면에 상판(110)과 하판(130)을 적층 형성할 때의 접착성을 향상시킬 수 있을 뿐 아니라, 콘택터(100)의 완성 시 상하 가압 접촉에 대한 탄성 복원력을 갖도록 할 수 있다.
여기서, 예를 들어, 상측 절연성 실리콘층(140)은 두께를 반분하여 절반은 상판(110)에 그리고 나머지 절반은 중판(120) 상에 각각 따로 형성한 후, 상판(110)과 중판(120)의 접착 시 서로 대면하게 되는 각 실리콘층에 실리콘 전처리제(Silicone Primer)를 도포 및 가열함으로써 비로소 완성된 절연성 실리콘층(140)이 형성되도록 할 수 있다.
이때, 상판(110) 또는 중판(120) 상에 형성되는 절연성 실리콘층은 통상적으로 상판(110) 또는 중판(120)을 상하 금형 사이에 개재시킨 후, 상기 금형 사이로 실리콘을 주입(Injection)한 후 경화시킴으로써 얻을 수 있다.
하측 절연성 실리콘층(150) 또한 상기한 상측 절연성 실리콘층(140)과 마찬가지 방식으로 형성될 수 있다.
절연성 실리콘층(140, 150)은 방열 기능을 추가 구비할 수도 있으며, 이를 위해서는 통상의 실리콘에 산화알루미늄(Al2O3) 분말을 첨가하여 골고루 분산시킴으로써 달성될 수 있다. 고주파 집적회로용 테스트 소켓(Test Socket)에 적용되는 콘택터의 경우, 상기 테스트 소켓으로부터 많은 열이 발생하기 때문에 이러한 방열 실리콘층을 통해 이를 원활하게 외부로 방출시킬 필요가 있다.
또한, 절연성 실리콘층(140, 150)은 그 두께를 조절함으로써 상판(110)의 도금판(113)과 중판의 도금판(123) 사이 및 중판(120)의 도금판(123)과 하판(130)의 도금판(133) 사이에 각각 거리 d 만큼의 유격이 형성되도록 할 수도 있다.
이에 따라, 콘택터(100)는 평상시에는 상, 중, 하판(110, 120, 130) 간 도금판이 서로 이격된 상태로 유지되다가, 반도체 소자(10)와 테스트 소켓 보드(20)에 의해 상하 가압될 때에는 상하 이격된 도금판 간 그리고 후술하는 도전성 실리콘 컴파운드 간에 서로 접촉되어 비로소 상하 통전이 이루어지게 된다.
이와 같이, 절연성 실리콘층(140, 150)의 두께 조절을 통해 상하 도금판 및 도전성 실리콘 컴파운드 간 유격을 형성함으로써 콘택터(100)의 반복 사용으로 인한 손상을 최소화할 수 있다.
한편, 각 판(110, 120, 130)의 홀(111, 121, 131)에는 해당 도금막(112, 122, 132)의 내측면으로 도전성 실리콘 컴파운드(Conductive Silicone Compound, 114, 124, 134)가 주입 형성된다.
도전성 실리콘 컴파운드(114, 124, 134)는 실리콘 기질에 금(Au), 은(Ag) 등의 도전성 금속 소재의 미세볼(Ball)이 분산된 형태를 갖는 것으로서, 각 판(110, 120, 130)의 제조 시 스크린 인쇄 또는 진공주입 방식으로 각 해당 홀(111, 121, 131)에 주입될 수 있으며, 이후 경화(Curing) 공정에 의해 고화(固化)된다.
도전성 실리콘 컴파운드(114, 124, 134) 내의 도전성 금속 볼은 상하로 자기장(Magnetic Field)을 형성함으로써 종방향으로 접촉 정렬된 형태를 취하도록 할 수도 있으며, 단순히 골고루 분산 접촉된 형태를 취할 수도 있다.
이로써, 콘택터(100)가 상부의 반도체 소자(10)와 하부의 테스트 소켓 보드(20)에 의해 접촉 가압될 경우, 도전성 실리콘 컴파운드(114, 124, 134)는 상기한 도금막(112, 122, 132)과 함께 볼 리드(11)와 접촉 패드(21) 사이를 상하 통전하는 기능을 수행하게 된다.
한편, 각 판(110, 120, 130)의 홀(111, 121, 131) 내벽면에 형성된 도금 막(112, 122, 132)은 전도성 금속을 함유하며, 특히 상기한 바와 같이 구리(Cu), 니켈(Ni), 금(Au)이 순차 적층된 형태의 다중막 구조를 취할 수 있다.
여기서 구리(Cu) 층의 형성은 상기한 무전해 구리 도금공정 및 감광성 필름의 도포 후 노광, 현상, 부식 공정에 의해 달성될 수 있으며, 니켈 및 금의 적층 형성은 각각 상기 구리 층에 대한 무전해 도금 공정에 의해 달성될 수 있다. 상기 니켈의 도금은 구리 박막 상에 금이 직접 도금될 수 없기 때문에 상기 금 도금의 수행을 매개하기 위한 공정으로서 필요하다.
도 5는 도 1에 도시된 반도체 소자 테스트용 콘택터(100)의 평면도로서, 하판(130) 상에 중판(도면 미도시)과 상판(110)이 순차 적층된 바를 나타내고 있다.
상판(110)의 내측으로는 다수의 배열된 도금판(113)이 형성되어 있으며, 도금판(113)의 내측 홀(111)의 내부에는 도전성 실리콘 컴파운드(114)가 형성된다.
한편, 반도체 소자 테스트용 콘택터(100)의 상, 중, 하판(110, 120, 130)의 홀(111, 121, 131) 및 도금판(113, 123, 133)은 각각 원형 단면을 가질 수도 있으나, 이에 한정되는 것은 아니며 정사각형의 단면 기타 다른 다각형의 단면 형상을 가질 수도 있다.
한편, 반도체 소자 테스트용 콘택터(100)는 볼 리드(11)가 접촉하는 상면 부분의 마모가 가장 심하고, 접촉 패드(21)가 접촉하게 되는 하면 부분에서도 어느 정도의 마모가 있으므로, 이러한 경우에 대비하여, 도 2에 도시된 바와 같이, 상판(110')의 상면에 형성된 도금판(113')과, 하판(130')의 하면에 형성된 도금판(133')을 각각 소정 두께로 추가 형성할 수도 있다.
도금판(113', 133')의 추가 형성은 상기한 무전해 도금공정의 마지막 단계인 금 도금공정에서 도금되는 금의 두께를 두껍게 형성함으로써 달성될 수 있다.
콘택터(100')는 이와 같이 두께가 두꺼워진 도금판(113', 133')을 구비함으로써 볼 리드(도 1의 11) 및 접촉 패드(도 1의 21)와의 접촉 마찰로 인한 손상을 최소화할 수 있다.
도금판(113', 133')은 각각 내측 중앙에 홀(h1, h2)을 형성함으로써 도전성 실리콘 컴파운드(114', 134')의 단부 일부가 이를 통해 직접 외부로 노출되도록 할 수도 있다.
도금판(113', 133') 중앙의 홀(h1, h2) 크기는 도금되는 금의 두께에 따라 넓게(도금되는 금의 두께가 얇은 경우) 또는 좁게(도금되는 금의 두께가 두꺼운 경우) 조절될 수 있다.
또한, 도금판(113', 133')은 도 2에 도시된 바와 같이 콘택터(100')의 상·하면에 각각 형성될 수도 있으며, 필요에 따라 상면 또는 하면의 어느 한 부분에만 형성될 수도 있다.
도금판(113', 133')의 형성 두께 또한 수요에 따라 두껍게 또는 얇게 형성할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터(100)의 다른 변형례로서, 중앙홀(121")이 상부홀(111")과 하부홀(131")에 비해 좁게 형성되고, 상하 이웃하는 도금판 간(113"와 123", 123"와 133")의 유격(도 1의 d 참조)을 없애고 서로 접촉되게 형성된다.
이에 따라, 각 홀(111", 121", 131") 내부에 주입되어 상하로 접촉하여 일체를 이루게 되는 도전성 실리콘 컴파운드는 그 중앙폭이 좁은 장구형을 형성하게 되어, 콘택터(100")의 상·하면이 접촉 가압되는 경우 폭이 좁은 중앙 부분은 압축으로 인해 밀도가 향상됨에 따라 상하 방향의 도전성을 향상시킬 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터의 또 다른 다른 변형례로서, 상판의 상면에 형성된 도금판(113''')과, 하판의 하면에 형성된 도금판(133''')을 각각 소정 두께로 추가 형성하고 각 도금판(113''', 133''')의 내측 중앙에 홀(h3, h4)을 형성함으로써 도전성 실리콘 컴파운드(114''', 134''')의 단부 일부가 이를 통해 직접 외부로 노출되도록 할 수도 있다.
한편, 도 1 내지 도 4에 도시된 각각의 반도체 소자 테스트용 콘택터(100, 100', 100", 100''')에 대하여, 하판의 홀로부터 상기 하판의 하면으로 연장 형성되는 도금판을 제거할 수도 있다.
즉, 하판의 경우에는 그 상면으로만 도금판을 형성하고 그 하면의 경우에는 도금판의 형성없이 도전성 실리콘 컴파운드가 하판의 단면에 일치되게 노출되도록 할 수도 있다.
이는, 하판의 경우에는 그 하면에 접촉되는 테스트 소켓 보드의 접촉 패드(도 1의 21)와 면접하여 밀착될 수 있을 뿐 아니라 상기 접촉 패드에 의한 손상이 비교적 덜하기 때문이다.
본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터의 제조방법은 상기한 콘택터(100)를 제조하는 방법에 관한 것으로서 도 6 및 도 7에 도시된 바를 참조하 여 설명하기로 한다.
본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터의 제조방법은 상, 중, 하판(110, 120, 130)을 각각 별도로 제조한 후 서로 결합하는 순서로 진행한다.
먼저, 중판(120)의 제조 과정을 살펴보면, 도 6에 도시된 바와 같이, 폴리이미드 필름 또는 프리프레그 필름의 상하면에 구리 박막이 형성되어 있는 CCL 필름(120)을 준비한다(a).
그리고, 이 CCL 필름(120)에 대하여는 반도체 소자(도 1의 10)의 볼 리드(도 1의 11)에 대응하는 배열을 갖는 다수의 홀(121)을 형성하는 과정을 수행한다(b). 홀(121)의 형성 방법은 통상적으로 포토레지스트(Photoresist)를 통한 자외선 노광 및 식각의 방법에 의할 수 있다.
다음으로, CCL 필름(120)에 대하여 전체적으로 무전해 구리 도금공정을 수행함으로써 각 홀(121) 내벽면의 구리 도금막(122-1)과 필름 상·하면의 구리 도금판(123-1)을 형성한다(c).
다음으로, 중판(120)에 구현하고자 하는 회로를 형성하기 위해(도 5 참조), CCL 필름(120) 상에 포토레지스트를 입히고 나서 자외선 노광, 현상 및 에칭 공정을 수행함으로써 상기 구리 도금판(123-1)에 대하여 불필요한 부분을 제거하여 회로가 형성된 구리 도금판(123-2)을 얻는다(d).
그리고 나서, 상기 구리 도금막(122-1) 및 회로가 형성된 구리 도금판(123-2) 상에 순차적으로 무전해 도금공정을 수행하여 니켈과 금을 차례로 적층 형성하 여 완성된 형태의 도금막(122) 및 도금판(123)을 형성한다(e).
이때, 금 도금의 경우, 도금막(122) 및 도금판(123)의 두께 조절을 위해 필요에 따라 두껍게 또는 얇게 형성되도록 할 수 있다.
다음으로는, CCL 필름(120)의 상,하면에 각각 절연성 실리콘층(140-1, 150-1)을 형성한다(f). 절연성 실리콘층(140-1, 150-1)의 형성은 통상적으로 CCL 필름(120)을 상하 금형 사이에 개재시킨 후, 상기 금형 사이로 절연성 실리콘을 주입(Injection)한 후 경화시킴으로써 달성된다.
이때, 절연성 실리콘층(140-1, 150-1)은 도금판(123)의 두께보다 다소 두껍게 형성한다. 구체적으로는, 절연성 실리콘층(140-1, 150-1)은 도금판(123)보다 상하 이웃하는 도금판 간 유격(도 1의 d 참조)의 1/2 만큼 더 두껍게 형성한다. 이에 따라, 이러한 절연성 실리콘층(140-1, 150-1)과 같은 두께를 가지고 상판(110)과 하판(130)에 대응하여 형성되는 절연성 실리콘층(140-2, 150-2)과 서로 접착된 경우 상기한 도금판 간 유격(d)을 형성할 수 있다.
그러나, 절연성 실리콘층(140-1, 150-1)의 두께는 이에 한정되는 것은 아니며, 상판(110)과 하판(130)에 형성되는 절연성 실리콘층(140-2, 150-2)과 합하여 상하 이웃하는 도금판 간 상기한 유격(d)을 형성한다는 전제하에서는 다소 변경될 수도 있다.
마지막으로, 상·하면에 절연성 실리콘층(140-1, 150-1)이 형성된 CCL 필름(120)의 각 홀(121)에는 도전성의 금속 미세볼이 분산 함유된 도전성 실리콘 컴파운드(124)를 주입 및 경화시켜 비로소 완성된 중판(120)을 얻는다(g).
도전성 실리콘 컴파운드(124)의 주입 및 경화는 먼저 CCL 필름(120)의 상면에 도전성 실리콘 컴파운드(124)를 스크린(screen) 인쇄를 통해 주입하거나 진공주입한 후 이를 경화(curing)시키는 방법에 의한다.
한편, 상판(110)의 제조 과정을 도 7에 도시된 바를 참조하여 설명하면, 먼저 폴리이미드 필름 또는 프리프레그 필름의 상·하면에 구리 박막이 형성되어 있는 CCL 필름(110)을 준비한다(a).
그리고, 이 CCL 필름(110)에 대하여는 상기한 중앙홀(121)의 위치와 대응하고 상기 중앙홀(121)과 동일한 직경을 갖는 다수의 홀(111)을 형성하는 과정을 수행한다(b).
다음으로, CCL 필름(110)에 대하여 전체적으로 무전해 구리 도금공정을 수행함으로써 각 홀(111) 내벽면의 구리 도금막(112-1)과 필름 상·하면의 구리 도금판(113-1)을 형성한다(c).
다음으로, 상판(110)에 구현하고자 하는 회로를 형성하기 위해(도 5 참조), CCL 필름(110) 상에 포토레지스트를 입히고 나서 자외선 노광, 현상 및 에칭 공정을 수행함으로써 상기 구리 도금판(113-1)에 대하여 불필요한 부분을 제거하여 성형된 구리 도금판(113-2)을 얻는다(d).
그리고 나서, 상기 구리 도금막(112-1) 및 성형된 구리 도금판(113-2) 상에 순차적으로 무전해 도금공정을 수행하여 니켈과 금을 차례로 적층 형성하여 완성된 형태의 도금막(112) 및 도금판(113)을 형성한다(e).
다음으로는, CCL 필름(110)의 하면에 절연성 실리콘층(140-2)을 형성한 다(f). 절연성 실리콘층(140-2)의 형성은 상기 중판(120)의 경우와 마찬가지로 통상적으로 CCL 필름(110)을 상하 금형 사이에 개재시킨 후, 상기 금형 사이로 절연성 실리콘을 주입(Injection)한 후 경화시킴으로써 달성된다.
이때, 절연성 실리콘층(140-2)은 도금판(113)의 두께보다 다소 두껍게 형성한다. 구체적으로는, 절연성 실리콘층(140-2)은 도금판(113)보다 상하 이웃하는 도금판 간 유격(도 1의 d 참조)의 1/2 만큼 더 두껍게 형성한다. 이에 따라, 상기한 바와 같이 중판(120)에 대응하여 형성되는 절연성 실리콘층(140-1)과 서로 접착된 경우 상기한 도금판 간 유격(d)을 형성할 수 있게 된다.
그러나, 이 경우에도, 절연성 실리콘층(140-2)의 두께는 이에 한정되는 것은 아니며, 중판(120)에 형성되는 절연성 실리콘층(140-1)과 합하여 상하 이웃하는 도금판 간 상기한 유격(d)을 형성한다는 전제하에서는 다소 변경될 수 있다.
마지막으로, 하면에 절연성 실리콘층(140-2)이 형성된 CCL 필름(110)의 각 홀(111)에는 도전성의 금속 미세볼이 분산 함유된 도전성 실리콘 컴파운드(114)를 주입 및 경화시켜 비로소 완성된 상판(110)을 얻는다(g).
도 7의 (g')는 홀(111')의 상면으로 금 도금량을 두껍게 형성하여 도금판(113')을 이루도록 한 후 홀(111') 내측에 도전성 실리콘 컴파운드(114')를 주입 및 경화시킨 것이다. 이때, 도금판(113')은 무전해 금 도금공정을 통해 형성되는 두께에 따라 내측 중앙에 홀(h1)이 형성되도록 할 수 있다.
하판(130)의 제조 과정은 상기한 상판(110)의 경우와 대동소이하므로 여기서는 이에 대한 설명을 생략하기로 한다.
이상과 같이 상, 중, 하판(110, 120, 130)의 개별 제조 과정이 완료되면 각각 서로 적층시켜 접착함으로써 반도체 소자 테스트용 콘택터(도 1의 100)의 제조를 완성한다. 이때, 각 판의 상하 부착은 중판(120)의 상·하면에 각각 형성된 절연성 실리콘층(140-1, 150-1)과 이에 면접하게 되는 상판(110)의 절연성 실리콘층(140-2) 및 하판(130)의 절연성 실리콘층(150-2)과의 사이에 실리콘 전처리제(Silicone Primer)를 도포 및 경화시킴으로써 서로 접착시키는 방법에 의한다.
물론, 상, 중, 하판(110, 120, 130) 간의 접착 시 형성되는 절연성 실리콘층(140, 150)의 두께로 인하여 상하 이웃하는 도금판 사이(113과 123 사이 및 123과 133 사이)에는 유격(도 1의 d)이 형성된다.
그리고, 중판(120)의 제조 과정에서 중앙홀(121)은 상부홀(111) 및 하부홀(131)보다 크기가 작게 형성되도록 하고, 각 판(110, 120, 130) 상에 형성되는 절연성 실리콘층(140-1, 150-1, 140-2, 150-2)의 두께는 모두 해당 도금판의 형성 두께와 동일하게 형성하도록 한 후, 각 판(110, 120, 130)을 접착시킴으로써 도 3에 도시된 콘택터(100")를 얻을 수 있다.
한편, 이상과 같은 반도체 소자 테스트용 콘택터(100, 100', 100", 100''') 및 이의 제조방법은 본 발명의 이해를 돕기 위해 설명한 것에 불과할 뿐 본 발명의 기술적 범위 내지 권리범위를 한정하는 것으로 이해되어서는 안 된다.
본 발명의 권리범위 내지 기술적 범위는 후술하는 특허청구범위 및 그 균등범위에 의해 정하여진다.
도 1은 본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터의 사용 상태를 도시한 측단면도,
도 2는 도 1의 반도체 소자 테스트용 콘택터의 변형례를 도시한 측단면도,
도 3은 도 1의 반도체 소자 테스트용 콘택터의 다른 변형례를 도시한 측단면도,
도 4는 도 1의 반도체 소자 테스트용 콘택터의 또 다른 변형례를 도시한 측단면도,
도 5는 도 1의 반도체 소자 테스트용 콘택터의 평면도,
도 6은 도 1의 반도체 소자 테스트용 콘택터의 중판의 제조방법을 설명하기 위한 공정 순서도,
도 7은 도 1의 반도체 소자 테스트용 콘택터의 상판의 제조방법을 설명하기 위한 공정 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 소자 11: 볼 리드
20: 테스트 소켓 보드 21: 접촉 패드
100: 반도체 소자 테스트용 콘택터 110: 상판
111, 121, 131: 홀 112, 122, 132: 도금막
113, 123, 133: 도금판 114, 124, 134: 도전성 실리콘 컴파운드
120: 중판 130: 하판
140, 150: 절연성 실리콘층

Claims (20)

  1. 반도체 소자 테스트용 콘택터에 있어서,
    폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL(Copper Clad Laminate) 필름으로서 상기 반도체 소자의 볼 리드에 대응하여 다수의 중앙홀이 형성되고, 각 중앙홀의 내벽면에 전도성 금속을 함유하는 제1 도금막이 형성되며, 상기 제1 도금막으로부터 각 중앙홀의 상면 및 하면 둘레에 소정 폭으로 연장되는 제1 도금판이 형성된 중판과;
    상기 중판의 상면에 적층 형성되고 폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL 필름으로서 상기 다수의 중앙홀에 일치하도록 다수의 상부홀이 형성되고, 각 상부홀의 내벽면에 전도성 금속을 함유하는 제2 도금막이 형성되며, 상기 제2 도금막으로부터 각 상부홀의 상면 및 하면 둘레에 소정 폭으로 연장되는 제2 도금판이 형성된 상판과;
    상기 중판의 하면에 적층 형성되고 폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL 필름으로서 상기 다수의 중앙홀에 일치하도록 다수의 하부홀이 형성되고, 각 하부홀의 내벽면에 전도성 금속을 함유하는 제3 도금막이 형성되며, 상기 제3 도금막으로부터 각 하부홀의 적어도 상면 둘레에 소정 폭으로 연장되는 제3 도금판이 형성된 하판; 및
    상기 중앙홀, 상부홀 및 하부홀에 주입 형성된 도전성 실리콘 컴파운드(Compound)를 포함하는 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
  2. 제1항에 있어서,
    상기 상판과 상기 하판은 실리콘층을 매개로 하여 상기 중판의 상면 및 하면에 적층 형성되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
  3. 제2항에 있어서,
    상기 실리콘층의 두께로 인해 상기 제1 도금판과 제2 도금판 사이 및 상기 제1 도금판과 제3 도금판 사이에 각각 유격이 형성되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
  4. 제2항 또는 제3항에 있어서,
    상기 실리콘층은 절연 실리콘층인 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
  5. 제2항 또는 제3항에 있어서,
    상기 실리콘층은 방열 실리콘층인 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
  6. 제1항 또는 제2항에 있어서,
    상기 상부홀과 상기 하부홀은 크기가 같고, 상기 중앙홀은 상기 상부홀과 상 기 하부홀보다 크기가 작으며,
    상기 제1 도금판과 제2 도금판 사이 및 상기 제1 도금판과 제3 도금판 사이는 서로 접촉되게 형성된 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
  7. 제6항에 있어서,
    상기 하판은 상기 제3 도금판이 상기 제3 도금막으로부터 각 하부홀의 하면 둘레로도 소정 폭으로 연장 형성되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
  8. 제7항에 있어서,
    상기 상판의 상면에 형성된 제2 도금판 및 상기 하판의 하면에 형성된 제3 도금판은 각각 소정 두께로 돌출 형성되며, 각각 중앙에 홀이 형성되어 상기 도전성 실리콘 컴파운드의 일단부가 상기 홀을 통해 외부로 노출되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
  9. 제1항에 있어서,
    상기 도금막은 구리, 니켈, 금이 무전해 도금공정을 통해 순차로 적층 형성된 것임을 특징으로 하는 반도체 소자 테스트용 콘택터.
  10. 제1항에 있어서,
    상기 하판은 상기 제3 도금판이 상기 제3 도금막으로부터 각 하부홀의 하면 둘레로도 소정 폭으로 연장 형성되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
  11. 제10항에 있어서,
    상기 상판의 상면에 형성된 제2 도금판 및 상기 하판의 하면에 형성된 제3 도금판은 각각 소정 두께로 돌출 형성되며, 각각 중앙에 홀이 형성되어 상기 도전성 실리콘 컴파운드의 일단부가 상기 홀을 통해 외부로 노출되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
  12. 반도체 소자 테스트용 콘택터의 제조방법에 있어서,
    폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL(Copper Clad Laminate) 필름인 중판에 상기 반도체 소자의 볼 리드에 대응하는 다수의 중앙홀을 형성하고, 각 중앙홀의 내벽면에 전도성 금속을 함유하는 제1 도금막을 형성하며, 상기 제1 도금막으로부터 각 중앙홀의 상면 및 하면 둘레에 소정 폭으로 연장되는 제1 도금판을 형성하는 단계와;
    폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL 필름인 상판에 상기 다수의 중앙홀에 일치하는 다수의 상부홀을 형성하고, 각 상부홀의 내벽면에 전도성 금속을 함유하는 제2 도금막을 형성하며, 상기 제2 도금막으로부터 각 상부홀의 상면 및 하면 둘레에 소정 폭으로 연장되는 제 2 도금판을 형성하는 단계와;
    폴리이미드(Polyimide) 또는 프리프레그(Prepreg) 재질의 양면에 구리 박막이 형성된 CCL 필름인 하판에 상기 다수의 중앙홀에 일치하는 다수의 하부홀을 형성하고, 각 하부홀의 내벽면에 전도성 금속을 함유하는 제3 도금막을 형성하며, 상기 제3 도금막으로부터 각 하부홀의 적어도 상면 둘레에 소정 폭으로 연장되는 제3 도금판을 형성하는 단계와;
    상기 중앙홀, 상부홀 및 하부홀에 도전성 실리콘 컴파운드(Compound)를 주입 형성하는 단계; 및
    상기 상판, 중판 및 하판을 적층시켜 접착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 테스트용 콘택터의 제조방법.
  13. 제12항에 있어서,
    상기 중판의 상·하면, 상기 상판의 하면 및 상기 하판의 상면에는 각각 소정 두께의 실리콘층이 형성되고,
    상기 상판, 중판 및 하판은 각 해당 실리콘층 간 접착을 통해 서로 적층 형성되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터의 제조방법.
  14. 제13항에 있어서,
    상기 상판, 중판 및 하판의 해당 실리콘층의 두께를 조절하여 상기 제1 도금판과 제2 도금판 사이 및 상기 제1도금판과 제3 도금판 사이에 각각 유격이 형성되 도록 하는 것을 특징으로 하는 반도체 소자 테스트용 콘택터의 제조방법.
  15. 제13항 또는 제14항에 있어서,
    상기 상부홀과 상기 하부홀은 크기가 같고, 상기 중앙홀은 상기 상부홀과 상기 하부홀보다 크기가 작으며,
    상기 제1 도금판과 제2 도금판 사이 및 상기 제1 도금판과 제3 도금판 사이는 서로 접촉되게 형성된 것을 특징으로 하는 반도체 소자 테스트용 콘택터의 제조방법.
  16. 제15항에 있어서,
    상기 하판은 상기 제3 도금판이 상기 제3 도금막으로부터 각 하부홀의 하면 둘레로도 소정 폭으로 연장 형성되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터의 제조방법.
  17. 제16항에 있어서,
    상기 상판의 상면에 형성된 제2 도금판 및 상기 하판의 하면에 형성된 제3 도금판은 각각 소정 두께로 돌출 형성되며, 각각 중앙에 홀이 형성되어 상기 도전성 실리콘 컴파운드의 일단부가 상기 홀을 통해 외부로 노출되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터의 제조방법.
  18. 제12항에 있어서,
    상기 도금막은 구리, 니켈, 금이 무전해 도금공정을 통해 순차로 적층 형성된 것임을 특징으로 하는 반도체 소자 테스트용 콘택터의 제조방법.
  19. 제12항에 있어서,
    상기 하판은 상기 제3 도금판이 상기 제3 도금막으로부터 각 하부홀의 하면 둘레로도 소정 폭으로 연장 형성되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터의 제조방법.
  20. 제19항에 있어서,
    상기 상판의 상면에 형성된 제2 도금판 및 상기 하판의 하면에 형성된 제3 도금판은 각각 소정 두께로 돌출 형성되며, 각각 중앙에 홀이 형성되어 상기 도전성 실리콘 컴파운드의 일단부가 상기 홀을 통해 외부로 노출되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터의 제조방법.
KR1020080059403A 2008-06-24 2008-06-24 반도체 소자 테스트용 콘택터 및 그 제조방법 KR100970571B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080059403A KR100970571B1 (ko) 2008-06-24 2008-06-24 반도체 소자 테스트용 콘택터 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080059403A KR100970571B1 (ko) 2008-06-24 2008-06-24 반도체 소자 테스트용 콘택터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100000059A true KR20100000059A (ko) 2010-01-06
KR100970571B1 KR100970571B1 (ko) 2010-07-16

Family

ID=41810508

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080059403A KR100970571B1 (ko) 2008-06-24 2008-06-24 반도체 소자 테스트용 콘택터 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100970571B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101985445B1 (ko) * 2018-07-25 2019-06-04 주식회사 아이에스시 검사용 도전 시트
KR102090961B1 (ko) * 2018-10-25 2020-03-19 주식회사 오킨스전자 다수의 러버 소켓이 수직으로 적층되는 테스트 소켓
KR20200057579A (ko) * 2018-11-15 2020-05-26 주식회사 이노글로벌 탄성접촉형 양방향 도전성 모듈
KR20200115036A (ko) * 2019-03-25 2020-10-07 주식회사 아이에스시 검사용 소켓

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220135451A (ko) * 2021-03-30 2022-10-07 (주)포인트엔지니어링 전기 전도성 접촉핀 및 이의 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2587596B2 (ja) * 1993-09-21 1997-03-05 松下電器産業株式会社 回路基板接続材とそれを用いた多層回路基板の製造方法
JP2602623B2 (ja) * 1993-12-17 1997-04-23 山一電機株式会社 Ｉｃソケット

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101985445B1 (ko) * 2018-07-25 2019-06-04 주식회사 아이에스시 검사용 도전 시트
KR102090961B1 (ko) * 2018-10-25 2020-03-19 주식회사 오킨스전자 다수의 러버 소켓이 수직으로 적층되는 테스트 소켓
KR20200057579A (ko) * 2018-11-15 2020-05-26 주식회사 이노글로벌 탄성접촉형 양방향 도전성 모듈
KR20200115036A (ko) * 2019-03-25 2020-10-07 주식회사 아이에스시 검사용 소켓
WO2021125679A1 (ko) * 2019-03-25 2021-06-24 주식회사 아이에스시 검사용 소켓

Also Published As

Publication number Publication date
KR100970571B1 (ko) 2010-07-16

Similar Documents

Publication Publication Date Title
KR100952843B1 (ko) 반도체 소자 테스트용 콘택터 및 그 제조방법
KR101000672B1 (ko) 콘택터의 제조방법
JP2010103548A (ja) 電子素子を内蔵した印刷回路基板及びその製造方法
KR20060101284A (ko) 배선 기판의 제조 방법
GB2538471A (en) Inductor device, inductor array, multilayer substrate and method of manufacturing inductor device
KR100997576B1 (ko) 반도체 소자 테스트용 콘택터
KR100970571B1 (ko) 반도체 소자 테스트용 콘택터 및 그 제조방법
KR101070098B1 (ko) 인쇄회로기판 및 그의 제조 방법
TWI384595B (zh) 半導體裝置及其製造方法
JP2011090865A (ja) 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法
US9706663B2 (en) Printed wiring board, method for manufacturing the same and semiconductor device
TWI772480B (zh) 製造半導體封裝基板的方法以及使用該方法製造的半導體封裝基板
JP2011091185A (ja) 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法
US7728234B2 (en) Coreless thin substrate with embedded circuits in dielectric layers and method for manufacturing the same
KR101000606B1 (ko) 반도체 소자 테스트용 콘택터
KR100997602B1 (ko) 반도체 소자 테스트용 콘택터
KR100952297B1 (ko) 반도체 소자 테스트용 콘택터 및 그 제조방법
TWI482549B (zh) 印刷電路板之製造方法
KR100973413B1 (ko) 반도체 소자 테스트용 콘택터
KR100969482B1 (ko) 반도체 소자 테스트용 콘택터 및 그 제조방법
JP5640667B2 (ja) 回路基板の製造方法
TWI392071B (zh) 封裝結構及其製法
KR20060010763A (ko) 케이스화된 열 관리 장치 및 그 제조 방법
KR101534861B1 (ko) 인쇄회로기판의 제조방법
KR20100092605A (ko) 인쇄회로기판 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee