KR102090961B1 - 다수의 러버 소켓이 수직으로 적층되는 테스트 소켓 - Google Patents

Abstract

본 발명의 테스트 소켓은, 반도체 기기의 도전 볼과 테스트 장치의 콘택 패드를 상호 연결하여 전기적 검사를 수행하는 테스트 소켓에 있어서, 제1실리콘 바디, 상기 도전 볼과 대응되도록 제1실리콘 바디에 자성 배열되는 제1도전 파우더를 포함하는 제1러버 소켓, 제2실리콘 바디, 상기 콘택 패드와 대응되도록 제2실리콘 바디에 자성 배열되는 제2도전 파우더를 포함하는 제2러버 소켓, 및 상기 제1 및 제2실리콘 바디 사이에 적층되는 제3실리콘 바디, 상기 제1 및 제2도전 파우더와 대응되도록 제3실리콘 바디에 자성 배열되는 제3도전 파우더를 포함하는 제3러버 소켓을 포함한다.

Description

다수의 러버 소켓이 수직으로 적층되는 테스트 소켓 {Device for test socket having a plurality of vertically stacked rubber sockets}

본 발명은, 도전 파우더가 자성 배열에 의하여 도전 커넥터를 제공하는 러버 소켓에 관한 것으로서, 더욱 자세하게는 이러한 다수의 러버 소켓이 수직으로 적층되는 테스트 소켓에 관한 것이다.

또한, 0.35㎜ 이하의 파인 피치에서는 러버 소켓의 두께가 증가할수록 이웃 전극 핀의 간섭에 의하여 사선(대각선) 형태의 자성 배열이 발생하고, 의도하지 않은 자성 배열은 쇼트(short)의 원인이 되거나 전기적 신호의 경로를 증가시켜 저항 증가의 원인이 되기 때문에, 본 발명은 사선 형태의 자성 배열을 방지하기 위하여 러버 소켓의 두께를 적절하게 제한하고, 다수의 러버 소켓을 적층하여 전극 핀의 간격과 러버 소켓의 두께로부터 자유롭게 자성 배열되는 테스트 소켓에 관한 것이다.

일반적으로, 반도체 패키지는 소비자에게 출하되기 전에 제품의 신뢰성을 확보하기 위하여 정상 조건이나 고온, 고전압 등 스트레스 조건에서 소정의 테스트 신호 발생회로와 연결하여 성능이나 수명 등을 테스트하고, 그 테스트 결과에 따라 양품과 불량품으로 분류하게 된다.

특히, 도전성 파티클이 절연성 실리콘에 의하여 지지되는 테스트 소켓에서는 도전성 파티클이 수평 방향에서 일정한 간격으로 정렬되고, 수직 방향에서 일정한 밀도를 가지고 자성 배열된다. 이때, 외부 자기장을 이용하여 도전성 파티클을 자성 배열할 때 전기적 회로의 길이 방향으로 도전 파티클이 흩어지지 않고 집합되어야 한다. 가능하다면 일 직선이 되어야 한다.

도 1을 참조하면, 도전성 액상 실리콘 고무를 몰드에 주입하고, 자성 핀을 몰드 상하에 배치하여 자기장을 걸어주면, 자성 핀에 의하여 수직하게 자력이 형성된다. 이때, 도전성 액상 실리콘 고무에는 도전성 파티클(12)이 함침되어 있기 때문에, 도전성 파티클(12)은 자력에 의하여 자성 배열된다.

그러나, 디자인 룰이 축소됨에 따라 전극 핀 사이의 간격(gap)이 작아지기 때문에, 이웃 전극 핀에 의한 간섭이 발생한다.

가령, N극 전극 핀과 S극 전극 핀에 의하여 자성 배열은 수직으로 전개되어야 하는데, 인접한 전극 핀에 의하여 수직 방향이 아닌 사선 방향으로 자성 배열되는 경우가 발생한다.

사선 방향의 자성 배열은 인접한 도전 커넥터 상호간의 쇼트의 원인이 되거나 전기적 경로를 증가시켜 저항 증가의 원인이 되기도 한다.

한국 공개특허 10-2015-0138602

따라서 본 발명의 목적은 도전 커넥터의 자성 배열이 러버 소켓의 두께에 관계 없이 수직 방향에서 일정하게 제공되는 테스트 소켓을 제공하는 것이다.

본 발명이 다른 목적은, 파인 피치가 0.35㎜ 이하로 작아지고, 인접한 전극 핀 사이의 간극이 좁아지더라도 간섭 없이 수직으로 자성 배열되는 테스트 소켓을 제공하는 것이다.

전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 테스트 소켓은, 반도체 기기의 도전 볼과 테스트 장치의 콘택 패드를 상호 연결하여 전기적 검사를 수행하는 테스트 소켓에 있어서, 상기 반도체 기기와 상기 테스트 장치 사이에 개재되는 절연성의 실리콘 바디, 상기 도전 볼 혹은 콘택 패드와 대응되는 상기 실리콘 바디의 일부 영역에 자성 배열되는 도전 파우더를 포함하되, 상기 실리콘 바디 및 상기 도전 파우더는 2개 이상으로 분리 형성되고, 수직으로 적층될 수 있다.

위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.

첫째, 파인 피치별로 중간에 적어도 하나 이상의 러버 소켓을 접합함으로써 테스트 소켓의 두께에 관계 없이 도전 커넥터가 수직 정렬되어 쇼트가 방지된다.

둘째, 적절한 두께로 분리하여 자성 배열되기 때문에, 수직 방향으로 배열되는 도전 파우더는 최단 거리의 전기적 경로를 형성하고, 저항 감소로 인하여 전기적 검사의 신뢰성이 증진된다.

도 1은 종래 기술에 의한 테스트 소켓의 구성을 나타내는 단면도.
도 2는 본 발명에 의한 테스트 소켓의 구성을 나타내는 측면도.
도 3은 본 발명의 제1실시예에 의한 테스트 소켓의 구성을 각각 나타내는 측면도.
도 4는 본 발명의 제2실시예에 의한 테스트 소켓의 구성을 각각 나타내는 측면도.
도 5는 본 발명에 의한 파인 피치별로 다양한 적층 러버 소켓의 구성을 나타내는 비교도.
도 6은 본 발명의 제3실시예에 의한 테스트 소켓의 구성을 각각 나타내는 측면도.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 테스트 소켓의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.

도 2를 참조하면, 본 발명에서 반도체 기기의 테스트 소켓(100)은 일측에 검사 대상인 반도체 기기(P)가 연결되고, 타측에는 검사 장치인 테스트 장치(D)가 연결됨으로써 반도체 기기(P)와 테스트 장치(D) 사이에서 이들을 전기적으로 연결시켜 준다. 가령, 테스트 소켓(100)의 도전 커넥터는 반도체 기기(P)에 구비되는 단자와 테스트 장치(D)의 단자를 상호 연결하여 반도체 기기(P)를 전기적으로 테스트할 수 있다. 여기서, 반도체 기기(P)의 단자는 도전 볼(ball)이 다수 형성되는 BGA(ball grid array) 형태의 단자가 사용될 수 있다.

여러 가지 타입의 테스트 소켓이 있겠지만, 본 발명의 일 실시예에 의한 테스트 소켓(100)은, 반도체 기기(P)와 테스트 장치(D) 사이에 개재되는 절연 소켓 바디, 반도체 기기와 테스트 장치를 전기적으로 연결하는 도전 커넥터를 포함함으로써, 상기 도전 실리콘 러버의 일측에는 반도체 기기(P)가 연결되고, 타측에는 테스트 기기(D)가 연결되어 검사를 수행할 수 있다.

도 3을 참조하면, 테스트 소켓(100)은, 반도체 기기(P)의 도전 볼(solder ball)과 테스트 장치(D)의 콘택 패드(contact pad)를 상호 연결하여 전기적 검사를 수행하는 테스트 소켓으로서, 다수 적층되는 반도체 기기(P)와 테스트 장치(D) 사이에 개재되는 절연성의 실리콘 바디(110), 상기 도전 볼 혹은 콘택 패드와 대응되는 실리콘 바디(110) 일부 영역에 자성 배열되는 도전 파우더(120)를 포함하되, 실리콘 바디(110) 및 도전 파우더(120)는 다수개로 분리 형성되고, 수직으로 적층된다.

가령, 테스트 소켓(100)은, 2단, 3단 혹은 그 이상 다단으로 러버 소켓(rubber socket)이 적층되어 구성될 수 있다. 본 발명의 일 실시예는, 테스트 소켓(100)은 반도체 기기(P) 측의 제1러버 소켓(100a)과 테스트 장치(D) 측의 제2러버 소켓(100b)을 포함하는 것으로 설명할 수 있다.

테스트 소켓(100)은, 제1실리콘 바디(110a), 상기 도전 볼과 대응되도록 제1실리콘 바디(110a)에 자성 배열되는 제1도전 파우더(120a)를 포함하는 제1러버 소켓(100a), 및 제2실리콘 바디(110b), 상기 콘택 패드와 대응되도록 제2실리콘 바디(110b)에 자성 배열되는 제2도전 파우더(120b)를 포함하는 제2러버 소켓(100b)을 포함한다.

본 발명의 다른 실시예 의하면, 도 4를 참조하면, 테스트 소켓(200)은, 반도체 기기(P) 측의 제1러버 소켓(200a)과 테스트 장치(D) 측의 제2러버 소켓(200b) 그리고 제1 및 제2러버 소켓(200a, 200b) 사이에 적층되는 제3러버 소켓(200c)을 포함하는 것으로 설명한다.

테스트 소켓(200)은, 제1실리콘 바디(210a), 상기 도전 볼과 대응되도록 제1실리콘 바디(210a)에 자성 배열되는 제1도전 파우더(220a)를 포함하는 제1러버 소켓(200a), 제2실리콘 바디(210b), 상기 콘택 패드와 대응되도록 제2실리콘 바디(220a)에 자성 배열되는 제2도전 파우더(220b)를 포함하는 제2러버 소켓(200b), 및 상기 제1 및 제2실리콘 바디(210a, 220a) 사이에 적층되는 제3실리콘 바디(210c), 상기 제1 및 제2도전 파우더(220a, 220b)와 대응되도록 제3실리콘 바디(210c)에 자성 배열되는 제3도전 파우더(220c)를 포함하는 제3러버 소켓(200c)을 포함한다.

제1러버 소켓(200a)의 제1실리콘 바디(210a)는 그 상면이 콘(corn) 타입 혹은 아치(arch) 타입으로 제공되어 개별 콘택을 보장할 수 있다. 또는 제2실리콘 바디(210b)의 상면에는 PI 필름이 더 포함될 수 있다. 따라서 PI 필름(212)은 개별 콘택을 강화하도록 콘택 홀을 구비한다. PI 필름(212)은 제1도전 파우더(220a)가 반복적인 검사 공정 과정에서 이탈하는 것을 방지할 수 있다.

제2러버 소켓(200b)은, 베이스 필름(222)을 더 포함할 수 있다. 제2실리콘 바디(210b)의 둘레에는 전자파 차단에 효과적인 SUS(Steel use stainless) 재질의 프레임이 더 설치될 수 있다.

제1 내지 제3실리콘 바디(210a, 210b, 210c)는, 절연 물질로 구성됨으로써 도전 파우더(220a, 220b, 220c)의 산화를 방지하고, 도전 파우더 간의 쇼트를 방지하며, 기타 이물질의 유입을 차단할 수 있다. 이를 위하여, 실리콘 바디(210a, 210b, 210c)는 당업계에서 사용하는 일반적인 실리콘 고무 수지가 사용될 수 있다.

특히, 제1 내지 제3실리콘 바디(210a, 210b, 210c)는 소정의 탄성을 가지고 수축 팽창하는 물질이라면 반드시 실리콘 고무 수지에 제한되지 않고, 가교 구조를 갖는 내열성 고분자 물질로서 폴리부타디엔 고무, 우레탄 고무, 천연 고무, 폴리이소플렌 고무 기타 탄성 고무를 포함할 수 있다.

도전 파우더(220a, 220b, 220c)는 자성 배열이 가능한 도전성 파티클이 배합될 수 있다. 특히, 자성 배열되는 도전성 파티클은 도전성이 우수한 금(Au) 및/또는 니켈(Ni) 파우더를 포함할 수 있다. 혹은 금(Au), 은(Ag), 철(Fe), 니켈(Ni), 혹은 코발트(Co) 기타 자성을 띠는 단독 금속 혹은 둘 이상의 합금으로 구성될 수 있다. 또한 전기 전도성을 크게 개선하기 위하여 도전 파우더 표면에 상기한 이종 금속 등이 도금 처리될 수 있다.

이와 같이 본 발명의 도전 파우더(220a, 220b, 220c)는 수직 방향으로 도전 경로를 형성하고, 검사 시 수직 방향에서 최소한의 가압에 의하여 도전 특성을 나타낼 수 있다. 가령, 상부에서 하부에 이르기까지 도전 파우더(220a, 220b, 220c)가 수직으로 정렬되어 있기 때문에, 적은 압력으로도 통전이 가능하고, 도전 밀도가 강화되며, 전기적 특성이 강화되어야 검사의 신뢰성을 보장할 수 있다.

또한, 본 발명의 도전 파우더(220a, 220b, 220c)는 수평 방향에서 이웃하는 도전 파우더 사이에서 쇼트가 발생하지 않는다. 파인 피치가 작아지면 인접한 도전 파우더 사이에 쇼트가 발생하기 쉬우나 러버 소켓(200a, 200b, 200c)을 다수개로 분리하여 자성 배열하고, 다단으로 적층하면 쇼트가 원천적으로 방지된다.

제1 내지 제3러버 소켓(200a, 200b, 200c)은 그 두께가 상이할 수 있다. 제3러버 소켓(200c)은 하나 이상으로 적층될 수 있다. 가령, 도 5를 참조하면, 파인 피치가 작아질수록(P1 -> P2) 상기한 적층 제3러버 소켓(200c)은 더 많아질 수 있다.

한편, 도면에 도시되어 있지 않지만, 실리콘 바디(210a, 210b, 210c)의 수직 정렬을 위하여 제1실리콘 바디(210a)의 저면에는 체결 홈을 구비하고, 제3실리콘 바디(210c)의 상면에는 체결 돌기를 구비하며, 마찬가지로 제3실리콘 바디(210c)의 저면에는 체결 홈을 구비하고, 제2실리콘 바디(210b)의 상면에는 체결 돌기를 구비할 수 있다.

또한, 실리콘 바디(210a, 210b, 210c) 사이에는 접착제가 더 제공될 수 있다. 특히 이방성 접착제를 사용하게 되면 분리 접합에 의하더라도 도전 파우더(220a, 220b, 220c)의 도전성을 강화할 수 있다.

도 6을 참조하면, 테스트 소켓(300)은, 반도체 기기의 도전 볼과 테스트 장치의 콘택 패드를 상호 연결하여 전기적 검사를 수행하는 테스트 소켓으로서, 제1실리콘 바디(310a), 상기 도전 볼과 대응되도록 제1실리콘 바디(310a)에 자성 배열되는 제1도전 파우더(320a), 및 제1도전 파우더(320a) 사이에 비드 형태로 혼합되는 제1폴리머 비드(330a)를 포함하는 제1러버 소켓(300a), 제2실리콘 바디(310b), 상기 콘택 패드와 대응되도록 제2실리콘 바디(310b)에 자성 배열되는 제2도전 파우더(320b) 및 제2도전 파우더(320b) 사이에 비드 형태로 혼합되는 폴리머 비드(330b)를 포함하는 제2폴리머 비드(330b)를 포함하는 제2러버 소켓(300b), 및 상기 제1 및 제2실리콘 바디(310a, 310b) 사이에 적층되는 제3실리콘 바디(310c), 상기 제1 및 제2도전 파우더(320a, 320b)와 대응되도록 제3실리콘 바디(310c)에 자성 배열되는 제3도전 파우더(320c) 및 제3도전 파우더(320c) 사이에 비드 형태로 혼합되는 제3폴리머 비드(330c)를 포함하는 제3러버 소켓(300c)을 포함하여 구성된다.

폴리머 비드(330a, 330b, 330c)는, 폴리메틸메타아크릴레이트(polymethyl methacrylate, PMMA)의 합성 수지 혹은 합성 고무 혹은 2종 이상의 PP, PE, PVC, PS 혹은 ABS의 폴리머 블랜드(polymer blend)를 포함할 수 있다.

폴리머 비드(330a, 330b, 330c)는 형상이 일정한 비드(bead) 형태로 제공되고, 그 형상은 특별히 제한되지 않는다. 다만, 도전 파우더 사이에서 가장 안정적인 공간 면적을 차지할 수 있기 위하여 구형으로 제공되는 것이 바람직하다. 혹은 폴리머 비드(330a, 330b, 330c)가 도전 파우더(320a, 320b, 320c)의 배열을 방해하지 않기 위하여도 구형으로 제공되는 것이 바람직하다.

따라서, 실리콘 고무 수지는 온도 상승에 따른 수축 팽창 정도가 커서 고온에서 열화되고 변형되는 성질이 있지만, 폴리머 합성 수지는 고온에서 내열성이 우수하여 이를 보완하는 성질이 있기 때문에, 그 변형 정도가 크게 완화될 수 있다. 이에 실리콘 고무 수지는 내열성이 비교적 열악해도, 여기에 폴리머 합성 수지를 보완하여 열 안정성이 더욱 강화될 수 있다.

이상에서 살펴본 바와 같이, 디자인 룰의 축소에 따라 파인 피치를 구현하는 전극 핀 사이의 간극(gap)이 점차 작아지면서 일정 두께 이상에서는 이웃한 전극 핀 사이의 간섭이 발생하고, 사선 형태로 자성 배열이 발생함으로써 쇼트 및 저항 증가의 원인이 되며, 본 발명은 대각선 형태의 자성 배열을 방지하기 위하여 소정 두께 이하로 러버 소켓을 분리 제작하고, 이를 접합하여 제공되는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.

300: 테스트 소켓 310: 실리콘 바디
320: 도전 파우더 330: 폴리머 비드
300a 내지 300c: 제1 내지 제3러버 소켓

Claims (10)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 반도체 기기의 도전 볼과 테스트 장치의 콘택 패드를 상호 연결하여 전기적 검사를 수행하는 테스트 소켓에 있어서,
   제1실리콘 바디, 상기 도전 볼과 대응되도록 제1실리콘 바디에 자성 배열되는 제1도전 파우더를 포함하는 제1러버 소켓;
   제2실리콘 바디, 상기 콘택 패드와 대응되도록 제2실리콘 바디에 자성 배열되는 제2도전 파우더를 포함하는 제2러버 소켓; 및
   상기 제1 및 제2실리콘 바디 사이에 적층되는 제3실리콘 바디, 상기 제1 및 제2도전 파우더와 대응되도록 제3실리콘 바디에 자성 배열되는 제3도전 파우더를 포함하는 제3러버 소켓을 포함하여 구성되고,
   상기 제1 내지 제3도전 파우더의 파인 피치는 0.35㎜ 이하이고,
   상기 테스트 소켓의 디자인 룰의 축소에 따라 파인 피치가 작아질수록 상기 제3러버 소켓의 적층 수는 증가하는 것을 특징으로 하는 테스트 소켓.
6. 반도체 기기의 도전 볼과 테스트 장치의 콘택 패드를 상호 연결하여 전기적 검사를 수행하는 테스트 소켓에 있어서,
   제1실리콘 바디, 상기 도전 볼과 대응되도록 제1실리콘 바디에 자성 배열되는 제1도전 파우더, 및 제1도전 파우더 사이에 비드 형태로 혼합되는 제1폴리머 비드를 포함하는 제1러버 소켓;
   제2실리콘 바디, 상기 콘택 패드와 대응되도록 제2실리콘 바디에 자성 배열되는 제2도전 파우더, 및 상기 제2도전 파우더 사이에 비드 형태로 혼합되는 제2폴리머 비드를 포함하는를 포함하는 제2러버 소켓; 및
   상기 제1 및 제2실리콘 바디 사이에 적층되는 제3실리콘 바디, 상기 제1 및 제2도전 파우더와 대응되도록 상기 제3실리콘 바디에 자성 배열되는 제3도전 파우더 및 상기 제3도전 파우더 사이에 비드 형태로 혼합되는 제3폴리머 비드를 포함하는를 포함하는 제3러버 소켓을 포함하여 구성됨을 특징으로 하는 테스트 소켓.
7. 제 6 항에 있어서,
   상기 제1러버 소켓은, PI 필름을 더 포함하여 구성됨을 특징으로 하는 테스트 소켓.
8. 제 6 항에 있어서,
   상기 제2러버 소켓은, 베이스 필름을 더 포함하여 구성됨을 특징으로 하는 테스트 소켓.
9. 제 6 항에 있어서,
   상기 제1 내지 제3러버 소켓은 그 두께가 상이한 것을 특징으로 하는 테스트 소켓.
10. 제 9 항에 있어서,
    상기 제1 내지 제3도전 파우더의 파인 피치는 0.35㎜ 이하이고,
    상기 테스트 소켓의 디자인 룰의 축소에 따라 파인 피치가 작아질수록 상기 제3러버 소켓의 적층 수는 증가하는 것을 특징으로 하는 테스트 소켓.
    

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