KR100952843B1 - 반도체 소자 테스트용 콘택터 및 그 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자 테스트용 콘택터(contactor) 및 그 제조방법에 관한 것으로서, 상하면에 각각 실리콘층이 적층 형성된 FPC(Flexible Printed Circuit)용 엔지니어링 필름(Engineering Film)으로서 상기 반도체 소자의 볼 리드에 대응하여 다수의 중앙홀이 형성된 중판과; 상기 중판의 상면에 적층 형성되는 CCL(Copper Clad Laminate) 필름으로서 상기 다수의 중앙홀에 일치하도록 다수의 상부홀이 형성된 상판과; 상기 중판의 하면에 적층 형성되는 CCL 필름으로서 상기 다수의 중앙홀에 일치하도록 다수의 하부홀이 형성된 하판; 및 상기 중앙홀, 상부홀 및 하부홀에 주입 형성된 도전성 또는 이방성의 실리콘 컴파운드(compound)를 포함하는 것을 특징으로 한다. 이에 의해, 종래기술에 비해 내구성, 내마모성, 복원성, 평탄도, 가공성, 세정력 등이 향상된 반도체 소자 테스트용 콘택터를 얻을 수 있다.

BGA 소자, 테스트 소켓, 실리콘 콘택터, 연성회로기판(FPC)

Description

반도체 소자 테스트용 콘택터 및 그 제조방법{SEMICONDUCTOR DEVICE TEST CONTACTOR AND MANUFACTURING METHOD THEREOF}

본 발명은 반도체 소자의 전기적 성능을 테스트하기 위해 사용되는 것으로서, 상기 반도체 소자와 테스트 소켓 보드 사이에 개재되어 양자 간 전기적 연결 상태를 확보하도록 해주는 콘택터 및 그 제조방법에 관한 것이다.

종래의 반도체 소자 테스트용 콘택터는 반도체 소자와 테스트 소켓 보드 사이에 개재되어 접촉에 의한 가압, 마찰 등의 반복으로 수명이 짧아 자주 교체하여야 한다는 문제가 있었다.

반도체 소자 테스트용 콘택터에 관하여 최근 제안된 것으로서, 특허등록 제10-0448414호 "집적화된 실리콘 콘택터 및 그 제작장치와 제작방법", 실용신안등록 제20-0278989호 "접적화된 실리콘 콘택터의 링타입 콘택터 패드" 등이 존재한다.

그러나, 상기 등록된 특허 및 실용신안 등에 개시된 기술을 포함하여 현재까지 사용되고 있는 거의 모든 콘택터에 있어서 여전히 제품의 사용수명 연장에 관한 요구가 있어 왔다.

본 발명의 목적은 종래기술에 비해 더 우수한 성능 및 사용수명을 갖는 반도체 소자 테스트용 콘택터 및 그 제조방법을 제공하는 데 있다.

상기 목적을 달성하기 위해, 본 발명은 반도체 소자 테스트용 콘택터(contactor)에 있어서, 상하면에 각각 실리콘층이 적층 형성된 FPC(Flexible Printed Circuit)용 엔지니어링 필름(Engineering Film)으로서 상기 반도체 소자의 볼 리드에 대응하여 다수의 중앙홀이 형성된 중판과; 상기 중판의 상면에 적층 형성되는 CCL(Copper Clad Laminate) 필름으로서 상기 다수의 중앙홀에 일치하도록 다수의 상부홀이 형성된 상판과; 상기 중판의 하면에 적층 형성되는 CCL 필름으로서 상기 다수의 중앙홀에 일치하도록 다수의 하부홀이 형성된 하판; 및 상기 중앙홀, 상부홀 및 하부홀에 주입 형성된 도전성 또는 이방성의 실리콘 컴파운드(compound)를 포함하는 것을 특징으로 하는 반도체 소자 테스트용 콘택터를 제공한다.

여기서, 상기 실리콘층은 절연 실리콘층 및/또는 방열 실리콘층일 수 있다.

그리고, 상기 상부홀과 상기 하부홀은 크기가 같으며, 상기 중앙홀은 상기 상부홀과 상기 하부홀보다 크기가 작도록 할 수도 있다.

이때, 상기 FPC용 엔지니어링 필름은 폴리이미드(polyimide) 또는 프리프레그(prepreg)일 수도 있다.

또한, 상기 상부홀과 상기 하부홀의 내벽면에 전도성 금속을 함유하는 도금막이 형성될 수도 있다.

이때, 상기 도금막은 구리, 니켈, 금이 무전해 도금공정을 통해 순차로 적층 형성된 것일 수도 있다.

그리고, 상기 상부홀의 상면 및 상기 하부홀의 하면 중 적어도 하나에는 전도성 금속을 함유하는 도금판이 소정 두께로 돌출 형성되어 상기 실리콘 컴파운드의 일단부를 접촉 지지할 수도 있다.

이때, 상기 도금판은 중앙에 관통홀이 형성되고, 상기 실리콘 컴파운드의 일단부는 상기 관통홀을 통해 직접 외부에 노출되도록 할 수도 있다.

한편, 상기 목적을 달성하기 위해 본 발명은 반도체 소자 테스트용 콘택터의 제조방법에 있어서, FPC용 엔지니어링 필름 재질의 중판에 상기 반도체 소자의 볼 리드에 대응하는 다수의 중앙홀을 형성하고 상기 중판의 상하면에 각각 실리콘층을 적층 형성한 후, 상기 중앙홀에 도전성 또는 이방성의 실리콘 컴파운드를 주입 형성하는 단계와; CCL(Copper Clad Laminate) 필름 재질의 상판에 상기 중앙홀에 일치하도록 다수의 상부홀을 형성하고 상기 상부홀에 도전성 또는 이방성의 실리콘 컴파운드를 주입 형성하는 단계와; CCL 필름 재질의 하판에 상기 중앙홀에 일치하도록 다수의 하부홀을 형성하고 상기 하부홀에 도전성 또는 이방성의 실리콘 컴파운드를 주입 형성하는 단계; 및 상기 상판, 중판 및 하판을 적층시켜 접착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 테스트용 콘택터 제조방법을 제공한다.

여기서, 상기 상부홀과 상기 하부홀은 크기가 같으며, 상기 중앙홀은 상기 상부홀과 상기 하부홀보다 크기가 작을 수도 있다.

그리고, 상기 상판과 상기 하판은 각각 상기 상부홀과 상기 하부홀이 형성된 후, 각 홀의 내벽면에 전도성 금속을 함유하는 도금막이 형성될 수도 있다.

또한, 상기 상부홀의 상면 및 상기 하부홀의 하면 중 적어도 하나에는 전도성 금속을 함유하는 도금판이 소정 두께로 돌출 형성될 수도 있다.

이상과 같은 본 발명에 따른 반도체 소자 테스트용 콘택터 및 그 제조방법에 의하면, 폴리이미드, 프리프레그 등의 FPC용 엔지니어링 필름에 의해 전체 구조를 형성함으로써 종래의 실리콘 성분을 갖는 콘택터 구조에 비해 내구성, 내마모성, 내마찰성, 사용수명 등의 면에서 향상된 반도체 소자 테스트용 콘택터를 얻을 수 있다.

또한, 본 발명에 따른 반도체 소자 테스트용 콘택터 및 그 제조방법에 의하면, 중판의 상하면에 적층 형성되는 실리콘층을 구비함으로써 콘택터의 두께 조절이 용이할 뿐 아니라 특히 방열 실리콘층인 경우 콘택터에 축적된 열이 원활하게 발산될 수 있으므로 제품수명의 향상을 도모할 수 있다.

또한, 본 발명에 따른 반도체 소자 테스트용 콘택터 및 그 제조방법에 의하면, 상부홀과 하부홀의 크기를 동일하게 하고 중앙홀의 크기를 이보다 작게 형성함으로써 각 홀 내부에 공통적으로 주입되는 도전성 실리콘 컴파운드가 중앙폭이 좁은 장구형을 형성하게 되며, 이에 따라 상하면의 접촉 가압 시 폭이 좁은 중앙 부 분은 압축으로 인해 밀도가 향상됨에 따라 상하 방향의 도전성을 향상시킬 수 있다.

또한, 본 발명에 따른 반도체 소자 테스트용 콘택터 및 그 제조방법에 의하면, 도전성 실리콘 컴파운드가 삽입되는 홀의 내벽면으로 도금막을 형성함으로써 반도체 소자로부터 테스트 소켓 보드로 이어지는 상하 방향의 도전성을 향상시킬 수 있다.

또한, 본 발명에 따른 반도체 소자 테스트용 콘택터 및 그 제조방법에 의하면, 콘택터의 상판 또는 하판에서 실리콘 컴파운드가 형성된 부분의 표면에 도금판을 돌출 형성함으로써 상기 실리콘 컴파운드를 일정한 형태로 유지할 수 있고 콘택터의 접촉 성능을 향상시킬 수 있다.

본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터(이하, 간략히 "콘택터"라고도 함, 100)는, 도 1에 도시된 바와 같이, 반도체 소자(10)와 테스트 소켓 보드(20)의 사이에 마련되어 상·하 전기적 연결을 확보하기 위해 사용된다.

구체적으로는, 반도체 소자(10)는 하면에 볼 그리드 어레이(ball grid array, BGA)를 구성하는 볼 리드(ball lead, 11)가 돌출 형성되어 있으며, 이에 대응하여 하부의 테스트 소켓 보드(20)는 상면에 다수의 접촉 패드(contact pad, 21)가 돌출 형성된다. 반도체 소자 테스트용 콘택터(100)는 상기한 볼 리드(11)와 접촉 패드(21) 간의 전기적 연결을 확보하는 기능을 담당한다.

콘택터(100)는 상판(110), 중판(120) 및 하판(130)으로 이루어져 있으며, 각 판(110, 120, 130)에는 서로 대응하는 위치에 홀(111, 121, 131)이 형성된다. 각 홀의 내부에는 상하 공통되게 실리콘 컴파운드(140)로 채워져 있다.

중판(120)은 폴리이미드(polyimide) 또는 프리프레그(prepreg) 등의 엔지니어링 필름(engineering film)으로서 통상 연성회로기판(flexible printed circuit, FPC)의 재료에 적용되는 것을 사용한다.

상판(110)과 하판(130)으로는 CCL(copper clad laminate) 필름을 가공하여 사용한다.

CCL 필름은 폴리이미드, 프리프레그 등으로 이루어진 필름의 상하면에 구리 박막이 접착된 것으로서 이 또한 FPC에 적용되는 필름의 일종이다.

상판(110)과 하판(130)은 이러한 CCL 필름에 홀(111, 131)을 형성한 후, 무전해 구리 도금공정을 통해 상기 구리 박막 상에 그리고 상기 홀(111, 131) 내벽면에 소정 두께의 구리 박막을 추가 형성한다. 그리고 나서, CCL 필름 표면에 감광성 필름을 입힌 후 노광, 현상 및 부식 공정을 수행함으로써 표면에 원하는 회로의 형상(도 3 참조)을 갖춘 후, 상기 구리로 도금된 회로 및 홀(111, 131) 내벽면에 다시 니켈 및 금을 무전해 도금공정을 통해 순차로 적층 형성함으로써 얻을 수 있다.

이와 같이, 종래 FPC의 제조에 사용되던 재료를 콘택터(100)의 주 재료로서 사용함으로써, 종래의 절연성 실리콘에 의하던 경우에 비해 콘택터(100)의 내마모성 및 내구성을 향상시킬 수 있다.

한편, 중판(120)의 상면 및 하면에는 각각 절연성 실리콘막(122, 123)을 형성함으로써 상판(110) 및 하판(130)과의 적층 형성 시 접착성을 향상시킬 수 있을 뿐 아니라, 콘택터(100)의 완성 시 상하 가압 접촉에 대한 탄성 복원력을 갖도록 할 수 있다. 절연성 실리콘막(122, 123)과 상, 하판(110, 130) 간의 접착은 실리콘 전처리제(silicon primer)의 도포 및 가열에 의해 달성된다.

특히, 실리콘막(122, 123)은 방열 기능을 추가 구비할 수도 있으며, 이를 위해서는 통상의 실리콘에 산화알루미늄(Al₂O₃) 분말을 첨가하여 골고루 분산시킴으로써 달성될 수 있다. 고주파 집적회로용 테스트 소켓(Test Socket)에 적용되는 콘택터의 경우, 상기 테스트 소켓으로부터 많은 열이 발생하기 때문에 방열 실리콘막을 통해 이를 원활하게 외부로 방출시킬 필요가 있다.

실리콘 컴파운드(compound, 140)는 실리콘 기질에 금(Au), 은(Ag) 등의 도전성 금속 소재의 미세볼(ball)이 분산된 형태를 띤다.

이때, 실리콘 컴파운드(140)는, 그 내부에 분산되는 미세볼의 밀도를 조절함으로써, 미세볼들 간 항시 접촉이 유지되어 외부로부터 상하 가압되지 않는 경우에도 접촉과 동시에 상하 통전이 바로 이루어지게 하는 도전성 실리콘 컴파운드로 구비될 수 있고, 이와 달리 상하 가압되는 경우에 한하여 상하 미세볼들 간 접촉이 이루어져 비로소 도전성을 나타내는 이방성 실리콘 컴파운드로 구비될 수도 있다.

실리콘 컴파운드(140)는 상, 중, 하 각판(110, 120, 130)의 제조 시 스크린 인쇄 또는 진공주입 방식으로 각 해당 홀(111, 121, 131)에 주입될 수 있으며, 이후 경화(curing) 공정에 의해 고화(固化)된다.

실리콘 컴파운드(140) 내의 상기 미세볼은 상하로 자기장(magnetic field)을 형성함으로써 종방향으로 정렬된 형태를 취하도록 할 수도 있으며, 단순히 골고루 분산된 형태를 취할 수도 있다.

한편, 상판(110)과 하판(130)의 홀(111, 131) 내측면으로는 각각 도금막(112, 132)을 형성함으로써 실리콘 컴파운드(140)의 상하 통전 기능을 향상시킬 수도 있다.

각 도금막(112, 132)은 전도성 금속을 함유하며, 특히 구리(Cu), 니켈(Ni), 금(Au)이 순차 적층된 형태의 다중막 구조를 취할 수 있다. 여기서 구리(Cu) 층의 형성은 상기한 무전해 구리 도금공정 및 감광성 필름의 도포 후 노광, 현상, 부식 공정에 의해 달성될 수 있으며, 니켈 및 금의 적층 형성은 각각 상기 구리 층에 대한 무전해 도금 공정에 의해 달성될 수 있다. 상기 니켈의 도금은 구리 박막 상에 금이 직접 도금될 수 없기 때문에 상기 금 도금의 수행을 매개하기 위한 공정으로서 필요하다.

이에 따라, 실리콘 컴파운드(140)가 볼 리드(11)와 접촉패드(21)에 의해 상하 접촉 가압되는 경우, 상하 통전은 상하 미세볼(ball)들 간의 접촉에 의해 달성될 뿐 아니라 그 둘레에 형성되는 도금막(112, 132)에 의해 보완될 수 있다.

또한, 본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터(100)는 홀(111, 121, 131)의 형상에 있어서, 도시된 바와 같이, 상판(110)에 형성되는 상부홀(111)과 하판(130)에 형성되는 하부홀(131)은 동일한 크기를 갖도록 하고, 중판(120)에 형성되는 중앙홀(121)은 크기를 다소 작게 형성하도록 한다. 즉, 홀들(111, 121, 131)에 삽입되는 실리콘 컴파운드(140)가 중앙부가 좁고 상하부가 넓 은 장구 형태를 취하도록 한다.

이와 같이 장구 형태를 갖는 실리콘 컴파운드(140)에 의하면, 콘택터(100)의 상하 가압 접촉 시 동일한 상하 가압에 의할 때 중앙홀(121) 부분에서의 압력이 가장 높게 형성될 수 있으며, 이에 따라 상기 중앙홀(121) 부분의 미세볼들의 분포 밀도가 가장 높게 나타날 수 있으며 결국 이 부분에서의 미세볼들 간 상하 접촉이 더욱 확실하게 이루어질 수 있다.

한편, 반도체 소자 테스트용 콘택터(100)는 볼 리드(11)가 접촉하는 상면 부분의 마모가 가장 심하고, 접촉 패드(21)가 접촉하게 되는 하면 부분에서도 어느 정도의 마모가 있으므로, 이러한 경우에 대비하여, 도 2에 도시된 바와 같이, 상판(110)의 상면과 하판(130)의 하면에 각각 도금판(113, 133)을 형성할 수도 있다.

도금판(113, 133)의 형성은 상기한 무전해 도금공정의 마지막 단계인 금 도금공정에서 도금되는 금의 두께를 두껍게 형성함으로써 달성된다. 이때, 도금되는 금의 두께가 두꺼워짐에 따라 도금판(113, 133) 중앙의 홀(도 5의 h 참조)이 점차 좁아지게 형성된다.

콘택터(100)는 이들 도금판(113, 133)을 구비함으로써 볼 리드(11)와 접촉 패드(21)의 접촉 마찰로 인한 손상, 특히 실리콘 컴파운드(140)의 이탈을 방지할 수 있다.

도금판(113, 133)은 각각 실리콘 컴파운드(140)가 외부로 노출이 되지 않도록 원판 형상을 가질 수도 있으며, 도 2에 도시된 바와 같이 각각 내측 중앙에 홀을 형성함으로써 도전성 실리콘 컴파운드(140)의 상단 부분의 일부가 직접 외부로 노출되도록 할 수도 있다.

실리콘 컴파운드(140)의 상단 부분 일부가 상기 홀을 통해 직접 노출되도록 형성한 경우에는 도금판(113, 133)과 실리콘 컴파운드(140)의 상하단부가 함께, 상세하게는 실리콘 컴파운드(140)의 상·하단부가 상기 도금판(113, 133)에 우선하여 볼 리드(11)와 접촉 패드(21)에 접촉된다.

도금판(113, 133)은 도 2에 도시된 바와 같이 콘택터(100)의 상·하면 동시에 형성될 수도 있으며, 상면 또는 하면의 어느 한 부분에만 형성되도록 할 수도 있다.

도금판(113, 133)의 형성 두께 또한 수요에 따라 두껍게 또는 얇게 형성할 수 있다. 두께의 조절은 상기한 바와 같이 금 도금막의 도금되는 두께를 조절함으로써 가능하다.

도 3은 도 1에 도시된 반도체 소자 테스트용 콘택터(100)의 평면도로서, 하판(130) 상에 중판(도면 미도시)과 상판(110)이 순차 적층된 바를 나타내고 있다.

상판(110)의 내측으로는 다수의 배열된 상부홀(111) 및 각 홀(111)의 내부에 실리콘 컴파운드(140)가 충진되어 있다.

또한, 홀(111)의 둘레로는 실리콘 컴파운드(140)의 테두리에 형성된 도금막(112)이 반경 방향으로 소정 폭을 가지고 연장 형성된다.

한편, 반도체 소자 테스트용 콘택터(100)는 도 3에 도시된 바와 같이 원형 단면을 가질 수도 있으나, 이에 한정되는 것은 아니며 정사각형의 단면 형상 기타 다른 다각형의 단면 형상을 가지도록 할 수도 있다.

본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터의 제조방법은 상기한 콘택터(100)를 제조하는 방법에 관한 것으로서 도 4 및 도 5에 도시된 바를 참조하여 설명하기로 한다.

본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터의 제조방법은 상, 중, 하판(110, 120, 130)을 각각 별도로 제조한 후 서로 결합하는 순서로 진행한다.

먼저, 중판(120)의 제조 과정을 살펴보면, 도 4에 도시된 바와 같이, 먼저 폴리이미드 필름 또는 프리프레그 필름으로 이루어진 FPC용 엔지니어링 필름(120)을 준비한다(a).

그리고, 이 엔지니어링 필름(120)에 대하여는 반도체 소자(도 1의 10)의 볼 리드(도 1의 11)에 대응하는 배열을 갖는 다수의 홀(121)을 형성하는 과정을 수행한다(b). 홀(121)의 형성 방법은 통상적으로 포토레지스트(photoresist)를 통한 자외선 노광 및 식각의 방법에 의할 수 있다.

다음으로는, 엔지니어링 필름(120)의 상,하면에 각각 실리콘막(122, 123)을 형성한다(c). 실리콘막(122, 123)의 형성은 통상적으로 엔지니어링 필름(120)을 상하 금형 사이에 개재시킨 후, 상기 금형 사이로 실리콘을 주입(injection)한 후 경화시킴으로써 달성된다.

마지막으로, 상·하면에 실리콘막(122, 123)이 형성된 엔지니어링 필름(120)의 각 홀(121)에는 도전성의 금속 미세볼이 분산 함유된 실리콘 컴파운드(140-1)를 주입 및 경화시켜 비로소 완성된 중판(120)을 얻는다(d).

실리콘 컴파운드(140-1)의 주입 및 경화는 먼저 엔지니어링 필름(120)의 상면에 실리콘 컴파운드(140-1)를 스크린(screen) 인쇄를 통해 주입하거나 진공주입한 후 이를 경화(curing)시키는 방법에 의한다.

통상, 엔지니어링 필름(120)의 두께는 80㎛로, 상,하면의 실리콘막(122, 123)은 엔지니어링 필름(120) 두께의 1/2 내외로, 도금막(124)은 25㎛ 내외의 두께를 갖도록 할 수 있다.

상판(110)의 제조 과정은, 도 5에 도시된 바와 같이, 먼저 폴리이미드 필름 또는 프리프레그 필름의 상하면에 구리 박막이 형성되어 있는 CCL 필름(110)을 준비한다(a).

그리고, 이 CCL 필름(110)에 대하여는 상기한 중앙홀(121)의 위치와 대응하되 상기 중앙홀(121)보다는 다소 직경이 크도록 다수의 홀(111)을 형성하는 과정을 수행한다(b).

다음으로, CCL 필름(110)에 대하여 전체적으로 무전해 구리 도금공정을 수행함으로써 상면의 구리 박막을 포함하여 각 홀(111)의 내벽면에도 구리 도금막(112-1)을 형성한다(c).

다음으로, 상판(110)에 구현하고자 하는 회로를 형성하기 위해(도 3 참조), CCL 필름(110) 상에 감광성 필름을 입히고 나서 자외선 노광, 현상 및 에칭 공정을 수행함으로써 상기 구리 도금막(112-1)에 대하여 불필요한 부분을 제거하여 성형된 구리 도금막(112-2)을 얻는다(d).

그리고 나서, 상기 성형된 구리 도금막(112-2) 상에 순차적으로 무전해 도금 공정을 수행하여 니켈과 금을 차례로 적층 형성한다(e).

이때, 금 도금의 경우, 도금막(112)의 두께 조절을 위해 필요에 따라 두껍게 또는 얇게 형성되도록 할 수 있다.

마지막으로, CCL 필름(110)의 각 홀(111)에는 금속 미세볼이 분산 함유된 실리콘 컴파운드(140-2)를 주입 및 경화시켜 비로소 완성된 상판(110)을 얻는다(f).

도 5의 (f)는 홀(111)의 상면으로 금 도금량을 두껍게 형성하여 도금판(113)을 이루도록 한 것이다. 이때, 무전해 금 도금공정을 통해 형성되는 도금판(113)의 두께에 따라, 상기 도금판(113)의 내측 중앙에 홀(h)이 형성되도록 할 수도 있으며 더욱 두껍게 도금함으로써 홀(h)이 없는 판상으로도 형성할 수 있다.

통상, 상판(110)의 두께는 80㎛로, 도금막(124)은 25㎛ 내외의 두께를 갖도록 할 수 있으며, 고분자 절연층(110)의 상면에 형성되는 도전막(112) 및 도금판(113)의 총 두께는 필요에 따라 25~70㎛로 한다.

한편, 이상에서는 CCL 필름(110)의 홀(111)과 함께 일측 표면(즉, 상면)에 대하여만 무전해 구리 도금공정을 수행하는 것으로 설명하였으나, 본 발명에 따른 반도체 소자 테스트용 콘택터 제조방법은 이에 한정되는 것은 아니며 필요에 따라서는 상기 CCL 필름(110)의 하면에 대하여도 무전해 구리 도금공정을 수행할 수도 있다. 이 경우에는, 도전막(112)이 CCL 필름(110)의 하면을 통해서도 원판 형상으로 연장 형성되어 전체적으로 상하 대칭되는 형상을 취하게 된다.

하판(130)의 제조 과정은 상기한 상판(110)의 경우와 대동소이하므로 여기서는 이에 대한 설명을 생략하기로 한다.

이상과 같이 상, 중, 하판(110, 120, 130)의 개별 제조 과정이 완료되면 각각 서로 적층시켜 접착함으로써 반도체 소자 테스트용 콘택터(도 1의 100)의 제조를 완성한다. 이때, 각 판의 상·하 부착은 중판(120)의 상·하면에 각각 형성된 실리콘막(122, 123)과 이에 면접하게 되는 상판(110) 및 하판(130)과의 사이에 실리콘 전처리제를 도포 및 경화시킴으로써 서로 접착시키는 방법에 의한다.

한편, 이상과 같은 반도체 소자 테스트용 콘택터(100) 및 이의 제조방법은 본 발명의 이해를 돕기 위해 설명한 것에 불과할 뿐 본 발명의 기술적 범위 내지 권리범위를 한정하는 것으로 이해되어서는 안 된다.

본 발명의 권리범위 내지 기술적 범위는 후술하는 특허청구범위 및 그 균등범위에 의해 정하여진다.

도 1은 본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터의 사용 상태를 도시한 측단면도,

도 2는 도 1의 반도체 소자 테스트용 콘택터의 변형례를 도시한 측단면도,

도 3은 도 1의 반도체 소자 테스트용 콘택터의 평면도,

도 4 및 도 5는 각각 본 발명의 실시예에 따른 반도체 소자 테스트용 콘택터의 제조방법을 설명하기 위한 공정순서도이다.

<도면의 주요 부분에 대한 부호의 설명>

10: 반도체 소자 11: 볼 리드

20: 테스트 소켓 보드 21: 접촉 패드

100: 반도체 소자 테스트용 콘택터 110: 상판

111, 121, 131: 홀 112, 132: 도금막

113, 133: 도금판 120: 중판

122, 123: 실리콘막 130: 하판

140: 실리콘 컴파운드

Claims (13)

1. 반도체 소자 테스트용 콘택터(contactor)에 있어서,

   상하면에 각각 실리콘층이 적층 형성된 FPC(Flexible Printed Circuit)용 엔지니어링 필름(Engineering Film)으로서 상기 반도체 소자의 볼 리드에 대응하여 다수의 중앙홀이 형성된 중판과;

   상기 중판의 상면에 적층 형성되는 CCL(Copper Clad Laminate) 필름으로서 상기 다수의 중앙홀에 일치하도록 다수의 상부홀이 형성된 상판과;

   상기 중판의 하면에 적층 형성되는 CCL 필름으로서 상기 다수의 중앙홀에 일치하도록 다수의 하부홀이 형성된 하판; 및

   상기 중앙홀, 상부홀 및 하부홀에 주입 형성된 도전성 또는 이방성의 실리콘 컴파운드(compound)를 포함하는 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
2. 제1항에 있어서,

   상기 실리콘층은 절연 실리콘층인 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
3. 제1항 또는 제2항에 있어서,

   상기 실리콘층은 방열 실리콘층인 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
4. 제1항에 있어서,

   상기 상부홀과 상기 하부홀은 크기가 같으며, 상기 중앙홀은 상기 상부홀과 상기 하부홀보다 크기가 작은 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
5. 제4항에 있어서,

   상기 FPC용 엔지니어링 필름은 폴리이미드(polyimide) 또는 프리프레그(prepreg)인 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
6. 제5항에 있어서,

   상기 상부홀과 상기 하부홀의 내벽면에 전도성 금속을 함유하는 도금막이 형성된 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
7. 제6항에 있어서,

   상기 도금막은 구리, 니켈, 금이 무전해 도금공정을 통해 순차로 적층 형성된 것임을 특징으로 하는 반도체 소자 테스트용 콘택터.
8. 제1항에 있어서,

   상기 상부홀의 상면 및 상기 하부홀의 하면 중 적어도 하나에는 전도성 금속을 함유하는 도금판이 소정 두께로 돌출 형성되어 상기 실리콘 컴파운드의 일단부 를 접촉 지지하는 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
9. 제8항에 있어서,

   상기 도금판은 중앙에 관통홀이 형성되고, 상기 실리콘 컴파운드의 일단부는 상기 관통홀을 통해 직접 외부에 노출되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터.
10. 반도체 소자 테스트용 콘택터의 제조방법에 있어서,

    FPC용 엔지니어링 필름 재질의 중판에 상기 반도체 소자의 볼 리드에 대응하는 다수의 중앙홀을 형성하고 상기 중판의 상하면에 각각 실리콘층을 적층 형성한 후, 상기 중앙홀에 도전성 또는 이방성의 실리콘 컴파운드를 주입 형성하는 단계와;

    CCL(Copper Clad Laminate) 필름 재질의 상판에 상기 중앙홀에 일치하도록 다수의 상부홀을 형성하고 상기 상부홀에 도전성 또는 이방성의 실리콘 컴파운드를 주입 형성하는 단계와;

    CCL 필름 재질의 하판에 상기 중앙홀에 일치하도록 다수의 하부홀을 형성하고 상기 하부홀에 도전성 또는 이방성의 실리콘 컴파운드를 주입 형성하는 단계; 및

    상기 상판, 중판 및 하판을 적층시켜 접착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 테스트용 콘택터 제조방법.
11. 제10항에 있어서,

    상기 상부홀과 상기 하부홀은 크기가 같으며, 상기 중앙홀은 상기 상부홀과 상기 하부홀보다 크기가 작은 것을 특징으로 하는 반도체 소자 테스트용 콘택터 제조방법.
12. 제10항에 있어서,

    상기 상판과 상기 하판은 각각 상기 상부홀과 상기 하부홀이 형성된 후, 각 홀의 내벽면에 전도성 금속을 함유하는 도금막이 형성되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터 제조방법.
13. 제10항에 있어서,

    상기 상부홀의 상면 및 상기 하부홀의 하면 중 적어도 하나에는 전도성 금속을 함유하는 도금판이 소정 두께로 돌출 형성되는 것을 특징으로 하는 반도체 소자 테스트용 콘택터 제조방법.

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