KR20090072991A - 패턴 형성 방법, 반도체 제조 장치 및 기억 매체 - Google Patents

패턴 형성 방법, 반도체 제조 장치 및 기억 매체 Download PDF

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도쿄엘렉트론가부시키가이샤
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Abstract

기판상의 막에 플라즈마 에칭에 의해 평행한 라인 형상의 패턴을 형성하는 에칭 방법에 있어서, 상기 패턴의 미세화를 도모한다.
1층째에 형성된 원래의 패턴을 기점으로 해서 2층째에 형성한 마스크 패턴의 위에 박막을 성막하고, 또한 플라즈마에 의해 이방성 에칭을 실행해서, 1층째의 막에 형성되어 있던 마스크 패턴의 마스크 부분의 폭방향 중앙부의 위치에 대응하는 영역을 사이에 두고 대향하도록 형성된 2개의 마스크 부분의 사이에 있어서, 이들 마스크 부분의 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 3층째의 막의 표면을 노출시키는 동시에, 상기 2개의 마스크 패턴 이외의 서로 인접하는 마스크 부분의 사이에는 연속된 퇴적 부분을 남긴 후, 상기 마스크 부분을 제거한다. 그 후, 상기 퇴적 부분을 마스크로 해서 상기 하층의 막을 플라즈마에 의해 에칭한다.

Description

패턴 형성 방법, 반도체 제조 장치 및 기억 매체{PATTERN FORMING METHOD, SEMICONDUCTOR DEVICE MANUFACTURING APPARATUS AND STORAGE MEDIUM}
본 발명은 패턴 형성 방법, 반도체 제조 장치 및 상기 방법을 실행하는 컴퓨터 프로그램을 저장한 기억 매체에 관한 것이다．
일반적으로, 반도체 장치의 제조 공정에 있어서는 포토리소그래피 기술을 이용하여 피처리 기판인 반도체 웨이퍼(이하, 웨이퍼라 함)상에 다층화된 미세한 배선 구조를 형성하고 있다. 포토리소그래피 기술에 있어서는 예를 들면 절연막 등의 피에칭막의 상층에 개구부를 구비한 마스크를 적층하고, 이 개구부를 거쳐서 피에칭막을 에칭한 후, 이 마스크를 제거하는 것에 의해 배선 구조를 패터닝하고 있다.
상기 마스크는 예를 들면 웨이퍼 표면에 감광성의 수지로 이루어지는 레지스트막을 도포하고, 노광, 현상 공정을 경유해서 이 레지스트막에 상술한 배선 구조에 대응한 개구부를 패터닝하는 것에 의해 형성된다. 따라서, 상기 노광 공정이 이용되는 노광 장치의 해상도에 의해서 배선 구조의 미세함이 영향을 받는 것에 의 해, 노광의 선폭은 배선의 선폭과 대략 동등하게 된다.
반도체 장치의 일예로서 NAND형 플래시 메모리의 회로 구조를 도면에 나타낸다. 도 13a는 상측에서 상기 회로 구조를 본 도면이고, 도 13b는 도 13a에 있어서의 A-A화살표 단면도이다. 도면 중 "11"은 워드선이라 불리는 기판(10) 표면에 직선형상으로 복수 형성된 적층 구조를 갖는 막이며, 상측에서 보면 서로 병행하도록 형성되어 있다. 도 13b에 나타내는 바와 같이, 워드선(11)은 예를 들면 산화 실리콘막(15), 폴리 실리콘막(16), ONO막(17), 폴리 실리콘막(18)이 아래부터 이 차례로 적층되어 구성되어 있다.
또, 기판(10) 표면에는 상기 워드선(11)간을 타고 넘도록 도체인 실리콘막(12)이 다수 형성되고, 이들 실리콘막(12)은 워드선(11)과 직교하도록 배열되어 있고, 액티브로 불리는 서로 병행하는 전기가 흐르는 복수의 라인(12A)을 형성하고 있다. 그리고, 도 13a에 있어서 점선으로 둘러싸인 실리콘막(12)의 배열 방향과 워드선(11)의 교차 부분(19)은 트랜지스터의 역할을 갖도록 구성되어 있으며, 교차 부분(19)에 있어서의 ONO막(17)에는 전하가 축적된다.
워드선(11)의 폭의 크기, 인접하는 워드선(11)간에 있어서의 홈(11A)의 폭의 크기를 각각 L1, L2로 하면, L1에 대해 L2가 지나치게 큰 경우에는 충분히 ONO막(17)에 전하가 축적되지 않을 우려가 있다. 또한, L2에 대해 L1이 지나치게 큰 경우에는 워드선(11)간에 있어서의 인접하는 폴리 실리콘막(15, 15간 및 17, 17간)의 기생 용량이 커져, 이들 막 사이에 전하가 축적되어 버리거나, 이들 막(15, 15간 및 17, 17간)에서 전기가 흘러 버림으로써 디바이스로서의 기능을 할 수 없게 될 우려가 있기 때문에, 대략 L1 : L2 = 1 : 1로 되도록 구성될 필요가 있다. 또한, 실리콘막(12)에 의한 라인(12A)의 폭의 크기, 인접하는 상기 라인(12A)의 간격의 크기를 각각 L3, L4로 하면, 디바이스의 기능을 담보하기 위해 이들 L3 및 L4는 L1, L2와 대략 동일한 크기로 되도록 구성된다.
이와 같이 L1∼L4간의 크기를 대략 동일하게 할 필요가 있기 때문에, 이 NAND형 플래시 메모리에 있어서는 L1, L2, L3, L4를 각각 작게 하는 동시에 워드선(11)과 액티브의 라인(12A)을 고밀도로 형성할수록 트랜지스터의 기능을 갖는 상기 교차 부분(19)의 고집적화를 도모할 수 있고, 그것에 의해서 기억량의 증가를 도모할 수 있다. 그와 같이 배선을 미세하게 형성하기 위해 노광의 해상도를 높게 하여, 레지스트의 하층의 피에칭막에 선폭의 가느다란 패턴을 고밀도로 형성하는 것이 요구되고 있다.
그러한 배경으로부터 노광 장치로서는 점차 미세한 선폭으로 노광을 실행하는 것이 이용되도록 되어 있고, 종래는 KrF 엑시머 레이저를 이용하여 130 ㎚ 정도의 선폭으로 노광을 실행하는 노광 장치가 이용되고 있었지만, 그러한 노광 장치 대신에 ArF 엑시머 레이저를 이용해서 70 ㎚ 정도의 선폭으로 노광을 실행하는 것이 이용되게 되었다. 또한, 그 밖에 ArF 엑시머 레이저를 이용하는 동시에 액침 노광이라 불리는 웨이퍼 표면에 액막을 형성하고 그 액막을 거쳐서 노광을 실행하는 방법이 이용됨으로써, 40∼50 ㎚ 정도의 선폭으로 노광을 실행하는 기술이 개발되고 있다. 그러나, 일반적으로, 노광 장치는 고가이며, 요구되는 배선의 선폭에 따라 노광 장치를 바꾸는 것은 투자가 증대되는 문제가 있다.
또한, 어느 것은 배선의 미세화의 요구가 더욱 진행되어, 30 ㎚ 정도 내지는 20 ㎚ 정도의 선폭으로 노광을 실행하는 것이 요구된다고 고려되고 있고, 노광 장치의 성능을 넘은 해상도가 요구되는 것이 예상되고 있기 때문에, 더블 패터닝이라 불리는 방법을 이용하여 에칭하는 것이 검토되고 있다. 이 더블 패터닝에 대해 설명하면, 예를 들면 레지스트 마스크를 이용해서 그 레지스트 마스크의 하층의 예를 들면 SiN 등의 무기막을 패턴 마스크로 해서 형성하고, 계속해서 그 패턴 마스크의 벽부의 좌우 양측에 사이드월이라 불리는 측벽을 형성한다. 그리고, 이 측벽을 마스크로 해서 패턴 마스크의 하층막을 에칭함으로써 패턴 마스크에 대응하는 1개의 패턴 내지 2개의 패턴을 그 하층막에 형성하는 방법이며, 이 방법에 의하면 패턴 마스크에 있어서의 패턴의 선폭의 대략 절반의 선폭을 가진 패턴을 그 대략 2배의 밀도로 상기 하층막에 형성할 수 있다.
그런데, 노광 장치에 의해 형성할 수 있는 레지스트 패턴의 선폭의 크기는 한계가 있으며, 통상은 레지스트의 마스크 부분의 선폭과 레지스트 패턴의 폭이 대략 1 대 1이 되기 때문에, 그 레지스트막의 하층의 패턴 마스크를 구성하는 SiN막에 있어서도 마스크 부분의 선폭과 패턴의 선폭이 대략 1 대 1이 된다. 그래서, 도 14a에 나타내는 바와 같이, SiN막(10A)에 패턴(10B)을 작성한 후, 상술한 바와 같이 최종적으로 피에칭막에 형성되는 패턴의 폭과, 인접하는 패턴간의 간격이 대략 1 대 1로 되도록 하는 것을 목적으로 하여, 에칭에 의해 패턴(10B)의 폭의 크기를 제어하는 트리밍이라 불리는 처리가 실행된다.
그러나, 이 트리밍을 실행한 경우, 패턴(10B)의 측벽의 형상을 수직으로 제 어하는 것이 곤란하고, 도 14b와 같이 패턴(10B)을 형성하는 벽부의 상부측이 선단이 가늘어지는 소위 숄더 컷(shoulder cut) 형상으로 됨으로써, 도 14c와 같이 상기 벽부의 형상에 맞추어 사이드월(10C)이 형성되어 버린다. 이러한 사이드월(10C)이 형성됨으로써 상기 SiN막(10A)의 하층의 막을 에칭했을 때에 그 형상이 정상인 것으로 되지 않아, 피에칭막에 정상적으로 패턴을 형성할 수 없을 우려가 있다.
또한, 상기 더블 패터닝을 이용해도, 상기 ArF 엑시머 레이저를 이용한 노광 장치를 이용해서 레지스트의 노광을 실행하고 있는 경우에는 상기 피에칭막에 30 ㎚ 정도의 선폭의 패턴을 형성하는 것이 한계로 고려되고 있고, 또한 상기 ArF 엑시머 레이저를 이용한 노광 장치를 이용하고, 또한 액침 노광에 의해 레지스트의 노광을 실행하고 있는 경우에는 상기 피에칭막에 30 ㎚ 정도의 선폭의 패턴을 형성하는 것이 한계로 고려되고 있다. 따라서, 배선의 미세화의 요청이 더욱 진행되고, 예를 들면 10 ㎚ 정도의 배선의 형성이 요청된 경우에 대응할 수 없다고 고려되고 있다.
또, 특허문헌 1에는 이 더블 패터닝을 이용한 반도체 장치의 제조 방법에 대해 기재되어 있지만, 이러한 문제를 해결할 수 있는 것은 아니다. 또, CMP 등을 에칭 이외에 실행할 필요가 있어, 시간이 많이 소요된다고 하는 문제가 있다.
또, 레지스트막의 레지스트 패턴을 따라 레지스트막의 하층의 희생막에 패턴을 형성한 후, 레지스트막을 제거하고, 또한 상기 패턴과 어긋나도록 새로운 레지스트 패턴을 구비한 레지스트막을 형성하고, 그 레지스트 패턴을 따라 또한 상기 희생막에 패턴을 형성함으로써 희생막의 하층의 피에칭막에 밀(密)한 패턴을 형성하는 것도 알려져 있지만, 그와 같이 패턴의 형성을 실행하기 위해서는 기판의 위치 맞춤이 곤란하다고 하는 문제가 있다.
(특허문헌 1) 일본국 특허공개공보 제2006-261307호
본 발명은 이러한 사정에 의거하여 이루어진 것으로서, 기판상의 막에 플라즈마 에칭에 의해 평행한 라인 형상의 패턴을 형성하는 패턴 형성 방법에 있어서, 상기 패턴의 미세화를 도모할 수 있는 패턴 형성 방법, 반도체 제조 장치 및 기억 매체를 제공하는 것이다.
본 발명의 패턴 형성 방법은 기판상의 막에 플라즈마 에칭에 의해 다수의 평행한 라인 형상의 홈을 형성하는 패턴 형성 방법에 있어서, 상단측부터 1층째, 2층째, 3층째로 부르는 3층의 막이 적층되고 또한 1층째에 라인 형상의 마스크 패턴이 형성된 기판을 이용하고, 상기 마스크 패턴의 위에 박막을 성막한 후, 플라즈마에 의해 이방성 에칭을 실행해서 해당 마스크 패턴의 마스크 부분의 양 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 2층째의 막의 표면을 노출시켜, 각 마스크 부분의 양 측벽에 형성된 2개의 퇴적 부분의 조를 다수 형성하는 공정 (a)와, 상기 마스크 부분을 제거한 후, 상기 퇴적 부분을 마스크로 해서 상기 2층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 2층째의 막에 상기 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 형성하는 공정 (b)와, 상기 1층째의 막에 형성되어 있던 마스크 패턴의 마스크 부분의 폭방향 중앙부의 위치에 대응하는 영역을 사이에 두고 대 향하는 2개의 마스크 부분의 사이에 있어서, 이들 마스크 부분의 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 3층째의 막의 표면을 노출시키는 동시에, 상기 2개의 마스크 패턴 이외의 서로 인접하는 마스크 부분의 사이에는 연속된 퇴적 부분을 남기는 공정 (c)와, 그 후, 2층째의 막으로 형성된 마스크 부분을 제거한 후, 상기 퇴적 부분을 마스크로 해서 상기 3층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 3층째의 막에 홈을 형성하는 공정 (d)을 포함하는 것을 특징으로 한다. 이 경우, 예를 들면 상기 3층째의 막에 있어서 형성된 각 홈의 폭과, 서로 인접하는 각 홈간의 폭이 대략 1 대 1이고, 그 경우에는 예를 들면, 상기 1층째의 마스크 패턴은 그 홈폭과 서로 인접하는 각 홈간의 마스크 부분의 폭이 대략 1 대 1이다.
또한, 다른 발명의 패턴 형성 방법은 기판상의 막에 플라즈마 에칭에 의해 다수의 평행한 라인 형상의 홈을 형성하는 패턴 형성 방법에 있어서, 상단측부터 1층째, 2층째, 3층째, 4층째로 부르는 4층의 막이 적층되고 또한 1층째에 라인 형상의 마스크 패턴이 형성된 기판을 이용하고, 상기 마스크 패턴의 위에 박막을 성막한 후, 플라즈마에 의해 이방성 에칭을 실행해서 해당 마스크 패턴의 마스크 부분의 양 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 2층째의 막의 표면을 노출시켜, 각 마스크 부분의 양 측벽에 형성된 2개의 퇴적 부분의 조를 다수 형성하는 공정 (a)와, 상기 마스크 부분을 제거한 후, 상기 퇴적 부분을 마스크로 해서 상기 2층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 2층째의 막에 상기 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 형성하는 공정 (b)와, 다음에 상기 2층째의 마스크 패턴을 이용하고, 상기 공정 (a), (b)와 동등한 공정을 이 차례로 실행하는 것에 의해, 상기 2층째의 마스크 패턴의 마스크 부분의 양 측벽에 형성한 말단 확대의 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 3층째의 막에 형성하는 공정 (c)와, 그 후, 3층째의 막으로 형성된 마스크 패턴의 위에 박막을 성막하고, 또한 플라즈마에 의해 이방성 에칭을 실행하여, 상기 1층째의 막에 형성되어 있던 마스크 패턴의 마스크 부분의 폭방향 중앙부의 위치에 대응하는 영역을 사이에 두고 대향하는 2개의 마스크 부분의 사이에 있어서, 이들 마스크 부분의 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 4층째의 막의 표면을 노출시키는 동시에, 상기 2개의 마스크 패턴 이외의 서로 인접하는 마스크 부분의 사이에는 연속된 퇴적 부분을 남기는 공정 (d)와, 그 후, 상기 3층째의 막으로 형성된 마스크 부분을 제거한 후, 상기 공정 (d)에서 남겨진 퇴적 부분을 마스크로 해서 4층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 4층째의 막에 홈을 형성하는 공정 (e)을 포함하는 것을 특징으로 한다. 이 경우 상기 4층째의 막에 있어서 형성된 각 홈의 폭과 각 홈간의 폭이 예를 들면 대략 1 대 1이고, 또한 그 경우, 예를 들면 상기 1층째의 막의 마스크 패턴은 그 홈폭과 각 홈간의 마스크 부분의 폭이 대략 1 대 1이다.
또한, 다른 발명의 패턴 형성 방법은 기판상의 막에 플라즈마 에칭에 의해 다수의 평행한 라인 형상의 홈을 형성하는 패턴 형성 방법에 있어서, 최상단측에서 아래를 향해 1층째, 2층째‥로 부르는 n(n은 5이상의 정수)층의 막이 적층되고, 또 한 1층째에 라인 형상의 마스크 패턴이 형성된 기판을 이용하고, 상기 마스크 패턴의 위에 박막을 성막한 후, 플라즈마에 의해 이방성 에칭을 실행하여 해당 마스크 패턴의 마스크 부분의 양 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 2층째의 막의 표면을 노출시켜, 각 마스크 부분의 양 측벽에 형성된 2개의 퇴적 부분의 조를 다수 형성하는 공정 (a)와, 상기 마스크 부분을 제거한 후, 상기 퇴적 부분을 마스크로 해서 상기 2층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 2층째의 막에 상기 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 형성하는 공정 (b)와, 다음에 상기 2층째의 마스크 패턴을 이용하고, 상기 공정 (a), (b)와 동등한 공정을 이 차례로 실행하는 것에 의해, 상기 2층째의 마스크 패턴의 마스크 부분의 양 측벽에 형성한 말단 확대의 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 3층째의 막에 형성하는 공정 (c)와, 이 공정 (c)와 동등한 공정을 3층째 이후의 막으로부터 (n-1)층째까지의 막에 대해 실행하여, (n-2)층째의 마스크 패턴의 마스크 부분의 양 측벽에 형성한 말단 확대의 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 (n-1)층째의 막에 형성하는 공정 (d)와, 그 후, 상기 (n-1)층째의 막으로 형성된 마스크 패턴의 위에 박막을 성막하고, 또한 플라즈마에 의해 이방성 에칭을 실행하여, 상기 1층째의 막에 형성되어 있던 마스크 패턴의 마스크 부분의 폭방향 중앙부의 위치에 대응하는 영역을 사이에 두고 대향하는 2개의 마스크 부분의 사이에 있어서, 이들 마스크 부분의 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 n층째의 막의 표면을 노출시키는 동시에, 상기 2개의 마스크 패턴 이외의 서로 인접하는 마스크 부분의 사이에는 연속된 퇴적 부분을 남기는 공정 (e)와, 그 후, (n-1)층째의 막으로 형성된 마스크 부분을 제거한 후, 상기 공정 (e)에서 남겨진 퇴적 부분을 마스크로 해서 상기 n층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 n층째의 막에 홈을 형성하는 공정 (f)을 포함하는 것을 특징으로 한다. 이 경우, 예를 들면 상기 n층째의 막에 있어서 형성된 각 홈의 폭과, 각 홈간의 폭이 대략 1 대 1이며, 도한 그 경우에는 예를 들면 상기 1층째의 막의 마스크 패턴은 그 홈폭과 각 홈간의 마스크 부분의 폭이 대략 1 대 1이다.
본 발명의 반도체 제조 장치는 기판을 수납한 캐리어가 탑재되고, 이 캐리어내의 기판의 로드, 언로드가 실행되는 로더 모듈과, 이 로더 모듈을 거쳐서 기판이 반입되는 진공 분위기의 반송실과, 상기 반송실을 거쳐서 기판이 반입되는 기판에 성막 처리를 실행하는 성막 모듈과, 상기 반송실을 거쳐서 기판이 반입되는 기판에 에칭 처리를 실행하는 에칭 모듈과, 상기 반송실, 로더 모듈, 성막 모듈 및 에칭 모듈 사이에서 기판을 반송하는 기판 반송 수단과, 상술한 패턴 형성 방법을 실시하도록 기판 반송 수단의 동작을 제어하는 제어 수단을 구비한 것을 특징으로 한다.
또한, 본 발명의 기억 매체는 기판에 대해 처리를 실행하는 반도체 제조 장치에 이용되고, 컴퓨터상에서 동작하는 컴퓨터 프로그램을 저장한 기억 매체로서, 상기 컴퓨터 프로그램은 상술한 패턴 형성 방법을 실시하도록 스텝군이 짜여져 있는 것을 특징으로 한다.
본 발명에 따르면, 적층막이 형성된 기판의 최상단측의 1층째의 막에 형성된 라인 형상의 마스크 패턴을 이용하여, 그 하층의 막에 홈을 형성함에 있어서, 소정의 막으로 형성된 마스크 부분의 배열 중에서 사이드월(말단 확대의 퇴적 부분)을 형성하고 또한 이들 퇴적 부분간에 하층의 막을 노출시킨 부위와, 마스크 부분간을 메꾼 부분(연속된 퇴적을 형성한 부분)을 존재시키고, 그들 퇴적 부분을 마스크로 해서 그 하층의 막을 에칭한다고 하는 발상에 의해, 상기 1층째의 막의 패턴을 미세화한 패턴을 상기 하층의 막에 형성할 수 있다. 그리고, 상기 적층막을 구성하는 각 막의 치수를 제어함으로써, 해당 적층막을 에칭해서 얻어지는 상기 패턴을 구성하는 각 홈의 폭과 서로 인접하는 홈간의 크기를 서로 동등하게 할 수 있고, 또한 각 막의 마스크 패턴의 마스크 부분의 선폭을 작게 한다고 하는 트리밍을 실행하지 않아도 좋기 때문에, 그 만큼 공정이 간략화되고, 또 트리밍에 기인하는 마스크 부분의 형태 무너짐에 의거하는 에칭으로의 악영향도 회피할 수 있다. 따라서, 배경기술의 란에서 설명한 NAND형 플래시 메모리 등의 동등한 폭을 갖는 배선을, 그 배선의 폭과 동일한 크기의 간격을 두고 평행하게 형성하는 것이 요구되는 반도체 장치의 제조에 특히 유효하다.
(제 1 실시형태)
본 발명의 반도체 장치의 제조 방법의 제 1 실시형태가 적용되는 실리콘 기판인 웨이퍼(W)에 대해 도 1a를 이용해서 설명한다. 웨이퍼(W)의 표면에는 상단측부터 하드 마스크인 SiN막(24), SiO2(산화 실리콘)막(23), SiN막(질화 실리콘)(22), SiO2막(21)이 이 차례로 형성되어 있고, SiN막(24)에는 예를 들면 배경기술의 란에서 설명한 바와 같은 레지스트를 이용한 포토리소그래피에 의해 마스크 패턴(25)이 형성되어 있다. 도면에서는 그 단면만을 나타내고 있지만, 마스크 패턴(25)은 지면의 표리 방향에 라인 형상으로 신장하도록 형성되어 있으며, 또 마스크 패턴(25)의 바닥부에는 SiO2막(23)이 노출되어 있다.
이 예에서는 마스크 패턴(25)은 등간격으로 형성되어 있고, 마스크 패턴(25)의 폭 M1의 크기 및 인접하는 마스크 패턴(25, 25)간의 폭 M2의 크기는 80 ㎚이며, M1 대 M2는 1 대 1로 되어 있다. 또, H1, H2, H3으로 나타내는 SiN막(22), SiO2막(23), SiN막(24)의 두께는 각각 27 ㎚, 27 ㎚, 55 ㎚이다.
이 제 1 실시형태에 있어서는 상술한 바와 같이 마스크 패턴(25) 및각 막(22∼24)의 치수를 설정함으로써, 피에칭막인 SiN막(22)에 마스크 패턴(25)에 병행하는 패턴을, 그 패턴의 폭이 마스크 패턴(25)의 폭의 1/3이 되고 또한 패턴의 선폭과, 인접하는 패턴과 패턴의 간격이 1 대 1이 되도록 형성하는 것을 목적으로 한다. 따라서, SiN막(22)에 형성되는 패턴의 수로서는 마스크 패턴(25)의 수의 3배가 된다(패턴의 3배화). 또, 마스크 패턴(25)의 상기 M1 대 M2 및 SiN막(22)의 패턴의 폭과 패턴간의 간격의 비는 이와 같이 1 대 1이 되도록 설계되지만, 가공 오 차를 고려하여, 디바이스의 제조에 있어서 영향을 부여하지 않도록 대략 1 대 1이면 좋다. 대략 1 대 1은 한쪽을 1로 했을 때에 다른 쪽이 예를 들면 0.95∼1.05인 것을 말한다.
우선, 웨이퍼(W)에 처리 가스로서 예를 들면 SiH4 가스를 공급하는 동시에 웨이퍼(W)를 가열해서 열 CVD에 의한 성막 처리를 실행하고, 마스크 패턴(25)의 측면을 포함하는 웨이퍼(W) 표면 전체에 아몰퍼스 실리콘막(31)을 오목부(32)가 형성되는 바와 같은 막두께로 성막하고, 그 후, 성막 처리를 정지시킨다(도 1b).
계속해서, 웨이퍼(W)에 처리 가스로서 예를 들면 O2 가스와 HBr 가스를 공급하고, 이들 처리 가스를 플라즈마화하고, 아몰퍼스 실리콘막(31)을 아래쪽을 향해 이방성 에칭한다. 그리고, SiN막(24)의 마스크 부분의 양 측벽에 아래쪽을 향해서 확대하고 서로 조(33)를 구성하는 아몰퍼스 실리콘막(31)으로 이루어지는 퇴적물(사이드월)(33a, 33b)이 남고, 또한 동일한 조(33)를 구성하는 퇴적물(33a)과 퇴적물(33b)의 사이에 있어서 SiN막(24) 표면이 노출되는 동시에 인접하는 조(33, 33)간에 SiO2막(23)이 노출하면 에칭을 정지시킨다(도 1c).
이들 퇴적물(33a, 33b)의 측벽의 기울기는 아몰퍼스 실리콘막(31)이 균일하게 이방성 에칭됨으로써 상기 오목부(32)의 측벽의 기울기와 동등하게 되어 있다. 또한, 이 때의 퇴적물의 조(33)와 조(33)의 개구폭 M3의 크기는 예를 들면 27 ㎚이다.
아몰퍼스 실리콘막(31)의 에칭 후, 처리 가스로서 CF4 가스, CHF3 가스, Ar 가스, O2 가스, CH2F2 가스 및 F2 가스를 웨이퍼(W)에 공급하고, 이들 처리 가스를 플라즈마화해서 SiN막(24)을 에칭하여 제거하고, 동일한 조(33)를 구성하는 퇴적물(33a, 33b)간에 SiO2막(23)을 노출시킨다(도 1d).
그 후, 처리 가스로서 Ar 가스와 C4F8 가스를 웨이퍼(W)에 공급한다. 그리고, 이들 처리 가스를 플라즈마화하고, 상기 퇴적물(33a, 33b)을 마스크로 해서 SiO2막(23)을 아래쪽을 향해 이방성 에칭한다. 그리고, 이들 퇴적물(33a, 33b)에 대응하고, 서로 조(34)를 구성하는 마스크 부분(34a, 34b)간에 마스크 패턴(35)을 형성하는 동시에 조(34, 34)간에 마스크 패턴(36)을 형성하여, 이들 마스크 패턴(35 및 36)의 바닥부에 SiN막(22)이 노출되면 에칭 처리를 정지시킨다(도 2a). 동일한 조를 구성하는 상기 마스크 부분(34a, 34b)은 SiN막(24)의 마스크 부분의 폭방향 중앙부의 위치에 대응하는 영역을 사이에 두고 대향하도록 형성된다.
그 후, 처리 가스로서 O2 가스와 HBr 가스를 웨이퍼(W)에 공급하고, 이들 처리 가스를 플라즈마화해서 아몰퍼스 실리콘막(31)으로 이루어지는 퇴적물(33a, 33b)을 에칭해서 제거한다(도 2b).
그 후, 웨이퍼(W)에 처리 가스로서 예를 들면 SiH4 가스를 공급하는 동시에 웨이퍼(W)를 가열해서 열 CVD 등에 의한 성막 처리를 실행하고, SiN 막(22)의 표면 및 마스크 패턴(35, 36)의 측면을 포함하는 SiO2막(23)의 표면이 피복되는 동시에 마스크 패턴(35)에 대응한 오목부(37)가 형성되는 바와 같은 막두께로 아몰퍼스 실 리콘막(38)을 성막한다(도 2c).
상기 성막 처리 종료 후, 처리 가스로서 예를 들면 O2 가스와 HBr 가스를 웨이퍼(W)에 공급하고, 이들 처리 가스를 플라즈마화해서 아몰퍼스 실리콘막(38)을 아래쪽을 향해 이방성 에칭한다. 그리고, SiO2막(23)의 표면을 노출시키는 한편, 동일한 조(34)를 구성하는 마스크 부분(34a, 34b)간에 있어서 그들 마스크 부분(34a, 34b)의 내측의 측벽에 각각 아래쪽을 향해 확대된 아몰퍼스 실리콘막(38)의 퇴적물(사이드월)(38a, 38b)을 남기고, 또한 이들 퇴적물(38a, 38b)간에 SiN막(22)을 노출시키는 동시에 각 마스크의 조(34, 34)간에는 연속된 아몰퍼스 실리콘막(38)의 퇴적물(38c)이 남도록 에칭을 정지시킨다(도 2d).
상기 에칭 정지 후, 처리 가스로서 예를 들면 Ar 가스와 C4F8 가스를 웨이퍼(W)에 공급하고, 이들 처리 가스를 플라즈마화하여, SiO2막(23)을 에칭해서 제거하고, 퇴적물(38a)과 퇴적물(38c) 사이 및 퇴적물(38b)과 퇴적물(38c) 사이에 SiN막(22)을 노출시키고, 에칭 처리를 정지시킨다(도 2e).
그 후, 처리 가스로서 예를 들면 CF4 가스, CHF3 가스, Ar 가스, O2 가스, CH2F2 가스 및 F2 가스를 웨이퍼(W)에 공급한다. 그리고 이들 처리 가스를 플라즈마화하고, 아몰퍼스 실리콘막(38)의 퇴적물(38a∼38c)을 마스크로 해서 SiN막(22)을 아래쪽을 향해 이방성 에칭하고, SiN막(22)에 패턴(20)을 형성한다. 패턴(20)의 바닥부에 SiO2막(21)이 노출되면 에칭 처리를 정지시킨다(도 3a). 상술한 바와 같이 패턴(20)의 폭, 서로 인접하는 패턴(20, 20)간의 폭 M4, M5는 서로 동등하고, SiN막(24)의 마스크 패턴(25)의 폭 M1의 3분의 1의 크기인 27 ㎚이다.
패턴(20)이 형성된 후, 처리 가스로서 예를 들면 O2 가스와 HBr 가스를 웨이퍼(W)에 공급하고, 이들 처리 가스를 플라즈마화하여, 상기 퇴적물(38a, 38b, 38c)을 에칭해서 제거한다(도 3b).
이 제 1 실시형태에 의하면, SiN막(24)의 마스크 부분에 형성된 아몰퍼스 실리콘막(31)으로 이루어지는 말단 확대의 퇴적부(사이드월)(33a, 33b)를 기점으로 해서 가공하고, 그 후 SiN막(22)상에 있어서 간격이 큰 동일한 조(34)를 구성하는 마스크 부분(34a, 34b)간에 아몰퍼스 실리콘막(38)으로 이루어지는 퇴적물(38a, 38b)을 서로 간격을 두고 형성하는 동시에 다른 조(34)를 구성하는 근접한 마스크 부분(34a, 34b)간에 이들 마스크 부분간을 메꾸도록 연속된 퇴적을 형성한 퇴적물(38c)을 형성하고, SiN막(22)을 에칭하고 있다. 이와 같이 에칭을 실행함으로써 SiN막(24)에 형성된 패턴(25)의 1/3의 선폭의 패턴(20)이 SiN막(22)에 형성되는 패턴(25)의 수의 3배수로 형성되도록 하고 있다. 따라서, 해당 패턴(20)의 미세화를 도모할 수 있고, 이 패턴(20)을 이용함으로써 미세한 배선을 갖는 반도체 장치를 형성할 수 있다. 그 때문에, 노광의 선폭이 큰 예를 들면, KrF 엑시머 레이저 등의 노광 장치 등의 비용적으로 유리한 노광 장치를 이용하면서 미세한 패턴을 형성할 수 있는 이점도 있다.
또, 이 제 1 실시형태에 있어서는 웨이퍼(W)의 SiO2막(21)상의 각 막의 치수 를 제어함으로써 SiN막(22)에 형성되는 각 패턴(홈)(20)의 폭과 인접하는 패턴(20, 20)간의 크기가 서로 동등하게 형성되도록 되어 있고, 또한 SiN막(24)의 마스크 부분의 선폭을 작게 한다고 하는 트리밍을 실행하지 않아도 좋기 때문에, 그 만큼 공정이 간략화되고, 또 트리밍에 기인하는 마스크 부분의 형태 무너짐에 의거하는 에칭으로의 악영향도 회피할 수 있다. 따라서, 배경기술의 란에서 설명한 NAND형 플래시 메모리 등의 동등한 폭을 갖는 배선을, 그 배선의 폭과 동일한 크기의 간격을 두고 평행하게 형성하는 것이 요구되는 반도체 장치의 제조에 특히 유효하다.
(제 2 실시형태)
계속해서, 본 발명의 제 2 실시형태에 대해 설명한다. 이 제 2 실시형태에 이용되는 웨이퍼(W)는 도 4a에 나타내는 바와 같이, 그 표면에 상단측부터 SiN막(45), SiO2막(44), SiN막(43), SiO2막(42), SiN막(41)이 이 차례로 형성되어 있고, SiN막(45)에는 상술한 SiN막(24)의 마스크 패턴(25)과 마찬가지의 마스크 패턴(46)이 형성되어 있다.
이 예에서는 마스크 패턴(46)은 등간격으로 형성되어 있고, 마스크 패턴(46)의 폭 N1의 크기는 예를 들면 80 ㎚이다. 또한, 마스크 패턴(46, 46)간의 폭 N2의 크기는 80 ㎚이며, N1 대 N2는 1 대 1로 되어 있다. 또 J1, J2, J3, J4로 나타내는 SiO2막(42), SiN막(43), SiO2막(44), SiN막(45)의 두께는 각각 16 ㎚, 16 ㎚, 16 ㎚, 16 ㎚이다.
이 제 2 실시형태에 있어서는 상술한 바와 같이 마스크 패턴(46) 및각 막(42∼45)의 치수를 설정하고, 제 1 실시형태와 마찬가지로 사이드월의 형성과, 그것을 마스크로 한 플라즈마 에칭을 반복해서 실행한다. 그것에 의해서 SiO2막(42)에 마스크 패턴(46)에 병행하는 패턴을 다수 형성하고, 그 형성한 SiO2막(42)의 패턴의 폭의 크기가 마스크 패턴(46)의 폭의 크기의 1/5로 되고 또한 그 SiO2막(42)의 패턴의 폭과 인접하는 패턴과 패턴의 간격이 대략 1 대 1이 되도록 하는 것을 목적으로 한다. 따라서, SiO2막(42)에 형성되는 패턴의 수로서는 SiN막(45)에 형성된 패턴의 수의 5배가 된다(패턴의 5배화). 각 막을 플라즈마 에칭하기 위해 이용하는 처리 가스 및 아몰퍼스 실리콘막을 성막하기 위해 이용하는 처리 가스는 제 1 실시형태에서 이용한 것과 마찬가지의 것을 이용한다.
우선, 제 1 실시형태와 마찬가지로 열 CVD 등에 의한 성막 처리를 실행하고, 마스크 패턴(46)의 측면을 포함하는 웨이퍼(W) 표면 전체에 아몰퍼스 실리콘막(51)을 오목부(52)가 형성되는 바와 같은 막두께로 성막한다(도 4b). 계속해서, 플라즈마에 의해 아몰퍼스 실리콘막(51)을, SiN막(45)의 양 측벽에 아래쪽을 향해 확대된 퇴적물(사이드월)(53a, 53b)이 남도록 이방성 에칭한다. SiN막(45)의 마스크 부분의 양측의 퇴적물(53a, 53b)을 서로 하나의 조(53)로 하면, 동일한 조(53)를 구성하는 퇴적물(53a)과 퇴적물(53b) 사이에 있어서 SiN막(45) 표면을 노출시키는 동시에 각 조(53)간에 SiO2막(44)을 노출시켜 에칭을 정지시킨다(도 4c). 다른 조(53)를 구성하는 퇴적물(53a)과 퇴적물(53b)의 개구폭 N3의 크기는 예를 들면 48 ㎚이다.
그 후, SiN막(45)을 플라즈마 에칭해서 제거하고(도 4d), 또한 상기 퇴적물(53a, 53b)을 마스크로 해서 SiO2막(44)을 플라즈마에 의해 아래쪽을 향해 이방성 에칭하여, 퇴적물(53a, 53b)에 대응하는 마스크 부분(54)으로 이루어지는 마스크 패턴(55, 56)을 각각 형성한다(도 5a). 마스크 패턴(55)은 동일한 조(53)를 구성하는 퇴적물(53a, 53b)간에, 마스크 패턴(56)은 다른 조(53)를 구성하는 퇴적물(53a, 53b)간에 각각 대응해서 형성된 것으로 한다.
계속해서, 상기 퇴적물(53a, 53b)을 플라즈마 에칭해서 제거하고(도 5b), 웨이퍼(W) 표면에 마스크 패턴(55, 56)에 각각 대응한 오목부(57, 58)가 형성되는 바와 같은 막두께로 아몰퍼스 실리콘막(59)을 성막한다(도 5c).
그 후, 플라즈마에 의해 아몰퍼스 실리콘막(59)을 아래쪽을 향해 이방성 에칭하고, SiO2막(44)으로 이루어지는 마스크 부분(54)의 표면을 노출시키는 한편, 해당 마스크 부분(54)의 양 측벽부에 각각 아래쪽을 향해 확대되고 서로 조(61)를 구성하는 아몰퍼스 실리콘막(59)으로 이루어지는 퇴적물(사이드월)(61a, 61b)을 남기고, 또한 이들 각 조(61, 61)간에 SiN막(43)을 노출시키고, 에칭을 정지시킨다(도 5d).
그 후, SiO2막(44)으로 이루어지는 마스크 부분(54)을 플라즈마 에칭하여 제거하고(도 6a), 상기 퇴적물(61a, 61b)을 마스크로 해서 플라즈마에 의해 SiN 막(43)을 아래쪽을 향해 이방성 에칭하여, 해당 SiN막(43)에 마스크 부분(62)에 의해 구성되는 마스크 패턴을 형성한다(도 6b). 각각 SiN막(45)에 형성되어 있던 마스크 부분의 폭방향의 중앙부의 위치에 대응하는 영역을 사이에 두고 대향하는 마스크 부분(62, 62)간에 형성된 마스크 패턴을 "64", 그 이외의 마스크 부분(62)간에 형성된 마스크 패턴을 "63"으로 하고, 마스크 패턴(64)의 폭 > 마스크 패턴(63)의 폭이다. 마스크 패턴(63, 64) 형성 후, 플라즈마 에칭에 의해 상기 퇴적물(61a, 61b)을 에칭해서 제거한다(도 6c).
그 후, 열 CVD에 의해 웨이퍼(W) 표면에 상기 마스크 패턴(64)에 대응한 오목부(66)가 형성되는 바와 같은 막두께로 아몰퍼스 실리콘막(67)을 성막하고(도 6d), 플라즈마에 의해 아몰퍼스 실리콘막(67)을 아래쪽을 향해 이방성 에칭한다. 그리고, SiN막(43)에 의해 구성되는 마스크 부분(62)의 표면을 노출시키는 한편, 상기 마스크 패턴(64)을 구성하는 마스크 부분(62a, 62b)의 측벽에 각각 아래쪽을 향해 확대된 아몰퍼스 실리콘막(67)의 퇴적물(사이드월)(68a, 68b)을 남기고 또한 퇴적물(68a, 68b)간에 SiO2막(42)을 노출시키는 동시에 마스크 패턴(63)을 구성하는 마스크 부분(62a, 62b)간에는 연속된 아몰퍼스 실리콘막(67)의 퇴적물(68c)을 남기도록 에칭을 정지시킨다(도 7a).
그 후, 마스크 부분(62)을 플라즈마 에칭해서 제거하고(도 7b), 아몰퍼스 실리콘막(67)의 퇴적물(68a∼68c)을 마스크로 해서 SiO2막(42)을 아래쪽을 향해 플라즈마에 의해 이방성 에칭하고, SiO2막(42)에 패턴(40)을 형성한다(도 7c). 그 후, 퇴적물(68a∼68c)을 플라즈마 에칭에 의해 제거한다(도 7d). 상술한 바와 같이 패턴(40)의 폭 N4, 인접하는 패턴(40, 40)간의 폭 N5는 서로 동등하고, SiN막(45)의 마스크 패턴(46)의 폭 N1의 5분의 1의 크기인 16 ㎚이다.
이 제 2 실시형태에 있어서도 트리밍을 실행하지 않고 SiN막(45)에 형성된 패턴(46)보다도 미세한 선폭의 패턴(40)을 SiO2막(42)에 형성할 수 있기 때문에, 이 패턴(40)을 이용하여 미세한 배선을 갖는 반도체 장치를 형성할 수 있다. 또, 패턴(40)의 폭과, 인접하는 패턴(40, 40)간의 폭이 서로 동등하기 때문에, 제 1 실시형태와 마찬가지로 NAND형 플래시 메모리 등의 반도체 장치의 제조인 특히 유효하다.
(제 3 실시형태)
계속해서, 본 발명의 제 3 실시형태에 대해 설명한다. 이 제 3 실시형태에 이용되는 웨이퍼(W)는 도 8a에 나타내는 바와 같이, 상단측부터 SiN막(76), SiO2막(75), SiN막(74), SiO2막(73), SiN막(72), SiO2막(71)이 이 차례로 형성되어 있고, SiN막(76)에는 상술한 SiN막(24)의 마스크 패턴(25)과 마찬가지의 마스크 패턴(77)이 형성되어 있다.
이 예에서는 마스크 패턴(77)은 등간격으로 형성되어 있고, 마스크 패턴(77)의 폭 P1의 크기는 예를 들면 80 ㎚이다. 또한, 마스크 패턴(77, 77)간의 폭 P2의 크기는 80 ㎚이며, P1 대 P2는 1 대 1로 되어 있다. 또, K1, K2, K3, K4, K5로 나 타내는 SiN막(72), SiO2막(73), SiN막(74), SiO2막(75), SiN막(76)의 두께는 각각 11 ㎚, 11 ㎚, 1l ㎚, 11 ㎚이다.
이 제 3 실시형태에 있어서는 상술한 바와 같이 마스크 패턴(77) 및 각 막(72∼76)의 치수를 설정하고, 제 1 실시형태와 마찬가지로 사이드월의 형성과, 그것을 마스크로 한 플라즈마 에칭을 반복해서 실행하고, 그것에 의해서 SiN막(72)에 마스크 패턴(77)에 병행하는 패턴을 다수 형성하고, 그 형성한 SiN막(72)의 패턴의 폭의 크기가 마스크 패턴(77)의 폭의 크기의 1/7이 되고 또한 그 SiN막(72)에 형성된 패턴의 폭과 인접하는 패턴과 패턴의 간격이 대략 1 대 1이 되도록 하는 것을 목적으로 한다. 따라서, SiN막(72)에 형성되는 패턴의 수로서는 SiN막(76)에 형성된 패턴의 수의 7배가 된다(패턴의 7배화). 각 막을 플라즈마 에칭하기 위해 이용하는 처리 가스 및 아몰퍼스 실리콘막을 성막하기 위해 이용하는 처리 가스는 제 1 실시형태에서 이용한 것과 마찬가지의 것을 이용한다.
우선, 마스크 패턴(77)의 측면을 포함하는 웨이퍼(W) 표면 전체에 아몰퍼스 실리콘막(81)을 오목부(82)가 형성되는 바와 같은 막두께로 성막한다(도 8b). 계속해서, 아몰퍼스 실리콘막(81)을 플라즈마에 의해 아래쪽을 향해 이방성 에칭하고, SiN막(76)의 양 측벽에 아래쪽을 향해서 확대된 아몰퍼스 실리콘막(81)으로 이루어지는 퇴적물(사이드월)(83a, 83b)을 남기도록 에칭을 실행한다. 그리고, SiN막(76)의 마스크 부분의 양 측벽부에 형성된 퇴적물(83a)과 퇴적물(83b)을 하나의 조(83)로 하면, 동일한 조(83)를 구성하는 퇴적물(83a, 83b)간에 SiN막(76)이 노출 되고, 또한 인접하는 조(83, 83)간에 SiO2막(75) 표면이 노출되면 에칭을 정지시킨다(도 8c). 이 때 서로 다른 조를 구성하는 퇴적물(83a, 83b)간의 개구폭 P3은 예를 들면 57 ㎚이다.
그 후, SiN막(76)을 플라즈마 에칭해서 제거하고(도 8d), 또한 상기 퇴적물(83a, 83b)을 마스크로 해서 SiO2막(75)을 플라즈마에 의해 아래쪽을 향해 이방성 에칭하여, 퇴적물(83a, 83b)에 대응하는 마스크 패턴(85)을 구성하는 마스크 부분(84)을 형성한다(도 9a). 마스크 패턴(85)의 폭 > 마스크 패턴(86)의 폭이다.
계속해서, 상기 퇴적물(83a, 83b)을 플라즈마 에칭해서 제거하고(도 9b), 웨이퍼(W) 표면에 마스크 패턴(85, 86)에 각각 대응한 오목부(87, 88)가 형성되는 바와 같은 막두께로 아몰퍼스 실리콘막(89)을 성막한다(도 9c).
그 후, 플라즈마에 의해 아몰퍼스 실리콘막(89)을 아래쪽을 향해 이방성 에칭하여, SiO2막(75)으로 이루어지는 마스크 부분(84)의 표면을 노출시키는 한편, 마스크 부분(84)의 양 측벽부에 각각 아래쪽을 향해 확대되고 서로 조(91)를 구성하는 아몰퍼스 실리콘막(89)의 퇴적물(사이드월)(91a, 91b)을 남기고, 또한 이들 퇴적물(91a, 91b)간에 SiN막(74)을 노출시킨다(도 9d).
그 후, SiO2막(75)으로 이루어지는 마스크 부분(84)을 플라즈마 에칭하여 제거하고(도 9e), 상기 퇴적물(91a, 91b)을 마스크로 해서 플라즈마에 의해 SiN막(74)을 아래쪽을 향해 이방성 에칭하여, 이들 퇴적물(91a, 91b)에 대응하고, 서로 조(92)를 구성하는 각 마스크 부분(92a, 92b)을 형성하여 에칭을 정지시킨다(도 10a). 이들 조(92)는 인접하는 각 조(92, 92)간의 간격이 1개 걸러 동등하게 되도록 배열되어 있고, 조(92, 92)간에 형성되는 서로 폭이 다른 패턴을 "93, 94"로 하고, 폭이 큰 쪽을 패턴 "94"로 한다. 또한, 동일한 조(92)를 구성하는 마스크 부분(92a, 92b)간에 형성되는 패턴을 "95"로 한다.
플라즈마 에칭에 의해 퇴적물(91a 및 91b)을 제거한 후(도 10b), 열 CVD에 의해 웨이퍼(W) 표면에 마스크 패턴(93, 94)에 각각 대응한 오목부(96, 97)가 형성되는 바와 같은 막두께로 아몰퍼스 실리콘막(98)을 성막하고(도 10d), 플라즈마에 의해 아몰퍼스 실리콘막(98)을 아래쪽을 향해 이방성 에칭한다. 그리고, SiN막(74)에 의해 구성되는 마스크 부분(92a, 92b)의 표면을 노출시키고, 또한 동일한 조(92)를 구성하는 마스크 부분(92a, 92b)간에 아몰퍼스 실리콘막(98)으로 이루어지는 연속된 퇴적물(101c)을 남기는 동시에 동일한 조(92)의 마스크 부분(92a, 92b)의 외측의 측벽에 아래쪽을 향해 확대된 서로 쌍으로 되는 퇴적물(10la, 101b)이 남고, 또한 다른 조(92, 92)간에 형성된 퇴적물(101a)과 퇴적물(101b) 사이에는 SiO2막(73)이 노출되도록 에칭을 정지시킨다. 이 때, 동일한 조(92)의 측벽에 형성된 퇴적물(101a, 101b, 101c)을 하나의 조(101)로 하면, 조(101)는 상기 마스크 부분(92a, 92b)의 배열에 대응해서 형성되고, 조(101, 101)의 간격이 1개 걸러 동등하게 되어 있다. 각 조(101)간에 형성되는 서로 폭이 다른 개구부를 "102, 103"으로 하고, 개구부(103)의 폭 > 개구부(102)의 폭으로 한다.
계속해서, SiN막(74)으로 이루어지는 마스크 부분(92a, 92b)을 플라즈마 에 칭에 의해 제거하고, 동일한 조(101)를 구성하는 퇴적물(101a, 101b, 101c)간에 개구부(102)와 동등한 개구폭을 가진 개구부(104)를 형성한다(도 10e). 계속해서, 퇴적물(10la∼101c)을 마스크로 해서 SiO2막(73)을 플라즈마에 의해 아래쪽으로 이방성 에칭하고, 해당 SiO2막(73)에 서로 폭이 다른 마스크 패턴을 구성하는 마스크 부분(107)을 형성한다. 상기 개구부(102 및 104)에 대응한 마스크 패턴을 "105", 상기 개구부(103)에 대응한 마스크 패턴을 "106"으로 하고, 또한 마스크 패턴(106)은 SiN막(76)의 마스크 부분의 폭방향의 중앙부의 위치에 대응하는 영역을 사이에 두도록 대향해서 형성된 마스크 부분(107)에 의해 형성된다(도 10f).
계속해서, 플라즈마 에칭에 의해 퇴적물(101a∼101c)을 제거해서(도 11a), 웨이퍼(W) 표면에 마스크 패턴(104)에 대응한 오목부(108)가 형성되는 바와 같은 막두께로 아몰퍼스 실리콘막(110)을 성막하고(도 11b), 그 후, 플라즈마에 의해 아몰퍼스 실리콘막(110)을 아래쪽을 향해 이방성 에칭한다. 그리고, SiO2막(73)으로 이루어지는 마스크 부분(107)의 표면을 노출시키는 한편, 패턴(106)을 구성하는 마스크 부분(107, 107)간에 있어서 이들 마스크 부분(107)의 측벽에 아래쪽을 향해서 확대된 퇴적물(111, 112)을 각각 남기고 또한 이들 퇴적물(111, 112)간에 SiN막(72)을 노출시키는 동시에 마스크 패턴(105)을 구성하는 마스크 부분(107, 107)간에 연속된 퇴적물(113)을 남기도록 에칭을 정지시킨다(도 11c).
계속해서, 마스크 부분(107)을 플라즈마 에칭에 의해 제거하고(도 11d), 계속해서, 퇴적물(111, 112 및 113)을 마스크로 해서 SiN막(72)을 에칭하고, SiN 막(72)에 패턴(120)을 형성한다(도 11e). 그 후, 퇴적물(111∼113)을 플라즈마 에칭에 의해 제거한다(도 11f). 상술한 바와 같이 패턴(111)의 폭 P4, 인접하는 패턴(120, 120)간의 폭 P5는 서로 동등하고, SiN막(76)의 마스크 패턴(77)의 폭 P1의 7분의 1의 크기인 11 ㎚이다.
이 제 3 실시형태에 있어서도 SiN막(76)에 형성된 패턴(77)보다도 미세한 선폭의 패턴(120)을 SiN막(72)에 형성할 수 있기 때문에, 이 패턴(120)을 이용해서 미세한 배선을 갖는 반도체 장치를 형성할 수 있다. 또, 패턴(120)의 폭과, 인접하는 패턴(120, 120)간의 폭이 동등하기 때문에, 제 1 실시형태와 마찬가지로 NAND형 플래시 메모리 등의 반도체 장치의 제조에 특히 유효하다.
상술한 각 실시형태에 있어서는 웨이퍼(W) 표면을 구성하는 막에 등간격으로 형성된 원래의 패턴으로부터 그 하층의 막에 원래의 패턴의 1/3, 1/5, 1/7의 폭을 가진 패턴을 등간격으로 형성하는 수순을 나타냈지만, 웨이퍼(W)의 표면의 막으로부터 원하는 패턴을 형성하는 막까지의 막의 치수를 제어하는 동시에 막의 적층수를 늘리고, 그리고 마스크 부분의 양 측벽에 퇴적물을 형성하며, 그 퇴적물을 마스크로 해서 퇴적물의 하층의 막을 에칭하는 공정을 반복해서 실행하고, 또한 상술한 바와 같이 근접한 패턴간에 있어서는 연속된 퇴적물을 형성하는 동시에 간격이 넓은 패턴간에 있어서는 패턴을 구성하는 마스크 부분의 양 측벽에 퇴적물을 형성하고 또한 이들 마스크 부분간에는 하층의 막을 노출시켜 에칭을 실행함으로써, 원래의 패턴으로부터 1/7보다도 축소된 예를 들면 1/9, 11/11, 또한 그것보다도 미세한 1/홀수의 폭을 가진 패턴을 등간격으로 형성할 수 있다.
또, 웨이퍼(W)를 구성하는 막의 종류로서는 상술한 예에 한정되지 않고, 예를 들면 웨이퍼(W) 표면의 막은 레지스트에 의해 구성되어도 좋다. 또, 아몰퍼스 실리콘막을 성막하는 방법으로서는 열 CVD에 한정되지 않는다.
계속해서, 상술한 반도체 장치의 제조 방법을 실시하는 반도체 제조 장치의 일예에 대해 도 12를 참조하면서 설명한다. 반도체 제조 장치(130)는 웨이퍼(W)의 로드, 언로드를 실행하는 로더 모듈을 구성하고, 제 1 웨이퍼 반송 수단(131a)을 구비한 제 1 반송실(131)과, 로드록실(132, 132)과, 제 2 웨이퍼 반송 수단(133a)을 구비한 진공 반송실 모듈인 제 2 반송실(133)을 구비하고 있고, 웨이퍼(W)는 그것을 복수 포함하도록 구성된 밀폐형의 캐리어 C에 수납된 상태에서 이 반도체 제조 장치(130)에 반송된다. 도면 중 "135"는 캐리어 C가 탑재되는 로드 포트이며, "136"은 웨이퍼(W)의 방향이나 편심의 조정을 실행하는 얼라인먼트실이다.
반도체 제조 장치(130)는 웨이퍼(W)에 대해 열 CVD에 의한 성막 처리를 실행하는 모듈인 CVD 성막 모듈(137, 137)과, 웨이퍼(W)를 탑재하는 탑재대 및 그 탑재대에 평행하도록 마련된 전극을 구비하고, 그 탑재대와 전극에 고주파가 인가되는 것에 의해 웨이퍼(W)에 플라즈마 에칭 처리를 실행하는 에칭 모듈(138, 98)을 구비하고 있고, 이들 모듈(137, 138)은 상기 제 2 반송실(133)에 접속되어 있다. 도면 중 "G"는 로드록실(132, 132)과 제 1 반송실(131) 또는 제 2 반송실(133)의 사이, 혹은 제 2 반송실(133)과 각 처리 모듈의 사이를 간막이하는 게이트밸브(간막이 밸브)이며, 웨이퍼(W)를 반송하는 경우를 제외하고 폐쇄된다.
캐리어 C가 로드 포트(135)에 탑재되면, 캐리어 C내의 웨이퍼(W)를 제 1 웨 이퍼 반송 수단(131a)이 제 1 반송실(131)을 거쳐서 로드록실(132)에 반송한다. 그리고, 제 2 웨이퍼 반송 수단(133a)이 로드록실(132)로부터 웨이퍼(W)를 수취하고, CVD 성막 모듈(137)과 에칭 모듈(138)의 사이에서 웨이퍼(W)를 수수하며, 상술한 실시형태의 각 산화막의 성막 처리가 CVD 성막 모듈(137)에서 실행되고, 각 에칭 처리가 에칭 모듈(138)에서 실행된다. 각 처리 종료 후, 웨이퍼(W)는 제 2 웨이퍼 반송 수단(133a)을 거쳐서 제 2 반송실(133)로부터 로드록실(132)에 수수되고, 제 1 웨이퍼 반송 수단(131a)에 의해 제 1 반송실(131)을 거쳐서 캐리어 C에 복귀된다.
이 반도체 제조 장치(130)에는 예를 들면 컴퓨터로 이루어지는 제어 수단인 제어부(130A)가 마련되어 있다. 이 제어부(130A)는 도시하지 않은 프로그램, CPU(Central Processing Unit) 및 메모리를 구비하고 있고, 상기 프로그램에는 제어부(130A)로부터 반도체 제조 장치(130)의 각 부에 제어 신호를 보내고, 웨이퍼의 반송 및 처리를 진행시키도록 명령(각 스텝)이 조립되어 있다. 또한, 예를 들면 메모리에는 각 모듈의 처리 압력, 처리 온도, 처리 시간, 가스 유량 또는 전력값 등의 처리 파라미터의 값이 기입되는 영역을 구비하고 있고, CPU가 프로그램의 각 명령을 실행할 때 이들 처리 파라미터가 읽어내어져, 그 파라미터값에 따른 제어 신호가 이 반도체 제조 장치(130)의 각 부로 보내지게 된다. 이 프로그램(처리 파라미터의 입력 조작이나 표시에 관한 프로그램도 포함)은 컴퓨터 기억 매체 예를 들면 플렉시블 디스크, 컴팩트 디스크, 하드 디스크, MO(광자기 디스크) 등으로 이루어지는 기억부(130B)에 저장되어 제어부(130A)에 인스톨된다.
도 1a~1d는 제 1 실시형태에 있어서의 반도체 장치의 제조공정을 나타낸 공정도,
도 2a~2e는 제 1 실시형태에 있어서의 반도체 장치의 제조공정을 나타낸 공정도,
도 3a 및 3b는 제 1 실시형태에 있어서의 반도체 장치의 제조공정을 나타낸 공정도,
도 4a~4d는 제 2 실시형태에 있어서의 반도체 장치의 제조공정을 나타낸 공정도,
도 5a~5d는 제 2 실시형태에 있어서의 반도체 장치의 제조공정을 나타낸 공정도,
도 6a~6d는 제 2 실시형태에 있어서의 반도체 장치의 제조공정을 나타낸 공정도,
도 7a~7d는 제 2 실시형태에 있어서의 반도체 장치의 제조공정을 나타낸 공정도,
도 8a~8d는 제 3 실시형태에 있어서의 반도체 장치의 제조공정을 나타낸 공정도,
도 9a~9e는 제 3 실시형태에 있어서의 반도체 장치의 제조공정을 나타낸 공정도,
도 10a~10f는 제 3 실시형태에 있어서의 반도체 장치의 제조공정을 나타낸 공정도,
도 11a~11f는 제 3 실시형태에 있어서의 반도체 장치의 제조 공정을 나타낸 공정도,
도 12는 본 발명의 반도체 제조 장치의 평면도,
도 13a 및 13b는 반도체 장치의 일예인 NAND형 플래시 메모리의 막 구조를 나타낸 설명도,
도 14a~14c는 트리밍을 실행한 후에 형성되는 마스크의 일예를 나타내는 도면이다.

Claims (11)

  1. 기판상의 막에 플라즈마 에칭에 의해 다수의 평행한 라인 형상의 홈을 형성하는 패턴 형성 방법에 있어서,
    상단측부터 1층째, 2층째, 3층째로 부르는 3층의 막이 적층되고 또한 1층째에 라인 형상의 마스크 패턴이 형성된 기판을 이용하고,
    상기 마스크 패턴의 위에 박막을 성막한 후, 플라즈마에 의해 이방성 에칭을 실행해서 해당 마스크 패턴의 마스크 부분의 양 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 2층째의 막의 표면을 노출시켜, 각 마스크 부분의 양 측벽에 형성된 2개의 퇴적 부분의 조(組)를 다수 형성하는 공정 (a)와,
    상기 마스크 부분을 제거한 후, 상기 퇴적 부분을 마스크로 해서 상기 2층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 2층째의 막에 상기 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 형성하는 공정 (b)와,
    그 후, 상기 2층째로 형성된 마스크 패턴의 위에 박막을 성막하고, 또한 플라즈마에 의해 이방성 에칭을 실행하여, 상기 1층째의 막에 형성되어 있던 마스크 패턴의 마스크 부분의 폭방향 중앙부의 위치에 대응하는 영역을 사이에 두고 대향하는 2개의 마스크 부분의 사이에 있어서, 이들 마스크 부분의 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 3층째의 막의 표면을 노출시키는 동시에, 상기 2개의 마스크 패턴 이외의 서로 인접하는 마스크 부분의 사이에는 연속된 퇴적 부분을 남기는 공정 (c)와,
    그 후, 2층째의 막으로 형성된 마스크 부분을 제거한 후, 상기 퇴적 부분을 마스크로 해서 상기 3층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 3층째의 막에 홈을 형성하는 공정 (d)를 포함하는 것을 특징으로 하는
    패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 3층째의 막에 있어서 형성된 각 홈의 폭과, 서로 인접하는 각 홈간의 폭이 대략 1 대 1인 것을 특징으로 하는
    패턴 형성 방법.
  3. 제 2 항에 있어서,
    상기 1층째의 마스크 패턴은 그 홈폭과 서로 인접하는 각 홈간의 마스크 부분의 폭이 대략 1 대 1인 것을 특징으로 하는
    패턴 형성 방법.
  4. 기판상의 막에 플라즈마 에칭에 의해 다수의 평행한 라인 형상의 홈을 형성하는 패턴 형성 방법에 있어서,
    상단측부터 1층째, 2층째, 3층째, 4층으로 부르는 4층의 막이 적층되고 또한 1층째에 라인 형상의 마스크 패턴이 형성된 기판을 이용하고,
    상기 마스크 패턴의 위에 박막을 성막한 후, 플라즈마에 의해 이방성 에칭을 실행해서 해당 마스크 패턴의 마스크 부분의 양 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 2층째의 막의 표면을 노출시켜, 각 마스크 부분의 양 측벽에 형성된 2개의 퇴적 부분의 조를 다수 형성하는 공정 (a)와,
    상기 마스크 부분을 제거한 후, 상기 퇴적 부분을 마스크로 해서 상기 2층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 2층째의 막에 상기 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 형성하는 공정 (b)와,
    다음에 상기 2층째의 마스크 패턴을 이용하고, 상기 공정 (a), (b)와 동등한 공정을 이 차례로 실행하는 것에 의해, 상기 2층째의 마스크 패턴의 마스크 부분의 양 측벽에 형성한 말단 확대의 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 3층째의 막에 형성하는 공정 (c)와,
    그 후, 3층째의 막으로 형성된 마스크 패턴의 위에 박막을 성막하고, 또한 플라즈마에 의해 이방성 에칭을 실행하여, 상기 1층째의 막에 형성되어 있던 마스크 패턴의 마스크 부분의 폭방향 중앙부의 위치에 대응하는 영역을 사이에 두고 대 향하는 2개의 마스크 부분의 사이에 있어서, 이들 마스크 부분의 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 4층째의 막의 표면을 노출시키는 동시에, 상기 2개의 마스크 패턴 이외의 서로 인접하는 마스크 부분의 사이에는 연속된 퇴적 부분을 남기는 공정 (d)와,
    그 후, 상기 3층째의 막으로 형성된 마스크 부분을 제거한 후, 상기 공정 (d)에서 남겨진 퇴적 부분을 마스크로 해서 4층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 4층째의 막에 홈을 형성하는 공정 (e)를 포함하는 것을 특징으로 하는
    패턴 형성 방법.
  5. 제 4 항에 있어서,
    상기 4층째의 막에 있어서 형성된 각 홈의 폭과 각 홈간의 폭이 대략 1 대 1인 것을 특징으로 하는
    패턴 형성 방법.
  6. 제 5 항에 있어서,
    상기 1층째의 막의 마스크 패턴은 그 홈폭과 각 홈간의 마스크 부분의 폭이 대략 1 대 1인 것을 특징으로 하는
    패턴 형성 방법.
  7. 기판상의 막에 플라즈마 에칭에 의해 다수의 평행한 라인 형상의 홈을 형성하는 패턴 형성 방법에 있어서,
    최상단측에서 아래를 향해 1층째, 2층째‥‥ 로 부르는 n(n은 5이상의 정수)층의 막이 적층되고 또한 1층째에 라인 형상의 마스크 패턴이 형성된 기판을 이용하고,
    상기 마스크 패턴의 위에 박막을 성막한 후, 플라즈마에 의해 이방성 에칭을 실행하여 해당 마스크 패턴의 마스크 부분의 양 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 2층째의 막의 표면을 노출시켜, 각 마스크 부분의 양 측벽에 형성된 2개의 퇴적 부분의 조를 다수 형성하는 공정 (a)와,
    상기 마스크 부분을 제거한 후, 상기 퇴적 부분을 마스크로 해서 상기 2층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 2층째의 막에 상기 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 형성하는 공정 (b)와,
    다음에 상기 2층째의 마스크 패턴을 이용하고, 상기 공정 (a), (b)와 동등한 공정을 이 차례로 실행하는 것에 의해, 상기 2층째의 마스크 패턴의 마스크 부분의 양 측벽에 형성한 말단 확대의 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 3층째의 막에 형성하는 공정 (c)와,
    이 공정 (c)와 동등한 공정을 3층째 이후의 막으로부터 (n-1)층째까지의 막에 대해 실행하여, (n-2)층째의 마스크 패턴의 마스크 부분의 양 측벽에 형성한 말단 확대의 퇴적 부분의 조에 대응하는 마스크 부분의 조로 이루어지는 마스크 패턴을 (n-1)층째의 막에 형성하는 공정 (d)와,
    그 후, 상기 (n-1)층째의 막으로 형성된 마스크 패턴의 위에 박막을 성막하고, 또한 플라즈마에 의해 이방성 에칭을 실행하여, 상기 1층째의 막에 형성되어 있던 마스크 패턴의 마스크 부분의 폭방향 중앙부의 위치에 대응하는 영역을 사이에 두고 대향하는 2개의 마스크 부분의 사이에 있어서, 이들 마스크 부분의 측벽에 말단 확대의 퇴적 부분을 남기고 또한 이들 퇴적 부분의 사이는 n층째의 막의 표면을 노출시키는 동시에, 상기 2개의 마스크 패턴 이외의 서로 인접하는 마스크 부분의 사이에는 연속된 퇴적 부분을 남기는 공정 (e)와,
    그 후, (n-1)층째의 막으로 형성된 마스크 부분을 제거한 후, 상기 공정 (e)에서 남겨진 퇴적 부분을 마스크로 해서 상기 n층째의 막을 플라즈마에 의해 에칭하고, 또한 해당 퇴적 부분을 제거함으로써 해당 n층째의 막에 홈을 형성하는 공정 (f)를 포함하는 것을 특징으로 하는
    패턴 형성 방법.
  8. 제 7 항에 있어서,
    상기 n층째의 막에 있어서 형성된 각 홈의 폭과, 각 홈간의 폭이 대략 1대 1 인 것을 특징으로 하는
    패턴 형성 방법.
  9. 제 8 항에 있어서,
    상기 1층째의 막의 마스크 패턴은 그 홈폭과 각 홈간의 마스크 부분의 폭이 대략 1 대 1인 것을 특징으로 하는
    패턴 형성 방법.
  10. 기판을 수납한 캐리어가 탑재되고, 이 캐리어내의 기판의 로드, 언로드가 실행되는 로더 모듈과,
    이 로더 모듈을 거쳐서 기판이 반입되는 진공 분위기의 반송실과,
    상기 반송실을 거쳐서 기판이 반입되는 기판에 성막 처리를 실행하는 성막 모듈과,
    상기 반송실을 거쳐서 기판이 반입되는 기판에 에칭 처리를 실행하는 에칭 모듈과,
    상기 반송실, 로더 모듈, 성막 모듈 및 에칭 모듈 사이에서 기판을 반송하는 기판 반송 수단과,
    제 1 항 내지 제 9 항 중 어느 한 항에 기재된 패턴 형성 방법을 실시하도록 기판 반송 수단의 동작을 제어하는 제어 수단을 구비한 것을 특징으로 하는
    반도체 제조 장치.
  11. 기판에 대해 처리를 실행하는 반도체 제조 장치가 이용되고, 컴퓨터상에서 동작하는 컴퓨터 프로그램을 저장한 기억 매체로서,
    상기 컴퓨터 프로그램은 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 패턴 형성 방법을 실시하도록 스텝군이 짜여져 있는 것을 특징으로 하는
    기억 매체.
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