KR20090054006A - 반도체 소자 및 이의 제조방법 - Google Patents

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Abstract

반도체 소자 및 이의 제조방법이 개시되어 있다. 반도체 소자는 반도체기판상에 배치되는 게이트 전극, 상기 게이트 전극 측면 상에 배치되며, 상기 게이트 전극 측면의 일부를 노출하는 스페이서 및 상기 게이트 전극의 일측에 배치되는 소오스/드레인 영역을 포함한다. 반도체 소자는 게이트 전극 및 콘택전극 사이의 연결이 쉬우며, 반도체 소자들 사이에 보이드의 발생을 줄인다.
보이드, 게이트, 콘택, 반도체, 소자

Description

반도체 소자 및 이의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
실시예는 반도체 소자 및 이의 제조방법에 관한 것이다.
최근 정보처리기술이 발달함에 따라서, 고집적, 고밀도의 반도체 소자의 요구가 늘어나고 있다.
하지만, 반도체 소자들이 고집적화됨에 따라서, 반도체 소자와 콘택전극의 미스-얼라인(mis-align) 및 반도체 소자들 사이에 보이드 등이 발행한다.
실시예는 게이트 전극 및 콘택전극 사이의 연결이 용이하며, 반도체 소자의 성능이 향상되고, 반도체 소자들 사이의 보이드를 줄일 수 있는 반도체 소자를 제공하고자 한다.
실시예에 따른 반도체 소자는 반도체기판상에 배치되는 게이트 전극, 상기 게이트 전극 측면 상에 배치되며, 상기 게이트 전극 측면의 일부를 노출하는 스페이서 및 상기 게이트 전극의 일측에 배치되는 소오스/드레인 영역을 포함한다.
실시예에 따른 반도체 소자는 게이트 전극의 상면 뿐만 아니라, 측면까지 노출되어 있어서, 콘택전극에 게이트 전극은 연결되기 쉽다.
또한, 실시예에 따른 반도체 소자는 도전형 불순물이 고농도로 주입된 고농도 영역 및 도전형 불순물이 상대적으로 저농도로 주입된 저농도 영역이 포함되도록 형성될 수 있다. 이때, 채널영역 상에만 고농도 영역을 배치될 수 있고, 반도체 소자의 성능이 향상된다.
또한, 실시예에 따른 반도체 소자는 높이가 게이트 전극보다 낮은 스페이서를 포함하기 때문에, 스페이서의 높이가 게이트 전극의 높이와 동일하거나 높을 때보다 반도체 소자들 사이의 공간이 크다.
따라서, 실시예에 따른 반도체 소자는 반도체 소자들 사이의 보이드가 형성 되는 것을 방지할 수 있다.
도 1은 실시예에 따른 NMOS 트랜지스터의 단면을 도시한 단면도이다.
도 1을 참조하면, NMOS 트랜지스터는 반도체기판(100), 게이트 전극(200), 게이트 절연막(300), 스페이서(400), LDD영역(500), 소오스/드레인 영역(600), 층간 절연막(700) 및 콘택전극(800)을 포함한다.
상기 반도체기판(100)은 n형 불순물이 주입된 실리콘 기판(110)에 STI 공정 또는 LOCOS 공정에 의해서 소자분리막(130)이 형성되고, p형 불순물이 주입되어 p웰(120)이 형성되어, 완성된다.
상기 게이트 전극(200)은 상기 반도체기판(100)상에 배치된다. 상기 게이트 전극(200)은 상기 p웰(120) 상에 배치된다. 상기 게이트 전극(200)은 저농도 영역(210), 고농도 영역(220) 및 제 1 실리사이드층(230)을 포함한다.
상기 저농도 영역(210)은 상기 고농도 영역(220)보다 농도가 낮은 도전형 불순물을 포함한다. 상기 저농도 영역(210)은 상기 게이트 절연막(300) 상에 형성되며, 상기 스페이서(400)에 인접하여 형성된다.
상기 저농도 영역(210)은 한 쌍이 서로 이격되어 형성되며, 상기 저농도 영역(210)은 상기 LDD영역(500)에 대응하여 형성된다. 상기 저농도 영역(210)은 상기 고농도 영역(220)보다 높은 전기저항을 가진다.
상기 고농도 영역(220)은 상기 한 쌍의 저농도 영역(210)들 사이에 형성된다. 상기 고농도 영역(220)은 상기 저농도 영역(210)보다 높은 농도의 도전형 불순 물을 포함한다. 상기 고농도 영역(220)은 상기 저농도 영역(210)보다 낮은 전기저항 가진다.
또한, 상기 고농도 영역(220)은 상기 한 쌍의 LDD영역(500)들 사이의 영역에 대응하여 형성된다. 즉, 상기 고농도 영역(220)은 채널 영역(CH) 상에 형성된다.
상기 제 1 실리사이드층(230)은 상기 고농도 영역(220) 상에 형성된다. 상기 제 1 실리사이드층(230)은 예를 들어 실리사이드를 포함한다. 상기 제 1 실리사이드층(230)은 상기 고농도 영역(220)에 전기적으로 연결되며, 상기 콘택전극(800)에 전기적으로 연결된다.
상기 게이트 절연막(300)은 상기 게이트 전극(200) 및 상기 반도체기판(100) 사이에 개재된다. 상기 게이트 절연막(300)으로 사용되는 물질의 예로서는 실리콘 산화물(SiOx) 등을 들 수 있으며, 상기 게이트 절연막(300)은 상기 게이트 전극(200)의 하부를 절연한다.
상기 스페이서(400)는 상기 게이트 전극(200)의 측면에 배치되어, 상기 게이트 전극(200)의 측면을 절연한다. 이때, 상기 스페이서(400)는 상기 게이트 전극(200)의 측면 중 일부를 노출한다.
더 자세하게, 상기 스페이서(400)는 상기 게이트 전극(200) 상부의 측면(202)을 노출한다. 예를 들어, 상기 스페이서(400)의 높이는 상기 게이트 전극(200)의 높이보다 낮다.
또한, 상기 스페이서(400)는 TEOS를 포함하는 제 1 스페이서(410) 및 질화물을 포함하는 제 2 스페이서(420)을 포함한다.
상기 LDD영역(500)은 상기 스페이서(400)의 하부 및 상기 저농도 영역(210)의 하부에 형성된다. 상기 LDD영역(500)은 한 쌍이 서로 이격되어 형성된다. 상기 LDD 영역은 상기 반도체기판(100)에 저농도의 n형 불순물이 주입되어 형성된다.
상기 소오스/드레인 영역(600)은 상기 게이트 전극(200)의 일측에 형성되며, 상기 반도체기판(100)에 형성된다. 상기 소오스/드레인 영역(600)은 상기 LDD영역(500)의 측면에 형성된다. 상기 고농도의 n형 불순물이 주입된 영역(610) 및 실리사이드를 포함하는 제 2 실리사이드층(620)을 포함한다.
상기 층간 절연막(700)은 상기 반도체기판(100) 상에 형성되며, 상기 게이트 전극(200), 상기 스페이서(400) 및 상기 소오스/드레인 영역(600)을 덮으며 형성된다. 상기 층간 절연막(700)으로 사용되는 물질의 예로서는 붕소 인 실리케이트 유리(boron phosphorus silicate glass;BPSG) 또는 도핑되지 않은 실리케이트 유리(undoped silcate glass;USG) 등을 들 수 있다.
상기 콘택전극(800)은 상기 층간 절연막(700)을 관통하여 형성된다. 상기 콘택전극(800)으로 사용되는 물질의 예로서는 알루미늄, 구리 및 텅스텐 등을 들 수 있다. 상기 콘택전극(800)은 제 1 콘택전극(810) 및 제 2 콘택전극(820)을 포함한다.
상기 제 1 콘택전극(810)은 상기 게이트 전극(200)에 전기적으로 연결된다. 더 자세하게, 상기 제 1 콘택전극(810)은 상기 게이트 전극(200)의 상면(201) 및 측면(202)에 접촉되어 상기 게이트 전극(200)에 전기적으로 연결된다.
상기 제 2 콘택전극(820)은 상기 소오스/드레인 영역(600) 상에 형성되며, 상기 소오스/드레인 영역(600)에 전기적으로 연결된다.
실시예에 따른 NMOS 트랜지스터는 상기 게이트 전극(200)의 측면의 일부(202)를 노출하는 스페이서(400)를 포함하기 때문에, 상기 콘택전극(800)을 상기 게이트 전극(200)의 상면(201) 및 측면(202)에 접촉시킬 수 있다.
따라서, 실시예에 따른 NMOS 트랜지스터는 게이트 전극(200) 및 콘택전극(800)의 쇼트를 감소시킬 수 있다.
또한, 실시예에 따른 NMOS 트랜지스터는 상기 게이트 전극(200)보다 높이가 낮은 스페이서(400)를 포함하기 때문에, 반도체 소자들 사이에 층간 절연막이 잘 채워질 수 있고, 상대적으로 높은 스페이서(400)를 포함하는 반도체 소자보다, 반도체 소자들 사이에 형성되는 보이드를 줄일 수 있다.
또한, 실시예에 따른 NOMS 트랜지스터는 한 쌍의 LDD영역(500)들 사이의 채널영역(CH)에만 대응하는 저항이 낮은 고농도 영역(220)을 포함하기 때문에, 채널영역(CH) 상에 보다 많은 전류가 흐르고, 반도체 소자의 성능이 보다 향상된다.
도 2 내지 도 8은 실시예의 NMOS 트랜지스터의 제조방법에 따른 공정을 도시한 단면도들이다.
도 2를 참조하면, n형 불순물이 저농도로 주입된 실리콘 기판에 STI 공정 또는 LOCOS 공정에 의해서 소자분리막(130)을 형성한다.
이후, 상기 소자분리막(130)이 형성된 실리콘 기판에 p형 불순물을 저농도로 주입하여, p웰(120)을 형성하여, 반도체기판(100)을 형성한다.
상기 p웰(120)이 형성된 후, 상기 반도체기판(100) 상에 열산화 공정 또는 CVD공정 등에 의해서 산화막이 형성되고, 상기 산화막 상에 CVD 공정 등에 의해서 폴리 실리콘층이 형성된다.
이후, 상기 산화막 및 상기 폴리 실리콘층은 마스크 공정에 의해서 패터닝 되고, 상기 반도체기판(100) 상에 게이트 절연막(300) 및 게이트 패턴(200a)이 형성된다.
도 3을 참조하면, 상기 게이트 패턴(200a)이 형성된 후, 상기 게이트 패턴(200a)을 마스크로 사용하여, 상기 p웰(120)에 저농도의 n형 불순물이 주입되고, 열처리 공정에 의해서 확산되어, LDD영역(500)이 형성된다. 이때, 상기 LDD영역(500)은 상기 게이트 패턴(200a)의 하부에도 형성된다.
이후, 상기 반도체기판(100)상에 TEOS 막(410a)이 형성된다. 이때, 상기 TEOS 막(410a)은 상기 게이트 패턴(200a)의 측면에 형성된다.
도 4를 참조하면, 상기 TEOS 막(410a)은 이방성 식각공정에 의해서 식각된다. 이때, 상기 TEOS 막(410a)은 상기 반도체기판(100)의 상면 및 상기 게이트 패턴(200a) 측면의 일부를 노출하며 식각되고, 제 1 스페이서(410)가 형성된다.
상기 제 1 스페이서(410)는 상기 게이트 패턴(200a)의 높이보다 낮은 높이를 가진다.
도 5를 참조하면, 상기 제 1 스페이서(410)가 형성된 후, 상기 반도체기판(100)상에 질화막이 형성된다. 상기 질화막은 이방성 식각되고, 제 2 스페이서(420)가 형성된다. 상기 제 2 스페이서(420)는 상기 게이트 패턴(200a) 측면의 일부를 노출하며, 상기 제 1 스페이서(410)를 덮는다.
도 6을 참조하면, 상기 스페이서(400)가 형성된 후, 상기 반도체기판(100)에 고농도의 n형 불순물이 주입된다. 이때, 상기 n형 불순물은 상기 반도체기판(100)에 수직으로 주입되고, 또 상기 반도체기판(100)에 경사지게 주입된다.
이때, 상기 게이트 패턴(200a)에 상기 n형 불순물이 주입되는데, 상기 게이트 패턴(200a)의 하부 모서리 부분은 상기 스페이서(400)에 의해서 가려지기 때문에, 상대적으로 적은 농도의 n형 불순물이 주입된다.
즉, 상기 게이트 패턴(200a)에 저농도 영역(210) 및 고농도 영역(220)이 형성된다.
도 7을 참조하면, 상기 게이트 패턴(200a) 상면, 노출된 일부의 측면 및 고농도의 n형 불순물이 주입된 영역 상에 니켈과 같은 금속이 증착되고, 열처리 및 세정공정에 의해서 제 1 실리사이드층(230) 및 제 2 실리사이드층이 형성된다.
즉, 저농도 영역(210), 고농도 영역(220) 및 제 1 실리사이드층(230)을 포함하는 게이트 전극(200) 및 제 2 실리사이드층을 포함하는 소오스/드레인 영역(600)이 형성된다.
도 8을 참조하면, 상기 반도체기판(100) 상에 층간 절연막(700)이 형성되고, 상기 층간 절연막(700)을 관통하는 비아홀이 형성된 후, 상기 비아홀 내측에 금속이 매립되어, 콘택전극(800)이 형성된다.
상기 콘택전극(800)은 상기 게이트 전극(200)의 상면 및 측면에 접촉된다.
도 1은 실시예에 따른 NMOS 트랜지스터의 단면을 도시한 단면도이다.
도 2 내지 도 8은 실시예의 NMOS 트랜지스터의 제조방법에 따른 공정을 도시한 단면도들이다.

Claims (10)

  1. 반도체기판 상에 배치되는 게이트 전극;
    상기 게이트 전극 측면 상에 배치되며, 상기 게이트 전극 측면의 일부를 노출하는 스페이서; 및
    상기 게이트 전극의 일측에 배치되는 소오스/드레인 영역을 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 게이트 전극의 측면 및 상면에 접촉하는 콘택 전극을 포함하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 게이트 전극은 도전형 불순물이 주입된 고농도 영역 및 상기 고농도 영역보다 저농도의 도전형 불순물이 주입된 저농도 영역을 포함하는 반도체 소자.
  4. 제 3 항에 있어서, 상기 스페이서의 하부 및 상기 저농도영역의 하부에 배치되는 LDD영역을 포함하는 반도체 소자.
  5. 제 1 항에 있어서, 상기 스페이서는 상기 게이트 전극보다 낮은 높이를 가지는 반도체 소자.
  6. 반도체기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측면을 노출하는 게이트 스페이서를 상기 게이트 전극의 측면에 형성하는 단계; 및
    상기 게이트 전극의 일측에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 게이트 전극을 형성하는 단계는
    상기 반도체기판상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴에 도전형 불순물을 주입하여, 고농도영역 및 상기 고농도영역 보다 낮은 농도의 도전형 불순물을 포함하는 저농도 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 고농도 영역 및 상기 저농도 영역을 형성하는 단계에서, 상기 게이트 패턴에 상기 반도체기판에 대하여 경사지는 방향으로 도전형 불순물을 주입하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 게이트 패턴을 형성한 후에, 상기 반도체기판에 도전형 불순물을 주입 하고, 상기 도전형 불순물을 확산시켜 LDD영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서, 상기 게이트 전극의 측면 및 상면에 접촉하는 콘택전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
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