KR20090035787A - 상변화 메모리 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 생산수율을 증대 또는 극대화할 수 있는 상변화 메모리 소자 및 그의 제조방법을 개시한다. 그의 제조방법은, 기판 상의 구조물과 전기적으로 연결되는 하부 전극을 형성하는 단계; 상기 하부 전극의 상부에 상변화 물질막 및 상부 전극을 형성하는 단계; 상기 상변화 물질막 및 상기 상부 전극의 상부와 측면을 둘러싸는 캡핑막을 형성하는 단계; 상기 상부 전극의 상부에 형성된 캡핑막을 제거하는 단계; 상기 캡핑막 및 상기 상부 전극의 상부에 층간 절연막을 형성하는 단계; 상기 상부 전극 상부의 상기 층간 절연막을 제거하여 상기 상부 전극을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하여 이루어진다.

Description

상변화 메모리 소자 및 그의 제조방법{phase change memory device and Method for manufacturing the same}
본 발명은 상변화 메모리 소자 및 그의 제조방법에 관한 것으로, 상세하게는 상변화 물질막과 상부 전극의 상에서 형성되는 캡핑막을 선 제거하고 후속에서 형성되는 층간 절연막을 통해 콘택홀을 형성하는 상변화 메모리 소자의 제조방법 및 그의 장치에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은 일반적으로 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다. 먼저 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Rrandom Access Memory)으로 대표되는 휘발성 메모리 소자는 데이터의 입출력 동작은 빠르지만 전원 공급이 중단됨에 따라 저장된 데이터를 소실하는 특성이 있다. 또한, 상기 디램은 주기적인 리프레쉬 동작이 필요하며, 높은 저하 저장능력이 요구된다. 따라서, 디램 소자의 경우에는 캐패시턴스를 증가시키기 위해 많은 노력들이 시도되고 있다. 그 예로서, 캐패시터의 하부전극의 표면적을 증가시켜 캐패시턴스를 증가시키는 방법이 보편적으로 실시되고 있기는 하나, 하부전극의 표면적을 증가시킴에 따라 디램 소자의 집적도가 저하되는 단점이 있다.
한편, 이이피롬(Electrically Erasable Programmable Read Only Memory)을 기반으로 하는 낸드(NAND) 또는 노아(NOR) 타입의 플래쉬 메모리로 대표되는 비휘발성 메모리 소자는 전원 공급이 중단되더라도 데이터가 그대로 유지되는 특성이 있다. 이러한 비휘발성 메모리 소자들은 반도체 기판에 차례로 적층된 게이트 절연막, 부유게이트, 유전체막 및 제어게이트로 구성된 게이트 패턴을 갖는다. 그리고, 이러한 비휘발성 메모리 소자에 데이터를 기입 및 소거하는 원리는 게이트 절연막을 통하여 전하를 터널링시키는 방법을 사용하는데, 이때 전원전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 플래쉬 메모리 소자들은 기입동작 및 소거동작에 필요한 전압을 형성하기 위한 승압 회로가 요구되는 바, 디자인룰을 증가시킨다는 취약점을 가지고 있다.
따라서, 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 그 기능적인 면에 있어서 초고속 동작이 가능하고 대용량의 메모리 저장 능력을 가지는 차세대 반도체 메모리 소자에 대한 수요가 점차 증가하고 있다. 차세대 반도체 메모리 소자는 디램등의 휘발성 메모리 소자 및 플래쉬 메모리등의 비휘발성 메모리 소자의 장점을 취하여 개발된 것이다. 따라서, 구동시 전력 소모량이 적으면서도 데이터의 유지 및 리드/라이트 동작 특성이 우수하다는 장점이 있다. 이러한 차세대 반도체 메모리 소자로서는, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase-change Random Access Memory) 또는 NFGM등이 있다.
상기 차세대 반도체 메모리 소자들 중 상기 PRAM( 이하, 상변화 메모리 소자라 칭함)은 단순한 구조를 가지면서도 저렴한 비용으로 고집적화를 이룰 수 있으며, 고속 동작이 가능하다는 장점으로 인해 최근들어 가장 주목받는 차세대 메모리 소자중의 하나로 떠오르고 있다. 이러한 상변화 메모리 소자에서의 데이터 저장은 상변화 물질막의 결정 구조 변화에 의한 저항 차이를 이용하여 이루어진다. 이러한 상변화 물질로서는, 게르마늄(Ge), 안티몬(Sb) 및 텔레늄(Te)으로 구성된 칼코겐 화합물(GST: Ge-Sb-Te)이 사용될 수 있는데, 상변화 물질은 공급되는 전류의 크기 및 공급 시간에 의존하여 결정 구조가 달라진다.
즉, 상기 상변화 물질은 소정의 조건에서 비정질 상태(amorphous state) 또는 결정 상태(crystalline state)를 갖는다. 상기 비정질 상태의 상변화 물질은 상기 결정 상태의 상변화 물질에 비하여 높은 비저항을 갖는다. 이에 따라, 상기 상변화 물질을 통하여 흐르는 전류량의 차이를 감지함으로써, 상기 상변화 메모리 소자의 단위 셀에 저장된 논리 정보를 판별할 수 있다. 이러한 상변화 메모리 소자에 대한 구조 및 그 제조과정이 미국특허 6,936,840호 또는 6,908,812호등에 제시되어 있다. 종래의 상변화 메모리 소자에서 사용되는 상기 상변화 물질을 비정질 상태에서 결정질 상태로 바꾸거나, 결정질 상태에서 비정질 상태로 바꾸는 조건으로 열(heat)을 이용하고 있다. 상변화 물질은 전류의 세기 및 시간에 비례하여 증가되는 줄열(Joul-heating)에 의해 가열되면서 상변화가 일어날 수 있다. 상변화 물질 막을 중심으로 상하부에서 높은 저항을 갖는 하부 전극 및 상부 전극에 의해 전기적으로 연결되어 있다. 상변화 물질의 상태에 따라 저항의 크기가 다르게 나타나기 때문에 논리 정보가 기록되거나 독출될 수 있다.
상변화 물질은 주로 상기 하부 전극에 의해 가열되거나, 자체 발열에 의해 가열되면서 상변화가 유도된다. 예컨대, 줄열은 비저항과 면적에 비례하여 증가하기 때문에 하부 전극 및 상부 전극과, 상변화 물질의 접촉면에서의 접촉 면적을 일정크기 이상으로 크게 형성해야만 해야 한다.
또한, 상변화 물질의 층간 절연막들과 같은 주변에서 오염물질이 유입되지 않도록 상기 상변화 물질을 보호하여 상변화가 안전하게 일어나도록 해야 한다. 따라서, 실리콘 질화막 또는 실리콘 산질화막으로 이루어진 캡핑막을 상변화 물질막 및 상부 전극의 둘레에 형성하여 상변화 물질막을 보호토록 할 수 있다. 이때, 상부 전극 및 상변화 물질막을 패터닝하기 위해 형성되는 실리콘 산화막 재질의 하드 마스크막이 캡핑막에 둘러싸여진다.
하지만, 상부 전극을 노출시키는 콘택홀의 형성시 정렬 불량이 발생되거나, 콘택홀의 바닥이 상변화 물질막 및 상부 전극보다 크게 형성될 경우, 상기 상변화 물질막의 측벽이 콘택홀을 통해 노출됨에 따라 후속의 텅스텐 재질의 콘택 플러그 형성 시에 상기 상변화 물질막으로부터 비상되는 퓸(fume)에 의해 상기 콘택 플러그의 리프팅 불량이 유발시키기 때문에 생산수율이 줄어드는 단점이 있었다.
본 발명이 이루고자 하는 목적은, 상부 전극을 노출시키는 콘택홀의 형성시 정렬 불량이 발생되거나, 콘택홀의 바닥이 상변화 물질막 및 상부 전극보다 크게 형성되더라도, 상기 상변화 물질막의 측벽이 콘택홀을 통해 노출되는 것을 방지하고, 상기 콘택홀 내에 형성되는 콘택 플러그의 리프팅 불량을 방지토록 하여 생산수율을 증대 또는 극대화할 수 있는 상변화 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따른 상변화 메모리 소자의 제조방법은, 기판 상의 구조물과 전기적으로 연결되는 하부 전극을 형성하는 단계; 상기 하부 전극의 상부에 상변화 물질막 및 상부 전극을 형성하는 단계; 상기 상변화 물질막 및 상기 상부 전극의 상부와 측면을 둘러싸는 캡핑막을 형성하는 단계; 상기 상부 전극의 상부에 형성된 캡핑막을 제거하는 단계; 상기 캡핑막 및 상기 상부 전극의 상부에 층간 절연막을 형성하는 단계; 상기 상부 전극 상부의 상기 층간 절연막을 제거하여 상기 상부 전극을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함함을 특징으로 한다.
본 발명의 다른 양태는, 기판 상의 구조물과 전기적으로 연결되는 하부 전극을 형성하는 단계; 상기 하부 전극 상에서 적층되는 상변화 물질막, 상부 전극, 및 하드 마스크막을 형성하는 단계; 상기 하드 마스크막, 상기 상부 전극, 및 상기 상 변화 물질막의 상부 및 측면을 둘러싸는 캡핑막을 형성하는 단계; 상기 하드 마스크막 상부의 상기 캡핑막을 제거하는 단계; 상기 하드 마스크막과 동일 또는 유사한 재질의 층간 절연막을 형성하는 단계; 상기 상부 전극 상부의 상기 층간 절연막 및 상기 하드 마스크막을 제거하여 콘택홀을 형성하는 단계; 및 상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법이다.
그리고, 본 발명의 또 다른 양태는, 기판 상에 형성된 억세스 트랜지스터; 상기 억세스 트랜지스터와 전기적으로 연결되는 하부 전극; 상기 하부 전극의 상부에서 적층되어 형성된 상변화 물질막, 상부 전극, 및 하드 마스크막; 상기 상변화 물질막, 상기 상부 전극, 및 상기 하드 마스크막의 측면을 둘러싸는 캡핑막; 상기 캡핑막의 상부를 둘러싸고 상기 상부 전극 상의 상기 하드 마스크막과 함께 일부 제거되면서 상기 상부 전극을 선택적으로 노출시키는 콘택홀을 구비하는 층간 절연막; 및 상기 콘택홀 내에서 상기 상부 전극에 전기적으로 연결되는 콘택 플러그를 포함하는 상변화 메모리 소자이다.
본 발명에 의하면, 상변화 물질막을 보호하기 위해 형성되는 캡핑막을 상부 전극의 상부에서 먼저 제거하고, 후속에서 형성되는 층간 절연막을 상기 캡핑막과 무관하게 제거하여 콘택홀을 형성함으로서, 상기 콘택홀 내에서 상기 상변화 물질막의 퓸 성분에 의한 콘택 플러그의 리프팅 불량을 방지할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 설명되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 '상부'에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 반도체 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 1은 본 발명에 따른 상변화 메모리 소자를 나타내는 단면도이다.
도 1에 도시한 바와 같이, 본 발명에 따른 상변화 메모리 소자는 크게, 능동소자로서 전기적인 신호에 따라 온/오프 동작되는 억세스 트랜지스터(62)와, 상기 억세스 트랜지스터(62)를 통해 인가되는 전류에 대하여 저항값을 달리하는 상태를 갖도록 형성된 상변화 물질막(96)을 포함하여 구성된다.
여기서, 상기 억세스 트랜지스터(62)는 결정 상태의 반도체 기판(60) 표면 상부에 형성된 게이트 스택에 대응되어 깊이 방향으로 소정 크기의 채널을 갖고, 상기 게이트 스택에 인가되는 신호에 따라 상기 채널을 통해 상기 게이트 스택의 양측에서 상호간에 전하가 이동되도록 형성된 소스/드레인 영역(S/D)을 포함하여 이루어진다. 상기 게이트 스택은 상기 반도체 기판(60) 표면으로부터 게이트 절연 막(64), 게이트 전극(66), 및 게이트 상부 절연막(68)이 적층된 구조를 갖는다. 또한, 상기 소스/드레인 영역(S/D)은 각각 상변화 물질막(96)과, 비트 라인(88)에 전기적으로 연결되어 있다. 이때, 비트 라인(88)과 워드 라인은 서로 전기적으로 절연되어 평면상 서로 교차되도록 형성되어 있다.
상변화 물질막(96)은 억세스 트랜지스터(62)의 드레인 영역 상부에서 형성되는 하부 전극(94)과, 상부 전극(98)에 전기적으로 연결되도록 형성되어 있다. 상변화 물질막(96)은 전기적인 특성이 서로 상이한 결정 구조와 비정질 구조로 변화가 용이하게 이루어질 수 있는 GeSbTe를 포함하는 칼코켄 화합물로 이루어진다. 칼코켄 화합물은 하부 전극(94)에서 인가되는 전하에 비례하여 줄열을 발생시키면서 상변화가 일어날 수 있다. 하부 전극(94)은 상기 칼코켄 화합물의 상변화를 유도하기 위해 예비 가열체로 이루어질 수 있다. 또한, 상변화 물질막(96)은 실리콘 산화막으로 이루어진 층간 절연막에 의해 절연되어 있다. 그러나, 고온 공정을 요구하는 실리콘 산화막은 상변화 물질막(96)의 상변화에 저해되는 다양한 불순물을 쉽게 이동시킬 수 있다. 때문에, 상변화 물질막(96)의 측면과, 상부 전극(98)의 측면을 둘러싸도록 실리콘 질화막으로 이루어진 캡핑막(102)을 형성하여 상기 상변화 물질을 보호토록 하고 있다.
상변화 물질막(96) 상의 상부 전극(98)과 전기적으로 연결되는 콘택 플러그를 형성토록 하기 위해 상기 상부 전극(98) 상부의 캡핑막(102)을 먼저 제거하고, 층간 절연막에 의해 상기 상부 전극(98)이 선택적으로 노출되는 상기 콘택홀을 형성토록 할 수 있다. 이때, 상기 상부 전극(98) 및 상변화 물질막(96)을 패터닝하기 위해 사용되는 하드 마스크막(100)과, 제 4 층간 절연막(108)이 동일 또는 유사한 실리콘 산화막으로 이루어지기 때문에 하나의 반응가스를 사용하는 단일 식각공정으로 제 4 콘택홀(도 15의 110)이 형성되도록 할 수 있다.
따라서, 본 발명에 따른 상변화 메모리 소자는 상부 전극(98)을 노출시키는 제 4 콘택홀(110)을 형성하기 전에 상기 상부 전극(98)의 상부에서 먼저 제거되는 캡핑막(102)을 이용하여 상기 제 4 콘택홀(110) 내부에 형성되는 제 3 콘택 플러그(112)의 리프트 불량을 방지토록 할 수 있기 때문에 생산수율을 증대 또는 극대화 할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법에 대하여 설명하면 다음과 같다.
도 2 내지 도 17은 본 발명에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 공정 단면도들이고, 도 18a 내지 도 18d는 상변화 물질막 상에서 형성되는 캡핑막의 제거 및 제 4 콘택홀의 형성에 따른 단면 사진들이다.
도 2에 도시한 바와 같이, 반도체 기판(60) 상에서 활성영역을 정의하는 소자 분리막(50)을 형성하고, 상기 활성영역 내에 복수개의 억세스 트랜지스터(62)를 형성한다. 여기서, 소자 분리막(50)은 통상의 소자 분리방법인 트렌치 공정 또는 로코스(LOCOS)공정을 이용하여 형성될 수 있다. 또한, 복수개의 억세스 트랜지스터(62)는 다음과 같이 형성될 수 있다. 먼저, 소자 분리막(50)이 형성된 반도체 기판(60)의 표면으로부터 소정 깊이까지 채널 불순물 영역(도시하지 않음)을 형성하고, 상기 반도체 기판(60) 상에 실리콘 산화막을 이용하여 열산화방법으로 게이트 절연막(64)을 형성한다. 다음, 상기 반도체 기판(60)의 전면에 도전성 불순물을 포함하는 폴리 실리콘막을 이용하여 게이트 전극(66)을 형성하고, 상기 게이트 전극(66)이 형성된 반도체 기판(60)의 전면에 텅스텐 실리사이드 또는 티타늄 실리사이드와 같은 금속층(도시하지 않음)을 형성하고, 상기 금속층이 형성된 반도체 기판(60)의 전면에 실리콘 질화막 또는 실리콘 산질화막을 이용하여 게이트 상부 절연막(68)을 형성한다. 상기 금속층은 워드 라인(58)이다.
그리고, 통상의 사진식각공정을 이용하여 상기 소스/드레인 영역(S/D)의 반도체 기판(60) 표면을 노출시키고, 게이트 영역(도1의 G)에 게이트 스택을 형성한다. 이후, 상기 게이트 스택을 이온주입 마스크로 사용하여 N형 또는 P형 불순물을 이온주입하여 상기 소스/드레인 영역(S/D)에 제 1 불순물 영역(72)을 형성한다. 상기 제 1 불순물 영역(72)이 형성된 반도체 기판(60) 상에 소정 두께의 실리콘 질화막을 형성하고, 비등방성 식각특성이 우수한 건식식각방법을 이용하여 상기 소스/드레인 영역(S/D)의 상기 반도체 기판(60) 표면이 노출되도록 상기 실리콘 질화막을 제거하여 상기 게이트 스택(72)의 측벽에 스페이서(70)를 형성한다. 그리고, 상기 스페이서(70)를 이온주입 마스크로 사용하여 자기 정렬방법으로 상기 소스/드레인 영역(S/D)에 P형 또는 N형 도전성 불순물을 이온주입하여 제 2 불순물 영역(74)을 형성한다.
도 3에 도시된 바와 같이, 제 2 불순물 영역(74)이 형성된 반도체 기판(60) 상에 제 1 층간 절연막(76)을 형성한다. 그리고, 제 1 층간 절연막(76)이 형성된 반도체 기판(60) 상에 통상의 사진식각공정을 이용하여 상기 소스/드레인 영 역(S/D)의 반도체 기판(60) 표면이 노출되도록 상기 제 1 층간 절연막(76)을 제거하여 제 1 콘택홀(패드 콘택홀, 78)을 형성한다. 여기서, 제 1 층간 절연막(76)은 반도체 기판(60) 상의 게이트 스택을 매몰시키도록 형성된다. 예컨대, 제 1 층간 절연막(76)은 HTO(High Temperature Oxide), MTO(Middle Temperature Oxide), MTON2O(Middle Temperature Oxide Nitride Oxide)방법과 같은 열산화 방법과, TEOS, USG, SOG, 또는 고밀도 플라즈마(HDP:High Density Plasma oxide)방법이 적용되는 화학기상증착방법을 통해 형성되는 실리콘 산화막을 포함하여 이루어진다. 화학적기상증착방법으로 형성되는 실리콘 산화막은 압력, 온도, 에너지에 따라 대기압 분위기하에서 이루어지는 APCVD(Atmospheric Pressure Chemical Vapor Deposition), 저압 분위기하에서 이루어지는 LPCVD(Low Pressure CVD), 플라즈마 분위기하에서 이루어지는 PECVD(Plasma Enhanced CVD) 공정을 통해 형성될 수 있다.
또한, 상기 화학기상증착방법에 의해 반도체 기판(60) 상에서 균일한 두께를 갖도록 형성되는 상기 제 1 층간 절연막(76)을 화학적기계적연마방법으로 평탄화하여 상기 제 1 콘택홀(78)의 형성을 용이하게 할 수 있다. 예컨대, 상기 제 1 콘택홀(78)은 상기 소스/드레인 불순물영역의 상부에 형성된 상기 제 1 층간 절연막(76)을 선택적으로 노출시키는 포토레지스트막(도시하지 않음)을 식각 마스크로 사용하는 건식식각방법으로 상기 제 1 층간 절연막(76)을 제거하여 상기 소스/드레인 영역(S/D)을 노출시키도록 형성된다. 예컨대, 제 1 층간 절연막(76)이 약 2000Å정도의 두께를 갖는 고밀도 플라즈마 산화막으로 이루어질 경우, 건식식각설비의 프로세스 챔버 내부의 압력은 예컨대 35mT, RF 파워는 400W로 유지하는 것이 바람직하다. 그리고, 사불화 탄소(CF4), 헥사플로로부타디엔(C4F6), 또는 옥타플로오르시글로부탄(C5F8) 중 어느 하나의 식각 반응 가스를 프로세스 챔버 내부에 주입하여 제 1 콘택홀(78)을 형성토록 할 수 있다. 이때, 제 1 콘택홀(78)은 스페이서에 의한 자기정렬방법으로 상기 소스/드레인 영역(S/D)이 노출되도록 형성될 수 있다.
도 4에 도시된 바와 같이, 제 1 콘택홀(78) 내에 제 1 콘택 플러그(예를 들어 패드 전극, 80)을 형성한다. 여기서, 제 1 콘택 플러그(80)는 반도체 기판(60)의 전면에 도전성 불순물로 도핑된 폴리 실리콘, 텅스텐 실리사이드, 알루미늄 실리사이드, 알루미늄(Al), 탄탈륨(Ta), 구리(Cu) 중 적어도 하나 이상을 포함하는 도전성 금속층을 형성하고, 화학적 기계적 연마 방법을 이용하여 상기 제 1 층간 절연막(76)이 노출되도록 상기 도전성 금속층을 제거하여 형성될 수 있다. 이때, 상기 제 1 콘택 플러그(80)는 제 1 콘택홀(78)을 통해 소스/드레인 영역(S/D)의 반도체 기판(60) 표면과 전기적으로 연결된다.
도 5에 도시한 바와 같이, 제 1 콘택 플러그(80)가 형성된 반도체 기판(60)의 전면에 소정 두께의 제 2 층간 절연막(82)을 형성한다. 그리고, 드레인 영역(D) 상부의 제 2 층간 절연막(82)을 제거하여 제 2 콘택홀(84)을 형성한다. 여기서, 제 2 층간 절연막(82)은 BPSG(Boron Phosphorus Silicate Glass) 실리콘 산화막으로 이루어지며, 약 2000Å 내지 약 5000Å정도의 두께를 갖도록 형성된다. 또한, 제 2 콘택홀(84)은 드레인 영역(D) 상부의 제 2 층간 절연막(82)을 선택적으로 노출시키 는 패턴 마스크(도시하지 않음)를 이용하는 비등방성의 건식식각방법으로 형성될 수 있다. 마찬가지로, 사불화탄소(CF4), 헥사플로로부타디엔(C4F6), 또는 옥타플로오르시글로부탄(C5F8) 중 어느 하나의 식각 반응 가스를 프로세스 챔버 내부에 주입하여 제 2 콘택홀(84)을 형성토록 할 수 있다. 예컨대, 약 500Å정도의 두께를 갖는 상기 제 2 층간 절연막(82)이 약 45W정도의 RF파워에서 CF4(80SCCM) 및 O2(20SCCM)정도의 유량을 갖는 상기 식각반응 가스에 의해 약 30초만에 제거될 수 있다.
도 6에 도시된 바와 같이, 제 2 콘택홀(84) 내에 제 2 콘택 플러그(예를 들어, 비트 라인 콘택 전극, 86)를 형성한다. 여기서, 제 2 콘택 플러그(86)는 제 2 콘택홀(84)이 형성된 반도체 기판(60)의 전면에 티타늄, 티타늄 실리사이드, 텅스텐, 텅스텐 실리사이드와 같은 도전성 금속층 또는 도전성 불순물이 함유된 폴리 실리콘막을 형성하고, 상기 제 2 층간 절연막(82)이 노출되도록 상기 금속층 또는 폴리 실리콘막을 평탄하게 제거하여 형성될 수 있다.
도 7에 도시된 바와 같이, 제 2 콘택 플러그(86) 상에 비트 라인(88)을 형성한다. 여기서, 반도체 기판(60)의 전면에 금속층, 또는 도전성 불순물로 도핑된 폴리 실리콘막을 형성하고, 제 2 콘택 플러그(86) 상부의 금속층 또는 폴리 실리콘막을 차폐하는 포토레지스트막을 마스크막으로 이용한 비등방성의 건식식각방법으로 금속층 또는 폴리 실리콘막을 제거하여 형성될 수 있다. 이때, 비트 라인(88)은 억세스 트랜지스터(62)의 게이트 전극(66) 상에 형성되는 워드 라인에 교차되는 방향 으로 형성되는 배선으로서 드레인 영역(D) 상부에 국한되어 형성될 수 있다. 또한, 비트 라인(88)은 소스 영역(S) 상부에서는 후속에서 형성되는 하부 전극(도 9의 94)과 제 2 콘택 플러그(86)를 전기적으로 연결시키는 버퍼층으로 형성된다. 따라서, 제 2 콘택 플러그(86)와 비트 라인(88)은 각각 한번의 증착 공정과 패터닝 공정으로 형성될 경우, 제 2 콘택홀(84)을 매립하면서 제 2 층간 절연막(82)의 상부로 돌출되는 콘택 패드가 될 수 있다. 또한, 억세스 트렌지스터(62)과 콘택 패드는 도전성 구조물이 될 수 있다.
도 8에 도시된 바와 같이, 비트 라인(88)이 형성된 반도체 기판(60)의 전면에 제 3 층간 절연막(90)을 형성한다. 또한, 소스 영역(S) 상부의 제 3 층간 절연막(90) 및 제 2 층간 절연막(82)을 비등방적으로 제거하여 상기 소스 영역(S) 상부의 패드 전극(80)을 노출시키는 제 3 콘택홀(92)을 형성한다. 예컨대, 제 3 층간 절연막(90)은 고밀도 플라즈마(High Density Plasma) 실리콘 산화막으로 이루어진다. 또한, 제 3 층간 절연막(90)은 반도체 기판(60) 표면으로부터 돌출되는 비트 라인(88)으로 인해 단차를 발생시키는 것을 최소화하기 위해 약 3000Å 내지 약 8000Å 정도의 두께로 형성된다. 반면, 비트 라인(88)에 의해 제 3 층간 절연막(90)이 평탄하게 형성되지 못할 경우, 상기 제 3 층간 절연막(90)을 평탄화시키는 화학적 기계적 연마공정이 더 추가되어 수행될 수도 있다.
도 9에 도시된 바와 같이, 제 3 콘택홀(92) 내부에 하부 전극(94)을 형성한다. 여기서, 상기 하부 전극(94)은 상기 제 3 콘택홀(92)이 형성된 반도체 기판(60)의 전면에 도전성 금속층을 형성하고, 제 3 층간 절연막(90)이 노출되도록 상기 도전성 금속층이 평탄화하게 제거됨으로서 형성될 수 있다. 예컨대, 상기 하부 전극(94)은 화학기상증착방법을 통해 티타늄(Ti), 질화 티타늄(TiN), 산질화 티타늄(TiON) 중 적어도 하나 이상으로 이루어진 티타늄(Ti) 계열의 금속층을 포함하여 형성된다. 상기 하부 전극(94)은 비트 라인(88)의 상부에 형성되는 상기 제 3 층간 절연막(90)을 통해 형성된 제 3 콘택홀(92)의 높이에 대응되는 높이 또는 길이를 갖도록 형성될 수 있다.
도 10에 도시된 바와 같이, 상기 하부 전극(94) 상에 노드가 분리된 상변화 물질막(96), 상부 전극(98), 및 하드 마스크막(100)을 형성한다. 여기서, 상기 상변화 물질막(96) 및 상부 전극(98)은 하드 마스크막(100)을 마스크막으로 이용한 건식식각방법에 의해 패터닝 될 수 있다. 예컨대, 상부 전극(98)은 텅스텐(W), 알루미늄(Al)과 같은 반사율이 우수한 도전성 금속층으로 이루어지기 때문에 투과성이 높은 일정 수준 이상의 ArF 노광설비에서 사용되는 포토레지스트 패턴막을 이용한 건식식각방법으로 패터닝이 불가능하다. 따라서, 상부 전극(98)과 포토레지스트 패턴막 사이에 일정 수준 이하의 반사성을 갖는 실리콘 산화막으로 이루어지는 일정 두께 이상의 하드 마스크막(100)을 형성하고, 상기 하드 마스크막(100)을 패터닝 한 후에 상기 포토레지스트 패턴막을 제거하고, 상기 상부 전극(98)과 상변화 물질막(96)을 패터닝 한다. 이때, 하드 마스크막(100)은 상부 전극(98) 및 상변화 물질막(96)의 패터닝 시에 일부 제거될 수 있으나, 상부 전극(98) 상에서 대부분 잔류한다.
한편, 상변화 물질막(96)은 Ge, Sb, Te, Se, Bi, Pb, Sn, As, S, Si, P, O 및 이들의 혼합물 또는 합금으로 구성되는 물질군에서 선택되는 물질중의 어느 하나로서, 상기 물질군의 혼합비에 따라 상변화 조건이 달라질 수 있으므로 혼합비의 조절이 용이한 화학기상증착방법을 통해 형성될 수 있다. 상기 상변화 물질막(96)은 증착 초기의 상태가 비정질 상태를 갖도록 약 100℃~300℃에서 형성될 수 있다. 또한, 상기 상부 전극(98)은 상기 하부 전극(94)과 동일 또는 유사한 도전성 금속층으로 이루어질 수 있으며, 화학기상증착방법 또는 스퍼터링방법과 같은 물리증착방법에 의해 형성된다. 이때, 상기 상부 전극(98)은 상기 상변화 물질막(96)의 초기 상태를 변화시키지 않을 조건, 즉 온도이하에 서 형성된다. 왜냐하면, 상기 상변화 물질막(96)은 상기 상부 전극(98) 및 상기 하부 전극(94)을 통해 인가되는 전류에 의해 상변화 또는 상전이가 이루어질 수 있다. 또한, 상기 상변화 물질막(96)은 상기 하부 전극(94) 또는 상부 전극(98)에 인접하는 표면부터 벌크로 결정 상태를 갖도록 상변화 또는 상전이가 이루어진다. 그러나, 상기 상부 전극(98) 또는 하부 전극(94)에서부터 가장 거리가 먼 상기 상변화 물질막(96)의 모서리 부분에 결정 상태가 존재할 경우, 상기 결정 상태의 모서리 부분이 상기 상변화 물질막(96)으로 인가되는 전류의 누설통로가 될 수 있다. 이때, 상기 결정 상태의 모서리 부분은 상기 상변화 물질막(96)의 주울 열 또는 상기 하부 전극(94)의 보조 가열에 의해 상변화 또는 상전이가 쉽게 이루어질 수 없다. 따라서, 상기 상변화 물질막(96) 및 상부 전극(98)은 상기 상변화 물질막(96)의 초기 상태를 가변시키지 않는 온도 이하에서 형성되어야만 한다.
도 11에 도시된 바와 같이, 상변화 물질막(96) 및 상부 전극(98)의 측벽과 하드 마스크막(100)의 상부를 포함하는 반도체 기판(60)의 전면에 일정 두께를 갖는 캡핑막(102)을 형성한다. 예컨대, 캡핑막(102)은 실리콘 질화막 또는 실리콘 산 질화막을 포함하여 이루어진다. 캡핑막(102)은 후속에서 발생되는 고온 열처리 공정으로부터 상변화 물질막(96)을 보호하기 위해 형성된다. 상술한 바와 같이, 상변화 물질막(96)은 온도에 따라 상변화가 일어나기 때문에 고온 공정에서 상변화가 유발될 경우 불안정한 상태를 갖는다. 또한, 상변화 물질은 후속에서 형성되는 실리콘 산화막 재질의 제 4 층간 절연막(도 14의 108)에 접촉될 경우, 다량의 오염물질에 영향을 받아 상변화 온도가 가변되어 메모리 소자의 신뢰성이 떨어뜨리는 원인으로 작용될 수 있다. 따라서, 상변화 물질막(96) 및 상부 전극(98)과 하드 마스크막(100)의 상부 및 측벽을 둘러싸는 캡핑막(102)을 형성하여 후속에서 고온에서 형성되는 층간 절연막으로부터 상기 상변화 물질막(96)을 보호할 수 있다.
도 12에 도시된 바와 같이, 하드 마스크막(100) 상부의 캡핑막(102)을 선택적으로 노출시키는 더미 층간 절연막(104)을 형성한다. 여기서, 더미 층간 절연막(104)은 하드 마스크막(100) 상부로 돌출되는 캡핑막(102)을 선택적으로 노출되도록 형성될 수 있다. 예컨대, 캡핑막(102)이 형성된 반도체 기판(60)의 전면을 덮도록 더미 층간 절연막(104)을 소정두께로 형성한다. 더미 층간 절연막(104)은 TEOS, USG, SOG, 또는 고밀도 플라즈마(HDP:High Density Plasma oxide)방법이 적용되는 화학기상증착방법을 통해 형성되는 실리콘 산화막을 포함하여 이루어진다. 이후, 하드 마스크막(100) 상부의 캡핑막(102)이 소정부분 노출되도록 더미 층간 절연막(104)을 평탄하게 제거한다. 더미 층간 절연막(104)은 화학적 기계적 연마방 법에 의해 평탄하게 제거될 수 있다. 하드 마스크막(100)이 일정 두께 이상일 경우, 상기 하드 마스크막(100)이 소정 부분 노출되도록 더미 층간 절연막(104) 및 캡핑막(102)이 평탄하게 제거될 수도 있다.
메모리 소자의 집적도 증가 추세로 볼 때, 상변화 물질막(96) 및 상부 전극(98)의 평면 크기가 줄어들고 수직 방향의 스택 단차가 증가함에 따라 상기 상변화 물질막(96) 및 상부 전극(98) 상의 하드 마스크막(100) 및 상기 캡핑막(102)이 소정이상의 곡률반경을 갖도록 돌출되게 형성될 수 있다. 따라서, 더미 층간 절연막(104)을 평탄화하여 노출되는 캡핑막(102)의 표면이 줄어들 수 있다. 때문에, 더미 층간 절연막(104)을 화학적 기계적 연마방법으로 평탄하게 제거한 후, 다시 상기 더미 층간 절연막(104)을 건식식각방법으로 식각(etch back)하여 상기 캡핑막(102)의 상부 표면이 일정 면적이상 노출시킬 수 있다. 예컨대, 더미 층간 절연막(104)을 평탄화하고, 식각한 것을 도 18a 및 도 18b에서와 같이 각각 나타내었다. 여기서, 더미 층간 절연막(104) 및 캡핑막(102)이 각각 구별되지는 않지만, 각각의 경계선이 선명하게 나타난다. 이때, 더미 층간 절연막(104)은 캡핑막(102)의 소정 높이 이상까지 일정부분 평탄화된 이후, 상기 캡핑막(102)들 사이에 매립된 구조를 갖도록 형성되어 있다.
따라서, 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은 상변화 물질막(96) 및 상부 전극(98)과 하드 마스크막(100)을 둘러싸는 캡핑막(102)이 상기 하드 마스크막(100)의 상부에서 선택적으로 노출시키도록 상기 캡핑막(102)의 주변에 더미 층간 절연막(104)을 형성하여 후속에서 상기 하드 마스크막(100)의 상 부에 형성된 상기 캡핑막(102)이 자기정렬(self align)되어 식각되도록 할 수 있다.
도 13에 도시된 바와 같이, 더미 층간 절연막(104)에 의해 하드 마스크막(100) 상부에서 선택적으로 노출되는 캡핑막(102)을 비등방적으로 제거한다. 여기서, 하드 마스크막(100) 상부의 캡핑막(102)은 더미 층간 절연막(104)을 마스크막으로 이용하는 건식식각방법에 의해 자기정렬(self-align)되어 제거될 수 있다. 더미 층간 절연막(104)으로부터 선택적으로 노출되는 실리콘 질화막의 캡핑막(102)은 디플로로메탄(CH2F2) 반응 가스에 의해 제거될 수 있다. 예컨대, 약 300Å 정도의 두께를 갖는 실리콘 질화막은 200W정도의 파워에서 CH2F2(20SCCM), O2(20SCCM) 및 Ar(180SCCM)을 프로세스 챔버 내부로 주입하여 약 57초정도의 식각 공정을 통해 제거될 수 있다.
한편, 일반적인 반도체 제조공정의 생산 단가가 높아지는 원인은 포토레지스트 패턴막의 요구가 증가됨에 따른 것이다. 왜냐하면, 반도체 소자의 집적화에 따른 미세 패턴을 정밀하게 형성토록 하기 위해 그에 상응하는 단파장에 감광되는 포토레지스 패턴막의 원료가 고가이기 때문이다.
따라서, 고가의 포토레지스트 패턴막을 형성하지 않고, 평탄화 공정을 통해 형성되는 더미 층간절연막을 마스크막으로 이용한 건식식각방법으로 자기정렬시켜 캡핑막(102)을 제거하여 반도체 제조공정의 생산단가를 줄일 수 있다.
또한, 더미 층간 절연막(104)으로부터 노출되는 캡핑막(102)이 제거되어 움 푹 패이거나 단차를 발생시키는 부분은 더미 콘택홀(106)이 될 수 있다. 예컨대, 상부 전극(98) 및 하드 마스크막(100) 상부의 캡핑막(102)이 제거된 것을 도 18c에서 나타내었다. 여기서, 캡핑막(102)은 더미 층간 절연막(104)과 동일 또는 유사한 높이(level)로 제거되어 상부 전극(98) 상에서 하드 마스크막(100)을 돌출 시키도록 형성되어 있다. 또한, 캐핑막은 하드 마스크막(100)의 주변을 감싸도록 형성되어 있다. 도 18c에서와 같이, 상부 전극(98) 및 하드 마스크막(100) 상부에서 제거된 캡핑막(102)이 잔상으로 나타날 수도 있다.
도 14에 도시된 바와 같이, 더미 층간 절연막(104) 및 하드 마스크막(100) 상부에 소정 두께의 제 4 층간 절연막(108)을 형성한다. 여기서, 제 4 층간 절연막(108)은 더미 층간 절연막(104)과 마찬가지로 고온의 열처리 공정을 하지 않고, TEOS, USG, SOG, 또는 고밀도 플라즈마(HDP:High Density Plasma)방법이 적용되는 화학기상증착방법을 통해 형성되는 실리콘 산화막을 포함하여 이루어진다. 제 4 층간 절연막(108)은 상기 상변화 물질막(96) 및 상기 상부 전극(98)이 형성된 반도체 기판(60)의 전면에 소정 두께를 갖도록 형성된다. 제 4 층간 절연막(108)은 더미 층간 절연막(104)의 레벨 이하로 움푹 패인 더미 콘택홀(106)의 내부를 매립하고 단차를 발생시키지 않도록 일정 두께 이상으로 형성된다. 만약, 제 4 층간 절연막(108)의 표면에서 단차가 발생될 경우, 상기 제 4 층간 절연막(108)을 평탄화하는 공정을 더 추가적으로 수행할 수도 있다.
도 15에 도시된 바와 같이, 상변화 물질막(96) 및 상부 전극(98)의 상부에 형성된 제 4 층간 절연막(108) 및 하드 마스크막(100)을 제거하여 상부 전극(98)을 노출시키는 제 4 콘택홀(110)을 형성한다. 여기서, 제 4 콘택홀(110)은 상기 상부 전극(98) 상부의 제 4 층간 절연막(108)을 선택적으로 노출시키는 포토레지스트 패턴막을 식각 마스크막으로 사용하는 건식식각방법을 통해 상기 제 4 층간 절연막(108) 및 하드 마스크막(100)이 비등방적으로 제거됨으로서 형성될 수 있다. 제 4 층간 절연막(108) 및 하드 마스크막(100)은 실리콘 산화막으로 이루어지기 때문에 실리콘 질화막의 캡핑막(102)에 대하여 소정의 식각 선택비를 갖는 반응가스에 의해 상부 전극(98) 상에서 쉽게 제거될 수 있다. 예컨대, 제 4 층간 절연막(108) 및 하드 마스크막(100)은 사불화탄소(CF4), 헥사플로로부타디엔(C4F6), 또는 옥타플로오르시글로부탄(C5F8) 중 어느 하나의 반응 가스에 의해 한번에 제거될 수 있다.
그러나, 실리콘 산화막으로 이루어진 제 4 층간 절연막(108) 및 하드 마스크막(100)사이에 실리콘 질화막으로 이루어진 캡핑막(102)이 존재하게 될 경우, "ONO" 구조에 대응되는 각각의 반응 가스를 3단계에 걸쳐 공급하면서 식각공정이 이루어져야만 하기 때문에 식각 공정의 신뢰성이 떨어질 수 있다. 예컨대, 제 4 층간 절연막(108)은 사불화탄소(CF4), 헥사플로로부타디엔(C4F6), 또는 옥타플로오르시글로부탄(C5F8) 중 어느 하나의 반응 가스에 의해 제거된다. 다음, 캡핑막(102)은 디플로로메탄(CH2F2) 반응 가스에 의해 제거된다. 마지막으로, 다시 하드 마스크막(100)은 사불화탄소(CF4), 헥사플로로부타디엔(C4F6), 또는 옥타플로오르시글로부탄(C5F8) 중 어느 하나의 반응 가스에 의해 제거된다. 따라서, "ONO" 구조의 식각 공정은 3단계로 나누어 서로 다른 반응 가스를 공급해야만 함으로 복잡하고, 신뢰성이 떨어진다. 또한, 서로 다른 재질의 절연막을 제거하는 식각 공정의 특성 상 각각의 대하여 시간식각(time etching)을 수행해야만 하나, 캡핑막(102)의 제거 시에 하드 마스크막(100) 및 상부 전극(98)과 캡핑막(102)의 경계면을 따라 상변화 물질막(96)까지 노출되도록 캡핑막(102)이 제거될 수도 있다.
따라서, 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은 상변화 물질막(96), 상부 전극(98), 및 하부 마스크막을 둘러싸는 캡핑막(102)을 상기 하부 마스크막 상에서 먼저 제거한 후에 제 4 층간 절연막(108)을 형성하고, 상기 상부 전극(98)의 상부에 형성되는 상기 제 4 층간 절연막(108)과 함께 상기 하부 마스크막을 한번에 제거하여 제 4 콘택홀(110)을 형성토록 함으로서 식각 공정의 신뢰성을 향상시킬 수 있다.
예컨대, 상부 전극(98) 상의 하드 마스크막(100)이 모두 제거되면서 제 4 콘택홀(110)의 정렬 불량이 발생된 경우를 도 8d에 나타내었다. 여기서, 제 4 콘택홀(110)은 상부 전극(98)의 상부에서 일부 벗어나는 부분의 제 4 층간 절연막(108)이 제거되어 형성될 수 있다. 반면, 제 4 콘택홀(110)은 바닥에서 캡핑막(102)이 제거되지 않으면서 형성될 수 있다. 상술한 바와 같이, 제 4 콘택홀(110)은 실리콘 질화막 재질의 캡핑막(102)에 대하여 식각 선택비가 우수한 사불화탄소(CF4), 헥사플로로부타디엔(C4F6), 또는 옥타플로오르시글로부탄(C5F8) 중 어느 하나의 반응 가스를 이용한 건식식각방법으로 실리콘 산화막으로 이루어진 제 4 층간 절연막(108) 및 하드 마스크막(100)을 집중적으로 제거하여 형성되기 때문이다.
도 16에 도시된 바와 같이, 제 4 콘택홀(110) 내에서 상부 전극(98)과 전기적으로 연결되는 제 3 콘택 플러그(112)를 형성한다. 여기서, 상기 제 3 콘택 플러그(112)는 상기 제 4 콘택홀(110)이 형성된 상기 제 4 층간 절연막(108) 상에 도전성 금속층이 형성되고, 상기 제 4 층간 절연막(108)이 노출되도록 상기 도전성 금속층이 평탄하게 제거됨으로서 형성될 수 있다. 예컨대, 상기 제 3 콘택 플러그(112)는 상기 상부 전극(98)에 접촉하는 접촉면이 상기 하부 전극(94)이 상기 상변화 물질막(96)에 접촉되는 접촉면보다 상기 보다 크게 형성될 수도 있다. 따라서, 상기 제 3 콘택 플러그(112)는 상기 상부 전극(98)에 전기적으로 연결되어 상기 상부 전극(98)에 접촉되는 접촉면을 넓게 하여 상기 상부 전극(98)에 인가되는 전류가 열손실되는 것을 방지토록 할 수 있다. 상기 제 3 콘택 플러그(112)는 화학기상증착방법 또는 스퍼터링방법과 같은 물리증착방법으로 상기 상부 전극(98)과 동일 또는 유사한 도전성 금속층으로 형성되거나, 도전성이 우수한 도전성 불순물이 도핑된 폴리 실리콘, 텅스텐 실리사이드, 알루미늄 실리사이드, 텅스텐, 알루미늄, 구리 중 어느 하나로 형성될 수 있다.
특히, 스프터링방법을 이용한 텅스텐 재질의 제 3 콘택 플러그(112)를 형성하고자 할 경우, 제 4 콘택홀(110) 내에서 상변화 물질막(96)의 노출 여부가 매우 중요하다. 왜냐하면, 제 4 콘택홀(110) 내에서 상변화 물질막(96)의 측벽이 노출되어 있을 경우, 텅스텐 증착 시에 상변화 물질막(96)이 퓸(fume)형태로 비상되면서 제 4 콘택홀(110) 내부에 텅스텐이 증착되지 않아 제 3 콘택 플러그(112)가 정상적 으로 형성될 수 없기 때문이다.
따라서, 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은 상변화 물질막(96) 및 상부 전극(98)의 측벽을 선택적으로 둘러싸는 실리콘 질화막 재질의 캡핑막(102)을 먼저 형성하고, 상기 캡핑막(102)의 존재 유무와 무관하게 상기 상부 전극(98) 상에서 형성되는 실리콘 산화막 재질의 하드 마스크막(100) 및 제 4 층간 절연막(108)을 제거하여 제 4 콘택홀(110)을 형성토록 함으로서, 제 4 콘택홀(110)의 형성시 정렬 불량이 발생되거나, 제 4 콘택홀(110)의 바닥이 상변화 물질막(96) 및 상부 전극(98)보다 크게 형성되더라도, 상기 상변화 물질막(96)의 측벽이 콘택홀을 통해 노출되는 것을 방지하고, 상기 콘택홀 내에 형성되는 제 3 콘택 플러그(112)의 리프팅 불량을 방지할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있다.
도 17에 도시된 바와 같이, 상기 제 3 콘택 플러그(112)의 상부에 금속 라인(114)을 형성한다. 여기서, 금속 라인(114)은 제 3 콘택 플러그(112)가 형성된 반도체 기판(60)의 전면에 소정 두께의 도전성 금속층이 형성되고, 상기 도전성 금속층 상에 패터닝된 상기 포토레지스트막을 식각 마스크로 사용한 건식식각공정을 통해 형성된다. 금속 라인(114)은 도전성 불순물이 도핑된 폴리 실리콘, 텅스텐 실리사이드, 알루미늄 실리사이드, 텅스텐, 알루미늄, 구리 중 어느 하나를 포함하여 이루어진다.
결국, 본 발명에 따른 상변화 메모리 소자의 제조방법은, 상변화 물질막(96)을 보호하기 위해 형성되는 캡핑막(102)을 상부 전극(98)의 상부에서 먼저 제거하 고, 후속에서 형성되는 제 4 층간 절연막(108)을 상기 캡핑막(102)과 무관하게 제거하여 제 4 콘택홀(110)을 형성함으로서, 상기 제 4 콘택홀(110) 내에서 상기 상변화 물질막(96)의 퓸 성분에 의한 제 3 콘택 플러그(112)의 리프팅 불량을 방지할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1은 본 발명에 따른 상변화 메모리 소자를 나타내는 단면도.
도 2 내지 도 17은 본 발명에 따른 상변화 메모리 소자의 제조방법을 설명하기 위한 공정 단면도들.
도 18a 내지 도 18d는 상변화 물질막 상에서 형성되는 캡핑막의 제거 및 제 4 콘택홀의 형성에 따른 단면 사진들.

Claims (20)

  1. 기판 상의 구조물과 전기적으로 연결되는 하부 전극을 형성하는 단계;
    상기 하부 전극의 상부에 상변화 물질막 및 상부 전극을 형성하는 단계;
    상기 상변화 물질막 및 상기 상부 전극의 상부와 측면을 둘러싸는 캡핑막을 형성하는 단계;
    상기 상부 전극의 상부에 형성된 캡핑막을 제거하는 단계;
    상기 캡핑막 및 상기 상부 전극의 상부에 층간 절연막을 형성하는 단계;
    상기 상부 전극 상부의 상기 층간 절연막을 제거하여 상기 상부 전극을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 상변화 물질막 및 상기 상부 전극은 상기 상부 전극 상에 적층되는 하드 마스크막을 마스크막으로 사용하는 건식식각방법으로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 캡핑막은 상기 상부 전극 상에서 잔존하는 상기 하드 마스크막 상에서 제거함을 특징으로 하는 상변화 메모리 소자.
  4. 제 3 항에 있어서,
    상기 캡핑막의 제거는, 상기 하드 마스크막을 포함하는 기판의 전면에 소정 두께를 갖는 상기 캡핑막을 형성하는 단계와, 상기 캡핑막의 전면을 덮는 더미 층간 절연막을 형성하는 단계와, 상기 하드 마스크막 상부의 상기 캡핑막이 노출되도록 상기 더미 층간 절연막을 평탄하게 제거하는 단계와, 상기 더미 층간 절연막에 의해 노출되는 상기 캡핑막을 비등방적으로 제거하여 상기 하드 마스크막을 노출시키는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 캡핑막은 화학기상증착방법으로 형성되는 실리콘 질화막 또는 실리콘 산질화막을 포함함을 특징으로하는 상변화 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 캡핑막은 디플로로메탄(CH2F2) 반응가스를 소스 가스로 이용하는 건식식각방법으로 제거함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 더미 층간 절연막은 화학적 기계적 연마방법으로 평탄화함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  8. 제 2 항에 있어서,
    상기 하드 마스크막 및 상기 층간 절연막은 실리콘 산화막을 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 하드 마스크막 및 층간 절연막은 사불화탄소(CF4), 헥사플로로부타디엔(C4F6), 또는 옥타플로오르시글로부탄(C5F8) 중 어느 하나의 식각 반응 가스를 이용하여 제거함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  10. 기판 상의 구조물과 전기적으로 연결되는 하부 전극을 형성하는 단계;
    상기 하부 전극 상에서 적층되는 상변화 물질막, 상부 전극, 및 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막, 상기 상부 전극, 및 상기 상변화 물질막의 상부 및 측면을 둘러싸는 캡핑막을 형성하는 단계;
    상기 하드 마스크막 상부의 상기 캡핑막을 제거하는 단계;
    상기 하드 마스크막과 동일 또는 유사한 재질의 층간 절연막을 형성하는 단계;
    상기 상부 전극 상부의 상기 층간 절연막 및 상기 하드 마스크막을 제거하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내에 콘택 플러그를 형성하는 단계를 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 캡핑막의 제거는, 상기 캡핑막의 상부에 더미 층간 절연막을 형성하는 단계와, 상기 하드 마스크막 상부의 상기 캡핑막이 노출되도록 상기 더미 층간 절연막을 평탄하게 제거하는 단계와, 상기 더미 층간 절연막에 의해 노출되는 상기 캡핑막을 비등방적으로 제거하여 상기 하드 마스크막을 노출시키는 단계를 포함함 을 특징으로 하는 상변화 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 캡핑막은 화학기상증착방법으로 형성되는 실리콘 질화막 또는 실리콘 산질화막을 포함함을 특징으로하는 상변화 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 캡핑막은 디플로로메탄(CH2F2) 반응가스를 소스 가스로 이용하는 건식식각방법으로 제거함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  14. 제 11 항에 있어서,
    상기 더미 층간 절연막은 화학적 기계적 연마방법으로 평탄화함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  15. 제 11 항에 있어서,
    상기 상부 전극 상부의 상기 캡핑막이 노출되도록 상기 더미 층간 절연막을 건식식각방법으로 식각하는 단계를 더 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  16. 제 10 항에 있어서,
    상기 하드 마스크막 및 상기 층간 절연막은 실리콘 산화막을 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 하드 마스크막 및 층간 절연막은 사불화탄소(CF4), 헥사플로로부타디엔(C4F6), 또는 옥타플로오르시글로부탄(C5F8) 중 어느 하나의 식각 반응 가스를 이용하여 제거함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  18. 기판 상에 형성된 억세스 트랜지스터;
    상기 억세스 트랜지스터와 전기적으로 연결되는 하부 전극;
    상기 하부 전극의 상부에서 적층되어 형성된 상변화 물질막, 상부 전극, 및 하드 마스크막;
    상기 상변화 물질막, 상기 상부 전극, 및 상기 하드 마스크막의 측면을 둘러싸는 캡핑막;
    상기 캡핑막의 상부를 둘러싸고 상기 상부 전극 상의 상기 하드 마스크막과 함께 일부 제거되면서 상기 상부 전극을 선택적으로 노출시키는 콘택홀을 구비하는 층간 절연막; 및
    상기 콘택홀 내에서 상기 상부 전극에 전기적으로 연결되는 콘택 플러그를 포함함을 특징으로 하는 상변화 메모리 소자.
  19. 제 18 항에 있어서,
    상기 하드 마스크막 및 상기 층간 절연막은 실리콘 산화막으로 이루어지는 것을 특징으로 하는 상변화 메모리 소자.
  20. 제 18 항에 있어서,
    상기 캡핑막은 실리콘 질화막 또는 실리콘 산질화막으로 이루어지는 것을 포함함을 특징으로 하는 상변화 메모리 소자.
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