KR20090023200A - Ｓｉｍｏｘ 웨이퍼 제조 방법 및 ｓｉｍｏｘ 웨이퍼 - Google Patents

Ｓｉｍｏｘ 웨이퍼 제조 방법 및 ｓｉｍｏｘ 웨이퍼 Download PDF

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KR20090023200A
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요시오 무라카미
겐지 오키타
도모유키 호라
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가부시키가이샤 사무코
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Abstract

과제
표면 결함 (Divot) 이 확대되지 않도록 에칭 조건을 제공한다.
해결 수단
BOX 층 (W4) 을 형성하기 위한 산소 주입 공정 (S01) 및 고온 어닐 처리 공정 (S04) 과, 산소 주입을 실시하는 측의 웨이퍼 표면 (WS1) 을 처리하는 표면 산화막 박리 공정 (S16) 과, 웨이퍼 이면 (WS2) 을 처리하는 이면 산화막 박리 공정 (S15) 을 갖고, 표리면 산화막 박리 공정에 있어서, 각각의 산화막 박리 조건이 상이한 조건으로서 제어된다.
산화막 박리 공정, SIMOX 웨이퍼, 산소 주입, 표면 결함 (Divot)

Description

ＳＩＭＯＸ 웨이퍼 제조 방법 및 ＳＩＭＯＸ 웨이퍼{SIMOX WAFER MANUFACTURING METHOD AND SIMOX WAFER}
본 발명은, SIMOX 웨이퍼 제조 방법 및 SIMOX 웨이퍼에 관한 것으로, 고속, 저소비 전력인 SOI (Silicon on Insulator) 디바이스를 형성하기 위한 매립 산화막을 갖는 박막 SOI 웨이퍼로서, 현재 양산에 사용되고 있는 접합 SOI, SIMOX (Silicon Implantation of Oxygen) 의 2 종류 중, 후자의 SIMOX 웨이퍼에 이용하기 바람직한 기술에 관한 것이다.
SIMOX 웨이퍼는 특허문헌 1 ∼ 3 에 나타내는 바와 같이 알려져 있고, 또, SOI 층의 막두께 균일성이 특히 우수하다는 특징을 갖고 있다.
SIMOX 웨이퍼에 있어서는, SOI 층으로서 0.4㎛ 이하의 두께를 형성할 수 있고, 0.1㎛ 전후, 또한 그 이하의 두께인 SOI 층도 양호하게 두께를 제어할 수 있다. 특히, 두께 0.02㎛ 이하의 SOI 층은 완전 공핍형 동작의 MOS-LSI 형성에 적용되는 경우가 많고, 그 경우, SOI 층 자체의 막두께가 MOSFET 동작의 임계치 전압과 비례 관계가 있으므로, 성능이 갖추어진 디바이스를 고수율로 제조하는 데에는 SOI 층의 막두께 균일성이 중요한 품질이 된다. 그 관점에서, SOI 층 두께 균일성이 우수한 SIMOX 웨이퍼는 차세대 MOSFET 용 기판으로서 기대되고 있다.
SIMOX 웨이퍼는 종래부터, 주입시의 산소 도스량이 높은 고도스 SIMOX
(High dose SIMOX), 및 주입시의 산소 도스량이 1 자리수 정도 낮고, 그 후의 어닐 공정을 고산소 분위기에서 실시하는 ITOX (Internal Oxidation) 기술을 사용함으로써, 매립 산화막을 형성하는 저도스 SIMOX (Low dose SIMOX) 의 2 종류가 알려져 있다. 또한 최근, 저도스 SIMOX 중에서 마지막 주입 공정을 실온 부근에서 소량의 도스로 실시함으로써 어모퍼스층을 형성하여, 더욱 저도스에서의 BOX 형성을 가능하게 한 MLD (Modified Low Dose) 법이 개발되어 양산 제공이 이루어지고 있다.
고도스 SIMOX 에서는 전형적으로는 O+ 이온이 주입 에너지 150Kev, 주입 도스가 1.5×1018㎝-2 이상, 기판 온도 500℃ 의 온도에서 주입되고, 1300℃ 이상의 온도에서 산소를 0.5 ∼ 2% 함유하는 Ar 혹은 질소 분위기에서 4 ∼ 8 시간의 어닐을 실시하는 프로세스이다.
이 프로세스에서는 주입 시간이 매우 길고 스루풋이 나쁜 것, SOI 층의 전 전위 밀도가 1×105㎝-2 ∼ 1×1017㎝- 2 로 매우 높다는 등의 문제점이 있었다 (비특허문헌 1).
저도스 SIMOX 는 이 결점을 개선하기 위한 방법으로, 전형적으로는 주입 에너지 150keV 이상, 주입 도스 4×1017㎝-2 ∼ 1×1017㎝-2, 기판 온도 400℃ ∼ 600℃ 의 온도에서 주입을 실시하고, 그 후의 어닐을 1300℃ 이상, 산소를 30 ∼ 60% 함유하는 Ar 분위기에서 실시하고, 어닐 중의 산소에 의한 내부 산화 : ITOX (Internal Oxidation) 에 의해 BOX 층을 후막화함과 함께 대폭적인 품질 향상을 실현하고 있다 (비특허문헌 2).
또한, 저도스 SIMOX 의 개선판으로서, 종래의 고온 (400℃ ∼ 650℃) 에서의 산소 주입 공정 후에 실온에서 1 자리수 낮은 도스의 주입을 실시하고, 어모퍼스층을 표면에 형성하는 방법 (Modified Low Dose 법 : MLD 법) 이 고안되어 있다.
이 방법에 의하면, 1.5×1017㎝-2 ∼ 6×1017㎝- 2 의 넓은 저도스 범위로부터 연속적인 BOX 성장이 가능하고, 또 그 후의 ITOX 프로세스에 있어서도 종래의 ITOX 의 1.5 배의 속도로 내부 산화가 가능해졌다. 결과적으로 BOX 산화막 (BOX 층) 은 열산화막에 매우 가까워져 대폭적인 품질의 개선이 이루어졌다.
통상, 이 MLD 프로세스에서는 SOI 층 중의 산소량을 낮추기 위해, ITOX 공정 후에 5 ∼ 10 시간 정도, 산소를 0.5 ∼ 2% 함유하는 Ar 분위기에 의해 어닐을 실시하는 것이 보통이다 (비특허문헌 3, 특허문헌 4).
요컨대, 종래 MLD-SIMOX 웨이퍼의 제조는 도 3 에 나타내는 바와 같이, 산소 주입 공정 (S01), HF 에치 공정 (S02), 세정 공정 (S03), 고온 어닐 처리 공정 (S04), 산화막 박리 공정 (S05), SOI 층 막두께 측정 공정 (S07), 세정 공정 (S08) 의 각 공정에 의해 실시되고 있었다.
SOI 웨이퍼의 고온 어닐 공정 (S04) 은, 1300℃ 를 초과하는 온도에서 10 시 간 이상의 장시간, 산소를 함유하는 Ar 분위기 중에서 실시된다. 또, 슬립의 억제를 위해 통상적으로는 종형로가 이용되고 있다.
특허문헌 1 : 일본 공개특허공보 2004-200291호
특허문헌 2 : 일본 공개특허공보 2006-351632호
특허문헌 3 : 일본 공개특허공보 2007-5563호
특허문헌 4 : 미국 특허 제5930643호
비특허문헌 1 : K.Izumi et al. Electron. Lett. (UK) vol.14 (1978) P593
비특허문헌 2 : S.Nakashima et al. Proc. IEEE int. SOI Conf. (1994) P71-2
비특허문헌 3 : O.W.Holland et al. Appl. Phys. Lett. (USA) vol.69 (1996) P574
고온 어닐 처리 공정 (S04) 에서 사용하는 어닐로는, 사용 전에 충분한 세정, 건조 베이킹 등에 의해 높은 청정도를 나타내는 것이 사용되는데, 어닐 횟수가 증가됨에 따라, 아무리 해도 튜브, 보트, 지그 등으로부터의 파티클의 부착을 피할 수 없다는 문제가 있다. 또 이면측은 홀더에 접촉되어 있기 때문에 많은 파티클의 부착을 볼 수 있고, 이 홀더와의 접촉에 의한 파티클의 사이즈도 1㎛ ∼ 5㎛ 정도이거나 그 이상의 크기로, 비교적 큰 것이 많은 것을 알 수 있다. 따라서, 산화막 박리 공정 (S05) 에 있어서는, 웨이퍼에 부착된 파티클 제거도 동시에 실시하고 있다.
고온 어닐 처리 공정 (S04) 에서 형성된 산화막은, 산화막 박리 공정 (S05) 에 의해 제거되는데, 이 산화막 박리 공정 (S05) 은, 종래 HF 계의 에천트로 20% 정도의 오버 에치 조건으로 하여 웨이퍼 표리면이 동시에 처리된다. 그러나, 이 종래 조건에서는, 웨이퍼 이면측의 산화막이 충분히 박리된 경우에도, 웨이퍼 표면측의 파티클 제거가 불충분하다는 문제가 명백해졌다.
또한 산화막 박리 공정 (S05) 에 있어서, 상기의 종래 조건에서는 웨이퍼 이면측에 있어서의 산화막 박리가 불충분한 경우가 있다는 문제가 명백해졌다.
이것을 개선하기 위해, 단순히 표리면의 파티클이 제거될 수 있는 강한 조건, 즉, 장시간, 혹은, 고농도의 HF 에서의 에칭을 실시한 결과, 장시간의 HF 에칭에 의해 SOI 웨이퍼에 많이 볼 수 있는 표면 결함 (Divot) 의 사이즈가 대폭으로 증대된다는 문제점이 생기는 것이 더욱 명백해졌다.
또한, 이 확대된 사이즈의 표면 결함은, 그 깊이 방향에 있어서도 웨이퍼 표면으로부터 BOX 층까지 도달하고 있기 때문에, 강한 조건의 HF 에칭에 의해 BOX 층이 용해되어 결함 사이즈가 더욱 커져, 최악의 경우, SIMOX 웨이퍼로서 사용할 수 없게 되는 상태까지 확대된다는 문제가 있었다.
본 발명은, 상기의 사정을 감안하여 이루어진 것으로, SIMOX 웨이퍼 제조에 있어서의 고온 어닐 후의 산화막 박리 프로세스에 있어서, 웨이퍼 이면의 파티클을 충분히 제거할 수 있게 하고, 또한, 웨이퍼의 표면 결함 (Divot) 이 확대되지 않도록 최적의 에칭 조건을 제공하고, 그 결과, 웨이퍼 표리면 모두 0.1㎛ ∼ 5㎛ 정도의 파티클이 적고, 또한, 표면 결함 (Divot) 의 사이즈가 1㎛ 이하로 개수가 10 이하로 그 증대도 적은 SIMOX 웨이퍼를 제조할 수 있도록 하는 것을 목적으로 한다.
본 발명의 SIMOX 웨이퍼 제조 방법은, BOX 층을 형성하기 위한 산소 주입 공정 및 고온 어닐 처리 공정과, 그 고온 어닐 처리 공정 후의 산화막 박리 공정을 갖는 SIMOX 웨이퍼의 제조 방법에 있어서,
상기 산화막 박리 공정이 산소 주입을 실시하는 측의 웨이퍼 표면을 처리하는 표면 산화막 박리 공정과, 웨이퍼 이면을 처리하는 이면 산화막 박리 공정을 갖고,
이들 표리면 산화막 박리 공정에 있어서, 각각의 산화막 박리 조건이 상이한 조건으로서 제어됨으로써 상기 과제를 해결하였다.
본 발명에 있어서, 상기 산화막 박리 공정이 HF 계의 에천트로 실시되고, 표리면의 에칭 시간, 에칭 온도, 에천트 농도를 독립적으로 조정하는 것이 보다 바람직하다.
본 발명의 상기 산화막 박리 공정에 있어서, 상기 표면 산화막 박리 공정의 산화막 박리 조건이, 상기 이면 산화막 박리 공정의 산화막 박리 조건보다 안정적인 조건으로 되는 것이 가능하다.
또, 본 발명에 있어서, 상기 산화막 박리 공정에 있어서, 상기 이면 산화막 박리 공정 후에 상기 표면 산화막 박리 공정이 실시되고, 상기 이면 산화막 박리 공정이 웨이퍼 이면만을 처리하는 매엽 에칭으로 되는 수단을 채용할 수도 있다.
또, 상기 표면 산화막 박리 공정에 있어서, 웨이퍼 표면만, 또는 웨이퍼 표리면을 처리할 수 있다.
본 발명에 있어서는, 상기 산화막 박리 공정에 있어서, HF 에칭에 더하여 파티클의 제거 효율을 높이기 위한 스크럽 세정, 또는 초음파 세정을 병용하여 처리하는 것이 바람직하다.
또한, 상기 이면 산화막 박리 공정에 있어서, 웨이퍼 표면에 공기, 질소 (N2) 혹은, 순수를 분사시켜 에천트로부터 보호할 수 있다.
또, 상기 이면 산화막 박리 공정에 있어서, 상기 매엽 에칭이 웨이퍼 중심을 회전 중심으로 하여 회전시킨 웨이퍼 이면에 상기 에천트를 노즐로부터 분사하여 처리하는 경우가 있다.
본 발명의 SIMOX 웨이퍼에 있어서는, 상기 중 어느 하나에 기재된 제조 방법에 의해 제조된 것이 바람직하다.
본 발명의 SIMOX 웨이퍼 제조 방법은, BOX 층을 형성하기 위한 산소 주입 공정 및 고온 어닐 처리 공정과, 그 고온 어닐 처리 공정 후의 산화막 박리 공정을 갖는 SIMOX 웨이퍼의 제조 방법에 있어서,
상기 산화막 박리 공정이, 산소 주입을 실시하는 측의 웨이퍼 표면을 처리하는 표면 산화막 박리 공정과, 웨이퍼 이면을 처리하는 이면 산화막 박리 공정을 갖고,
이들 표리면 산화막 박리 공정에 있어서, 각각의 산화막 박리 조건이 상이한 조건으로서 제어됨으로써, 고온 어닐 처리 공정 후에 있어서의 산화막 박리 공정에 있어서, 형성된 산화막의 박리 조건을 표리면에서 독립적으로 최적화할 수 있기 때문에, SOI 웨이퍼의 표면 파티클 및 이면 파티클을 저감시킬 수 있게 된다.
본 발명에 있어서, 상기 산화막 박리 공정이 HF 계의 에천트로 실시되고, 표리면의 에칭 시간, 에칭 온도, 에천트 농도를 독립적으로 조정함으로써, 파티클이나 표면 결함 (Divot) 등 상이한 조건이 존재하므로, 표리면의 산화막 박리 처리에서 각각 상이한 대응이 요구되는 각각의 면에 대해, 각각에 대응한 산화막 박리 조건으로서 처리할 수 있고, 이로써, 표리면의 파티클이 매우 적고, 표면 결함의 사이즈의 증대도 적은 SIMOX 웨이퍼를 제조할 수 있게 된다.
본 발명의 상기 산화막 박리 공정에 있어서, 상기 표면 산화막 박리 공정의 산화막 박리 조건이, 상기 이면 산화막 박리 공정의 산화막 박리 조건보다 안정적 인 조건으로 됨으로써, 표리면의 산화막을 충분히 박리함과 함께, 표면 파티클을 충분히 제거하고, 또한, 표면 결함 (Divot) 이 확대되지 않도록 하여, 바람직한 특성을 갖는 SIMOX 웨이퍼를 제공할 수 있게 된다.
여기에서, 안정적인 조건이란, 이면 산화막 박리 공정의 산화막 박리 조건을 40 ∼ 60%HF, 40 ∼ 70℃, 3 ∼ 5분 정도, 표면 산화막 박리 공정의 산화막 박리 조건을 20 ∼ 49%HF, 25 ∼ 70℃, 0.5 ∼ 30분 정도로 하는 것이 바람직하고, 스루풋을 우선하면, 이면 산화막 박리 공정의 산화막 박리 조건을 49%HF, 60℃, 3분, 표면 산화막 박리 공정의 산화막 박리 조건을 49%HF, 60℃, 1분으로 할 수 있다. 특히, 에천트 농도에 관해서는 이면 산화막 박리 공정의 산화막 박리 조건을 표면 산화막 박리 공정의 산화막 박리 조건보다 높게 설정하고, 또한, 처리 온도에 관해서는 이면 산화막 박리 공정의 산화막 박리 조건을 표면 산화막 박리 공정의 산화막 박리 조건보다 높게 설정하는 것이 바람직하다.
또, 본 발명에 있어서, 상기 산화막 박리 공정에 있어서, 상기 이면 산화막 박리 공정 후에 상기 표면 산화막 박리 공정이 실시되고, 상기 이면 산화막 박리 공정이 웨이퍼 이면만을 처리하는 매엽 에칭으로 됨으로써, 이면 산화막 박리 공정에 있어서의 에천트에 의한 웨이퍼 표면에 대한 악영향을 저감시키고, 표면 산화막 박리 공정에 있어서 에천트의 영향이 큰 웨이퍼 표면에 대한 산화막 박리와 파티클 제거를 바람직하게 실시함과 함께, 표면의 결함 (Divot) 이 확대되지 않는 정도의 최적의 에칭 조건에 의해 웨이퍼 표면을 에칭하여 산화막 박리를 실시할 수 있게 된다.
또, 상기 표면 산화막 박리 공정에 있어서는, 웨이퍼 표면만, 또는, 웨이퍼 표리면을 처리함으로써, 이면 산화막 박리 공정에 있어서의 에천트에 의한 웨이퍼 표면에 대한 악영향을 저감시키고, 표면 산화막 박리 공정에 있어서 에천트의 영향이 큰 웨이퍼 표면에 대한 산화막 박리와 파티클 제거를 적절하게 실시함과 함께, 표면의 결함 (Divot) 이 확대되지 않는 정도의 최적의 에칭 조건에 의해 웨이퍼 표면을 에칭하여 산화막 박리를 실시할 수 있게 된다. 이것은, 상기 표면 산화막 박리 공정에 있어서는, 이면 산화막 박리 공정과 마찬가지로 웨이퍼 표면만 처리해도 되는데, 웨이퍼 표면과 동시에 웨이퍼 이면이 추가로 에칭되어도 문제없기 때문이다.
본 발명에 있어서는, 상기 산화막 박리 공정에 있어서, HF 에칭에 더하여 파티클의 제거 효율을 높이기 위한 스크럽 세정, 또는, 초음파 세정을 병용하여 처리함으로써, 웨이퍼 이면에 있어서, 고온 어닐 공정에 있어서 어닐 장치 내의 홀더와의 접촉으로 부착되어 있을 가능성이 있는 최대 5㎛ 정도의 산화물 파티클을 효율적으로 제거할 수 있음과 함께, 웨이퍼 표면에 있어서, 표면의 결함 (Divot) 이 확대되지 않는 정도의 에칭 조건에서도 확실하게 파티클을 제거할 수 있다.
또한, 상기 이면 산화막 박리 공정에 있어서, 웨이퍼 표면에 공기, 질소 (N2) 혹은, 순수를 분사하여 에천트로부터 보호함으로써, 이면 산화막 박리 공정에 있어서의 에천트에 의한 웨이퍼 표면에 대한 악영향을 배제하여 확실히 이면만을 처리할 수 있고, 표면 산화막 박리 공정에 있어서, 표면의 결함 (Divot) 이 확대되 지 않는 정도의 최적의 에칭 처리를 할 수 있게 된다.
또, 상기 이면 산화막 박리 공정에 있어서, 상기 매엽 에칭이 웨이퍼 중심을 회전 중심으로 하여 회전시킨 웨이퍼 이면에 상기 에천트를 노즐로부터 분사하여 처리함으로써, 산화막 박리 공정에 있어서의 최초의 공정을 이면 산화막 박리 공정으로 하고, 그 이면 산화막 박리 공정은 배치 타입의 편면 매엽 에칭 장치로 실시되고, 그 후에 실시되는 표면 산화막 박리 공정이 편면, 혹은 양면의 매엽 에칭 장치로 실시될 수 있어, 이로써, 웨이퍼 표리면 중, 피처리면과 반대 면에는 에천트에 의한 영향을 배제한 상태에서 피처리면을 처리할 수 있고, 또, 산화막 박리에 있어서의 에칭 범위 등의 처리량을 정확하게 제어할 수 있게 된다.
여기에서 매엽 에칭이란, 이하와 같은 방법으로, 이하의 장치에 의해 실시된다.
(1) 반도체 잉곳을 슬라이스하여 얻어진 웨이퍼의 적어도 편측 표면을 매엽 에칭에 의해 에칭하는 방법으로서,
회전 상태의 상기 웨이퍼 표면에 에칭액을 분사함과 함께,
상기 웨이퍼 표면의 면내 각 점에 있어서의 에칭액의 유속·유량을 제어함으로써, 상기 웨이퍼 표면의 면내 각 점에 있어서의 에칭 범위를 제어하는 것을 특징으로 하는 매엽 에칭 방법.
(2) 상기 웨이퍼의 회전 상태, 상기 에칭액 조성, 상기 에칭액 점도, 상기 에칭액의 분사 상태, 상기 에칭액의 분사 위치 및 분사 위치의 이동 상태, 상기 에칭액의 분사 시간, 상기 웨이퍼의 직경 치수 중 어느 하나 이상을 제어함으로써 상 기 웨이퍼 표면의 면내 각 점에 있어서 상기 에칭액의 유속·유량을 제어하는 것을 특징으로 하는 상기 (1) 기재된 매엽 에칭 방법.
(3) 상기 에칭액이 산 에칭액으로 되는 것을 특징으로 하는 상기 (1) 또는 (2) 기재된 매엽 에칭 방법.
(4) 상기 (1) 내지 (3) 중 어느 하나에 기재된 매엽 에칭 방법을 실시하는 장치로서,
상기 웨이퍼 회전 수단과,
상기 에칭액을 공급하는 에칭액 공급 수단과,
상기 에칭액을 상기 웨이퍼에 분사하는 노즐과,
상기 노즐로부터 상기 에칭액의 분사 상태를 제어하는 분사 제어 수단을 갖는 것을 특징으로 하는 매엽 에칭 장치.
(5) 상기 분사 제어 수단이 상기 웨이퍼에 대한 상기 노즐로부터의 상기 에칭액 분사 위치를 설정하는 노즐 위치 제어 수단을 갖는 것을 특징으로 하는 상기 (4) 기재된 매엽 에칭 장치.
(6) 상기 분사 제어 수단이 상기 웨이퍼의 표면에 있어서의 소정의 점에 대해 상기 노즐로부터의 상기 에칭액 분사 상태를 설정하는 분사 상태 제어 수단을 갖는 것을 특징으로 하는 상기 (4) 기재된 매엽 에칭 장치.
(7) 상기 (1) 내지 (3) 중 어느 하나에 기재된 매엽 에칭 방법 또는 상기 (4) 내지 (6) 중 어느 하나에 기재된 매엽 에칭 장치에 의해 표면 처리된 것을 특징으로 하는 반도체 웨이퍼.
본 발명의 SIMOX 웨이퍼에 있어서는, 상기 중 어느 하나에 기재된 제조 방법에 의해 제조된 것이 바람직하다.
본 발명에 의하면, 표리면 산화막 박리 공정에 있어서, 각각의 산화막 박리 조건이 상이한 조건으로서 제어됨으로써, 고온 어닐 처리 공정 후에 있어서의 산화막 박리 공정에 있어서, 형성된 산화막의 박리 조건을 표리면에서 독립적으로 최적화할 수 있으므로, SOI 웨이퍼의 표면 파티클 및 이면 파티클을 저감시킬 수 있게 된다는 효과를 발휘할 수 있다.
이하, 본 발명에 관련된 일 실시형태를 도면에 기초하여 설명한다.
도 1 은 본 실시형태에 있어서의 SIMOX 웨이퍼 제조 방법을 나타내는 플로우 차트이고, 도 2 는 SIMOX 웨이퍼 제조 공정의 각 공정에 있어서의 웨이퍼를 나타내는 측단면도이고, 도 2 에 있어서 부호 W 는 실리콘 웨이퍼 (SIMOX 웨이퍼) 이다.
본 실시형태에 있어서 SIMOX 웨이퍼 제조 방법은, 도 1 에 나타내는 바와 같이, 산소 주입 공정 (S01), HF 에치 공정 (S02), 세정 공정 (S03), 고온 어닐 처리 공정 (S04), 이면 산화막 박리 공정 (S15), 표면 산화막 박리 공정 (S16), SOI 층 막두께 측정 공정 (S07), 세정 공정 (S08) 을 갖는 것으로 된다.
산소 주입 공정 (S01) 에 있어서는, 산소 이온을 실리콘 웨이퍼 (W) 에 주입함으로써, 도 2a 에 나타내는 바와 같이, 산소의 고농도층 (W2) 및 어모퍼스층 (W3) 을 형성한다. 이 때, 산소 이온 주입은 2 단계로 나누어 실시되고, 예를 들어 실리콘 웨이퍼 (W) 를 300℃ 이상, 바람직하게는 400℃ ∼ 650℃ 의 고온으로 가열시키고, 산소 주입 에너지로서 140 ∼ 220keV, 바람직하게는 170KeV 의 가속 에너지로, 도스량 2×1016㎝-2 ∼ 4×1017㎝-2, 바람직하게는 2.5×1017㎝-2 의 산소 이온 주입을 실시하는 제 1 주입 단계와, 그 후에 산소 주입 에너지로서 140 ∼ 220keV, 바람직하게는 160KeV 의 가속 에너지로, 도스량 1×1014㎝-2 ∼ 5×1016㎝-2, 바람직하게는 2×1015㎝- 2 의 실온 주입에 의한 제 2 주입 단계를 실시함으로써, 실리콘 웨이퍼 (1) 의 표면 (WS1) 으로부터 주입하고, 표면 (WS1) 으로부터 약간 내부로 들어간 영역에 산소의 고농도층 (W2) 을 형성한다.
도 2a 는 산소 이온 주입 후의 실리콘 웨이퍼 (W) 단면을 나타내고 있고, 화살표는 산소 이온을 주입하는 모습을 모식적으로 나타내고 있다. 1 회째의 산소 이온 주입은, 실리콘 웨이퍼 (W) 를 비교적 고온으로 가열함으로써, 실리콘 웨이퍼 (W) 의 표면 (WS1) 을 단결정인 상태로 유지하여 산소의 고농도층 (W2) 을 형성하고, 2 번째의 산소 이온 주입에서는 1 회째의 산소 이온 주입시보다 낮은 온도로 함으로써 어모퍼스층 (W3) 을 형성한다.
이어서, HF 에치 공정 (S02) 에 있어서, 에천트 HF, HF 농도 1 ∼ 5%, 10 ∼ 20℃, 1 ∼ 5분의 처리 조건에서, 산소 주입한 실리콘 웨이퍼 (W) 를 표면 처리한다.
그 후, 세정 공정 (S03) 에 있어서, 통상적인 경우, SC-1 세정 (NH4OH/H2O2/H2O 의 1:1:10 의 혼합액에 의한 세정) 이나 SC-2 세정 (HCl/H2O2/H2O 의 혼합액에 의한 세정), 황산과수 세정 (H2S04/H2O2 의 혼합액에 의한 세정) 과 같은 세정이 40 ∼ 85℃ 정도의 온도 범위로 하여 적절히 조합시켜 사용된다.
이들 HF 에치 공정 (S02) 및 세정 공정 (S03) 은 에천트, 세정액, 또는, 린스액인 순수 등의 처리액 중에 실리콘 웨이퍼 (W) 를 침지시키는 처리로 될 수 있다.
도 2b 는 고온 어닐 처리 공정 후에 얻어진 SIMOX 웨이퍼의 단면을 나타내고 있다.
고온 어닐 처리 공정 (S04) 에 있어서는, 산소와 불활성 가스가 설정 비율 (예를 들어, 산소 분압비가 2 ∼ 45% 정도) 이 되는 혼합 가스 분위기를 열처리 분위기로서 설정하고, 1300℃ 이상, 보다 바람직하게는 1320 ∼ 1350℃ 로 설정된 상태에서 6 ∼ 20 시간의 열처리를 실시하고, BOX 층 (W4) 및 SOI 층 (W5) 을 형성한다.
본 실시형태에서는, 먼저, 열처리를 1350℃ 미만, 바람직하게는 1280 ∼ 1320℃ 의 범위에서 소정 시간에 걸쳐 열처리한 후, 1350℃ 이상 실리콘의 융점 미만의 온도로 승온시켜 추가로 고온의 열처리를 실시한다.
구체적으로는, 어닐 조건은 1320℃, 10 시간의 ITOX 프로세스 후에, 1350℃, 5 ∼ 10 시간의 어닐 프로세스를 Ar 분위기 (산소 2%) 에서 실시하는 것이 바람직하다.
이로써, 열처리 분위기 중의 산소를 실리콘 웨이퍼 (W) 에 주입하는 것이 된다.
이 때, 산소 농도가 5% 이상의 열처리 분위기에서의 열처리이므로, 실리콘 웨이퍼 (W) 의 표면 (WS1) 이 산화된 표면 산화막 (W6), 이면 (WS2) 이 산화된 이면 산화막 (W7) 이 형성된다.
도 2c 는, 이면 산화막 박리 공정 (S15) 후에 얻어진 SIMOX 웨이퍼의 단면을 나타내고 있다.
이면 산화막 박리 공정 (S15) 에 있어서는, 먼저 이면만의 산화막을 박리한다. 이 때, 산화막 박리 조건을 에천트 농도, 에칭 온도, 에칭 시간이 각각 40 ∼ 60%HF, 40 ∼ 60℃, 3 ∼ 5분 정도, 보다 바람직하게는 49%HF, 60℃, 3분으로 설정하고, 실리콘 웨이퍼 (W) 의 이면 (WS2) 의 이면 산화막 (W7) 을 박리한다.
이 이면은 공정 (S15) 에 있어서는, 실리콘 웨이퍼 (W) 의 이면 (WS2) 만을 처리하기 위해, 웨이퍼의 편면에만 처리액을 분출하고, 반대면에는 영향을 미치지 않게 하는 매엽 에칭 장치에 의해 처리가 실시된다.
도 5 는, 본 실시형태에 있어서의 이면 산화막 박리 공정으로 박리를 실시하는 매엽 에칭 장치를 나타내는 모식도이다.
매엽 에칭 장치 (1) 는 웨이퍼 (W) 를 지지하는 스테이지 (11) 와, 이 스테이지 (11) 에 회전축 (12) 에 의해 접속되어 스테이지 (11) 를 회전축 (12) 을 통하여 회전 구동하는 모터 등의 회전 구동원 (13) 을 갖고 있는데, 이들은 웨이퍼 회전 수단을 구성하고 있다.
또, 매엽 에칭 장치 (1) 는, 에칭액을 공급하는 에칭액 공급 수단 (20) 과, 이 에칭액 공급 수단 (20) 으로부터 에칭액이 공급되어 웨이퍼 (W) 에칭액을 분출하는 노즐 (31) 과, 이 노즐 (31) 을 이동할 수 있도록 지지하기 위한 노즐 기부 (32) 및 노즐 기부 (32) 의 위치·이동을 규제하기 위한 가이드부 (33) 를 갖고 있는데, 이들은 노즐 위치 제어 수단 (30) 을 구성하는 것이다. 노즐 기부 (32) 에는 노즐 기부 (32) 에 대해 노즐 (31) 의 각도를 조절하는 기구, 노즐 (31) 선단부의 웨이퍼 (W) 로부터의 높이 위치를 조절하는 기구 및, 노즐 (31) 로부터의 에칭액 분출·비분출 전환 기구가 형성되는데, 이들은 분사 상태 제어 수단 (40) 을 구성하는 것이다.
또한, 매엽 에칭 장치 (1) 는, 회전 구동원 (13) 의 회전수를 제어하여 웨이퍼 회전수를 설정함과 함께, 에칭액 공급 수단 (20) 을 제어하여 에칭액의 공급 상태를 규정함과 함께, 노즐 위치 제어 수단 (30), 분사 상태 제어 수단 (40) 을 제어하여 노즐 (31) 의 상태·위치를 설정하는 제어부 (50) 를 갖는다. 이 제어부 (50) 는 CPU 등의 연산부 (51) 와 복수의 메모리 (52, 53··) 를 갖는 것으로 된다.
에칭액 공급 수단 (20) 은, 산 에칭액을 노즐 (31) 에 공급하는 것으로 되고, 구체적으로 실리콘 웨이퍼 (W) 를 처리하는 경우에는 HF 를 공급한다.
노즐 위치 제어 수단 (30) 에 있어서는, 노즐 기부 (32) 의 이동을 규제하는 가이드부 (33) 가 웨이퍼 (W) 의 회전 중심을 통과하여 웨이퍼 (W) 반경 방향으로 노즐 (31) 을 이동할 수 있도록 노즐 기부 (32) 를 지지하고 있다. 가이드부 (33) 는, 노즐 기부 (32) 가 그 길이 방향으로 이동할 수 있는 구성으로 할 수도 있다. 노즐 (31) 의 웨이퍼 (W) 회전 중심에 대한 위치는 노즐 기부 (32) 의 가이드부 (33) 의 길이 방향의 이동 위치에 의해 설정할 수 있도록 되어 있다. 노즐 기부 (32) 는 가이드부 (33) 에 대해 그 길이 방향으로 이동하는 기구를 갖는 것으로 되어 있다.
또, 가이드부 (33) 가 웨이퍼 (W) 회전 중심을 통과하도록 일단이 형성되고 타단이 수평 방향으로 회전할 수 있도록 지지되어 있어, 가이드부 (33) 를 수평 방향으로 회전 운동함으로써 이동하고 있는 노즐 (31) 이 웨이퍼 (W) 면내 방향으로 이동할 수 있도록 하는 구성으로 할 수도 있다.
분사 상태 제어 수단 (40) 은 노즐 기부 (32) 에 형성되고, 노즐 기부 (32) 에 대해 노즐 (31) 의 각도를 조절하는 각도 조절 수단과, 노즐 (31) 선단부의 웨이퍼 (W) 로부터의 높이 위치를 조절하는 높이 조절 수단, 및, 노즐 (31) 로부터의 에칭액 분출·비분출을 전환하는 밸브쌍을 갖는 것으로 된다. 또, 밸브쌍을 형성하지 않고 에칭액 공급 수단 (20) 으로부터의 공급을 전환할 수도 있다.
제어 수단 (50) 은 메모리 (52, 53··) 로 하고, 처리 전의 웨이퍼 (W) 형상을 기억하는 것, 노즐 (31) 위치와 에칭 상태를 기억하는 것, 에칭액의 분출량과 에칭 상태를 기억하는 것, 처리 후에 기준이 되는 웨이퍼 (W) 의 형상을 기억하는 것을 적어도 가짐과 함께, 이들을 연산하여, 노즐 (31) 의 이동 및 에칭액의 분사 상태를 연산하는 연산부 (51) 를 갖는 것으로 된다.
이면 (WS2) 에는 고온 어닐시의 노 (爐) 내에서 웨이퍼 (W) 를 지지하는 홀 더와의 접촉으로 최대 5㎛ 정도의 산화물 파티클이 부착되어 있을 가능성이 있다. 그래서, 이면 (WS2) 만을 상기와 같은 매엽식의 편면 에칭 장치를 이용하고, 또한, 에칭 조건을 고농도 HF, 필요에 따라 온도를 60℃ 정도로 높임으로써, 더욱 단시간에 이면의 파티클을 완전히 제거할 수 있다. 이 때의 표면측은 에칭에 대해 완전히 보호되어 있는 것이 필요하다. 예를 들어, 상기 서술한 바와 같이 이면 (WS2) 측에 HF 를 노즐로 공급하여 회전시키는 타입의 매엽 에칭 장치 (1) 에서는, 표면 (WS1) 은 공기, 질소 (N2) 혹은, 순수를 뿌려 에칭으로부터 보호한 상태로 할 수 있다. 이 때, 공기, 질소를 사용하는 타입에서는, 약액의 농도가 변화되지 않기 때문에 약액 회수가 가능해진다.
이면 산화막 박리 공정 (S15) 에 있어서의, 매엽 에칭 장치 (1) 에 있어서는, HF 에칭에 더하여 파티클의 제거 효율을 높이기 위한 스크럽 세정, 초음파 세정을 병용할 수 있음과 함께, HF 계의 약액은 모두 회수할 수 있다. 이로써, 처리에 수반되는 오수의 처리 공정을 감축하고, 작업 시간을 감소하여 작업 비용을 저하시켜, 웨이퍼의 제조 비용을 저감시키는 것이 가능해진다.
이면 (WS2) 의 산화막 (W7) 의 박리가 종료되면, 웨이퍼 (W) 를 뒤집어, 표면 (WS1) 의 산화막 박리를 실시하는 표면 산화막 박리 공정 (S16) 을 실시한다.
도 2d 는 표면 산화막 박리 공정 (S16) 후에 얻어진 SIMOX 웨이퍼의 단면을 나타내고 있다.
표면 산화막 박리 공정 (S16) 에 있어서는, 산화막 (W6) 을 충분히 박리함과 함께, 표면 파티클을 충분히 제거하고, 또한, 표면 결함 (Divot) 이 확대되지 않도록 이면 산화막 박리 공정 (S15) 의 산화막 박리 조건보다 안정적인 조건이 되도록 처리 조건이 설정되고, 구체적으로는, 에천트 농도, 에칭 온도, 에칭 시간이 각각 20 ∼ 49%HF, 25 ∼ 70℃, 0.5 ∼ 30분 정도, 스루풋을 우선하면, 49%HF, 60℃, 1분으로서, 실리콘 웨이퍼 (W) 의 표면 (WS1) 의 표면 산화막 (W6) 을 박리하는 것이다. 특히, 에천트 농도에 관해서는, 표면 산화막 박리 공정 (S16) 의 산화막 박리 조건을 이면 산화막 박리 공정 (S15) 의 산화막 박리 조건보다 낮게 설정하고, 또한, 처리 온도에 관해서는 표면 산화막 박리 공정 (S16) 의 산화막 박리 조건을 이면 산화막 박리 공정 (S15) 의 산화막 박리 조건보다 낮게 설정하는 것이 바람직하다.
표면 산화막 박리 공정 (S16) 에 있어서는, 이면 산화막 박리 공정 (S15) 에 있어서의 이면 (WS2) 에 대한 처리와 마찬가지인 편면 에칭 장치를 이용해도 되는데, 표면 산화막 박리 공정 (S16) 에 이면 (WS2) 측이 추가로 에칭되어도 문제없기 때문에, 통상적인 매엽식 양면 에칭 장치, 혹은, HF 에칭조 (처리액을 저류한 처리조) 에 웨이퍼 (W) 전체를 침지시키는 타입의 배치 에칭 장치를 사용할 수 있다. 표면 (WS1) 의 에칭 조건은, 에칭량을 너무 많이 하면, SIMOX 웨이퍼에서 볼 수 있는 표면 결함 (Divot) 에서는, 결함이 표면으로부터 BOX 층 (W4) 까지 도달해 버리기 때문에, 결과적으로 BOX 층 (W4) 이 HF 에칭에 의해 용해되어 결함 사이즈가 커진다. 이 때문에, 최적의 시간을 찾아내는 것이 필요하다. 구체적으로는, HF 농도와 처리 온도와 처리 시간은 각각, 20 ∼ 49%HF, 25 ∼ 70℃, 0.5 ∼ 30분 정도 혹은, Si 에 대한 처리량이 이 조건과 동등한 처리 조건으로 될 수 있다. 이로써, 표면 (WS1) 만의 처리, 혹은, 표리면 (WS1, WS2) 의 동시 처리가 가능해진다.
이어서, SOI 층 막두께 측정 공정 (S07) 에 있어서, 분광 엘립소미터에 의해 SOI 층 (W5) 의 막두께를 측정하고, 막두께가 지나치게 두꺼운 경우에는 웨이퍼 표면 (WS1) 을 상기의 매엽 에칭 장치에 의해 처리하고, SOI 층 (W5) 막두께를 적정한 범위로 함과 함께, SOI 층 (W5) 이 지나치게 얇은 경우에는, 제품으로서 부적합하여 제조 라인으로부터 배제한다는 판정을 실시한다.
마지막으로, 세정 공정 (S03) 과 마찬가지로 SP-1 등의 조건을 선택할 수 있는 세정 공정 (S08) 을 실시한다. 이 세정 공정 (S08) 에 있어서의 조건은, 제조되는 웨이퍼의 규격에 따라 선택될 수 있다.
본 실시형태에 의하면, 고온 어닐 공정 (S04) 후의 산화막 박리 공정에 있어서, 이면 산화막 박리 공정 (S15) 으로서, 먼저 편면의 매엽 에칭 장치 (1) 를 이용하여, 충분한 에칭량을 확보한 에칭 조건 (장시간, 고 HF 농도, 고온) 으로 이면 (WS2) 의 파티클을 제거하고, 그 후, 표면 산화막 박리 공정 (S16) 으로서 매엽, 배치 타입 중 어느 에칭 장치에 의해 표면의 결함 (Divot) 이 확대되지 않는 정도의 최적의 에칭 조건에 의해 표면 (WS1) 을 에칭함으로써, 표리면 (WS1, WS2) 의 파티클이 매우 적고, 표면 결함 사이즈의 증대도 적은 SIMOX 웨이퍼 (W) 를 제조할 수 있다.
이하, 본 발명에 관련된 실시예를 설명한다.
본 발명의 실시예는, MLD 법에 의한 SIMOX 프로세스에 적용한 것으로, φ30 0㎜ 의 실리콘 웨이퍼 (W) 를 준비하고, 산소 주입 공정 (S01) 에 있어서, 산소 주입 에너지로서 170KeV 로, 2.5×1017㎝- 2 의 주입을 실시하고, 그 후 2×1015㎝- 2 의 도스의 실온 주입을 실시하여 SP-1 에 의해 세정을 실시하였다.
다음으로, 고온 어닐 공정 (S04) 으로서 1320℃, 10 시간의 ITOX 프로세스 후에, 1350℃, 5 ∼ 10 시간의 어닐 프로세스를 Ar 분위기 (산소 2%) 에서 실시한 후, 산화막 박리를 실시한 결과를 도 4 에 나타낸다.
먼저 이면 산화막 박리 공정 (S15) 에 있어서의 조건의 최적화를 실험예 1 ∼ 실험예 5 로 하여 이면만의 처리를 실시하고, 프로세스 시간도 고려하여 이면 박리 조건을 결정하였다. 그 조건 후에, 표면 산화막 박리 공정 (S16) 으로서 실험예 6 ∼ 실험예 10 으로서 표면 박리 조건의 최적화를 실시하였다. 이면 파티클과 표면 파티클은 각각 검출된 개수를 나타내고 있다.
이 결과로부터, 실험예 6 에 나타내는 조건이 최적인 것을 알 수 있다. 이와 같이, 본 발명의 프로세스를 이용하여 표리면 산화막 박리 조건의 최적화를 각각 실시함으로써, 표면 결함 (Divot) 의 사이즈의 증대를 억제하고 (<1㎛), 표리면 모두 파티클이 적은 (<10 개) SIMOX 웨이퍼를 제조할 수 있었다.
도 1 은 본 발명에 관련된 일 실시형태에 있어서의 SIMOX 웨이퍼 제조 방법을 나타내는 플로우 차트.
도 2 는 본 발명에 관련된 일 실시형태에 있어서의 SIMOX 웨이퍼 제조 공정에 있어서의 웨이퍼를 나타내는 측단면도.
도 3 은 종래의 SIMOX 웨이퍼 제조 방법을 나타내는 플로우 차트.
도 4 는 본 발명의 실시예를 나타내는 결과도.
도 5 는 본 발명의 일 실시형태에 있어서의 이면 산화막 박리 공정에서 박리를 실시하는 매엽 에칭 장치를 나타내는 모식도.
부호의 설명
W···실리콘 웨이퍼 (SIMOX 웨이퍼)
W4···BOX 층
W5···SOI 층
W6···표면 산화막
W7···이면 산화막

Claims (9)

  1. BOX 층을 형성하기 위한 산소 주입 공정 및 고온 어닐 처리 공정과, 상기 고온 어닐 처리 공정 후의 산화막 박리 공정을 갖는 SIMOX 웨이퍼의 제조 방법으로서,
    상기 산화막 박리 공정이, 산소 주입을 실시하는 측의 웨이퍼 표면을 처리하는 표면 산화막 박리 공정과, 웨이퍼 이면을 처리하는 이면 산화막 박리 공정을 갖고,
    이들 표면 및 이면 산화막 박리 공정에 있어서, 각각의 산화막 박리 조건이 상이한 조건으로서 제어되는 것을 특징으로 하는 SIMOX 웨이퍼 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화막 박리 공정이 HF 계의 에천트로 실시되고, 표리면의 에칭 시간, 에칭 온도, 에천트 농도를 독립적으로 조정하는 것을 특징으로 하는 SIMOX 웨이퍼 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화막 박리 공정에 있어서, 상기 표면 산화막 박리 공정의 산화막 박리 조건이, 상기 이면 산화막 박리 공정의 산화막 박리 조건보다 안정적인 조건으로 되는 것을 특징으로 하는 SIMOX 웨이퍼 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화막 박리 공정에 있어서, 상기 이면 산화막 박리 공정 후에 상기 표면 산화막 박리 공정이 실시되고, 상기 이면 산화막 박리 공정이 웨이퍼 이면만을 처리하는 매엽 에칭으로 되는 것을 특징으로 하는 SIMOX 웨이퍼 제조 방법.
  5. 제 4 항에 있어서,
    상기 표면 산화막 박리 공정에 있어서, 웨이퍼 표면만, 또는, 웨이퍼 표리면을 처리하는 것을 특징으로 하는 SIMOX 웨이퍼 제조 방법.
  6. 제 2 항에 있어서,
    상기 산화막 박리 공정에 있어서, HF 에칭에 더하여 파티클의 제거 효율을 높이기 위한 스크럽 세정, 또는, 초음파 세정을 병용하여 처리하는 것을 특징으로 하는 SIMOX 웨이퍼 제조 방법.
  7. 제 4 항에 있어서,
    상기 이면 산화막 박리 공정에 있어서, 웨이퍼 표면에 공기, 질소 (N2) 혹은, 순수를 분사하여 에천트로부터 보호하는 것을 특징으로 하는 SIMOX 웨이퍼 제조 방법.
  8. 제 4 항 또는 제 7 항에 있어서,
    상기 이면 산화막 박리 공정에 있어서, 상기 매엽 에칭이 웨이퍼 중심을 회전 중심으로 하여 회전시킨 웨이퍼 이면에 상기 에천트를 노즐로부터 분사하여 처리하는 것을 특징으로 하는 SIMOX 웨이퍼 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 제조 방법에 의해 제조된 것을 특징으로 하는 SIMOX 웨이퍼.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010015774A (ja) * 2008-07-02 2010-01-21 Sumco Corp イオン注入装置
JP2010034128A (ja) * 2008-07-25 2010-02-12 Sumco Corp ウェーハの製造方法及び該方法により得られたウェーハ
JP2010040601A (ja) * 2008-07-31 2010-02-18 Sumco Corp 半導体ウェーハのエッチング装置及びエッチング方法
US8030183B2 (en) * 2008-09-08 2011-10-04 Sumco Corporation Method for reducing crystal defect of SIMOX wafer and SIMOX wafer
JP2010199569A (ja) * 2009-02-02 2010-09-09 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
JP2011029618A (ja) * 2009-06-25 2011-02-10 Sumco Corp Ｓｉｍｏｘウェーハの製造方法、ｓｉｍｏｘウェーハ
FR2955697B1 (fr) * 2010-01-25 2012-09-28 Soitec Silicon Insulator Technologies Procede de recuit d'une structure
JP6098741B2 (ja) * 2010-12-28 2017-03-22 セントラル硝子株式会社 ウェハの洗浄方法
JP6152829B2 (ja) * 2014-06-17 2017-06-28 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP7261684B2 (ja) * 2019-07-30 2023-04-20 住友化学株式会社 構造体の製造方法
JP7261685B2 (ja) * 2019-07-30 2023-04-20 住友化学株式会社 構造体の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5930643A (en) * 1997-12-22 1999-07-27 International Business Machines Corporation Defect induced buried oxide (DIBOX) for throughput SOI
JP4304879B2 (ja) * 2001-04-06 2009-07-29 信越半導体株式会社 水素イオンまたは希ガスイオンの注入量の決定方法
US6835633B2 (en) * 2002-07-24 2004-12-28 International Business Machines Corporation SOI wafers with 30-100 Å buried oxide (BOX) created by wafer bonding using 30-100 Å thin oxide as bonding layer
JP4075602B2 (ja) 2002-12-17 2008-04-16 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法及びｓｉｍｏｘウェーハ
EP1855309A4 (en) * 2005-02-28 2010-11-17 Shinetsu Handotai Kk METHOD FOR PRODUCING A BONDED WAFERS AND BONDED WAFER
JP4876442B2 (ja) * 2005-06-13 2012-02-15 株式会社Ｓｕｍｃｏ Ｓｉｍｏｘウェーハの製造方法およびｓｉｍｏｘウェーハ
JP2007005563A (ja) 2005-06-23 2007-01-11 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
JP2007204286A (ja) * 2006-01-31 2007-08-16 Sumco Corp エピタキシャルウェーハの製造方法
JP4793014B2 (ja) 2006-02-17 2011-10-12 大日本印刷株式会社 受動素子内蔵配線基板およびその製造方法
JP5239183B2 (ja) * 2007-03-20 2013-07-17 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハ及びその製造方法
JP5261960B2 (ja) * 2007-04-03 2013-08-14 株式会社Ｓｕｍｃｏ 半導体基板の製造方法

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