KR20090022058A - 코어전압 방전회로 및 이를 포함하는 반도체 메모리장치 - Google Patents

코어전압 방전회로 및 이를 포함하는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 온도에 따라 방전되는 정도를 다르게 하는 코어전압 방전회로 및 이를 포함하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 코어전압 방전회로는, 오버드라이빙 이후 높아진 코어전압의 레벨을 낮추기 위한 방전회로에 있어서, 온도정보 출력장치로부터 온도정보를 입력받으며, 상기 온도정보에 응답하여 상기 코어전압으로부터 방전하는 전류량을 다르게하는 것을 특징으로 한다.
메모리장치, 오버드라이빙, 코어전압 방전

Description

코어전압 방전회로 및 이를 포함하는 반도체 메모리장치{VCORE Discharging Circuit and Semiconductor Memory Device including same}
본 발명은 소정전압 또는 코어전압의 전압을 방전하는 방전회로 및 이를 포함하는 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 온도에 따라 방전하는 전류량을 다르게 하는 방전회로 및 이를 포함하는 반도체 메모리장치에 관한 것이다.
잘 알려진 바와 같이, DRAM에서 메모리셀에 저장된 데이터를 읽을 때 비트라인 센스앰프를 통해 신호를 증폭하게 되며, 센싱속도를 빠르게 하기 위해 비트라인 센스앰프의 인에이블 초기 구간에서 오버드라이빙 스킴(overdriving scheme)을 적용하고 있다.
도 1은 오버드라이빙 스킴을 설명하기 위한 통상적인 비트라인 센싱 타이밍도이며, 이를 통해 비트라인 센스앰프의 증폭과정 및 오버드라이빙 동작을 살펴본다.
선택된 메모리셀의 워드라인(WL)이 활성화되면 셀에 저장된 데이터와 프리차지(precharge)되었던 비트라인 사이에 전하공유(charge sharing)가 일어나, 정비트라인(BL)과 부비트라인(BLB) 사이에 미세한 전압차 dV가 생성된다. 그 구간이 도면부호 "102"로 표시되어 있다.
이후, 비로서 비트라인 센스앰프는 인에이블되어 정비트라인(BL)과 부비트라인(BLB)은 코어전압(VCORE)과 접지전압(VSS)으로 벌어진다. 비트라인 센스앰프의 인에이블은 센스앰프의 구동전원라인(rto, sb)에 전원을 인가하는 것에 의해 이루어진다. 즉, rto라인에 코어전압(VCORE)을 인가하고 sb라인에 접지전압(VSS)을 인가하는 것에 의해 센스앰프는 구동되어 비트라인(BL, BLB)의 신호를 증폭하는 것이다.
한편, 앞서 언급한 바와 같이 센스앰프의 인에이블 초기 구간에서 rto라인에 코어전압(VCORE) 이상의 고전압(일반적으로 전원전압인 VDD 인가)을 인가하여 오버드라이빙 하고 있으며, 도면에서 오버드라이빙 구간을 도면부호 "103"으로 표시하였다. 오버드라이빙 구간의 크기는 오버드라이빙 펄스(over driving pulse)의 펄스폭에 의해 결정된다.
도 2는 종래의 반도체 메모리장치의 코어구조를 도시한 도면이다.
도면에 도시된 바와 같이, 반도체 메모리장치의 코어는 비트라인 센스앰프(210)와, 센스앰프구동부(220), 및 코어전압 방전회로(230)를 포함하여 구성된다.
비트라인 센스앰프(210)는 정비트라인(BL)과 부비트라인(BLB)의 전압차를 증 폭하는 역할을 하며, 일반적으로 인버터 2개가 서로 맞물린 래치(latch)타입으로 구성된다. 비트라인 센스앰프(210)는 구동전원라인 rto 및 sb를 통해 전원을 인가받는다.
센스앰프구동부(220)는 제어신호 sap 및 san이 활성화되었을때 트랜지스터 T1 및 T2가 각각 턴온되고 구동전원라인 rto에는 코어전압(VCORE) 또는 전원전압(VDD)을 공급하고, 구동전원라인 sb에는 접지전압(VSS)를 공급한다. 비트라인 센스앰프(210)의 인에이블 초기에는 오버드라이빙 펄스(VDD_ON)에 의해 제어되는 트랜지스터 T3가 턴온되어 구동전원라인 rto에는 고전압인 전원전압(VDD)이 공급된다, 고전압이 구동전원라인 rto에 공급되는 구간은 오버드라이빙 펄스폭에 의해 결정된다. 그리고 초기의 오버드라이빙이 끝나면 트랜지스터 T3는 오프되고 트랜지스터 T4가 턴온되어 구동전원라인 rto에 코어전압(VCORE)이 공급되어 비트라인 센스앰프(210)를 구동하게 된다.
그러나 오버드라이빙이 끝나고 구동전원라인 rto에 코어전압(VCORE)이 공급되기 시작하면 이미 구동전원라인 rto에 인가되었던 전원전압(VDD)에 의해 rto로부터 코어전압(VCORE)단으로 전류가 유입되게 되고 코어전압(VCORE)의 레벨이 상승하게 된다. 따라서 상승된 코어전압(VCORE)의 레벨을 원래의 레벨로 하강시켜주기 위한 회로가 필요하며 이 회로가 바로 코어전압 방전회로(230)이다.
도 3은 오버드라이빙에 의해 상승하는 코어전압(VCORE)의 레벨을 도시한 도면이다.
도면의 dV1은 rto에 인가되었던 전원전압(VDD)에 의하여 코어전압(VCORE)으 로 유입되는 전류에 의해 상승되는 코어전압(VCORE)의 증가분에 해당된다. 만일 코어전압 방전회로(230)가 없을 경우에는 상승된 코어전압(VCORE)의 레벨은 트랜지스터의 누설전류(leakage)나 코어전압(VCORE) 레벨의 안정성을 위해 코어전압 구동 드라이버 회로에 고의로 달아주는 아주 작은 트랜지스터를 통해 방전되는 정도의 방전효과를 보이게 되지만, 이는 그 효과가 미미하여 코어전압(VCORE)의 레벨을 원하는 목표치로 유지시켜 줄 수가 없는 문제가 있다. 누설전류나 아주 작은 트랜지스터를 통해 방전되는 전압의 양은 dV2에 해당한다. 즉, 코어전압 방전회로(230)가 없을 경우에는 코어전압(VCORE)은 안정적인 레벨을 유지하지 못하고 상승하게 된다.
도 4는 종래의 코어전압 방전회로(230)를 도시한 도면이다.
기본적으로 코어전압 방전회로(230)는 기준전압(VREFC)과 코어전압(VCORE)의 비교를 통해 코어전압(VCORE)을 방전한다. 기준전압(VREFC)의 레벨은 코어전압(VCORE)과 동일하게 또는 코어전압(VCORE)*1/2 등으로 설정될 수 있지만, 도 4에서는 기준전압(VREFC)의 레벨이 코어전압(VCORE)*1/2인 경우를 예시해 설명한다.
오버드라이빙 구간을 알리는 VDD_ON 펄스의 폴링에지에 동기되어 DC_EN(Discharge enable) 신호는 '하이'값을 가지며 DC_EN 신호가 '하이'값을 갖는 동안 코어전압 방전회로(230)는 동작을 하게 된다.
일단 DC_EN 신호가 '하이' 상태가 되면, N3트랜지스터가 턴온되어 코어전압 방전회로(230)가 비교 동작을 할 수 있게 된다. 코어전압 방전회로(230)는 현재의 코어전압(VCORE)의 절반인 HFVCORE 노드와 코어전압(VCORE)의 목표치*1/2에 해당하 는 기준전압(VREFC)의 전압 레벨을 비교한다.
오버드라이빙으로 인해 코어전압(VCORE)이 상승한 경우 HFVCORE노드는 기준전압(VREFC)보다 높은 레벨을 가지게 된다. 이로 인해 트랜지스터 N2가 트랜지스터 N1보다 강하게 턴온되고 B노드는 A노드보다 낮은 전위를 가지게 된다. 이는 트랜지스터 P4를 더 강하게 턴온하게 되며, 그 결과 DC_CTRL노드의 전압이 상승하게 된다. 상승한 DC_CTRL노드의 전압은 방전용 트랜지스터인 트랜지스터 N5를 턴온시키게 되고 트랜지스터 N5에 의해 코어전압단(VCORE)으로부터 접지단(VSS)으로 전류가 흘러 코어전압(VCORE)의 전압레벨은 떨어지게 된다.
즉, 코어전압 방전회로(230)는 현재의 코어전압(VCORE)이 목표치보다 높은 값을 가지고 있는 경우 코어전압단(VCORE)으로부터 전류를 방전해 코어전압(VCORE)의 레벨을 떨어뜨린다.
도 5는 코어전압 방전회로(230)의 방전동작에 의해 코어전압(VCORE)의 레벨이 변하는 것을 도시한 도면이다.
(a)는 PVT(Process, Voltage, Temperature: 프로세스, 전압, 온도)등의 변화에 의해 코어전압(VCORE)이 과도하게 방전될 때의 코어전압(VCORE)의 레벨을 도시한 도면이며, 도면을 보면 코어전압(VCORE)이 과도하게 방전되어 코어전압(VCORE)의 레벨이 초기에 과도하게 떨어지고, 떨어진 코어전압(VCORE)의 레벨을 올리기 위해 다시 코어전압 드라이버가 동작해 코어전압(VCORE)의 레벨이 다시 올라가는 등 코어전압(VCORE)의 레벨이 출렁이는 링잉(ringing)현상을 볼 수 있다.
(b)는 PVT등의 변화에 의해 코어전압(VCORE)이 충분히 방전되지 않는 것을 도시한 것으로, 코어전압 방전회로(230)의 방전동작이 끝날 때까지 코어전압(VCORE)이 목표치를 갖지 못하게 된다. 이러한 경우 오버드라이빙 동작의 반복에 의해 코어전압(VCORE)은 점점 상승하게 되는 문제가 생긴다.
코어전압(VCORE)이 과도하게 또는 적게 방전되는 것은 특히, 온도의 변화에 의해 심각하게 발생할 수 있으며, 그러한 경우 도 5의 (a), (b)에 도시된 것과 같은 문제가 생긴다. 그러나 상술한 바와 같은 종래의 코어전압 방전회로(230)는 온도의존성이 없어 온도의 변화에 따라 코어전압(VCORE)이 많이 또는 적게 방전되는 문제를 해결할 수 없다는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 온도에 따라 방전되는 전류량을 조절하는 코어전압 방전회로 및 이를 포함하는 반도체 메모리장치를 제공하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 코어전압 방전회로는, 오버드라이빙 이후 높아진 코어전압의 레벨을 낮추기 위한 방전회로에 있어서, 온도정보 출력장치로부터 온도정보를 입력받으며, 상기 온도정보에 응답하여 상기 코어전압으로부터 방전하는 전류량을 다르게하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 메모리장치는, 비트라인쌍의 전압차를 증폭하기 위한 비트라인 센스앰프; 상기 비트라인 센스앰프의 인에이블을 위하여 상기 비트라인 센스앰프에 구동전원을 공급하고, 인에이블 초기에 오버드라이빙을 위한 고전압으로 하고 이후에 코어전압으로 하여 상기 구동전원을 공급하는 센스앰프구동부; 온도를 측정해 온도정보를 출력하는 온도정보 출력장치; 및 상기 오버드라이빙 이후 높아진 코어전압의 레벨을 낮추기 위해 상기 코어전압으로부터 전류를 방전하며, 그 방전되는 전류량은 상기 온도정보에 응답하여 다르게 되는 것을 특징으로 하는 코어전압 방전회로를 포함하는 것을 특징으로 한다.
본 발명의 코어전압 방전회로는 코어전압이 아닌 소정의 전압을 방전시키기 위한 일반적인 방전회로로도 적용이 가능한데 이 경우 본 발명에 따른 방전회로는, 소정 전압의 레벨을 낮추기 위한 방전회로에 있어서, 온도정보 출력장치로부터 온도정보를 입력받으며, 상기 온도정보에 응답하여 방전하는 전류량을 다르게하는 것을 특징으로 한다.
본 발명의 방전회로는 공통적으로 폭이 다른 복수개의 펄스신호를 발생하는 펄스발생부; 상기 온도정보에 응답하여 상기 복수의 펄스신호 중 하나를 선택하여 출력하는 펄스출력부; 및 상기 펄스출력부에서 출력되는 펄스신호에 의해 인에이블 되어 상기 소정전압(코어전압)을 방전시키는 방전부를 포함할 수 있다. 즉, 온도정보 출력장치에서 출력되는 온도정보에 따라 방전회로의 방전동작의 시간이 결정된다.
본 발명에 따르면, 온도에 따라 방전회로가 방전하는 전류의 양을 온도의 변화에 따라 조절하는 것이 가능해진다. 즉, 방전회로가 온도의존성을 갖게 된다.
따라서 온도에 따라 코어전압으로부터 접지단으로 방전하는 전류량을 조절하게 되고, 이로 인해 코어전압의 레벨을 목표치에 맞게 안정화시킬 수 있다는 장점이 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 6은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.
도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 비트라인쌍(BL, BLB)의 전압차를 증폭하기 위한 비트라인 센스앰프(610); 비트라인 센스앰프(610)의 인에이블을 위하여 비트라인 센스앰프에 구동전원(rto)을 공급하고, 인에이블 초기에 오버드라이빙을 위한 고전압(VDD=rto)으로 하고 이후에 코어전압(VCORE=rto)으로 하여 구동전원(rto)을 공급하는 센스앰프구동부(620); 온도를 측정해 온도정보(TEMPA, TEMPB, TEMPC)를 출력하는 온도정보 출력장치(640, On Die Thermal Sensor); 및 오버드라이빙 이후 높아진 코어전압(VCORE)의 레벨을 낮추기 위해 코어전압(VCORE)으로부터 전류를 방전하며, 그 방전되는 전류량은 온도정보(TEMPA, TEMPB, TEMPC)에 응답하여 다르게 되는 것을 특징으로 하는 코어전압 방전회로(630)를 포함한다.
비트라인 센스앰프(610) 및 센스앰프구동부(620)에 대해서는 배경기술 부분에서 상세히 설명하였으므로, 여기서는 이에 대한 더 이상의 상세한 설명을 생략하기로 한다. 그리고 온도정보 출력장치(640)와 코어전압 방전회로(630)에 대해서는 이하의 도면들과 함께 후술하기로 한다.
도 7은 온도정보 출력장치(640)의 일실시예 구성도이다.
온도정보 출력장치(640, On Die Thermal Sensor)는 온도에 일대일로 대응하는 전압을 출력하는 밴드갭부(710); 밴드갭부에서 출력된 전압을 디지털코드로 변 환하는 아날로그-디지털 변환부(720); 및 디지털코드를 입력받아 특정온도에서 인에이블 되는 복수의 플래그신호를 생성하는 플래그신호 생성부(730)를 포함한다.
구체적으로 밴드갭부(710)는 온도나 전원전압의 영향을 받지 않는 밴드갭(bandgap)회로 중에서 바이폴라 접합 트랜지스터(BJT: Bipolar Junction Transistor)의 베이스-이미터(Vbe)의 변화가 약 -1.8mV/℃인 것을 이용함으로써 온도를 감지한다. 그리고 미세하게 변동하는 바이폴라 접합 트랜지스터의 베이스-이미터 전압(Vbe)을 증폭함으로써 온도에 1:1로 대응하는 전압(VTEMP)를 출력한다. 즉, 온도가 높을수록 낮아지는 바이폴라 접합 트랜지스터의 베이스-이미터 전압(Vbe)을 출력한다.
아날로그-디지털 변환부(Analog-Digital Convertor)(720)는 밴드갭부(610)에서 출력된 전압(VTEMP)을 디지털코드(DIGITAL CODE)로 변환하여 출력하는데, 일반적으로 추적형 아날로그-디지털 변환부(Tracking Analog-Digital Convertor)가 많이 사용되고 있다.
플래그신호 생성부는(730) 디지털코드(DIGITAL CODE)를 디코딩하여 온도구간을 나타내는 복수의 플래그신호(TEMPA, TEMPB, TEMPC)를 출력한다.
각각의 플래그신호(TEMPA, TEMPB, TEMPC)는 온도가 일정온도 이상이면 인에이블 된다. 도 8에는 각각의 플래그신호(TEMPA, TEMPB, TEMPC)가 언제 인에이블 되는지가 도시되어 있으며, 저온에서 고온으로 갈수록 TEMPA, TEMPB, TEMPC 신호가 차례로 인에이블 된다. 따라서 TEMPA='로우', TEMPB='로우', TEMPC='로우'일 때는 가장 온도가 낮은 구간임을 나타내게 되고, TEMPA='하이', TEMPB='하이', TEMPC=' 하이'일 때가 가장 온도가 높은 구간임을 나타내게 된다.
참고로, 메모리장치의 리프리쉬(refresh) 주기를 온도에 따라 조절하기 위해서도 온도정보 출력장치의 플래그신호(TEMPA, TEMPB, TEMPC)가 쓰이고 있다.
도 9은 본 발명에 따른 코어전압 방전회로(630)의 일실시예 구성도이다.
코어전압 방전회로(630)는, 폭이 다른 복수개의 펄스신호(pulse1, pulse2, pulse3)를 발생하는 펄스발생부(910); 온도정보(TEMPA, TEMPB, TEMPC)에 응답하여 복수의 펄스신호(pulse1, pulse2, pulse3) 중 하나를 선택하여 출력(DC_EN)하는 펄스출력부(920); 및 펄스출력부(920)에서 출력되는 펄스신호(DC_EN))에 의해 인에이블 되어 코어전압(VCORE)을 방전시키는 방전부(930)를 포함하여 구성된다.
즉, 펄스발생부(910)에서 생성한 폭이 다른 펄스신호(pulse1, pulse2, pulse3) 중 하나를 온도정보(TEMPA, TEMPB, TEMPC)에 따라 선택하고 선택된 펄스(DC_EN)에 의해 방전부(930)를 구동해 코어전압(VCORE)으로부터 방전되는 전류량을 다르게 한다.
펄스신호(DC_EN)에 의해 인에이블 되어 동작하는 방전부(930)는 도 4에 도시된 종래의 방전회로와 같이 구성될 수 있으므로 이에 대한 더 이상의 상세한 설명은 생략하기로 한다.
방전부(930)는 오버드라이빙 동작이 끝난 후에 코어전압(VCORE)을 방전해야 하므로 펄스신호들(pulse1, pulse2, pulse3, DC_EN)은 오버드라이빙 동작이 끝나는 시점이 인에이블 된다.
본 발명에서 제안하는 방전회로(도 9)는 온도정보 출력장치(640)로부터 입력 받는 온도정보(TEMPA, TEMPB, TEMPC)를 이용해 방전되는 전류량을 조절하는 것으로, 이러한 방전회로는 반드시 메모리장치에서 코어전압(VCORE)을 방전하기 위해서만 사용될 수 있는 것이 아니다. 본 발명에서 제안하는 방전회로는 메모리장치 이외에 각종 회로, 시스템 등에 응용되어 소정 전압을 방전하기 위한 방전회로로 사용될 수도 있다. 다만 방전회로가 적용되는 회로 또는 시스템은 방전회로에 온도정보(TEMPA, TEMPB, TEMPC)를 제공하기 위해 온도정보 출력장치(640)를 구비해야 할 것이다.
도 10는 도 9의 펄스발생부(910)의 일실시예 구성도이다.
펄스발생부(910)는, 오버드라이빙이 끝나는 구간에서 활성화되는 입력신호(A)와 입력신호(A)를 지연시킨 신호를 논리조합해 복수의 펄스신호(pulse1, pulse2, pulse3)를 생성하며, 복수의 펄스신호(pulse1, pulse2, pulse3)마다 입력신호(A)의 지연값을 다르게 해서 펄스신호(pulse1, pulse2, pulse3)마다 펄스폭이 다르게 한다.
본 발명의 펄스발생부는, 입력신호(A)를 지연시키기 위해 인버터가 복수개 직렬 연결된 지연회로부(1010, 1011, 1012)와, 입력신호 및 지연된 신호를 입력받는 낸드게이트(1020, 1021, 1022), 및 낸드게이트(1020, 1021, 1022))의 출력신호를 인가받아 펄스(pulse1, pulse2, pulse3)를 출력하는 인버터(1030, 1031, 1032)로 구성된다.
지연회로부(1010, 1011, 1012)는 홀수개의 인버터를 구비하고 있으며, 각각 생성하려는 펄스마다(pulse1,2,3) 그 지연값이 다르게 설정된다. 도면에서는 지연 값이 다름을 인버터의 갯수를 통해 나타내고 있다. 도면에 도시된 실시예에서는 신호를 지연시키기 위한 수단으로 인버터를 도시하고 있다. 하지만 잘 알려진 바와 같이 RC지연회로 등 여러 가지 방법을 사용한 지연 또한 가능하며, 각 펄스마다(pulse1,2,3) 지연값만 다르게 설정하면 된다.
도 11은 도 9의 펄스출력부(920)의 일실시예 구성도이다.
도면에 도시된 바와 같이 펄스출력부(930)는, 복수의 펄스신호(pulse1, pulse2, pulse3)를 하나씩 입력받는 복수의 패스게이트(PG1, PG2, PG3); 및 복수의 플래그신호(TEMPA, TEMPB, TEMPC)를 입력받아 복수의 패스게이트(PG1, PG2, PG3)를 온/오프하는 제어부(1110)를 포함한다.
패스게이트(PG1, PG2, PG3)는 일반적으로 사용되는 바와 같이 PMOS트랜지스터와 NMOS트랜지스터를 포함하여 구성될 수 있다.
제어부(1110)는, 패스게이트(PG1, PG2)에 대응되는 플래그신호(TEMPA, TEMPB)를 입력받는 인버터(1111, 1112); 및 인버터(1111, 1112)의 출력과 상위의 플래그신호(TEMPB, TEMPC)를 입력받는 노아게이트(1113, 1114)를 포함하여, 노아게이트(1113, 1114)의 출력으로 패스게이트(PG1, PG2)를 제어한다. 그러나 최상위 온도에 대응되는 패스게이트(PG3)는 대응하는 플래그신호(TEMPC)가 직접 제어하도록 한다
패스게이트(PG1, PG2, PG3)와 플래그신호(TEMPA, TEMPB, TEMPC)는 각각 일대일로 대응되며, 제어부(1110)는 패스게이트(PG1,2,3)에 대응되는 플래그신호(TEMPA,B,C)가 인에이블 되면 패스게이트(PG1,2,3)를 온 시킨다. 즉, 플래그신호 TEMPA 인에이블 시 노아게이트 1113 에서는 '하이'가 출력되어 패스게이트 PG1을 온 시킨다. 그러나 패스게이트(PG1,2,3)에 대응되는 플래그신호(TEMPA,B,C)보다 상위의 플래그신호(더 높은 온도에서 인에이블 되는 플래그신호, TEMPC가 가장 상위)가 인에이블 되는 경우에는 패스게이트(PG1,2,3)를 오프 시킨다. 즉, TEMPA가 인에이블 되어도 TEMPB가 인에이블 되었을 경우에는 노아게이트 1113의 출력은 '로우'가 되어 패스게이트 PG1을 온 시키지 않는다. 이때는 패스게이트 PG2가 온 되어야 하기 때문이다. 따라서, 가장 높은 온도에서 인에이블 되는 TEMPC와 대응하는 패스게이트 PG3은 더 상위의 플래그신호가 없기 때문에 TEMPC 인에이블 시 무조건 온 된다.
정리하면, (TEMPA, TEMPB, TEMPC) 순으로 (하이, 로우, 로우)일 경우에는 PG1이, (하이, 하이, 로우)일 경우에는 PG2가, (하이, 하이, 하이)일 경우에는 PG3이 온 된다.
출력되는 펄스(DC_EN)의 폭을 온도에 비례하여 증가하게 조절하려면, 도면에 도시된 바와 같이, pulse1은 PG1에 pulse2는 PG2에 pulse3은 PG3에 입력되게 하면 된다. 그러나, 출력되는 펄스(DC_EN)의 폭을 온도에 반비례하게 조절하려면, 도면과는 다르게 pulse3은 PG1에 pulse2는 PG2에 pulse1은 PG3에 입력되게 하면 된다.
출력되는 펄스(DC_EN)의 펄스폭은 방전부(930)의 동작시간을 결정하므로, 본 발명의 코어전압 방전회로(도 9)는 코어전압(VCORE)으로부터 방전되는 전류량이 온도에 비례하게 또는 반비례하게 조절하는 것이 가능하다.
제조공정 및 사용되는 트랜지스터의 특성, 회로설계 등에 따라 방전회로(도 9)가 방전시켜야 하는 전류량은 온도에 비례할 수도 또는 반비례할 수도 있는데 본 발명은 이러한 요구를 충족시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 오버드라이빙 스킴을 설명하기 위한 통상적인 비트라인 센싱 타이밍도.
도 2는 종래의 반도체 메모리장치의 코어구조를 도시한 도면.
도 3은 오버드라이빙에 의해 상승하는 코어전압(VCORE)의 레벨을 도시한 도면.
도 4는 종래의 코어전압 방전회로(230)를 도시한 도면.
도 5는 코어전압 방전회로(230)의 방전동작에 의해 코어전압(VCORE)의 레벨이 변하는 것을 도시한 도면.
도 6은 본 발명에 따른 반도체 메모리장치의 일실시예 구성도.
도 7은 온도정보 출력장치(640)의 일실시예 구성도.
도 8은 각각의 플래그신호(TEMPA, TEMPB, TEMPC)가 언제 인에이블 되는지를 도시한 도면.
도 9은 본 발명에 따른 코어전압 방전회로(630)의 일실시예 구성도.
도 10는 도 9의 펄스발생부(910)의 일실시예 구성도.
도 11은 도 9의 펄스출력부(920)의 일실시예 구성도.
*도면의 주요 부분에 대한 부호의 설명
910: 펄스발생부 920: 펄스출력부
930: 방전부

Claims (22)

  1. 소정 전압의 레벨을 낮추기 위한 방전회로에 있어서,
    온도정보 출력장치로부터 온도정보를 입력받으며, 상기 온도정보에 응답하여 방전하는 전류량을 다르게하는 것을 특징으로 하는 방전회로.
  2. 제 1항에 있어서,
    상기 방전회로는,
    상기 온도정보에 의해 방전동작을 하는 시간이 결정되어 상기 방전되는 전류량을 다르게 하는 것을 특징으로 하는 방전회로.
  3. 제 1항에 있어서,
    상기 방전회로는,
    폭이 다른 복수개의 펄스신호를 발생하는 펄스발생부;
    상기 온도정보에 응답하여 상기 복수의 펄스신호 중 하나를 선택하여 출력하는 펄스출력부; 및
    상기 펄스출력부에서 출력되는 펄스신호에 의해 인에이블 되어 상기 소정전압을 방전시키는 방전부
    를 포함하는 것을 특징으로 하는 방전회로.
  4. 오버드라이빙 이후 높아진 코어전압의 레벨을 낮추기 위한 방전회로에 있어서,
    온도정보 출력장치로부터 온도정보를 입력받으며, 상기 온도정보에 응답하여 상기 코어전압으로부터 방전하는 전류량을 다르게하는 것을 특징으로 하는 메모리장치의 코어전압 방전회로.
  5. 제 4항에 있어서,
    상기 코어전압 방전회로는,
    상기 온도정보에 의해 방전동작을 하는 시간이 결정되어 상기 방전하는 전류량을 다르게 하는 것을 특징폭이 다른 복수개의 펄스신호를 발생하는 펄스발생부;
    상기 온도정보에 응답하여 상기 복수의 펄스신호 중 하나를 선택하여 출력하는 펄스출력부; 및
    상기 펄스출력부에서 출력되는 펄스신호에 의해 인에이블 되어 상기 소정전압을 방전시키는 방전부으로 하는 메모리장치의 코어전압 방전회로.
  6. 제 4항에 있어서,
    상기 코어전압 방전회로는,
    폭이 다른 복수개의 펄스신호를 발생하는 펄스발생부;
    상기 온도정보에 응답하여 상기 복수의 펄스신호 중 하나를 선택하여 출력하는 펄스출력부; 및
    상기 펄스출력부에서 출력되는 펄스신호에 의해 인에이블 되어 상기 코어전압을 방전시키는 방전부
    를 포함하는 것을 특징으로 하는 메모리장치의 코어전압 방전회로.
  7. 제 6항에 있어서,
    상기 복수개의 펄스신호는,
    상기 오버드라이빙 동작이 끝나는 시점에 인에이블 되는 것을 특징으로 하는 메모리장치의 코어전압 방전회로.
  8. 제 6항에 있어서,
    상기 펄스발생부는,
    상기 오버드라이빙이 끝나는 구간에서 활성화되는 신호인 입력신호와 상기 입력신호를 지연시킨 신호를 논리조합해 상기 복수의 펄스신호를 생성하며,
    상기 복수의 펄스신호마다 상기 입력신호의 지연값을 다르게 하는 것을 특징으로 하는 메모리장치의 코어전압 방전회로.
  9. 제 6항에 있어서,
    상기 펄스출력부는,
    상기 복수의 펄스신호를 하나씩 입력받는 복수의 패스게이트; 및
    일정 온도에서 인에이블 되는 복수의 플래그신호로 이루어진 상기 온도정보를 입력받아 상기 복수의 패스게이트를 온/오프하는 제어부
    를 포함하는 것을 특징으로 하는 메모리장치의 코어전압 방전회로.
  10. 제 9항에 있어서,
    상기 복수의 패스게이트와 상기 복수의 플래그신호는 일대 일로 대응되며,
    상기 제어부는,
    상기 패스게이트에 대응되는 상기 플래그신호가 인에이블 되면 상기 패스게이트를 온 시키는 것을 특징으로 하는 메모리장치의 코어전압 방전회로.
  11. 제 10항에 있어서,
    상기 제어부는,
    상기 패스게이트에 대응되는 상기 플래그신호보다 상위의 플래그신호-더 높은 온도에서 인에이블 되는 신호임-가 인에이블 되는 경우에는 상기 패스게이트를 오프시키는 것을 특징으로 하는 메모리장치의 코어전압 방전회로.
  12. 제 4항에 있어서,
    상기 온도정보 출력장치는,
    온도에 일대 일로 대응하는 온도정보 전압을 출력하는 밴드갭부;
    상기 온도정보 전압을 디지털코드로 변환하는 아날로그-디지털 변환부; 및
    상기 디지털코드를 입력받아 각각 특정온도에서 인에이블 되는 복수의 플래그신호를 생성하는 플래그신호 생성부를 포함하는 것을 특징으로 하는 메모리장치의 코어전압 방전회로.
  13. 비트라인쌍의 전압차를 증폭하기 위한 비트라인 센스앰프;
    상기 비트라인 센스앰프의 인에이블을 위하여 상기 비트라인 센스앰프에 구동전원을 공급하고, 인에이블 초기에 오버드라이빙을 위한 고전압으로 하고 이후에 코어전압으로 하여 상기 구동전원을 공급하는 센스앰프구동부;
    온도를 측정해 온도정보를 출력하는 온도정보 출력장치; 및
    상기 오버드라이빙 이후 높아진 코어전압의 레벨을 낮추기 위해 상기 코어전압으로부터 전류를 방전하며, 그 방전되는 전류량은 상기 온도정보에 응답하여 다르게 되는 것을 특징으로 하는 코어전압 방전회로
    를 포함하는 반도체 메모리장치.
  14. 제 13항에 있어서,
    상기 코어전압 방전회로는,
    상기 온도정보에 의해 방전동작을 하는 시간이 결정되어 상기 방전하는 전류량을 다르게 하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제 13항에 있어서,
    상기 코어전압 방전회로는,
    폭이 다른 복수개의 펄스신호를 발생하는 펄스발생부;
    상기 온도정보에 응답하여 상기 복수의 펄스신호 중 하나를 선택하여 출력하는 펄스출력부; 및
    상기 펄스출력부에서 출력되는 펄스신호에 의해 인에이블 되어 상기 코어전압을 방전시키는 방전부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  16. 제 15항에 있어서,
    상기 복수개의 펄스신호는,
    상기 오버드라이빙 동작이 끝나는 시점에 인에이블 되는 것을 특징으로 하는 반도체 메모리장치.
  17. 제 15항에 있어서,
    상기 펄스발생부는
    상기 오버드라이빙이 끝나는 구간에서 활성화되는 입력신호와 상기 입력신호를 지연시킨 신호를 논리조합해 상기 복수의 펄스신호를 생성하며,
    상기 복수의 펄스신호마다 상기 입력신호의 지연값을 다르게 하는 것을 특징으로 하는 반도체 메모리장치.
  18. 제 15항에 있어서,
    상기 펄스출력부는,
    상기 복수의 펄스신호를 하나씩 입력받는 복수의 패스게이트; 및
    일정 온도에서 인에이블 되는 복수의 플래그신호로 이루어진 상기 온도정보를 입력받아 상기 복수의 패스게이트를 온/오프하는 제어부
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  19. 제 18항에 있어서,
    상시 복수의 패스게이트와 상기 복수의 플래그신호는 일대 일로 대응되며,
    상기 제어부는,
    상기 패스게이트에 대응되는 상기 플래그신호가 인에이블 되면 상기 패스게이트를 온 시키는 것을 특징으로 하는 반도체 메모리장치.
  20. 제 19항에 있어서,
    상기 제어부는,
    상기 패스게이트에 대응되는 상기 플래그신호보다 상위의 플래그신호-더 높은 온도에서 인에이블 되는 신호임-가 인에이블 되는 경우에는 상기 패스게이트를 오프시키는 것을 특징으로 하는 반도체 메모리장치.
  21. 제 13항에 있어서,
    상기 온도정보 출력장치는,
    온도에 일대 일로 대응하는 온도정보 전압을 출력하는 밴드갭부;
    상기 온도정보 전압을 디지털코드로 변환하는 아날로그-디지털 변환부; 및
    상기 디지털코드를 입력받아 각각 특정온도에서 인에이블 되는 복수의 플래그신호를 생성하는 플래그신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  22. 제 13항에 있어서,
    상기 고전압은,
    반도체 메모리장치 외부로부터 공급되는 전원전압인 것을 특징으로 하는 반도체 메모리장치.
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