KR20090009320A

KR20090009320A - 프로그래머블 로직 컨트롤러의 주변 장치

Info

Publication number: KR20090009320A
Application number: KR1020087030180A
Authority: KR
Inventors: 가오리 사카가미; 마사노부 스미야; 도모히로 사토; 마코토 노노무라
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2006-06-13
Filing date: 2006-06-13
Publication date: 2009-01-22
Also published as: GB2454832B; DE112006003926B4; KR101006787B1; WO2007144936A1; GB2454832A; CN101467111A; DE112006003926T5; US20100049337A1; JPWO2007144936A1; JP4890545B2; GB0822737D0; CN101467111B; US8060221B2

Abstract

타임 차트에 기초하여 작성된 시퀀스 프로그램의 검증을, 높은 정밀도로 실행할 수 있는 PLC의 주변 장치를 얻는 것이다. 외부 기기를 시퀀스 프로그램에 기초하여 제어하는 PLC(1)에 접속되고, PLC(1)에서의 시퀀스 프로그램의 동작 상태를 검증하는 PLC의 주변 장치(2)에 있어서, PLC(1)가 외부 기기 중 소정의 신호 입출력부에 대응하는 시퀀스 처리를 실행함으로써 얻어지는 트레이스 결과를 외부 기기의 성능에 기초하여 보정한 최적화후 트레이스 결과를 생성하는 트레이스 결과 최적화 처리부(26)와, 최적화후 트레이스 결과와 외부 기기에 대한 시퀀스 처리의 기본이 되는 타임 차트를 대조하여, 최적화후 트레이스 결과의 편차를 검출하는 트레이스 결과 대조 처리부(27)를 구비한다.

Description

프로그래머블 로직 컨트롤러의 주변 장치 및 프로그램의 자동 검증 방법{PERIPHERAL DEVICE OF PROGRAMMABLE LOGIC CONTROLLER AND AUTOMATIC PROGRAM VERIFICATION METHOD}

본 발명은 프로그래머블 로직 컨트롤러(Programmable Logic Controller, 이하 PLC라고 함)의 시퀀스 프로그램(sequence program)의 작성, 편집을 행하는 PLC의 주변 장치 및 프로그램의 자동 검증 방법에 관한 것이다.

종래부터 PLC의 주변 장치에 있어서, 타임 차트(time chart)로부터 작성된 시퀀스 프로그램의 동작 시험을 행하는 시퀀스 프로그램의 시험 방법이 제안되고 있다(예를 들어, 특허 문헌 1 참조). 이 특허 문헌 1에 기재된 시퀀스 프로그램의 시험 방법은 시퀀서 프로그램에 의해 제어되는 기기의 동작 패턴인 시퀀스 타임 차트에 기초하여, 동작 패턴을 수치화한 동작 패턴 매트릭스 표를 미리 작성해 두고, 시퀀서 프로그램에 의해 제어되는 기기로부터의 동작 출력을 수치화한 값과 동작 패턴 매트릭스 표를 비교한다. 그리고, 양자가 일치한 경우에는 시퀀서 프로그램은 정상이라고 판정하고, 양자가 일치하지 않은 경우에는 시퀀서 프로그램은 이상이라고 판정하고, 그 결과를 PLC의 주변 장치의 오퍼레이터에 출력한다.

특허 문헌 1: 일본 특개 2002－73619호 공보

그러나 특허 문헌 1에 기재된 시퀀스 프로그램의 시험 방법에서는 시퀀스 프로그램에 의해 제어되는 기기가 갖는 고유의 성능에 의해 생기는 타이밍의 편차를 고려하지 않았다. 그 결과, 비교의 기준이 되는 동작 패턴 매트릭스 표와, 비교의 대상이 되는 기기로부터의 동작 출력을 수치화한 값은 엄밀하게는 일치하지 않기 때문에, 판정 처리에 있어서는 양자의 편차를 허용하는 오차율을 설정해야 하므로 정밀도가 높은 판정을 행할 수 없다고 하는 문제점이 있었다. 또, 정밀도가 높은 판정을 행하는 경우에는 오퍼레이터가 기기로부터의 동작 출력을 수치화한 값의 디버그 처리를 행해야 하는 문제점도 있었다.

본 발명은 상기를 감안하여 이루어진 것으로, 타임 차트에 기초하여 작성된 시퀀스 프로그램의 검증을, 높은 정밀도로 실행할 수 있는 PLC의 주변 장치 및 프로그램의 자동 검증 방법을 얻는 것을 목적으로 한다. 또, 시퀀스 프로그램을 실제로 실행한 경우의 트레이스 결과(trace result)의 시간 경과에 따른 타임 차트로부터의 편차를 검출할 수 있는 PLC의 주변 장치 및 프로그램의 자동 검증 방법을 얻는 것도 목적으로 한다. 또한, 트레이스 결과의 타임 차트로부터의 편차의 원인이 되는 디바이스나 시퀀스 프로그램상의 위치를 검출하여, 자동적으로 수정 가능한 부분에서는 수정하고, 자동적으로 수정할 수 없는 경우에는 그 부분을 표시할 수 있는 PLC의 주변 장치 및 프로그램의 자동 검증 방법을 얻는 것도 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명에 관계된 PLC의 주변 장치는, 외부 기기를 시퀀스 프로그램에 기초하여 제어하는 PLC에 접속되고, 상기 PLC에서의 상기 시퀀스 프로그램의 동작 상태를 검증하는 PLC의 주변 장치에 있어서, 상기 PLC가 상기 외부 기기 중 소정의 신호 입출력부에 대응하는 시퀀스 처리를 실행함으로써 얻어지는 트레이스 결과를 상기 외부 기기의 성능에 기초하여 보정한 최적화후 트레이스 결과를 생성하는 트레이스 결과 최적화 처리 수단과; 상기 최적화후 트레이스 결과와, 상기 외부 기기에 대한 시퀀스 처리의 기본이 되는 타임 차트를 대조하여, 상기 최적화후 트레이스 결과의 편차를 검출하는 트레이스 결과 대조 처리 수단을 구비하는 것을 특징으로 한다.

본 발명에 의하면, 타임 차트로부터 작성한 시퀀스 프로그램의 검증을 행하는 경우에, 트레이스 처리를 실행하여, 검증 대상의 기기의 성능 오차를 고려한 최적화후 트레이스 결과와 타임 차트를 비교하도록 했기 때문에, 유저가 PLC에서 얻어진 트레이스 결과를 디버그하는 일 없이, 시퀀스 프로그램을 효율적으로 정확하게 검증할 수 있다고 하는 효과를 갖는다. 또, 시퀀스 프로그램의 실행 대상이 되는 외부 기기의 성능에 의한 타이밍의 편차는 비교 대상이 되지 않도록 했기 때문에, 본래의 시퀀스 프로그램의 문제만 검출할 수 있다고 하는 효과를 갖는다.

도 1은 본 발명에 의한 PLC 주변 장치의 실시 형태 1의 구조를 PLC와 함께 모식적으로 나타내는 블록도이다.

도 2는 PLC 주변 장치에 있어서 기기 성능 정보의 데이터 구조도이다.

도 3은 PLC 주변 장치에 있어서 타임 차트와 트레이스 결과의 데이터 구조도이다.

도 4는 PLC와 PLC 주변 장치에 있어서 시퀀스 프로그램 자동 검증 처리 순서의 일례를 나타내는 플로우차트이다.

도 5는 트레이스 결과의 최적화 처리 순서의 일례를 나타내는 플로우차트이다.

도 6은 PLC, PLC 주변 장치 및 외부 기기 구성의 일례를 모식적으로 나타내는 도면이다.

도 7은 도 6의 구성도에서 실행시키는 시퀀스 프로그램의 일례를 나타내는 도면이다.

도 8은 본 실시 형태 1에 의한 트레이스 결과의 최적화 처리의 일례를 나타내는 도면이다.

도 9는 본 실시 형태 1에 의한 최적화후 트레이스 결과의 대조 처리의 일례를 나타내는 도면이다.

도 10은 본 발명에 의한 PLC 주변 장치의 실시 형태 2의 구조를 PLC와 함께 모식적으로 나타내는 블록도이다.

도 11은 PLC 주변 장치에 있어서 시간 경과에 따른 타이밍 편차의 검출 처리의 일례를 나타내는 플로우차트이다.

도 12는 PLC 주변 장치에 있어서 시간 경과에 따른 타이밍의 편차를 검출하는 대조 처리의 일례를 나타내는 도면이다.

도 13은 본 발명에 의한 PLC 주변 장치의 실시 형태 3의 구조를 PLC와 함께 모식적으로 나타내는 블록도이다.

도 14는 PLC 주변 장치에 있어서 시퀀스 프로그램의 타이밍 자동 수정 처리 순서의 일례를 나타내는 플로우차트이다.

도 15는 PLC 주변 장치에 있어서 시퀀스 프로그램의 타이밍 자동 수정의 구체적인 예를 나타내는 도면이다.

도 16은 본 발명에 의한 PLC 주변 장치의 실시 형태 4의 구조를 PLC와 함께 모식적으로 나타내는 블록도이다.

도 17은 PLC 주변 장치의 시퀀스 프로그램의 위치 제시 처리 순서의 일례를 나타내는 플로우차트이다.

도 18은 본 발명에 의한 PLC 주변 장치의 실시 형태 5의 구조를 PLC와 함께 모식적으로 나타내는 블록도이다.

도 19는 PLC 주변 장치의 시퀀스 프로그램의 타이밍 수정 필요 개소(箇所) 표시 처리 순서의 일례를 나타내는 플로우차트이다.

도 20은 PLC 주변 장치에 있어서 시퀀스 프로그램의 타이밍 수정 필요 개소 표시 처리의 일례를 나타내는 도면이다.

<부호의 설명>

1 PLC

2 PLC 주변 장치

3 표시 장치

4 입력 장치

11, 24 데이터 메모리

12 트레이스 처리부

13 주변 장치 I／F부

21 PLC I／F부

22 표시 처리부

23 입력 처리부

25 트레이스 대상 디바이스 취득 처리부

26 트레이스 결과 최적화 처리부

27 트레이스 결과 대조 처리부

28 수정 대상 타이밍 검출 처리부

29 타이밍 수정 처리부

30 수정 대상 시퀀스 프로그램 검출 처리부

221 시퀀스 프로그램 하이라이트 표시 기능

이하에 첨부 도면을 참조하여, 본 발명에 관계된 PLC의 주변 장치 및 프로그램의 자동 검증 방법의 바람직한 실시 형태를 상세하게 설명한다. 또한, 이들 실시 형태에 의해 본 발명이 한정되지 않는다.

실시 형태 1.

도 1은 본 발명에 관계된 PLC 주변 장치의 실시 형태 1의 구조를 PLC와 함께 모식적으로 나타내는 블록도이다. 제어 대상인 기기 등을 제어하는 PLC(1) 본체에 PLC 주변 장치(2)가 접속되고, 이 PLC 주변 장치(2)에는 CRT(Cathode Ray Tube)나 LCD(Liquid Crystal Display) 등의 표시 장치(3)와, 키보드 등의 입력 장치(4)가 접속된 구성을 갖는다.

PLC(1)는 시퀀스 프로그램이나 디바이스 값 등을 격납하는 데이터 메모리(11)와, 샘플링 트레이스를 실행하는 트레이스 처리부(12)와, PLC 주변 장치(2) 본체와의 인터페이스가 되는 주변 장치 I／F부(13)를 구비한다. 데이터 메모리(11)에는 시퀀스 프로그램 등의 프로그램(11a)과, 시퀀스 프로그램의 명령을 순차적으로 실행한 결과가 되는 디바이스 값(11b)와, 트레이스의 대상이 되는 디바이스를 지정하는 트레이스 대상 디바이스(11c)와, 트레이스 대상 디바이스의 트레이스 결과(11d)를 포함하는 정보가 격납된다.

PLC 주변 장치(2)는 PLC(1) 본체와의 인터페이스가 되는 PLC 인터페이스부(이하, PLC I／F부라고 함; 21)와, 표시 장치(3)에 정보를 표시하기 위한 표시 처리부(22)와, 입력 장치(4)로부터의 입력을 처리하는 입력 처리부(23)와, 트레이스 처리를 행하는 프로그램 등을 격납하는 데이터 메모리(24)와, 데이터 메모리(24)에 격납되는 타임 차트(24b)로부터 트레이스 대상 디바이스(24c)를 취득하는 트레이스 대상 디바이스 취득 처리부(25)와, 트레이스 결과(24d)를 그 기기의 성능을 고려하여 최적화하는 트레이스 결과 최적화 처리부(26)와, 데이터 메모리에 격납되는 타임 차트(24b)와 최적화후 트레이스 결과(24f)를 대조하는 트레이스 결과 대조 처리부(27)를 구비한다.

데이터 메모리(24)에는 트레이스 결과를 최적화하여 타임 차트와 대조하는 처리 등을 행하는 프로그램(24a)과, PLC(1)의 제어 대상인 기기에 실행시키는 타임 차트(24b)와, 트레이스의 대상이 되는 디바이스를 지정하는 트레이스 대상 디바이스(24c)와, PLC(1)에 의한 트레이스의 결과인 트레이스 결과(24d)와, PLC(1)에 접속되는 기기의 성능에 대한 정보인 기기 성능 정보(24e)와, 트레이스 결과 최적화 처리부(26)에 의해 작성된 최적화후 트레이스 결과(24f)와, 트레이스 결과 대조 처리부(27)에 의해 처리된 대조 결과(24g)를 포함하는 정보가 격납된다.

도 2는 PLC 주변 장치에 있어서 기기 성능 정보의 데이터 구조도이다. 기기 성능 정보(24e)는 PLC(1)에 접속되는 제어 대상이 되는 기기에 관한 성능 정보이고, 구체적으로 기기의 성능에 따른 타이밍의 편차를 포함하는 그 기기의 트레이스 결과를 보정하기 위한 정보이다. 이 기기 성능 정보(24e)는 복수 기기의 성능 정보(241)의 집합체로 이루어지고, 복수 기기의 성능 정보(241)는 각 기기의 신호 입력부와 신호 출력부를 조합한 신호 입출력부 조합 성능 정보(2410)의 집합체이다. 각 신호 입출력 조합 성능 정보(2410)는 신호 입력부의 명칭(2411), 신호 출력부의 명칭(2412), 그 기기의 신호 입력부(2411)로부터의 신호가 신호 출력부(2412)로부터 출력될 때까지의 시간인 기준 응답 시간(2413), 기준 응답 시간(2413)에 대해 허용되는 오차율인 허용 오차율(2414)을 포함한다. 이들 정보는 PLC 주변 장치(2)에 미리 설정되어 있는 정보이다. 단, 허용 오차율(2414)은 유저에 따라 임의의 값으로 변경 가능한 것으로 한다.

도 3은 PLC 주변 장치에 있어서 타임 차트와 트레이스 결과의 데이터 구조도이다. 또한, 타임 차트와 트레이스 결과는 공통의 데이터 구조를 갖고 있다. 이 도면에 나타난 바와 같이, 타임 차트 또는 트레이스 결과는 경과 시간마다의 온/오 프(ON／OFF) 상태를 디바이스마다 격납하고 있다. 예를 들어, 온 상태는 「1」로 표시하고, 오프 상태는 「0」으로 표시한다. 또한, 디바이스 이름은 프로그램 이름이나 스텝 번호의 조합으로 특정된다.

트레이스 대상 디바이스 취득 처리부(25)는 유저에 의해 입력 장치(4)로부터 시퀀스 프로그램의 자동 검증 지시를 받으면, 데이터 메모리(24)에 격납되어 있는 타임 차트(24b)로부터 트레이스를 실행하는 디바이스를 취득한다. 또, 트레이스 대상 디바이스 취득 처리부(25)는 취득한 디바이스를 트레이스 대상 디바이스(24c)로서 데이터 메모리(24)에 격납한다. 구체적으로, 데이터 메모리(24) 내의 타임 차트(24b)에 등록되어 있는 디바이스를 트레이스 대상 디바이스(24c)로서 선택하고, 취득한다.

트레이스 결과 최적화 처리부(26)는 데이터 메모리(24) 중의 트레이스 결과(24d)에 대해 트레이스를 행한 기기의 성능을 고려하여 최적화한다. 구체적으로, 데이터 메모리(24) 내의 트레이스 결과(24d) 중의 기기의 신호 출력부로부터 출력되는 트레이스 결과 데이터에 관계된 트레이스 결과 데이터에 대해, 도 2에 나타난 기기 성능 정보(24e)의 기준 응답 시간(2413)을 빼는 처리를 행한다. 이 트레이스 결과 최적화 처리부(26)에 의해 최적화된 트레이스 결과를, 최적화후 트레이스 결과라고 한다. 트레이스 결과 최적화 처리부(26)는 최적화후 트레이스 결과(24f)를 데이터 메모리(24) 중에 격납한다.

트레이스 결과 대조 처리부(27)는 데이터 메모리(24)에 격납되는 트레이스 대상 디바이스(24c)에 대한 타임 차트(24b)와, 그 타임 차트(24b)에 대응하는 기기 의 디바이스의 최적화후 트레이스 결과(24f)를 대조하고, 그 대조 결과(24g)를 데이터 메모리(24)에 격납한다. 여기서는 최적화후 트레이스 결과(24f)가, 대응하는 타임 차트(24b)와 비교해서 도 2에 나타난 기기 성능 정보(24e)의 허용 오차율(2414) 내에 들어가 있는지의 여부가 대조된다.

도 4는 도 1에 나타낸 PLC와 PLC 주변 장치에 있어서 시퀀스 프로그램 자동 검증 처리 순서의 일례를 나타내는 플로우차트이다. 우선, PLC 주변 장치(2)는 유저(오퍼레이터)로부터의 시퀀스 프로그램의 자동 검증 지시의 유무를 판별한다(스텝 S101). 유저로부터의 시퀀스 프로그램의 자동 검증 지시가 없는 경우(스텝 S101에서 아니오인 경우)에는 PLC 주변 장치(2)에 있어서 시퀀스 프로그램의 자동 검증 처리가 종료한다. 한편, 유저로부터의 시퀀스 프로그램의 자동 검증 지시가 있는 경우(스텝 S101에서 예인 경우)에는 트레이스 대상 디바이스 취득 처리부(25)는 데이터 메모리(24) 내의 타임 차트(24b)로부터 트레이스 대상 디바이스(24c)를 취득한다(스텝 S102). 구체적으로, 데이터 메모리(24)에 격납되어 있는 타임 차트(24b)에 등록되어 있는 디바이스를 트레이스 대상 디바이스(24c)로서 취득하고, 데이터 메모리(24)에 설정한다. 이어서, 트레이스 대상 디바이스 취득 처리부(25)는 취득한 트레이스 대상 디바이스(24c)를 PLC I／F부(21)를 통하여 PLC(1)로 송신한다(스텝 S103).

PLC(1)는 PLC 주변 장치(2)로부터 트레이스 대상 디바이스를 수신하면(스텝 S104), 수신한 트레이스 대상 디바이스(11c)를 데이터 메모리(11)에 격납한다(스텝 S105). 그 후, 수신한 트레이스 대상 디바이스(11c)를 데이터 메모리(11)에 격납했 음을 나타내는 격납 완료 신호를 PLC 주변 장치(2)에 주변 장치 I／F부(13)를 통하여 송신한다(스텝 S106).

PLC 주변 장치(2)는 PLC(1)로부터 격납 완료 신호를 수신하면(스텝 S107), 트레이스 개시 지시를 PLC I／F부(21)를 통하여 PLC(1)로 송신한다(스텝 S108). PLC(1)는 PLC 주변 장치(2)로부터 트레이스 개시 지시를 수신하면(스텝 S109), 그 트레이스 처리부(12)에서 트레이스 처리를 실행한다(스텝 S110). 트레이스 처리부(12)는 시퀀스 프로그램의 실행 처리 중의 데이터를 트레이스 결과(11d)로서 데이터 메모리(11)에 격납한다. 트레이스 처리부(12)에 의한 트레이스 처리가 실행된 후, PLC(1)는 트레이스 결과(11d)를, 주변 장치 I／F부(13)를 통하여 PLC 주변 장치(2)로 송신한다(스텝 S111).

PLC 주변 장치(2)는 PLC(1)로부터 트레이스 결과를 수신하면(스텝 S112), 그 수신한 트레이스 결과(24d)를 데이터 메모리(24)에 격납한다. 트레이스 결과(24d)에는 외부 기기의 성능 오차가 포함되어 있기 때문에, 트레이스 결과 최적화 처리부(26)는 트레이스 결과(24d)로부터 외부 기기의 성능 오차를 없애는 최적화 처리를 실시한다(스텝 S113).

도 5는 트레이스 결과의 최적화 처리 순서의 일례를 나타내는 플로우차트이다. 우선 트레이스 결과 최적화 처리부(26)는 자동 검증을 행하는 대상 기기에 대한 기기 성능 정보(24e)를 데이터 메모리(24)로부터 취득하고(스텝 S131), 추가로 취득한 대상 기기의 기기 성능 정보(24e)로부터, 자동 검증을 행한 신호 입력부와 신호 출력부의 조합에 대응하는 신호 입출력부 조합 성능 정보(2410)를 취득한다 (스텝 S132). 계속해서, 데이터 메모리(24)에 격납된 트레이스 결과(24d) 중에서, 대상 기기의 출력에 관계된 트레이스 결과 데이터에 대해, 신호 입출력부 조합 성능 정보(2410) 중의 기준 응답 시간(2413)을 빼서 최적화후 트레이스 결과를 생성한다(스텝 S133). 그리고, 생성한 최적화후 트레이스 결과(24f)를 데이터 메모리(24)에 격납하고(스텝 S134), 트레이스 결과의 최적화 처리가 종료하고, 도 4의 플로우차트로 처리가 되돌아간다.

도 4로 되돌아가, 트레이스 결과 대조 처리부(27)는 데이터 메모리(24)에 격납되는 최적화후 트레이스 결과(24f)와 타임 차트(24b)를 추출하고, 양자의 대조 처리를 실시하고(스텝 S114), 그 대조 결과(24g)를 데이터 메모리(24)에 격납한다. 그리고, 표시 처리부(22)는 데이터 메모리(24)로부터 대조 결과(24g)를 추출하고, PLC 주변 장치(2)에 접속된 표시 장치(3)에 대조 결과(24g)를 표시하고(스텝 S115), 시퀀스 프로그램의 자동 검증 처리가 종료한다.

여기서, 시퀀스 프로그램의 자동 검증 처리의 구체적인 예에 대하여 설명한다. 도 6은 PLC, PLC 주변 장치 및 외부 기기 구성의 일례를 모식적으로 나타내는 도면이고, 도 7은 도 6의 구성도에서 실행시키는 시퀀스 프로그램의 일례이고, 도 8은 본 실시 형태 1에 의한 트레이스 결과의 최적화 처리의 일례를 나타내는 도면이고, 도 9는 본 실시 형태 1에 의한 최적화후 트레이스 결과의 대조 처리의 일례를 나타내는 도면이다.

도 8의 트레이스 결과 최적화전(810)은 PLC(1)의 트레이스 처리부(12)에서 취해진 디바이스의 트레이스 결과를 나타내고 있다. 이 도면에 나타난 바와 같이, 도 7의 래더도(ladder diagram)에 있어서 디바이스 A와 디바이스 B의 신호의 상승에 비해, 디바이스 C와 디바이스 D의 신호의 상승 타이밍이 시간 Δt만큼 지연되고 있다. 이것은 외부 기기의 성능에 기인하는 편차이다.

이와 같은 트레이스 결과에 대해, PLC 주변 장치(2)의 트레이스 결과 최적화 처리부(26)는 기기 성능 정보 중의 기기 A의 신호 입력과 신호 출력의 조합에 대응하는 성능 정보 중의 기준 응답 시간을 사용하여 최적화 처리를 실행한다. 구체적으로, 외부 기기의 출력부로부터의 신호인 디바이스 C와, 이 디바이스 C를 접점으로 하는 디바이스 D에 대해, 트레이스 결과로부터 취득한 기준 응답 시간 Δt를 빼서 최적화후 트레이스 결과를 작성한다. 그 결과가 도 8의 트레이스 결과 최적화후(820)에 나타나 있다.

또, 도 9의 하측에 나타난 최적화후 트레이스 결과(920)에는 PLC(1)에 접속되는 외부 기기의 성능 오차가 되는 기준 응답 시간이 포함되어 있지 않기 때문에, 정상 동작하고 있으면, 도 9의 상측에 나타난 타임 차트(910)와 일치한다. 단, 시스템 구성 상태나 동작 환경에 따라, 타임 차트(910)와 최적화후 트레이스 결과(920)가 일치하지 않을 가능성도 있다. 그 경우, 양자의 편차가 도 2의 신호 입출력부 조합 성능 정보 중의 허용 오차율의 범위 내이면, 양자가 일치하고 있는 것으로 간주한다. 이상과 같이 하여, 트레이스 결과의 최적화 처리와 대조 처리가 행해진다.

본 실시 형태 1에 의하면, 타임 차트로부터 작성한 시퀀스 프로그램의 검증을 행하는 경우에, 트레이스 처리를 실행하고, 기기의 성능에 따른 오차 시간이 되 는 기준 응답 시간을 트레이스 결과로부터 빼서 최적화후 트레이스 결과를 타임 차트와 비교하도록 했기 때문에, 유저가 PLC(1)에서 디버그하는 일이 없어, 시퀀스 프로그램을 효율적으로 정확하게 검증할 수 있다고 하는 효과를 갖는다. 또, 유저가 임의의 허용 오차율을 설정 가능하게 함으로써, 시스템 구성이나 환경에 따라 발생할 가능성이 있는 성능 오차를 허용한 검증을 행할 수 있다고 하는 효과도 갖는다.

실시 형태 2.

본 실시 형태 2에서는 실시 형태 1에서 취득한 최적화후 트레이스 결과를 축적하고, 오퍼레이터에 의해 PLC 주변 장치에 설정된 소정 시간의 경과마다 행해진 트레이스 결과와 타임 차트의 대조를 행함으로써, 시간 경과에 따른 타이밍의 편차를 검출할 수 있는 PLC 주변 장치에 대하여 설명한다.

도 10은 본 발명에 관계된 PLC 주변 장치의 실시 형태 2의 구조를 PLC와 함께 모식적으로 나타내는 블록도이다. 이 PLC 주변 장치(2)는 실시 형태 1의 도 1의 PLC 주변 장치(2)에 있어서, 데이터 메모리(24)가 최적화후 트레이스 결과(24f)와 대조 결과(24g)를 축적하여 격납할 수 있는 구성을 갖는다. 예를 들어, 최적화후 트레이스 결과(24f)로서 1회째, 2번째, ㆍㆍㆍ, 의 트레이스 결과인 「트레이스 결과 1」24f－1, 「트레이스 결과 2」24f－2, ㆍㆍㆍ, 가 격납되고, 대조 결과(24g)로서 1회째, 2번째, ㆍㆍㆍ, 의 대조 결과인 「대조 결과 1」24g－1, 「대조 결과 2」24g－2, ㆍㆍㆍ, 가 격납된다. 또, 데이터 메모리(24)는 트레이스 결과 대조 처리부(27)에 의해 검출된 타이밍 편차 검출 결과(24h)를 격납할 수 있는 구성으로 되어 있다.

또한, 트레이스 결과 대조 처리부(27)는 최적화후 트레이스 결과(24f)와 대응하는 기기의 타임 차트(24b)를 대조하지만, 이 때, 최적화후 트레이스 결과(24f)를, 자동 검증 처리를 실행한 횟수분만큼 연결하여 표시하고, 각 최적화후 트레이스 결과에 대해 기준이 되는 타임 차트(24b)를 사용하여 대조를 행한다. 여기서, 최적화후 트레이스 결과(24f)가 타임 차트(24b)에 비해 허용 오차율의 범위 내에 들어가 있는 경우에는 최적화후 트레이스 결과(24f)는 타임 차트(24b)에 일치하고 있는 것으로 판정하지만, 최적화후 트레이스 결과(24f)가 타임 차트(24b)에 비해 허용 오차율의 범위를 넘어 버린 경우에는 그 편차를 타이밍 편차로서 검출하고, 시간의 경과에 따른 타이밍 편차라고 판정하는 기능을 추가로 갖고 있다. 그리고, 그 검출한 타이밍 편차 검출 결과(24h)를 데이터 메모리(24)에 격납한다. 또한, 실시 형태 1과 동일한 구성 요소에는 동일한 부호를 부여하고, 그 설명을 생략하고 있다.

다음에, 이와 같은 구성의 PLC 주변 장치(2)에 있어서 축적한 트레이스 결과와 타임 차트를 비교함으로써, 시간 경과에 따른 타이밍의 편차를 검출하는 방법에 대하여 설명한다. 도 11은 PLC 주변 장치에 있어서 시간 경과에 따른 타이밍 편차의 검출 처리의 일례를 나타내는 플로우차트이다.

우선 PLC 주변 장치(2)는 유저로부터의 시간 경과에 따른 타이밍 편차의 검출 처리의 지시의 유무를 판정한다(스텝 S201). 시간 경과에 따른 타이밍 편차를 검출하는 지시가 없는 경우(스텝 S201에서 아니오인 경우)에는 시간 경과에 따른 타이밍 편차의 검출 처리를 종료한다. 한편, 시간 경과에 따른 타이밍 편차를 검출하는 지시가 있는 경우(스텝 S201에서 예인 경우)에는 트레이스 대상 디바이스 취득 처리부(25)는 데이터 메모리(24) 내의 타임 차트(24b)로부터 트레이스 대상 디바이스를 취득하고(스텝 S202), 데이터 메모리(24) 내에 트레이스 대상 디바이스(24c)를 설정한다. 그 후, 트레이스 대상 디바이스 취득 처리부(25)는 취득한 트레이스 대상 디바이스를 PLC I／F부(21)를 통하여 PLC(1)로 송신한다(스텝 S203).

이어서, 실시 형태 1의 스텝 S104 ~ S106과 동양(同樣)으로, PLC(1)는 PLC 주변 장치(2)로부터 트레이스 대상 디바이스를 수신하고, 데이터 메모리(11)에 격납한 후, 수신한 트레이스 대상 디바이스(11c)를 데이터 메모리(11)에 격납했음을 나타내는 격납 완료 신호를 PLC 주변 장치(2)에 대해 송신한다(스텝 S204 ~ S206).

그 다음에, PLC 주변 장치(2)는 PLC(1)로부터 격납 완료 신호를 수신하면(스텝 S207), 소정 시간마다 트레이스 처리를 실행하는 트레이스 실행 처리가 개시된다(스텝 S208 ~ S218). 즉, PLC 주변 장치(2)는 트레이스 개시 지시를 PLC(1)로 송신하고(스텝 S209), PLC(1)는 PLC 주변 장치(2)로부터 트레이스 개시 지시를 수신하면(스텝 S210), 트레이스 처리부(12)에서 트레이스 처리를 실행하고(스텝 S211), 그 트레이스 결과(11d)를 데이터 메모리(11)에 격납한다. 그 후, PLC(1)는 트레이스 처리를 실행한 후, 트레이스 결과를 PLC 주변 장치(2)로 송신한다(스텝 S212).

PLC 주변 장치(2)는 PLC(1)로부터 트레이스 결과를 수신하면(스텝 S213), 데이터 메모리(24) 내에 격납한다. 이 트레이스 결과(24d)에는 트레이스를 실행한 외부 기기의 성능 오차가 포함되어 있기 때문에, 트레이스 결과 최적화 처리부(26)에 의한 트레이스 결과의 최적화 처리가 실행된다(스텝 S214). 이 트레이스 결과의 최적화 처리는 실시 형태 1의 도 5에서 설명한 처리이고, 데이터 메모리(24) 중의 트레이스 결과(24d)로부터, 트레이스 하고 있는 대상의 기기에 대한 기기 성능 정보(24e) 내의 기준 응답 시간을 빼는 것에 의해 행해진다.

이어서, 트레이스 결과 대조 처리부(27)는 최적화후 트레이스 결과(24f)를 데이터 메모리(24)에 격납된 대응하는 기기의 타임 차트(24b)와 비교하는 대조 처리를 실시한다(스텝 S215). 도 12는 PLC 주변 장치에 있어서 시간 경과에 따른 타이밍의 편차를 검출하는 대조 처리의 일례를 나타내는 도면이다. 이 도 12에는 기준이 되는 타임 차트(1210)와 최적화후 트레이스 결과(1220)가 나타나 있다. 이 도 12의 하측의 최적화후 트레이스 결과(1220)의 트레이스(1, 2)에 나타난 바와 같이, 빗금이 쳐져 있는 범위가 기기의 성능 범위(허용 오차율을 고려한 범위; 1201)이고, 이 기기의 성능 범위(1201) 내에 최적화후 트레이스 결과가 들어가 있는 경우에 트레이스 결과 대조 처리부(27)는, 최적화후 트레이스 결과는 타임 차트와 잘 일치하고 있는 것으로 판정한다. 한편, 도 12의 하측의 최적화후 트레이스 결과(1220)의 트레이스(3)에 나타난 바와 같이, 트레이스 결과가 기기의 성능 범위(1201)를 넘어 버린 경우에 트레이스 결과 대조 처리부(27)는 그 기기의 성능 범위를 넘는 범위(1202), 즉 최적화후 트레이스 결과와 타임 차트의 편차를 시간 경과에 따른 타이밍 편차로서 검출한다.

계속해서, 최적화후 트레이스 결과(24f), 대조 결과(24g) 및 타이밍 편차가 있는 경우에는 타이밍 편차 검출 결과(24h)를 데이터 메모리(24)에 축적한 후(스텝 S216), 표시 처리부(22)는 시간 경과에 따른 타이밍의 편차의 원인이 되는 개소를 추출하고, PLC 주변 장치(2)에 접속되는 표시 장치(3)에 표시하고(스텝 S217), 시간 경과에 따른 타이밍 편차의 검출 처리가 종료한다. 또한, 스텝 S217에서의 시간 경과에 따른 타이밍 편차를 검출한 경우에 있어서, 그 원인이 되는 개소를 유저에게 나타내 보이는 방법에 대해서는 실시 형태 4에서 설명한다. 또, 스텝 S209 ~ S218은 소정의 시간마다 반복하여 실행된다.

본 실시 형태 2에 의하면, 최적화후 트레이스 결과를 축적하여 격납하도록 했기 때문에, 시간의 경과에 따른 타임 차트로부터의 편차를 검출할 수 있다고 하는 효과를 갖는다.

실시 형태 3.

본 실시 형태 3에서는 실시 형태 1에서 타임 차트와 최적화후 트레이스 결과를 대조한 결과, 타이밍 편차를 검출한 경우에, 시퀀스 프로그램에 포함되는 타이머의 설정값 등을 수정하고, 그 타이밍 편차를 자동 수정할 수 있는 PLC 주변 장치에 대하여 설명한다.

도 13은 본 발명에 관계된 PLC 주변 장치의 실시 형태 3의 구조를 PLC와 함께 모식적으로 나타내는 블록도이다. 이 PLC 주변 장치(2)는 실시 형태 1의 도 1의 PLC 주변 장치(2)에 있어서, 대조 결과(24g)에 기초하여 시퀀스 프로그램 중의 수정이 필요한 타이밍을 검출하는 수정 대상 타이밍 검출 처리부(28)와, 수정 대상 타이밍 검출 처리부(28)에서 검출된 수정 대상 타이밍 일람(24i)을 기본으로 시퀀스 프로그램을 수정하는 타이밍 수정 처리부(29)를 추가로 구비하는 구성을 갖는 다. 또, 데이터 메모리(24)는 수정 대상의 타이밍의 일람인 수정 대상 타이밍 일람(24i)을 추가로 격납한다.

수정 대상 타이밍 검출 처리부(28)는 대조 결과(24g)에 기초하여 수정이 필요한 타이밍을 검출하고, 시퀀스 프로그램 내로부터 검출한 타이밍보다 전에 타이머를 사용하고 있는 개소를 추출하고, 현재 타이머의 설정값에 대해 타임 차트(24b)와 최적화후 트레이스 결과(24f) 사이에 편차가 생기지 않는 값을 산출하고, 그 값을 사용하여 새로운 타이머 설정값을 산출한다. 검출한 수정이 필요한 시퀀스 프로그램상의 타이밍과 새로운 타이머 설정값을 포함하는 수정 타이밍은 수정 대상 타이밍 일람(24i)의 하나의 정보로서 데이터 메모리(24)에 격납된다.

타이밍 수정 처리부(29)는 수정 대상 타이밍 검출 처리부(28)에 의해 작성된 수정 대상 타이밍 일람(24i)에 기초하여, 수정이 필요한 시퀀스 프로그램상의 타이밍보다 전에 존재하는 타이머의 설정값을 새로운 타이머 설정값으로 수정한다.

도 14는 PLC 주변 장치에 있어서 시퀀스 프로그램의 타이밍 자동 수정 처리 순서의 일례를 나타내는 플로우차트이다. 우선 PLC 주변 장치(2)는 유저로부터의 시퀀스 프로그램의 자동 수정 지시의 유무를 판별한다(스텝 S301). 시퀀스 프로그램의 자동 수정 지시가 없는 경우(스텝 S301에서 아니오인 경우)에는 PLC 주변 장치(2)에 있어서 시퀀스 프로그램의 자동 수정 처리가 종료한다. 한편, 시퀀스 프로그램의 자동 수정 지시가 있는 경우(스텝 S301에서 예인 경우)에는 최적화후 트레이스 결과(24f)가 타임 차트(24b)와 맞지 않는 개소를 시퀀스 프로그램으로부터 검출하는 처리를 실행한다(스텝 S302 ~ S308).

수정 대상 타이밍 검출 처리부(28)는 데이터 메모리(24) 내의 타임 차트(24b)와 최적화후 트레이스 결과(24f)의 대조 결과(24g)를 사용하여 불일치 개소를 취득하고(스텝 S303), 데이터 메모리(24)에 격납되는 프로그램(24a) 중의 시퀀스 프로그램으로부터 불일치 개소에 해당하는 스텝을 검색한다(스텝 S304). 예를 들어, 불일치 개소를 갖는 트레이스 결과 데이터에 대응하는 디바이스를 기본으로, 시퀀스 프로그램 내의 해당하는 스텝을 검색한다. 그 후, 검색한 스텝 전에 타이머 처리가 있는지를 판별한다(스텝 S305). 그 결과, 타이머 처리가 있는 경우(스텝 S305에서 예인 경우)에는 수정 대상 타이밍 검출 처리부(28)는 현재 타이머의 설정값에 대해 타임 차트(24b)와 최적화 후 트레이스 결과(24f) 사이에 편차가 생기지 않는 값을 산출하고, 그 값을 사용하여 새로운 타이머 설정값을 산출한다(스텝 S306). 그리고, 수정 대상 타이밍 검출 처리부(28)는 스텝 S304에서 검색한 스텝과 스텝 S306에서 산출한 새로운 타이머 설정값을 포함하는 수정 대상 타이밍 데이터를 데이터 메모리(24) 내의 수정 대상 타이밍 일람(24i)에 격납한다(스텝 S307). 한편, 스텝 S305에서 해당하는 스텝 전에 타이머 처리가 없는 경우(스텝 S305에서 아니오인 경우)에는 그 스텝에 대한 처리는 여기서는 아무것도 행해지지 않는다. 이상의 스텝 S302로부터의 처리가 타임 차트와 최적화후 트레이스 결과 사이의 불일치 개소가 없어질 때까지 실행된다(스텝 S302 ~ S308).

계속해서, 타이밍 수정 처리부(29)는 수정 대상 타이밍 데이터가 수정 대상 타이밍 일람(24i) 중으로부터 없어질 때까지 타이밍 수정 처리를 실행한다(스텝 S309 ~ S312). 즉, 타이밍 수정 처리부(29)는 데이터 메모리(24) 내의 수정 대상 타이밍 일람(24i)으로부터 수정 대상 타이밍 데이터(수정이 필요한 스텝과 새로운 타이머 설정값)를 취득하고(스텝 S310), 데이터 메모리(24)의 프로그램(24a) 중의 시퀀스 프로그램에 대해, 수정 대상의 스텝보다 전에 존재하는 타이머 처리의 타이머 설정값을, 취득한 새로운 타이머 설정값으로 변경하는 프로그램의 수정 처리를 실행한다(스텝 S311). 이상의 스텝 S309로부터의 처리가 타이밍 수정 처리로서 수정 대상 타이밍 일람(24i)으로부터 수정되지 있지 않은 수정 대상 타이밍 데이터가 없어질 때까지 실행된다(스텝 S309 ~ S312). 그리고, 시퀀스 프로그램의 타이밍 자동 수정 처리가 종료한다.

도 15는 PLC 주변 장치에 있어서 시퀀스 프로그램의 타이밍 자동 수정의 구체적인 예를 나타내는 도면이다. 이 도면에는 타임 차트(1510)와, 타이밍 수정전의 최적화후 트레이스 결과(1520)와 시퀀스 프로그램(1530), 타이밍 수정후의 최적화후 트레이스 결과(1540)와 시퀀스 프로그램(1550)이 나타나 있다. 이 도면에서는 수정후 최적화후 트레이스 결과(1540)의 디바이스 D가 기준으로 되는 타임 차트(1510)에 대해 허용 오차율을 넘은 결과를 갖게 된 경우를 나타내고 있다. 수정 대상 타이밍 검출 처리부(28)는 데이터 메모리로부터 수정전 시퀀스 프로그램(1530)을 취득하고, 이 수정전 시퀀스 프로그램(1530)의 「디바이스 D」(1531)보다 전에 타이머 처리가 있는지를 판단한다. 이 수정전 시퀀스 프로그램(1530)의 「디바이스 D」(1531)의 전에 대기 타이머(1532)라고 하는 타이머 처리가 존재한다. 또, 타임 차트(1510)와 최적화후 트레이스 결과(1520) 사이에 편차가 생기지 않는 시간 Δt는 수정전 최적화후 트레이스 결과(1520)와 타임 차트(1510)로부터 1초라 고 하면, 수정 대상 타이밍 검출 처리부(28)는 대기 타이머(1532)의 설정값을 「K20」으로부터 「K10」로 수정한 새로운 타이머 설정값을 설정한다. 이 때, 스텝을 특정하기 위해서, 예를 들어 시퀀스 프로그램의 좌측의 모선(母線)에 쓰여져 있는 번호 「80」 등이 사용된다. 그 후, 타이밍 수정 처리부(29)에 의해서, 수정후 최적화후 트레이스 결과(1540)와 수정후 시퀀스 프로그램(1550)에 나타난 바와 같이, 각각 수정 대상 타이밍에 기초하여 수정된다.

본 실시 형태 3에 의하면, 기준이 되는 타임 차트에 비해 타이밍이 어긋나 있는 최적화후 트레이스 결과의 시퀀스 프로그램 중의 장소를 특정하고, 그 특정된 위치 전에 설정되어 있는 타이머의 타이머 설정값을 그 편차의 양으로부터 수정하도록 했기 때문에, 자동적으로 타임 차트에 합치된 트레이스 결과를 갖는 시퀀스 프로그램을 얻을 수 있다고 하는 효과를 갖는다.

실시 형태 4.

본 실시 형태 4에서는 실시 형태 2에서, 시간 경과에 따른 타이밍의 편차를 검출한 경우에, 원인이 되는 개소를 유저에게 나타내 보일 수 있는 PLC 주변 장치에 대하여 설명한다.

도 16은 본 발명에 관계된 PLC 주변 장치의 실시 형태 4의 구조를 PLC와 함께 모식적으로 나타내는 블록도이다. 이 PLC 주변 장치(2)는 실시 형태 2의 도 10의 PLC 주변 장치(2)에 있어서, 타이밍 편차 검출 결과(24h)를 기본으로, 시퀀스 프로그램 내에서 수정이 필요한 개소를 검출하는 수정 대상 시퀀스 프로그램 검출 처리부(30)를 추가로 구비하고, 표시 처리부(22)는 표시 장치(3)에 표시되는 시퀀 스 프로그램 중의 수정 대상의 위치를 하이라이트 표시하는 시퀀스 프로그램 하이라이트 표시 처리 기능(221)을 추가로 구비하고, 데이터 메모리(24)는 수정 대상 시퀀스 프로그램 검출 처리부(30)에 의해 검출된 타이밍이 어긋나는 원인이 되는 시퀀스 프로그램 중의 수정 대상인 수정 대상 시퀀스 프로그램 일람(24j)을 갖는 구성으로 되어 있다. 또한, 실시 형태 1, 2와 동일한 구성 요소에는 동일한 부호를 부여하고, 그 설명을 생략하고 있다.

도 17은 PLC 주변 장치의 시간 경과에 따른 타이밍 편차의 원인이 되는 시퀀스 프로그램의 위치 제시 처리 순서의 일례를 나타내는 플로우차트이다. 우선 PLC 주변 장치(2)는 시간 경과에 따른 타이밍 편차가 검출되고 있는지의 여부를 확인한다(스텝 S401). 시간 경과에 따른 타이밍 편차의 검출은 트레이스 결과 대조 처리부(27)에 의해 행해지며, 그 결과가 타이밍 편차 검출 결과(24h)로서 데이터 메모리(24)에 기억된다. 그렇기 때문에, 타이밍 편차의 검출의 유무는 데이터 메모리(24)에 있어서 타이밍 편차 검출 결과(24h)의 유무로 판단할 수 있다. 또한, 트레이스 결과 대조 처리부(27)에 의한 타이밍 편차 검출 처리는 실시 형태 2에서 설명했으므로 그 설명을 생략한다. 시간 경과에 따른 타이밍 편차가 검출되지 않은 경우(스텝 S401에서 아니오인 경우)에는 타이밍 편차 위치 제시 처리를 종료한다. 한편, 시간 경과에 따른 타이밍 편차가 검출된 경우(스텝 S401에서 예인 경우)에는 타이밍 편차의 원인이 되는 시퀀스 프로그램상의 위치의 검출 처리를 행한다(스텝 S402 ~ S407).

수정 대상 시퀀스 프로그램 검출 처리부(30)는 우선 타이밍 편차 검출 결 과(24h)로부터 원인의 디바이스를 취득하고(스텝 S403), 취득한 디바이스에 의해 데이터 메모리(24)의 프로그램(시퀀스 프로그램; 24a) 중의 해당하는 스텝을 검색한다(스텝 S404). 예를 들어, 타이밍 편차가 검출된 트레이스 결과 데이터에 대응하는 디바이스를 기본으로, 시퀀스 프로그램 내의 해당하는 스텝을 검색한다. 검색의 결과, 디바이스에 해당하는 스텝이 발견된 경우(스텝 S405에서 예인 경우)에는 시퀀스 프로그램 중의 당해 개소를 수정 대상 시퀀스 프로그램으로서 수정 대상 시퀀스 프로그램 일람(24j)에 격납한다(스텝 S406). 또, 스텝 S405에서 디바이스에 해당하는 스텝이 발견되지 않은 경우(스텝 S405에서 아니오인 경우)에는 그 스텝에 대한 처리는 여기서는 아무것도 행해지지 않는다. 이상의 스텝 S402로부터의 처리가 시퀀스 프로그램의 마지막까지 실행된다(스텝 S402 ~ S407).

계속해서, 표시 처리부(22)의 시퀀스 프로그램 하이라이트 표시 처리 기능(221)은 수정 대상 순서가 수정 대상 시퀀스 프로그램 일람(24j) 중으로부터 없어질 때까지 하이라이트 표시 처리를 실행한다(스텝 S408 ~ S411). 즉, 표시 처리부(22)의 시퀀스 프로그램 하이라이트 표시 처리 기능(221)은 수정 대상 시퀀스 프로그램 일람(24j)으로부터 수정이 필요한 프로그램상의 위치를 취득하고(스텝 S409), 그 당해 디바이스를 표시 장치(3)에 하이라이트 표시한다(스텝 S410). 그리고, 하이라이트 표시를 해당하는 수정 대상 시퀀스 프로그램이 없어질 때까지 실시한 후(스텝 S409 ~ S411), 타이밍 편차 위치 제시 처리가 종료한다.

본 실시 형태 4에 의하면, 시간 경과에 따른 타이밍 편차의 원인이 되는 시퀀스 프로그램상의 위치를 유저에게 표시하도록 했기 때문에, 시퀀스 프로그램 중 의 그 시간 편차의 원인을 특정할 수 있다고 하는 효과를 갖는다.

실시 형태 5.

본 실시 형태 5에서는 실시 형태 3에 있어서 시퀀스 프로그램을 수정할 필요가 있는 경우에, 원인이 되는 디바이스가 사용되고 있는 개소를 검색하고, 관련된 시퀀스 프로그램 부분을 유저에게 나타낼 수 있는 PLC 주변 장치에 대하여 설명한다.

도 18은 본 발명에 관계된 PLC 주변 장치의 실시 형태 5의 구조를 PLC와 함께 모식적으로 나타내는 블록도이다. 이 PLC 주변 장치(2)는 실시 형태 3의 도 13의 PLC 주변 장치(2)에 있어서, 대조 결과(24g)를 기본으로 수정이 필요한 타이밍을 검출하고, 수정이 필요한 시퀀스 프로그램을 검출하는 수정 대상 시퀀스 프로그램 검출 처리부(30)를 추가로 구비하고, 표시 처리부(22)는 표시 장치(3)에 표시되는 시퀀스 프로그램 중의 수정이 필요한 시퀀스 프로그램을 하이라이트 표시하는 시퀀스 프로그램 하이라이트 표시 처리 기능(221)을 추가로 구비하고, 데이터 메모리는 수정이 필요한 시퀀스 프로그램을 포함하는 수정 대상 시퀀스 프로그램 일람을 갖는다. 또한, 실시 형태 1, 3과 동일한 구성 요소에는 동일한 부호를 부여하고, 그 설명을 생략하고 있다. 또, 수정 대상 시퀀스 프로그램 검출 처리부(30)와 표시 처리부(22)의 시퀀스 프로그램 하이라이트 표시 처리 기능(221)의 기능은 실시 형태 4에서 설명한 것과 동일하므로, 그 설명을 생략한다.

도 19는 PLC 주변 장치의 시퀀스 프로그램의 타이밍 자동 수정시에 있어서 타이밍 수정 필요 개소 표시 처리 순서의 일례를 나타내는 플로우차트이다. 우선 PLC 주변 장치(2)는 시퀀스 프로그램의 타이밍의 자동 수정 지시의 유무를 판별한다(스텝 S501). 시퀀스 프로그램의 타이밍의 자동 수정 지시가 없는 경우(스텝 S501에서 아니오인 경우)에는 PLC 주변 장치(2)에 있어서 시퀀스 프로그램의 타이밍 수정 필요 개소 표시 처리가 종료한다. 한편, 시퀀스 프로그램의 타이밍의 자동 수정 지시가 있는 경우(스텝 S501에서 예인 경우)에는 최적화후 트레이스 결과가 타임 차트와 맞지 않는 개소를 시퀀스 프로그램으로부터 검출하는 처리를 실행한다(스텝 S502 ~ S511).

수정 대상 타이밍 검출 처리부(28)는 데이터 메모리(24) 내의 타임 차트(24b)와 최적화후 트레이스 결과(24f)의 대조 결과(24g)를 사용하여 불일치 개소를 취득하고(스텝 S503), 데이터 메모리(24)에 격납되는 프로그램(24a) 중의 시퀀스 프로그램으로부터 불일치 개소에 해당하는 스텝을 검색한다(스텝 S504). 예를 들어, 불일치 개소를 갖는 트레이스 결과 데이터에 대응하는 디바이스를 기본으로, 시퀀스 프로그램 내의 해당하는 스텝을 검색한다. 그 후, 검색한 스텝 전에 타이머 처리가 있는지를 판별한다(스텝 S505). 그 결과, 타이머 처리가 있는 경우(스텝 S505에서 예인 경우)에는 수정 대상 타이밍 검출 처리부(28)는 현재 타이머의 설정값에 대해 타임 차트(24b)와 최적화후 트레이스 결과(24f) 사이에 편차가 생기지 않는 값을 산출하고, 그 값을 사용하여 새로운 타이머 설정값을 산출한다(스텝 S506). 그리고, 수정 대상 타이밍 검출 처리부(28)는 스텝 S504에서 검색한 스텝과 스텝 S506에서 산출한 새로운 타이머 설정값을 포함하는 수정 대상 타이밍 데이터를 데이터 메모리(24) 내의 수정 대상 타이밍 일람(24i)에 격납한다(스텝 S507).

한편, 스텝 S505에서 해당하는 스텝 전에 타이머 처리가 없는 경우(스텝 S505에서 아니오인 경우)에는 수정 대상 시퀀스 프로그램 검출 처리부(30)는 시퀀스 프로그램에 있어서 해당하는 스텝의 접점에 대응하는 코일을 검색한다(스텝 S508). 그 결과, 수정 대상 시퀀스 프로그램 검출 처리부(30)가 해당하는 코일을 찾아낸 경우(스텝 S509에서 예인 경우)에는 수정 대상 시퀀스 프로그램 검출 처리부(30)는 그 코일을 포함하는 시퀀스 프로그램의 개시 스텝과 종료 스텝을 수정 대상 시퀀스 프로그램으로서 수정 대상 시퀀스 프로그램 일람(24j)에 격납한다(스텝 S510). 또, 수정 대상 시퀀스 프로그램 검출 처리부(30)가 해당하는 코일을 찾아낼 수 없었던 경우(스텝 S509에서 아니오인 경우)에는 그 스텝에 대한 처리는 여기서는 아무것도 행해지지 않는다. 이상의 스텝 S502로부터의 처리가 타임 차트와 최적화후 트레이스 결과 사이의 불일치 개소가 없어질 때까지 실행된다(스텝 S502 ~ S511).

이어서, 타이밍 수정 처리부(29)는 수정 대상 타이밍 데이터가 수정 대상 타이밍 일람(24i) 중으로부터 없어질 때까지 타이밍 수정 처리를 실행한다(스텝 S512 ~ S515). 즉, 타이밍 수정 처리부(29)는 데이터 메모리(24) 내의 수정 대상 타이밍 일람(24i)으로부터 수정 대상 타이밍 데이터(수정이 필요한 스텝과 새로운 타이머 설정값)를 취득하고(스텝 S513), 데이터 메모리(24) 내의 시퀀스 프로그램에 대해, 수정 대상의 스텝보다 전에 존재하는 타이머 처리의 타이머 설정값을 취득한 새로운 타이머 설정값으로 변경하는 프로그램의 수정 처리를 실행한다(스텝 S514). 이상의 스텝 S512로부터의 처리가 타이밍 수정 처리로서 수정 대상 타이밍 일람(24i)으로부터 수정되지 않은 수정 대상 타이밍 데이터가 없어질 때까지 실행된다(스텝 S512 ~ S515).

그 후, 표시 처리부(22)의 시퀀스 프로그램 하이라이트 표시 처리 기능(221)은 수정 대상 시퀀스 프로그램이 수정 대상 시퀀스 프로그램 일람(24j) 중으로부터 없어질 때까지 하이라이트 표시 처리를 실행한다(스텝 S516 ~ S519). 즉, 표시 처리부(22)의 시퀀스 프로그램 하이라이트 표시 처리 기능(221)은 수정 대상 시퀀스 프로그램 일람(24j)으로부터 수정 대상 시퀀스 프로그램의 개시 스텝과 종료 스텝을 취득하고(스텝 S517), 수정 대상 시퀀스 프로그램을 하이라이트 표시한다(스텝 S518). 그리고, 하이라이트 표시를 해당하는 수정 대상 시퀀스 프로그램이 없어질 때까지 실시한다(스텝 S516 ~ S519). 이에 의해, 스텝 S512 ~ S515에서, 타이밍의 자동 수정이 이루어지지 않은 시퀀스 프로그램 중의 위치를 유저에 대해 표시한다. 이상에 의해, PLC 주변 장치(2)에 있어서 시퀀스 프로그램의 타이밍 수정 필요 개소 표시 처리가 종료한다.

도 20은 PLC 주변 장치에 있어서 시퀀스 프로그램의 타이밍 수정 필요 개소 표시 처리의 일례를 나타내는 도면이다. 이 도면에 나타난 바와 같이, 타이밍 수정전의 최적화후 트레이스 결과(2020)를, 기준이 되는 타임 차트(2010)와 비교하여 대조를 행하고, 양자가 일치하지 않는 시퀀스 프로그램(2030)상의 해당하는 위치를 검출한다. 그리고, 해당하는 스텝 전에 코일 처리가 없는 경우에는 수정 대상 스텝의 접점에 대응하는 코일을 검색한다. 도 20에 나타난 경우에는 그 수정전 최적화후 트레이스 결과(2020)를 보면, 디바이스 C의 트레이스 결과 데이터가 타임 차트 와 불일치이다. 따라서, 수정전 시퀀스 프로그램(2030)을 보면, 수정 대상 스텝인 「디바이스 C」(2031)의 전에는 타이머가 없기 때문에, 「디바이스 C」(2031)를 갖는 스텝의 접점인 「디바이스 B」(2032)와 「시동 스위치」(2033)를 추출한다. 그 후, 이들 「디바이스 B」(2032)와 「시동 스위치」(2033)를 코일로 하는 시퀀스 프로그램(2030) 중의 스텝인 「스텝 78」과 「스텝 80」을 수정 대상 시퀀스 프로그램으로서 수정 대상 시퀀스 프로그램 일람에 격납한다. 그리고, 표시 처리부(22)의 시퀀스 프로그램 하이라이트 표시 처리 기능(221)은 이 수정 대상 시퀀스 프로그램 일람에 격납되는 스텝을 하이라이트 표시하는 처리를 행한다. 도 20의 경우에는 시퀀스 프로그램(2040)에 나타난 바와 같이, 코일로서 「디바이스 B」와 「시동 스위치」를 포함하는 「스텝 78」과 「스텝 80」이 하이라이트 표시된다.

본 실시 형태 5에 의하면, PLC 주변 장치의 시퀀스 프로그램의 타이밍 자동 수정시에 있어서, 자동적으로 타이밍이 수정되지 않은 수정이 필요한 시퀀스 프로그램의 위치가 명시되므로, 타임 차트와 트레이스 결과에 편차가 생겼을 때의 원인 추구가 용하게 되어, 효율적으로 디버그 작업이 행할 수 있다고 하는 효과를 갖는다.

이상과 같이, 본 발명에 관계된 PLC의 주변 장치 및 프로그램의 자동 검증 방법은 시퀀스 프로그램의 디버그를 행할 때에 있어서 사용되는데 적합하다.

Claims

외부 기기를 시퀀스 프로그램(sequence program)에 기초하여 제어하는 프로그래머블 로직 컨트롤러(이하, PLC라고 함)에 접속되고, 상기 PLC에서의 상기 시퀀스 프로그램의 동작 상태를 검증하는 PLC의 주변 장치에 있어서,

상기 PLC가 상기 외부 기기 중 소정의 신호 입출력부에 대응하는 시퀀스 처리를 실행함으로써 얻어지는 트레이스 결과(trace result)를 상기 외부 기기의 성능에 기초하여 보정한 최적화후 트레이스 결과를 생성하는 트레이스 결과 최적화 처리 수단과,

상기 최적화후 트레이스 결과와, 상기 외부 기기에 대한 시퀀스 처리의 기본으로 되는 타임 차트(time chart)를 대조하여, 상기 최적화후 트레이스 결과의 편차를 검출하는 트레이스 결과 대조 처리 수단을 구비하는 것을 특징으로 하는 PLC의 주변 장치.
청구항 1에 있어서,

상기 PLC가 상기 외부 기기 중 소정의 신호 입출력부에 대한 시퀀스 처리를, 소정의 시간 간격으로 실행함으로써 얻어지는 트레이스 결과를 축적하여 격납하는 트레이스 결과 기억 수단을 추가로 구비하고,

상기 트레이스 결과 기억 수단에 상기 트레이스 결과가 격납될 때마다,

상기 트레이스 결과 최적화 처리 수단은 최적화후 트레이스 결과를 생성하 고,

상기 트레이스 결과 대조 처리 수단은 상기 최적화후 트레이스 결과와 상기 타임 차트의 대조를 행하여, 시간 경과에 따른 타이밍의 편차를 검출하는 기능을 구비하는 것을 특징으로 하는 PLC의 주변 장치.
청구항 1에 있어서,

상기 트레이스 결과 대조 처리 수단에 의해 얻어진 대조 결과로부터 상기 타임 차트와 상기 최적화후 트레이스 결과 사이에 타이밍의 편차가 검출되면, 그 타이밍의 편차에 대응하는 상기 시퀀스 프로그램상의 위치와, 그 타이밍의 편차의 양을 특정한 수정 대상 타이밍 정보를 생성하는 수정 대상 타이밍 검출 처리 수단과,

상기 수정 대상 타이밍 검출 처리 수단에 의해 생성된 상기 수정 대상 타이밍에 기초하여 상기 시퀀스 프로그램의 수정 처리를 행하는 타이밍 수정 처리 수단을 추가로 구비하는 것을 특징으로 하는 PLC의 주변 장치.
청구항 3에 있어서,

상기 수정 대상 타이밍 검출 처리 수단은 상기 타이밍의 편차에 대응하는 상기 시퀀스 프로그램상의 위치보다 전에 타이머 처리가 존재하는 경우에, 이 타이머 처리의 타이머 설정값에 대해 상기 타이밍의 편차의 양이 해소되는 새로운 타이머 설정값을 산출하고,

상기 타이밍 수정 처리 수단은 상기 시퀀스 프로그램상의 상기 타이머 처리 의 타이머 설정값에 상기 새로운 타이머 설정값을 설정하는 것을 특징으로 하는 PLC의 주변 장치.
청구항 2에 있어서,

상기 트레이스 결과 대조 처리 수단에 의해 얻어진 대조 결과로부터 상기 타임 차트와 상기 최적화후 트레이스 결과 사이에 시간 경과에 따른 타이밍의 편차가 검출되면, 그 타이밍의 편차의 원인이 되는 디바이스를 취득하고, 이 디바이스에 관계된 상기 시퀀스 프로그램 중의 스텝을 취득하는 수정 대상 시퀀스 프로그램 검출 처리 수단과,

상기 시퀀스 프로그램 중의 상기 타이밍의 편차가 생기는 원인이 되는 상기 디바이스를 강조하여, 당해 PLC의 주변 장치에 접속되는 표시 수단에 표시하는 표시 처리 수단을 추가로 구비하는 것을 특징으로 하는 PLC의 주변 장치.
청구항 1에 있어서,

상기 트레이스 결과 대조 처리 수단에 의해 얻어진 대조 결과로부터 상기 타임 차트와 상기 최적화후 트레이스 결과 사이에 타이밍의 편차가 검출되면, 그 타이밍의 편차의 원인이 되는 상기 시퀀스 프로그램 중의 스텝을 취득하는 수정 대상 시퀀스 프로그램 검출 처리 수단과,

상기 시퀀스 프로그램 중의 상기 타이밍의 편차가 생기는 원인이 되는 스텝을 강조하여, 당해 PLC의 주변 장치에 접속되는 표시 수단에 표시하는 표시 처리 수단을 추가로 구비하는 것을 특징으로 하는 PLC의 주변 장치.
청구항 6에 있어서,

상기 수정 대상 시퀀스 프로그램 검출 처리 수단은 상기 타이밍의 편차에 대응하는 상기 시퀀스 프로그램 중의 스텝을 추출하고, 이 스텝에서 접점으로서 사용되는 디바이스를 코일로 하는 스텝을, 상기 타이밍의 편차가 생기는 원인이 되는 스텝으로서 취득하는 것을 특징으로 하는 PLC의 주변 장치.
외부 기기를 시퀀스 프로그램에 기초하여 제어하는 PLC에 접속되는 PLC의 주변 장치에서, 상기 PLC에서의 상기 시퀀스 프로그램의 동작 상태를 검증하는 프로그램의 자동 검증 방법에 있어서,

상기 PLC가 상기 외부 기기 중 소정의 신호 입출력부에 대응하는 시퀀스 처리를 실행함으로써 얻어지는 트레이스 결과를 상기 외부 기기의 성능에 기초하여 보정한 최적화후 트레이스 결과를 생성하는 공정과,

상기 최적화후 트레이스 결과와, 상기 외부 기기에 대한 시퀀스 처리의 기본이 되는 타임 차트를 대조하여, 상기 최적화후 트레이스 결과의 편차를 검출하는 공정을 포함하는 것을 특징으로 하는 프로그램의 자동 검증 방법.