JP2003140919A - プロセッサのルーチン実行順を検証するシミュレーション方法並びにデバッグ方法、デバッガプログラム及びその記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】論理設計されたプロセッサの外部信号に対する
動作を容易かつ効率的に検証する。 【解決手段】プロセッサ２３、プログラムＲＡＭ２４、
データＲＡＭ２５及び周辺Ｉ／Ｏ装置２６がバスで接続
された被検証モデル２１並びに周辺Ｉ／Ｏ装置２６を介
しプロセッサ２３に割り込みをかけるテストベンチ２２
をハードウェア記述言語で記述し、プロセッサ２３で処
理するためのメインルーチン及び各割り込み要因に応じ
た割り込み処理ルーチンを含むテストプログラム１４を
アセンブリ言語で記述し、各割り込み処理ルーチン内
に、データＲＡＭ２５内のトレース記憶領域ＲＶに割り
込み処理ルーチン識別コードを書き込む命令を挿入す
る。被検証モデル２１及びテストベンチ２２をシミュレ
ートした後、トレース値ＲＶと期待値ＥＶとを比較して
割り込みルーチン実行順を検証する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサのルー
チン実行順を検証するシミュレーション方法並びにルー
チン実行順を検証するデバッグ方法、デバッガプログラ
ム及びその記録媒体に関する。

【０００２】

【従来の技術】多重割り込み可能なＭＰＵとＲＡＭとを
含む回路を論理設計し、ＭＰＵに割り込みをかけるシミ
ュレーションによりルーチン実行順を論理検証する場
合、従来では、割り込みに関係した信号波形をテストベ
ンチで記録して読み出し、これを期待値パターンと比較
していた。

【０００３】

【発明が解決しようとする課題】しかしながら、割り込
みに関する信号波形をクロックサイクル単位で考慮して
期待値パターンを作成しなければならず、この作成に回
路設計者並みの技術レベルが要求される。期待値パター
ンを作成せずに波形を目視してその適否を判断する場合
も同様である。時間軸上での複数の割り込みの組み合わ
せ数が多いので、検証項目が多く、このような問題が著
しくなる。さらに、論理設計されたＭＰＵの品種毎に、
割り込みに関する信号の違いを考慮して期待値パターン
を作成しなければならないので、検証作業効率が悪い。
割り込み以外の外部信号に対しルーチン実行順を検証す
る場合についても同様である。

【０００４】本発明の目的は、このような問題点に鑑
み、論理設計されたプロセッサの外部信号に対する動作
を容易かつ効率的に検証することが可能なシミュレーシ
ョン方法を提供することにある。

【０００５】

【課題を解決するための手段及びその作用効果】本発明
による、プロセッサのルーチン実行順を検証するシミュ
レーション方法の一態様では、次のステップ（ａ）〜
（ｅ）を有する。

【０００６】（ａ）プロセッサと該プロセッサでアクセ
スされる記憶部とを含む被検証モデルをハードウェア記
述言語で記述する。

【０００７】（ｂ）該プロセッサに外部信号を供給する
テストベンチを該ハードウェア記述言語で記述する。

【０００８】（ｃ）該プロセッサで処理するための複数
のルーチンを含み該外部信号に応じてルーチン実行順が
変化するテストプログラムを記述し、トレースのため各
ルーチン内に、該ルーチンを識別するコードを該記憶部
に書き込むとともに書き込みアドレスを変化させる命令
を挿入する。

【０００９】（ｄ）該被検証モデル及び該テストベンチ
をシミュレートする。

【００１０】（ｅ）該記憶部に書き込まれた該ルーチン
識別コードの列に基づいて該プロセッサのルーチン実行
順を検証する。

【００１１】この構成によれば、従来のようにクロック
サイクル単位の波形の期待値パターンを生成する替わり
に、テストプログラムの各ルーチンに、該ルーチンを識
別するコードを該記憶部に書き込むとともに書き込みア
ドレスを変化させる命令を挿入し、テストベンチに応じ
て、処理ルーチン識別コードの列からなるルーチン実行
順期待値を予め求めておくことにより、ルーチン実行順
を検証することができ、回路設計者並みの技術レベルを
有していなくても、論理設計されたプロセッサの外部信
号に対する動作を容易かつ効率的に検証することができ
る。

【００１２】本発明による、複数のルーチンを含むプロ
グラムのルーチン実行順を検証するデバッグ方法の一態
様では、（ａ）各ルーチン内に、プロセッサに対しルー
チン識別情報を記憶部に書き込ませるとともにその書き
込みアドレスを変化させる処理コード又は該ルーチン識
別情報をトレースファイルに書き込ませる処理コードを
挿入し、（ｂ）該プログラムを実行させた後に該記憶部
又は該トレースファイルの内容に基づいて該プログラム
のルーチン実行順を確認する。

【００１３】この構成によれば、各ルーチン内に該処理
コードを挿入することにより複数のルーチンの実行順を
容易に検証することができる。

【００１４】本発明によるデバッガプログラムの一態様
では、上記デバッグ方法のステップ（ａ）を容易に実行
するために、入力装置の所定操作に応答してコンピュー
タに対し、所定ルーチン内、例えばカーソル位置の行の
ソースコードを含むルーチン内又は全ての割り込み処理
ルーチン内に、このルーチンの識別情報を記憶部に書き
込ませるとともにその書き込みアドレスを変化させる処
理コード又は該ルーチン識別情報をトレースファイルに
書き込ませる処理コードを挿入させる。

【００１５】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。

【００１７】［第１実施形態］図１は、本発明の第１実
施形態の、プロセッサのルーチン実行順を検証するシミ
ュレーション装置の概略機能ブロック図である。

【００１８】この装置は、コンピュータ１０に入力装置
１１、表示装置１２及び外部記憶装置が接続されたコン
ピュータシステムである。この外部記憶装置には、論理
設計された被検証モデル（プロセッサ）１３と、被検証
モデル１３を動作させるテストプログラム１４と、被検
証モデル１３の動作中に被検証モデル１３との間で信号
を授受し被検証モデル１３の動作終了後にルーチン実行
順を検証するテストベンチ１５とが格納され、外部記憶
装置はさらに検証結果１６の格納領域を有する。

【００１９】次に、コンピュータ１０により実行される
ソフトウエア機能ブロック１７〜３０について説明す
る。

【００２０】時間軸上で複数の割り込みがかかる条件下
においてルーチン実行順を容易にトレース可能にするた
めに、ソースコードエディタ１７が起動され、入力装置
１１の操作に応じてテストプログラム１４に後述のルー
チン識別コード書き込み命令が挿入される。テストプロ
グラム１４は、相対アドレスで記述された複数のルーチ
ンと期待値データとを含む、アセンブリ言語で記述され
たソースコードであり、これらはアセンブラ１８により
絶対アドレスのマシンコードと期待値データとに変換さ
れて記憶部１９に格納される。

【００２１】被検証モデル１３及びテストベンチ１５は
いずれもハードウエア記述言語（ＨＤＬ）、例えばＶｅ
ｒｉｌｏｇ−ＨＤＬで記述されており、シミュレータ２
０によりそれぞれコンピュータで実行が容易なコードに
変換されて被検証モデル２１及びテストベンチ２２にな
る。シミュレータ２０は、入力装置１１の操作により生
成されるスタート指令に応答して、シミュレーション対
象の被検証モデル２１とテストベンチ２２とを動作させ
る。

【００２２】被検証モデル２１は、多重割り込み可能な
ＭＰＵ２３と、プログラムＲＡＭ２４と、期待値ＥＶ及
びこれに対応したルーチン実行順のトレース値ＲＶが格
納されるデータＲＡＭ２５と、周辺Ｉ／Ｏ装置２６とが
バスで接続されている。周辺Ｉ／Ｏ装置２６は、割り込
み入力を有するＩ／ＯインタフェースやＤＭＡコントロ
ーラなどのバスマスタを備えている。ＭＰＵ２３、ＲＡ
Ｍ２４、ＲＡＭ２５及び周辺Ｉ／Ｏ装置２６は、これら
が１つの半導体チップで構成されていても複数の半導体
チップで構成されていてもよい。

【００２３】シミュレータ２０は、入力装置１１の操作
により生成されるロード指令に応答して、記憶部１９に
格納されているマシンコード及び期待値データを、プロ
グラムＲＡＭ２４のプログラムに従って周辺Ｉ／Ｏ２６
を介しそれぞれ被検証モデル２１のプログラムＲＡＭ２
４及びデータＲＡＭ２５にロードさせる。

【００２４】テストベンチ２２では、被検証モデル２１
の動作中において、信号生成部２７はプログラムされた
シーケンスに従い周辺Ｉ／Ｏ装置２６との間で信号を授
受し、信号生成部２７の入出力信号波形を出力処理部３
０に供給する。

【００２５】外部からの信号やＤＭＡコントローラを用
いたメモリ転送命令の実行などにより、周辺Ｉ／Ｏ装置
２６からＭＰＵ２３に割り込みがかけられ、また、割り
込み命令、例えばＩＮＴ＃０〜ＩＮＴ＃１５の実行によ
り割り込みが生じ、さらに、計算結果のオーバフローや
除数０の除算実行などにより内部割り込みが生じて、実
行ルーチンが変化する。

【００２６】被検証モデル２１の動作終了後に、読み出
し部２８はデータＲＡＭ２５から期待値ＥＶとトレース
値ＲＶとを読み出し、比較部２９は期待値ＥＶとトレー
ス値ＲＶとを比較してその結果を出力処理部３０に供給
する。出力処理部３０は、該入出力信号波形及び比較結
果を検証結果１６として外部記憶装置に格納すると共
に、その概略を表示装置１２に表示させ、入力装置１１
の操作に応じてその詳細を表示装置１２に表示させる。

【００２７】図２は、被検証モデル２１及びテストベン
チ２２を起動させたときの動作例を示す。

【００２８】最初にメインルーチンＭＡＩＮが実行さ
れ、時点ｔ０でスタックポインタＳＰの値がトレース値
ＲＶとしてデータＲＡＭ２５の所定アドレスＡＤＲに書
き込まれ、このアドレスＡＤＲがインクリメントされ
る。

【００２９】各割り込み処理ルーチン内には、上述のル
ーチン識別コード書き込み命令が挿入されている。この
命令は、実行中のルーチンを識別するコードをデータＲ
ＡＭ２５の所定アドレスに書き込み、さらに該アドレス
をインクリメントする命令であり、図２では割り込み処
理ルーチンＩＣＲ５＿ＩＮＴ、ＩＣＲ３＿ＩＮＴ及びＩ
ＣＲ１５＿ＩＮＴにおいてそれぞれ時点ｔ１〜ｔ３で実
行される。メインルーチンＭＡＩＮ実行中の最初の割り
込み前の時点ｔ０及び最後の割り込み処理完了後の時点
ｔ４では、スタックポインタＳＰの内容をトレース値Ｒ
Ｖとして書き込む命令が挿入されている。

【００３０】割り込みレベルは例えば０〜７であり、割
り込みレベルの値が小さいほど優先順位が高い。各割り
込みレベルには、１つ又は複数の割り込み要因が対応
し、割り込み要因ｉに対しＭＰＵ２３に割り込み制御レ
ジスタＩＣＲｉが備えられ、ｉは例えば０〜１５のいず
れかである。割り込み制御レジスタＩＣＲｉは、同一割
り込みレベル内の優先順位を定めたり、割り込みマスク
をセット又はリセットするためのものである。周辺Ｉ／
Ｏ装置２６からＭＰＵ２３へ割り込み要求信号ＩＲＱｉ
が供給され、ＭＰＵ２３から周辺Ｉ／Ｏ装置２６へアク
ノリジ信号ＡＣＫｉが供給される。割り込み要求信号Ｉ
ＲＱｉは割り込み要因ｉに対応し、割り込み要求信号Ｉ
ＲＱｉがＭＰＵ２３で受け付けられると、アクノリッジ
信号ＡＣＫｉが活性化され、周辺Ｉ／Ｏ装置２６はこれ
に応答して割り込み要求信号ＩＲＱｉを不活性にする。
割り込み要求信号ＩＲＱｉが受け付けられると、割り込
み処理ルーチンＩＣＲｉ＿ＩＮＴが実行され、この実行
中には割り込み要求信号ＩＲＱｉより低い優先順位の割
り込みが禁止される。各割り込み処理ルーチンの最終ス
テップはＲＥＴＩ（リターン・フロム・インタープッ
ト）命令であり、その実行が完了すると、この割り込み
禁止が解除される。

【００３１】図２では、信号生成部２７から周辺Ｉ／Ｏ
装置２６に供給される信号に基づいて、割り込み要求信
号ＩＲＱ５、ＩＲＱ３及びＩＲＱ１５がほぼ同時に立ち
上がる。命令実行中にＭＰＵ２３に割り込みがかかる
と、ＭＰＵ２３はこの命令の実行を完了した後に、優先
順位に従って割り込み要求を受け付ける。図２では、こ
の完了時に割り込み要求信号ＩＲＱ５、ＩＲＱ３及びＩ
ＲＱ１５がいずれも高レベルになっている。

【００３２】優先順位の降順はＩＲＱ５、ＩＲＱ３及び
ＩＲＱ１５であり、割り込み要求信号ＩＲＱ５が最初に
受け付けられてアクノリッジ信号ＡＣＫ５が活性化さ
れ、これに応答して割り込み要求信号ＩＲＱ５が立ち下
げられ、これに応答してアクノリッジ信号ＡＣＫ５が不
活性にされる。割り込み処理ルーチンＩＣＲ５＿ＩＮＴ
の実行中において、時点ｔ１でルーチン識別コード書き
込み命令が実行され、ルーチン識別コードＲＶとして１
４０５ｈ（ｈは１６進数であることを示す）が書き込ま
れ、この書き込みアドレスがインクリメントされる。ル
ーチン識別コード１４０５ｈの最上位の１はハードウエ
ア割り込みであることを示し、次の４は割り込みレベル
を示し、次の０５はこの割り込みが割り込み制御レジス
タＩＣＲ５に対応していることを示している。

【００３３】割り込み処理ルーチンＩＣＲ５＿ＩＮＴ中
のＲＥＴＩ命令の実行が完了すると、次に割り込みレベ
ル５の割り込み要求信号ＩＲＱ３が受け付けられて割り
込み処理ルーチンＩＣＲ３＿ＩＮＴが実行される。ＩＣ
Ｒ３＿ＩＮＴ実行中において、時点ｔ２でルーチン識別
コード書き込み命令が実行され、ルーチン識別コードＲ
Ｖとして１５０３ｈが書き込まれ、この書き込みアドレ
スＡＤＲがインクリメントされる。

【００３４】割り込み処理ルーチンＩＣＲ３＿ＩＮＴ中
のＲＥＴＩ命令の実行が完了すると、次に割り込みレベ
ル６の割り込み要求信号ＩＲＱ１５が受け付けられて割
り込み処理ルーチンＩＣＲ１５＿ＩＮＴが実行される。
割り込み処理ルーチンＩＣＲ１５＿ＩＮＴの実行中にお
いて、時点ｔ３でルーチン識別コード書き込み命令が実
行され、ルーチン識別コードＲＶとして１６１５ｈが書
き込まれ、この書き込みアドレスＡＤＲがインクリメン
トされる。

【００３５】割り込み処理ルーチンＩＣＲ１５＿ＩＮＴ
中のＲＥＴＩ命令の実行が完了すると、中断されていた
メインルーチンＭＡＩＮの実行が再開され、時点ｔ４で
スタックポインタＳＰの値がトレース値ＲＶとして書き
込まれる。

【００３６】正常動作の場合には、時点ｔ０とｔ４での
スタックポインタＳＰの値が等しくなる。図２ではスタ
ックポインタのトレース値ＲＶとこれに対応する期待値
ＥＶとが互いに等しい場合、すなわち正常動作の場合を
示している。スタックポインタＳＰの値をＲＶとして挿
入することにより、メインルーチンが実行されたことも
確認することができる。

【００３７】ルーチン識別コード書き込み命令は１つの
マシンコード（１命令）である。これは、１命令実行中
には割り込みが受け付けられないので、割り込み処理ル
ーチン実行中に、より優先順位の高い割り込みが生じて
も、ルーチン識別コードＲＶが割り込み順に書き込まれ
るようにするためである。

【００３８】テストプログラム１４の具体例を次の表I
に示す。

【００３９】 表I --------------------------------------------------- PDR6 equ 0006h DDR6 equ 0016h EPCR equ 00a7h ;bus control signal selection ; ;CODE CSEG ABS=01h ;PROGRAM BANK=01H bank 001h org 0f800h start movw rw1, #800h mov io EPCR, #84h mov io PDR6, #0FFH mov io DDR6, #0FFH movw a, #0400h movw sp, a movw ea @rw1+, a mov io 0a5h, #000h mov io 0a6h, #000h mov io 0a7h, #084h mov io 0b3h, #00dh ;ICR of icr3(EI2OS)int level 5 mov io 0b5h, #004h ;ICR of icr5 int level 4 mov io 0bfh, #006h ;ICR of delayed int level 6 nop mov ilm, #7 and ccr, #0e0h or ccr, #040h movw rw0, #0100h movw ea @rw0+, #table movw ea @rw0+, #01affh movw ea @rw0+, #00c0h movw ea @rw0, #0004h nop movw a, rw0 movw io 0f2h, a movw a, #0 mov io 94h, #3 ;enable dummy int(icr5) nop ;return from interupt movw ea @rw1+, #00001h movw a, sp movw ea @rw1+, a movw io 0e0h, a movw ea @rw1+, #0aaaah nop bra * icr5_int_execute mov io 094h, #0 ;disable dummy int pushw ps popw a movw io 0e0h, a movw a, #01405h movw io 0e0h, a mov io 0b5h, #7 ;disable icr5 movw a, sp movw ea @rw1+, #01405h movw io 0e0h, a nop mov io 094h, #3 ;enable dummy int(icr3) mov io 09fh, #1 ;enable delayed int reti nop nop icr3_int_execute pushw ps popw a movw io 0e0h, a movw a, #01503h movw io 0e0h, a mov io 0b3h, #7 ;disable icr3 movw a, sp movw ea @rw1+, #01503h movw io 0e0h, a nop reti nop nop icr15_int_execute pushw ps popw a mov io 09fh, #0 ;disable delayed int movw io 0e0h, a movw a, #01615h movw io 0e0h, a mov io 094h, #0 movw a, sp movw ea @rw1+, #01615h movw io 0e0h, a nop reti nop nop ; end of check program bra * bank 0ffh org 0ff00h table db 000h db 001h db 002h db 003h db 004h db 005h db 006h db 007h db 008h db 009h db 010h bank 0ffh org 0ffa4h ;icr5 dw icr5_int_execute db 001h db 068h org 0ffb4h ;icr3 dw icr3_int_execute db 001h db 068h org 0ff54h ;icr15 dw icr15_int_execute db 001h db 068h org 0ffdch dw start db 001h db 0a9h end --------------------------------------------------- 例えば上記プログラム中のラベルｉｃｒ５＿ｉｎｔ＿ｅ
ｘｅｃｕｔｅはｉｃｒ５に対応した割り込み処理ルーチ
ンの名前であり、その次のステップからｒｅｔｉまでが
このルーチンである。このルーチン中のルーチン識別コ
ード書き込み命令、ｍｏｖｗ ｅａ ＠ｒｗ１＋，＃０
１４０５ｈにおいて、ｍｏｖｗ、ｅａ、＠ｒｗ１、＋及
び＃０１４０５ｈはそれぞれ、１ワード転送命令、実行
アドレス、間接アドレスｒｗ１、１ワード転送が完了す
ると間接アドレスｒｗ１の内容がインクリメントされる
こと、即値が０１４０５ｈであることを示す。すなわ
ち、この命令は、ルーチン識別コードとしての即値０１
２０５ｈをアドレス＠ｒｗ１に格納した後、アドレス＠
ｒｗ１をインクリメントすることを示している。

【００４０】次に、ＨＤＬがＶｅｒｉｌｏｇ−ＨＤＬで
ある場合のテストベンチ１５の具体例を次の表IIに示
す。

【００４１】 表II --------------------------------------------------- `timescale 10ps/10ps module test; integer i, da; reg [15:0] result[0:1023]; initial da=$fopen("i2os.data"); `include "simHeader.inc" initial begin $display ("Verilog start [sim]"); UseEXTROM = 1; CLKE=1; StartDump; #(10000*600) MD2 = 1; #(10000 ) RSTX = 0; HSTX = 0; #(10000*256) HSTX = 1; #(10000*4 ) MD1 = 1; #(10000*4 ) MD0 = 1'b0; // VDA9 sync #(10000*10 ) RSTX = 1'b1; // power on reset #(10000*4 ) RSTX = 1'b0; // clock sync #(10000*20 ) MD0 = 1'b1; // VDA9 sync #(10000*10 ) RSTX = 1'b1; // power on reset #(10000*4 ) RSTX = 1'b0; // clock sync MD2 = 1; MD1 = 0; MD0 = 1; #(10000*4 ) RSTX = 1'b1; // release reset #(10000*128) ; for (i = 0; i < 6; i = i + 1) begin #(10000*128) ; #(10000*4 ) Irq = 8'hfe; // IRQ0 active #(10000*16 ) Irq = 8'hff; #(10000*32 ) ; end #(10000*320 ) ; for (i = 0; i < 32; i = i + 1) begin result[i]= {test.A0.DA.A401.RAM2KP[1024+i], test.A0.DA.A416.RAM2KP[1024 +i]}; $display("result(%d) = %x ", i, result[i]); $fdisplay(da, "%x", result[i]); end $fclose(da);$finish; // for bus function check end endmodule --------------------------------------------------- 次に、検証結果１６のうち、ルーチン識別コードＲＶと
期待値ＥＶの比較結果の具体例を次の表IIIに示す。

【００４２】 表III ---------------------------------------------------- Verilog start [sim (V01L01)] *** DATA GOOD (0) result=0400 expect=0400 *** *** DATA GOOD (1) result=1405 expect=1405 *** *** DATA GOOD (2) result=1503 expect=1503 *** *** DATA GOOD (3) result=1615 expect=1615 *** *** DATA GOOD (4) result=0001 expect=0001 *** *** DATA GOOD (5) result=0400 expect=0400 *** *** DATA GOOD (6) result=aaaa expect=aaaa *** -------------------------------------------------- 本第１実施形態によれば、従来のようにクロックサイク
ル単位の波形の期待値パターンを生成する替わりに、テ
ストプログラム１４の各割り込み処理ルーチンにルーチ
ン識別コード書き込み命令を挿入し、テストベンチ１５
に応じてルーチン識別コードの列からなるルーチン実行
順期待値を予め求めておくことにより、割り込み処理ル
ーチン実行順を検証することができ、回路設計者並みの
技術レベルを有していなくてもこの検証を容易かつ効率
的に行うことができる。

【００４３】［第２実施形態］図３は、本発明の第２実
施形態の、プロセッサのルーチン実行順を検証するシミ
ュレーション装置の概略機能ブロック図である。

【００４４】この実施形態では、期待値データがテスト
プログラム１４Ａに含まれずに、テストベンチ１５Ａに
含まれている。これに対応して、記憶部１９Ａには期待
値データが格納されず、テストベンチ２２Ａの記憶部３
１に期待値データが格納されている。したがって、読み
出し部２８は、データＲＡＭ２５からルーチン識別コー
ドＲＶのみを読み出し、比較部２９はこれと期待値記憶
部３１の期待値とを比較する。

【００４５】他の点は上記第１実施形態と同一である。

【００４６】本第２実施形態によれば、１つのテストプ
ログラム１４Ａに対し複数のテストベンチ１５Ａを対応
させることができ、また、記憶部３１に格納される期待
値データが信号生成部２７の信号授受シーケンスに対応
して作成されるので、第１実施形態よりも信号生成部２
７と期待値データとの対応関係がより明確になる。

【００４７】［第３実施形態］図４は、本発明の第３実
施形態の、プロセッサのルーチン実行順を検証するシミ
ュレーション装置の概略機能ブロック図である。

【００４８】この実施形態では、被検証モデル１３Ａが
図３の被検証モデル１３と異なっている。すなわち、被
検証モデル２１Ａは図３の被検証モデル２１にさらに、
トレース値ＲＶ格納用のＦＩＦＯ（First In First Ou
t）メモリ３２を備え、データＲＡＭ２５にはトレース
値ＲＶが格納されない。

【００４９】図５は、ＦＩＦＯメモリ３２の概略ブロッ
ク図である。

【００５０】ライトポインタ３３及びリードポインタ３
４は最初にゼロクリアされている。リード／ライト制御
回路３５は、アドレスＡＤＲがＦＩＦＯメモリ３２を指
定している時、Ｒ／Ｗ信号が低レベルであれば、ライト
ポインタ３３で指定されるメモリ３６内のアドレスにデ
ータＤＩＮを書き込み、ライトポインタ３３をインクリ
メントし、Ｒ／Ｗ信号が高レベルであれば、リードポイ
ンタ３４で指定されるメモリ３６内のアドレスからデー
タを読み出しＤＯＵＴとして出力し、リードポインタ３
４をインクリメントする。図５では、メモリ３６に図２
と同じルーチン識別コードのトレース値ＲＶが格納され
ている場合を示す。

【００５１】このようなＦＩＦＯメモリ３２を用いれ
ば、ＦＩＦＯメモリ３２内でライトポインタ３３が自動
インクリメントされ、ＦＩＦＯメモリ３２を１つのアド
レス値で指定することができるので、上記第１実施形態
で用いたアドレス自動インクリメント可能なｍｏｖｗ命
令をＭＰＵ２３の命令体系が持っていなくても、１命令
のルーチン識別コード書き込み命令を各割り込み処理ル
ーチンに挿入することができる。

【００５２】なお、ＦＩＦＯメモリ３２を実際に使用し
なくても、これを検証時のみ的に用いることができる。
また、ＦＩＦＯメモリ３２の替わりにＬＩＦＯ（Last I
n First Out）メモリを用いてもよい。

【００５３】［第４実施形態］図６は、本発明の第４実
施形態の、プロセッサのルーチン実行順を検証するシミ
ュレーション装置の概略機能ブロック図である。

【００５４】この実施形態では、比較プログラムＣＭＰ
がテストベンチ１５Ｂに含まれずに、テストプログラム
１４Ｂに含まれている。すなわち、テストベンチ２２Ｂ
に図１の比較部２９が含まれずに、記憶部１９Ｂのマシ
ンコードに比較プログラムが含まれている。比較プログ
ラムは例えば、メインルーチンＭＡＩＮの最終ステップ
から呼び出されるサブルーチンであり、データＲＡＭ２
５に格納されている期待値ＥＶとトレース値ＲＶとを比
較し、その結果ＲＴを、データＲＡＭ２５に格納するも
のである。比較プログラムは、ＭＰＵ２３の品種によら
ず共通に利用することができる。テストベンチ２２Ｂの
読み出し部２８は、比較結果ＲＴを出力処理部３０に供
給する。

【００５５】本第４実施形態によれば、テストベンチ２
２Ｂの構成が簡単になる。

【００５６】［第５実施形態］図７は、本発明の第５実
施形態の、プロセッサのルーチン実行順を検証するシミ
ュレーション装置の概略機能ブロック図である。

【００５７】この実施形態では、データＲＡＭ２５に格
納された比較結果ＲＴが周辺Ｉ／Ｏ装置２６を介し、テ
ストベンチ２２Ｃの信号生成部２７Ａで読み出されて、
出力処理部３０に供給されるように、テストプログラム
１４Ｃが作成されている。

【００５８】他の点は上記第４実施形態と同一である。

【００５９】［第６実施形態］本発明の第６実施形態で
は、例えば図１において、入力装置１１の操作に基づき
ソースコードエディタ１７を介し各割り込み処理ルーチ
ンの先頭の命令の直前とＲＥＴＩ命令の直前に、ルーチ
ン識別コード書き込み命令が挿入される。

【００６０】図８は、この場合のルーチン実行順とルー
チン識別コード書き込み命令の実行によるルーチン識別
コードを示す。

【００６１】割り込み処理ルーチンＩＣＲＡ＿ＩＮＴの
最初のステップでルーチン識別コード書き込み命令が実
行されて１７０Ａ０ｈがルーチン識別コードＲＶとして
格納される。このルーチンを実行中に、割り込み要求信
号ＩＲＱＡより優先順位の高い割り込み要求信号ＩＲＱ
９が受け付けられて、割り込み処理ルーチンＩＣＲ９＿
ＩＮＴが実行される。この処理が終了した後に割り込み
処理ルーチンＩＣＲＡ＿ＩＮＴの残りの処理が行われ、
ルーチン識別コード書き込み命令の実行により１７０Ａ
１ｈがルーチン識別コードＲＶとして格納される。

【００６２】このようにすれば、割り込み処理ルーチン
ＩＣＲ９＿ＩＮＴが、割り込み処理ルーチンＩＣＲＡ＿
ＩＮＴの実行が中断されて行われたのか完了してから行
われたのかをトレース値ＲＶにより区別することができ
る。

【００６３】なお、図８では、メインルーチンＭＡＩＮ
の先頭及び最後に、スタックポインタＳＰの内容をルー
チン識別コードＲＶとして書き込む命令が挿入されてい
る。

【００６４】［第７実施形態］図９（Ａ）は、例えば図
１のソースコードエディタ１７が起動している時におけ
る表示装置１２の画面の概略を示す。

【００６５】画面４０の上部には、ルーチン識別コード
書き込み命令挿入ボタン４１を含むツールバー４２が表
示されている。ツールバー４２の下方には、ある割り込
み処理ルーチン４３のソースコードが表示されている。
カーソル４４は、割り込み処理ルーチン４３中に位置し
ている。この状態でルーチン識別コード書き込み命令挿
入ボタン４１をポインティングデンバイスでポイントし
てクリックすると、図９（Ｂ）に示す如く、カーソル４
４の次行にルーチン識別コード書き込み命令４５が自動
的に挿入される。

【００６６】図１０は、この自動挿入の処理を示すフロ
ーチャートである。

【００６７】（Ｓ１）カーソル４４の行のソースコード
を含むルーチンの名前を取得する。図９（Ａ）の場合、
割り込み処理ルーチン４３の先頭のラベル「ＩＣＲ５＿
ＩＮＴ」を取得する。

【００６８】（Ｓ２）このルーチン名から、予め定めら
れた規則に従ってルーチン識別コードを生成する。例え
ばこのラベルの先頭から４文字目の文字「５」をルーチ
ン識別コードと決定する。

【００６９】（Ｓ３）カーソル行と次行との間にルーチ
ン識別コード書き込み命令４５を挿入する。

【００７０】本第７実施形態によれば、ルーチン識別コ
ード書き込み命令の挿入処理を容易に行うことができ
る。

【００７１】［第８実施形態］本発明の第８実施形態で
は、図９（Ａ）の状態でルーチン識別コード書き込み命
令挿入ボタン４１をポイントしてクリックすると、割り
込み処理ルーチン４３の先頭命令の前とＲＥＴＩ命令の
前とにそれぞれ図１１に示す如くルーチン識別コード書
き込み命令４５及び４６が自動的に挿入される。

【００７２】これにより、上記第６実施形態で行われる
ルーチン識別コードの挿入処理が容易に行われる。

【００７３】図１２は、この自動挿入の処理を示すフロ
ーチャートである。

【００７４】ステップＳ１及びＳ２は、図１０の対応す
るステップと同一である。

【００７５】（Ｓ４）カーソル４４の行のソースコード
を含むルーチンの識別ラベルの次に、ステップＳ２で生
成されたルーチン識別コードと先頭であることを示す
「０」とを即値（ルーチン識別コード）として含むルー
チン識別コード書き込み命令、例えば、ｍｏｖｗ ｅａ
＠ｒｗ１＋，＃５０ｈを挿入する。

【００７６】（Ｓ５）このルーチンのＲＥＴＩ命令の前
に、ステップＳ２で生成されたルーチン識別コードとＲ
ＥＴＩ命令の前であることを示す「１」とを即値（ルー
チン識別コード）として含むルーチン識別コード書き込
み命令、例えば、ｍｏｖｗ ｅａ ＠ｒｗ１＋，＃５１
ｈを挿入する。

【００７７】なお、本発明には外にも種々の変形例が含
まれる。

【００７８】例えば、ルーチン識別コード書き込み命令
は複数ステップで構成されていてもよい。この場合、最
初に割り込みマスクをセットし、最後に割り込みマスク
をリセットする。また、ルーチン識別コード書き込み命
令とともに、送受信エラーなどのハードウェア（被検証
モデル）の状態を示すステータスレジスタの内容をトレ
ース値ＲＶとしてデータＲＡＭ２５に書き込み、次の書
き込みのためにその書き込みアドレスを変化させる命令
をテストプログラム１４に挿入してもよい。このステー
タスレジスタは、ＭＰＵ２３又は周辺Ｉ／Ｏ２６などに
含まれている。

【００７９】本発明は、割り込み信号以外の外部信号に
よって変化するルーチン又は命令の実行順を検証する場
合にも適用できる。

【００８０】また、上記第７及び第８実施形態は、プロ
セッサのルーチン実行順を検証するシミュレーション方
法のみならず、各種プログラムのデバッグ用に用いるこ
とができる。この場合、ルーチン識別コードのトレース
値ＲＶはトレース結果ファイルに格納してもよく、ま
た、期待値ＥＶを予め作成する必要はない。

【００８１】さらに、ルーチン識別コード書き込み命令
挿入ボタン４１のクリックなどの指令に応答して、全て
の割り込み処理ルーチン又は全てのルーチンにルーチン
識別コード書き込み命令を自動挿入する構成であっても
よい。

【００８２】本発明には、以下のような付記が含まれ
る。

【００８３】（付記１）（ａ）プロセッサと該プロセッ
サでアクセスされる記憶部とを含む被検証モデルをハー
ドウェア記述言語で記述し、（ｂ）該プロセッサに外部
信号を供給するテストベンチを該ハードウェア記述言語
で記述し、（ｃ）該プロセッサで処理するための複数の
ルーチンを含み該外部信号に応じてルーチン実行順が変
化するテストプログラムを記述し、トレースのため各ル
ーチン内に、該ルーチンを識別するコードを該記憶部に
書き込むとともに書き込みアドレスを変化させる命令を
挿入し、（ｄ）該被検証モデル及び該テストベンチをシ
ミュレートし、（ｅ）該記憶部に書き込まれた該ルーチ
ン識別コードの列に基づいて該プロセッサのルーチン実
行順を検証する、ステップを有することを特徴とする、
プロセッサのルーチン実行順を検証するシミュレーショ
ン方法。（１） （付記２）上記プロセッサは割り込み可能であり、上記
外部信号は割込み信号を含み、上記テストプログラムは
割り込み要因に応じた割り込み処理ルーチンを含むこと
を特徴とする付記１記載のシミュレーション方法。
（２） （付記３） 上記ステップ（ｃ）では、上記命令を上記
割り込み処理ルーチンの先頭と割り込みからのリターン
命令の直前に挿入することを特徴とする付記２記載のシ
ミュレーション方法。（３） （付記４）（ｆ）上記シミュレートする前に上記割り込
み処理ルーチン識別コードの列の期待値を上記記憶部又
は他の記憶部に格納するステップをさらに有し、上記ス
テップ（ｅ）では、該シミュレートした後に該割り込み
処理ルーチン識別コードの列と該期待値とを比較する、
ことを特徴とする付記２又は３記載のシミュレーション
方法。（４） （付記５）上記ステップ（ｂ）のテストベンチは、上記
比較を行うプログラムを含むことを特徴とする付記３記
載のシミュレーション方法。

【００８４】（付記６）上記ステップ（ｃ）のテストプ
ログラムは、上記比較を行うプログラムを含み、上記ス
テップ（ｅ）での比較は、上記プロセッサによりこのプ
ログラムに従って行われることを特徴とする付記３記載
のシミュレーション方法。

【００８５】（付記７）上記ステップ（ｆ）の期待値
は、上記他の記憶部に格納され、該他の記憶部は上記テ
ストベンチに含まれていることを特徴とする付記３記載
のシミュレーション方法。

【００８６】（付記８）上記ステップ（ａ）の記憶部は
ＦＩＦＯメモリ又はＬＩＦＯメモリを有し、上記ステッ
プ（ｃ）の所定アドレスは該ＦＩＦＯメモリ又はＬＩＦ
Ｏメモリを選択するアドレスであることを特徴とする付
記１乃至６のいずれか１つに記載のシミュレーション方
法。（５） （付記９）上記ステップ（ｃ）の割り込み処理ルーチン
識別コードは、ハードウェア割り込みであるかソフトウ
ェア割り込みであるかを示す部分と、ハードウェア割り
込みである場合には対応する割り込み制御レジスタの番
号、ソフトウェア割り込みの場合は割り込み命令番号と
を含むことを特徴とする付記２乃至８のいずれか１つに
記載のシミュレーション方法。

【００８７】（付記１０）上記ステップ（ｃ）において
さらに、上記複数のルーチンのうちメインルーチン内
に、上記記憶部の所定アドレスにスタックポインタの値
を書き込む命令を挿入することを特徴とする付記１記載
のシミュレーション方法。

【００８８】（付記１１）複数のルーチンを含むプログ
ラムのルーチン実行順を検証するデバッグ方法におい
て、（ａ）各ルーチン内に、プロセッサに対しルーチン
識別情報を記憶部に書き込ませるとともにその書き込み
アドレスを変化させる処理コード又は該ルーチン識別情
報をトレースファイルに書き込ませる処理コードを挿入
し、（ｂ）該プログラムを実行させた後に該記憶部又は
該トレースファイルの内容に基づいて該プログラムのル
ーチン実行順を確認する、ことを特徴とするデバッグ方
法。（６） （付記１２）上記ステップ（ａ）では、上記ルーチンが
割り込み処理ルーチンである場合、該割り込み処理ルー
チンの先頭と割り込みからのリターン命令の直前に上記
処理コードを挿入することを特徴とする付記１１記載の
デバッグ方法。（７） （付記１３）入力装置の所定操作に応答してコンピュー
タに対し、所定ルーチン内にこのルーチンの識別情報を
記憶部に書き込ませるとともにその書き込みアドレスを
変化させる処理コード又は該ルーチン識別情報をトレー
スファイルに書き込ませる処理コードを挿入させること
を特徴とするデバッガプログラム。（８） （付記１４）上記所定ルーチンは、カーソル位置の行の
ソースコードを含むルーチンであることを特徴とする付
記１３記載のデバッガプログラム。

【００８９】（付記１５）上記所定ルーチンは、全ての
割り込み処理ルーチンの各々であることを特徴とする付
記１３記載のデバッガプログラム。（９） （付記１６）上記処理コードが挿入される位置は、カー
ソル位置の行の１つ前又は後であることを特徴とする付
記１３記載のデバッガプログラム。

【００９０】（付記１７）上記処理コードが挿入される
位置は、上記ルーチンの先頭処理ステップ及び最終処理
ステップであることを特徴とする付記１３記載のデバッ
ガプログラム。

【００９１】（付記１８）上記付記１３乃至１７のいず
れか１つに記載のデバッガプログラムが記録されている
ことを特徴とするコンピュータ読み取り可能な記録媒
体。（１０）

【図面の簡単な説明】

【図１】本発明の第１実施形態の、プロセッサのルーチ
ン実行順を検証するシミュレーション装置の概略機能ブ
ロック図である。

【図２】図１中のシミュレータで被検証モデル及びテス
トベンチを起動させたときの動作例を示す図である。

【図３】本発明の第２実施形態の、プロセッサのルーチ
ン実行順を検証するシミュレーション装置の概略機能ブ
ロック図である。

【図４】本発明の第３実施形態の、プロセッサのルーチ
ン実行順を検証するシミュレーション装置の概略機能ブ
ロック図である。

【図５】図４中のＦＩＦＯメモリの概略ブロック図であ
る。

【図６】本発明の第４実施形態の、プロセッサのルーチ
ン実行順を検証するシミュレーション装置の概略機能ブ
ロック図である。

【図７】本発明の第５実施形態の、プロセッサのルーチ
ン実行順を検証するシミュレーション装置の概略機能ブ
ロック図である。

【図８】本発明の第６実施形態のルーチン実行順とルー
チン識別コード書き込み命令の実行によるルーチン識別
コードとを示す図である。

【図９】（Ａ）及び（Ｂ）は本発明の第７実施形態のル
ーチン識別コード書き込み命令自動挿入処理説明図であ
る。

【図１０】図９の自動挿入処理の手順を示すフローチャ
ートである。

【図１１】本発明の第８実施形態のルーチン識別コード
書き込み命令自動挿入処理説明図である。

【図１２】図１１の自動挿入処理の手順を示すフローチ
ャートである。

【符号の説明】

１０ コンピュータ １１ 入力装置 １２ 表示装置 １３、１３Ａ、２１、２１Ａ 被検証モデル １４、１４Ａ〜１４Ｃ テストプログラム １５、１５Ａ〜１５Ｃ、２２、２２Ａ〜２２Ｃ テスト
ベンチ １６ 検証結果 １７ ソースコードエディタ １８ アセンブラ １９、１９Ａ〜１９Ｃ 記憶部 ２０ シミュレータ ２３ ＭＰＵ ２４ プログラムＲＡＭ ２５ データＲＡＭ ２６ 周辺Ｉ／Ｏ装置 ２７、２７Ａ 信号生成部 ２８ 読み出し部 ２９ 比較部 ３０ 出力処理部 ３１ 期待値記憶部 ３２ ＦＩＦＯメモリ ４０ 画面 ４１ ルーチン識別コード挿入ボタン ４２ ツールバー ４３、４３Ａ 割り込み処理ルーチン ４４ カーソル ４５、４６ ルーチン識別コード書き込み命令 ＩＣＲ０＿ＩＮＴ〜ＩＣＲ９＿ＩＮＴ、ＩＣＲＡ＿ＩＮ
Ｔ 割り込み処理ルーチン ＥＶ 期待値 ＲＶ トレース値 ＲＴ 比較結果 ＩＲＱ５、ＩＲＱ９、ＩＲＱＡ 割り込み要求信号 ＡＣＫ５、ＡＣＫ９、ＡＣＫＡ アクノリッジ信号 ＭＡＩＮ メインルーチン ＳＰ スタックポインタ

フロントページの続き Ｆターム(参考） 5B042 GC07 HH07 HH30 LA02 MC12 MC14 MC40 5B046 AA08 BA03 JA05 5B098 EE06 JJ05 JJ07

Claims (10)

【特許請求の範囲】
1. 【請求項１】 （ａ）プロセッサと該プロセッサでアク
   セスされる記憶部とを含む被検証モデルをハードウェア
   記述言語で記述し、 （ｂ）該プロセッサに外部信号を供給するテストベンチ
   を該ハードウェア記述言語で記述し、 （ｃ）該プロセッサで処理するための複数のルーチンを
   含み該外部信号に応じてルーチン実行順が変化するテス
   トプログラムを記述し、トレースのため各ルーチン内
   に、該ルーチンを識別するコードを該記憶部に書き込む
   とともに書き込みアドレスを変化させる命令を挿入し、 （ｄ）該被検証モデル及び該テストベンチをシミュレー
   トし、 （ｅ）該記憶部に書き込まれた該ルーチン識別コードの
   列に基づいて該プロセッサのルーチン実行順を検証す
   る、 ステップを有することを特徴とする、プロセッサのルー
   チン実行順を検証するシミュレーション方法。
2. 【請求項２】 上記プロセッサは割り込み可能であり、
   上記外部信号は割込み信号を含み、上記テストプログラ
   ムは割り込み要因に応じた割り込み処理ルーチンを含む
   ことを特徴とする請求項１記載のシミュレーション方
   法。
3. 【請求項３】 上記ステップ（ｃ）では、上記命令を上
   記割り込み処理ルーチンの先頭と割り込みからのリター
   ン命令の直前に挿入することを特徴とする請求項２記載
   のシミュレーション方法。
4. 【請求項４】 （ｆ）上記シミュレートする前に上記割
   り込み処理ルーチン識別コードの列の期待値を上記記憶
   部又は他の記憶部に格納するステップをさらに有し、 上記ステップ（ｅ）では、該シミュレートした後に該割
   り込み処理ルーチン識別コードの列と該期待値とを比較
   する、 ことを特徴とする請求項２又は３記載のシミュレーショ
   ン方法。
5. 【請求項５】 上記ステップ（ａ）の記憶部はＦＩＦＯ
   メモリ又はＬＩＦＯメモリを有し、上記ステップ（ｃ）
   の所定アドレスは該ＦＩＦＯメモリ又はＬＩＦＯメモリ
   を選択するアドレスであることを特徴とする請求項１乃
   至３のいずれか１つに記載のシミュレーション方法。
6. 【請求項６】 複数のルーチンを含むプログラムのルー
   チン実行順を検証するデバッグ方法において、 （ａ）各ルーチン内に、プロセッサに対しルーチン識別
   情報を記憶部に書き込ませるとともにその書き込みアド
   レスを変化させる処理コード又は該ルーチン識別情報を
   トレースファイルに書き込ませる処理コードを挿入し、 （ｂ）該プログラムを実行させた後に該記憶部又は該ト
   レースファイルの内容に基づいて該プログラムのルーチ
   ン実行順を確認する、 ことを特徴とするデバッグ方法。
7. 【請求項７】 上記ステップ（ａ）では、割り込み処理
   ルーチンである場合、該割り込み処理ルーチンの先頭と
   割り込みからのリターン命令の直前に上記処理コードを
   挿入することを特徴とする請求項６記載のデバッグ方
   法。
8. 【請求項８】 入力装置の所定操作に応答してコンピュ
   ータに対し、所定ルーチン内にこのルーチンの識別情報
   を記憶部に書き込ませるとともにその書き込みアドレス
   を変化させる処理コード又は該ルーチン識別情報をトレ
   ースファイルに書き込ませる処理コードを挿入させるこ
   とを特徴とするデバッガプログラム。
9. 【請求項９】 上記所定ルーチンは、全ての割り込み処
   理ルーチンの各々であることを特徴とする請求項８記載
   のデバッガプログラム。
10. 【請求項１０】 上記請求項８乃至９記載のデバッガプ
    ログラムが記録されていることを特徴とするコンピュー
    タ読み取り可能な記録媒体。