KR20090006643A - 지연 동기 루프 및 그의 제어 방법 - Google Patents

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Abstract

본 발명의 지연 동기 루프는 제1 제어 신호를 입력받아 디엘엘 홀드 제어 신호를 출력하는 디엘엘 홀드 제어부; 및 디엘엘 홀드 제어 신호를 입력받아 디엘엘 클럭을 생성하는 상기 디엘엘부를 포함한다.
지연 동기 루프, CKE 인텐시브 프리차지 파워 다운 모드

Description

지연 동기 루프 및 그의 제어 방법 {Delay Locked Loop And Method For controlling The Same}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 디엘엘(DLL:Delay Locked Loop) 회로 및 그의 제어 방법에 관한 것이다.
일반적으로, 지연 동기 루프는 반도체 집적 회로의 외부에서 인가되는 클럭과 반도체 집적 회로의 내부에서 사용되는 클럭의 위상을 일치시키기 위하여 사용된다.
CKE 인텐시브 프리차지 파워다운 모드는 클럭 인에이블 신호(CKE)가 3~4클럭 단위로 하이 레벨과 로우 레벨을 반복하는 경우에 내부적으로 프리차지 파워 다운이 아닌 것으로 동작하는 모드이다.
도 1은 종래 기술에 따른 지연 동기 루프의 블록도이다.
도 1에 도시된 지연 동기 루프는 디엘엘 테스트 제어부(30) 및 디엘엘부(20)로 구성된다.
상기 디엘엘 테스트 제어부(30)는 테스트 모드 신호(TM )를 입력받아 디엘엘 테스트 모드 홀드 제어 신호(TDLLHOLD)를 출력한다. 상기 디엘엘 테스트 제어 부(30)는 상기 디엘엘부(20)의 분석 목적으로 사용하는 테스트 모드를 코딩한다.
상기 디엘엘부(20)는 외부 클럭(CLK)을 입력받아 디엘엘 클럭(CLKDLL)을 생성한다. 상기 디엘엘부(20)는 디엘엘 클럭 버퍼(21), 클럭 드라이버(22), 디엘엘 가변 지연부(23), 디엘엘 지연 제어부(26), 리플리카 지연부(24), 위상 검출부(25) 및 디엘엘 제어부(27)를 포함한다.
도 1에 도시된 지연 동기 루프의 동작을 설명하면 다음과 같다.
상기 테스트 모드 신호(TM )가 하이 레벨이 되면, 상기 디엘엘 테스트 모드 홀드 신호(TDLLHOLD)가 하이 레벨이 된다. 따라서, 상기 디엘엘 지연 제어부(26)는 상기 디엘엘 가변 지연부(23)의 지연시간을 고정시킨다. 따라서, 상기 테스트 모드에서 상기 디엘엘부(20)는 위상이 고정된 디엘엘 클럭(CLKDLL)을 생성한다.
그런데, CKE 인텐시브 프리차지 파워다운 모드에서 상기 지연 동기 루프는 스탠바이 모드에서 뱅크가 프리차지 되고 클럭 인에이블 신호(CKE)가 하이에서 로우로 천이한다. 그리고, 내부의 회로들은 소모 전류를 줄이기 위하여 몇가지 회로를 제외하고는 턴오프된다. 이 중 지연 동기 루프는 파워다운 모드에서 일정 기간 동안 동작하는데, 이때 지연 동기 루프 내의 딜레이 보정 회로 또한 턴온된다. 따라서, 딜레이 보정 회로에 의한 디엘엘 클럭 위상의 업데이트가 되어 디엘엘 클럭이 생성된다.
종래 기술에 따른 지연 동기 루프의 문제점은 CKE 인텐시브 프리차지 파워다운 모드시, 상기 클럭 인에이블 신호(CKE)가 하이에서 로우로 천이한 이후 일정 구간동안 지연 동기 루프에 공급하는 디엘엘 전압(VDDL)은 전압 강하되고, 그와 반 면, 지연 동기 루프를 제외한 파워 공급원인 공급 전압(VDD)은 전압 강하가 적으므로, 디엘엘 전압(VDDL)이 상기 공급 전압(VDD)보다 감소하게 됨으로 발생한다.
파워다운 모드 초기에는 상기 디엘엘 전압(VDDL)이 높은 상태에서, 디엘엘 딜레이를 보정하게되고, 파워다운 모드를 빠져나오면 상기 디엘엘 전압(VDDL)이 낮은 상태에서 상기 디엘엘 딜레이를 보정하게된다. 이로 인해, 파워가 불안정한 시스템에서는 디엘엘 락 페일(Lock fail)이 발생하게 된다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 파워다운 모드 전 후시 디엘엘 락 페일을 방지하는 지연 동기 루프를 제공하는데 목적이 있다.
또한, 본 발명은 CKE 인텐시브 프리차지 파워다운 모드 전 후시 디엘엘 락 페일을 방지하는 지연 동기 루프를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 지연 동기 루프는 제1 제어 신호를 입력받아 디엘엘 홀드 제어 신호를 출력하는 디엘엘 홀드 제어부; 및 상기 디엘엘 홀드 제어 신호를 입력받아 디엘엘 클럭을 생성하는 디엘엘부를 포함한다.
또한, 본 발명의 지연 동기 루프의 제어 방법는 제1 제어 신호가 인에이블됨에 따라 인에이블된 디엘엘 홀드 제어 신호를 출력하는 단계; 및 상기 인에이블된 디엘엘 홀드 제어 신호에 응답하여 디엘엘 클럭을 생성하는 단계를 포함한다.
본 발명에 따른 지연 동기 루프 및 그 제어 방법은 파워다운 모드 전후시 정상적인 디엘엘 클럭을 생성하여 디엘엘 락 페일을 감소시키는 효과가 있다.
또한, 본 발명은 CKE 인텐시브 프리차지 파워다운 모드 전후시 정상적인 디엘엘 클럭을 생성하여 디엘엘 락 페일을 감소시키는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 2는 본 발명에 따른 지연 동기 루프의 블록도이다.
도시한 것과 같이, 본 발명에 따른 지연 동기 루프는 디엘엘 테스트 제어부(30), 디엘엘 홀드 제어부(10) 및 디엘엘부(20)로 구성된다.
상기 디엘엘 홀드 제어부(10)는 제1 제어 신호(PWDD)를 입력받아 디엘엘 홀드 제어 신호(DLLHOLD)를 출력한다. 상기 디엘엘 홀드 제어부(10)는 상기 제1 제어 신호(PWDD)에 응답하여 디엘엘부(20) 내 디엘엘 가변 지연부의 지연 시간을 고정시키거나 가변시키기 위한 디엘엘 홀드 제어 신호(DLLHOLD)를 출력한다.
상기 디엘엘 홀드 제어부(10)는 상기 제1 제어 신호(PWDD)가 인에이블됨에 따라 상기 디엘엘부(20) 내의 지연 시간을 고정시키기 위한 디엘엘 홀드 제어 신호(DLLHOLD)를 출력한다. 따라서, 파워다운 모드에 진입하면, 상기 디엘엘 홀드 제어 신호(DLLHOLD)를 입력 받아 상기 디엘엘부(20)는 파워다운 모드 직전의 상기 지연 시간이 적용된 디엘엘 클럭(CLKDLL)을 출력한다. 파워다운 모드시, 상기 디엘엘 홀드 제어 신호(DLLHOLD)에 의해 상기 디엘엘 가변 지연부가 홀드되기 때문이다.
상기 제1 제어 신호(PWDD)는 파워다운 모드시, 하이 레벨에서 로우 레벨로 천이되는 신호이며, 클럭 인에이블 신호(CKE) 또는 파워다운 모드 신호에 의해서도 구현할 수 있다. 예를 들면, 상기 제1 제어 신호(PWDD)는 프리차지 파워다운 인에이블 신호이다. 상기 파워다운 모드는 예를 들면, 프리차지 파워다운 모드, CKE 인텐시브 프리차지 파워다운 모드 등이 있다.
종래 기술에 의하면, CKE 인텐시브 프리차지 파워다운 모드 진입시, 지연 동 기 루프는 일정 기간(예를 들면 3~4 클럭 구간) 동작하고, 디엘엘 가변 지연부의 지연 시간 또한 가변된다. 이 경우, CKE 인텐시브 프리차지 파워다운 모드와 그 외의 모드에서 지연 동기 루프에 인가되는 디엘엘 전압은 차이가 발생하게 되는데, 이때 지연 동기 루프가 동작하면 디엘엘 위상의 업데이트가 이루어지고, 상기 전압차로 인해 파워다운 모드와 그 외의 모드에서의 위상차가 발생한다. 파워다운 모드 종료시, 디엘엘 위상차는 틀어져있게 되고, 이로 인해 디엘엘 락(lock) 페일(fail)이 발생한다. 디엘엘 락 페일이란 상기 디엘엘 클럭(CLKDLL)에 따른 데이터의 입출력 특성의 이상을 의미한다.
즉, 디엘엘 클럭(CLKDLL)의 위상이 틀려짐으로, 상기 디엘엘 클럭(CLKDLL)에 동기되어 출력되는 데이터의 왜곡이 생기게 된다. 본 발명은 CKE 인텐시브 프리차지 파워다운 모드에서도 상기 파워다운 모드 직전의 고정된 지연 시간에 의한 지연 동기 루프가 동작함으로써 상기 파워다운 모드시 디엘엘 위상의 업데이트가 이루어지지 않기 때문에 디엘엘 락 페일의 발생을 감소시킬 수 있다.
또는, 상기 디엘엘 홀드 제어부(10)는 디엘엘 테스트 모드 홀드 신호(TDLLHOLD)를 추가로 입력받아, 상기 디엘엘 테스트 모드 홀드 신호(TDLLHOLD) 또는 상기 제1 제어 신호(PWDD)가 인에이블됨에 따라 인에이블되는 디엘엘 홀드 제어 신호(DLLHOLD)를 출력한다.
도 3에 도시한 바와 같이, 상기 디엘엘 홀드 제어부(10)는 상기 제1 제어 신호(PWDD)와 상기 디엘엘 테스트 모드 홀드 신호(TDLLHOLD)를 입력받아 조합하여 상기 디엘엘 홀드 제어 신호(DLLHOLD)를 출력하는 오아 게이트(OR1)를 포함하여 구현 할 수 있다.
상기 디엘엘부(20)는 상기 디엘엘 홀드 제어부(10)의 출력에 응답하여 디엘엘 가변 지연부의 지연 시간을 고정시켜 디엘엘 클럭(CLKDLL)을 생성한다. 상기 디엘엘부(20)는 디엘엘 가변 지연부를 포함하고 있다. 따라서, 상기 디엘엘부(20)는 내부 클럭을 입력받아 상기 디엘엘 가변 지연부를 통해 상기 내부 클럭과 일정한 위상차가 있는 디엘엘 클럭(CLKDLL)을 생성한다.
상기 내부 클럭은 외부에서 입력된 외부 클럭(CLK)이 디엘엘부(20) 내 클럭 버퍼 및 클럭 드라이버를 통해 출력된 신호이다.
상기 디엘엘 테스트 제어부(30)는 테스트 모드 신호(TM )를 입력받아 디엘엘 테스트 모드 홀드 신호(TDLLHOLD)를 출력한다. 상기 디엘엘 테스트 제어부(30)는 상기 디엘엘부(20)의 분석 목적으로 사용하는 테스트 모드를 코딩한다. 예를 들면, 상기 디엘엘 테스트 제어부(30)는 퓨즈를 포함하여 상기 테스트 모드 신호(TM )와 동일하게 사용하고자 하는 테스트 모드를 인에이블시킬 때 모드 레지스터 세트(MRS) 코딩을 퓨즈 컷팅을 통하여 사용한다.
도 4는 도 2에 따른 지연 동기 루프의 상세 블록도이다.
상기 디엘엘 테스트 제어부(30) 및 상기 디엘엘 홀드 제어부(10)의 구성은 도 2에 도시된 것과 같다.
상기 디엘엘부(20)는 디엘엘 클럭 버퍼(21), 클럭 드라이버(22), 디엘엘 가변 지연부(23), 리플리카 지연부(24), 위상 검출부(25), 디엘엘 제어부(27) 및 디엘엘 지연 제어부(26)로 구현할 수 있다.
상기 디엘엘 클럭 버퍼(21)는 상기 외부 클럭(CLK)을 입력받아 버퍼링하여 제1 내부 클럭(ICLK1)을 생성한다.
상기 클럭 드라이버(22)는 상기 제1 내부 클럭(ICLK1)을 입력받아 드라이빙하고, 제2 내부 클럭(CLKIN1)과 레퍼런스 클럭(REFCLK)을 생성한다. 상기 레퍼런스 클럭(REFCLK)은 상기 위상 검출부(25)에 입력되고, 상기 제2 내부 클럭(CLKIN1)은 상기 디엘엘 가변 지연부(23)에 입력된다.
상기 디엘엘 가변 지연부(23)는 상기 제2 내부 클럭(CLKIN1)을 입력받아 디엘엘 지연 제어 신호(DLL_CTRL)에 따라 가변된 지연 시간만큼 지연시켜 디엘엘 클럭(CLKDLL)을 생성한다.
상기 리플리카 지연부(24)는 상기 디엘엘 클럭(CLKDLL)을 입력받아 소정 시간 지연시켜 피드백 클럭(FBCLK)을 생성한다.
상기 위상 검출부(25)는 상기 레퍼런스 클럭(REFCLK)과 상기 피드백 클럭(FBCLK)의 위상차를 감지하여 위상 신호(phase_diff)를 출력하고, 상기 위상 신호(phase_diff)는 상기 디엘엘 지연 제어부(26)로 입력된다.
상기 디엘엘 제어부(27)는 커맨드 클럭(BCK0)과 상기 제1 제어 신호(PWDD)를 입력받아 프리차지 파워다운 모드(PCG_PWDN)를 생성한다. 상기 커맨드 클럭(BCK0)은 커맨드 내부 클럭으로 프리차지 파워다운 모드에서 프리차지 제1 제어 신호의 제어를 받지 않는 신호이다.
상기 디엘엘 지연 제어부(26)는 상기 디엘엘 홀드 제어 신호(DLLHOLD)에 응답하여 디엘엘 지연 제어 신호(DLL_CTRL)를 출력한다. 상기 디엘엘 지연 제어 부(26)는 상기 디엘엘 홀드 제어 신호(DLLHOLD)가 인에이블됨에 따라 상기 지연 시간을 고정시키기 위한 디엘엘 지연 제어 신호(DLL_CTRL)를 출력하므로, 이를 입력받은 상기 디엘엘부(20)는 고정된 지연 시간에 따른 디엘엘 클럭(CLKDLL)을 생성한다.
본 발명의 지연 동기 루프의 동작을 도 2 내지 도 4를 참조하여 설명하면 다음과 같다.
스탠바이 모드에서 뱅크가 프리차지되고, 상기 클럭 인에이블 신호(CKE)가 하이에서 로우로 천이되면(상기 제1 제어 신호(PWDD)가 하이에서 로우로 천이하면), 상기 디엘엘 홀드 제어 신호(DLLHOLD)가 인에이블된다. 따라서, 상기 디엘엘 지연 제어부(26)는 인에이블된 상기 디엘엘 가변 지연부(23)의 지연 시간을 고정시키는 디엘엘 지연 제어 신호(DLL_CTRL)를 출력한다. 따라서, 상기 디엘엘 가변 지연부(23)은 상기 제1 내부 클럭(ICLK1)을 파워다운 모드 직전의 지연 시간에 맞춘 고정된 지연 시간동안 지연시킨 디엘엘 클럭(CLKDLL)을 생성한다.
따라서, 상기 디엘엘 클럭(CLKDLL)을 생성하는데 상기 디엘엘 가변 지연부(23)의 상기 지연 시간은 고정된 값이 된다. 따라서, 상기 디엘엘 클럭(CLKDLL)은 파워다운 모드에서 상기 디엘엘 전압(VDDL)의 변동에도 영향을 받지 않고, 파워다운 모드 직전의 지연 시간에 의한 디엘엘 클럭(CLKDLL)을 생성하기 때문에 디엘엘 락 페일이 발생하는 점을 해결할 수 있다.
도 5는 도 4에 도시된 지연 동기 루프의 타이밍도이다.
파워다운 모드에서 상기 클럭 인에이블 신호(CKE)는 하이에서 로우로 천이하 고, 상기 제1 제어 신호(PWDD) 또한 하이에서 로우로 천이된다. 본 발명에 따른 디엘엘 홀드 제어 신호(DLLHOLD)는 상기 제1 제어 신호(PWDD)가 인에이블되는 시점에서 로우에서 하이로 천이된다. 따라서, 상기 디엘엘 홀드 제어 신호(DLLHOLD)가 인에이블됨에 따라 상기 디엘엘 지연 제어 신호(DLL_CTRL)가 인에이블됨으로써, 고정된 지연 시간에 따른 디엘엘 클럭(CLKDLL)이 생성된다.
도 6은 본 발명의 지연 동기 루프의 다른 실시예에 따른 블록도이다.
도 6에 도시된 지연 동기 루프는 디엘엘 홀드 제어부(40) 및 디엘엘부(20)로 구성된다.
상기 디엘엘 홀드 제어부(40)는 상기 프리차지 제1 제어 신호(PCG_PWDN) 또는 상기 디엘엘 테스트 모드 홀드 신호(TDLLHOLD)를 입력받아 상기 디엘엘 홀드 제어 신호(DLLHOLD)를 출력한다. 도 2에 도시된 지연 동기 루프와의 차이점은 도 2의 구성은 상기 제1 제어 신호(PWDD)를 입력받는데 반해 도 6의 구성은 상기 프리차지 제1 제어 신호(PCG_PWDN)를 입력받는데 있다.
상기 디엘엘부(20)는 상기 디엘엘 홀드 제어 신호(DLLHOLD)에 따라 디엘엘 가변 지연부의 지연 시간을 고정시켜 디엘엘 클럭(CLKDLL)을 생성한다.
도 7에 도시된 타이밍도를 참조하면, 상기 프리차지 제1 제어 신호(PCG_PWDN)는 파워다운 모드 진입 후 소정 시간 지연 후(3~4 클럭)에 하이에서 로우로 변동된다. 따라서, 디엘엘 홀드 제어 신호(DLLHOLD)는 상기 프리차지 제1 제어 신호(PCG_PWDN)가 변동된 이후, 인에이블되고, 고정된 지연 시간의 디엘엘 클럭(CLKDLL)을 생성한다.
본 발명에 따른 지연 동기 루프는 듀티 싸이클 보정 회로에도 적용될 수 있으며, 지연 동기 루프를 포함하는 모든 반도체 집적 회로에 적용이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 지연 동기 루프의 블록도,
도 2는 본 발명에 따른 지연 동기 루프의 블록도,
도 3은 도 2에 도시된 디엘엘 홀드 제어부의 상세 회로도,
도 4는 도 2에 도시된 지연 동기 루프의 상세 블록도,
도 5는 도 4에 도시된 지연 동기 루프의 타이밍도,
도 6은 본 발명의 지연 동기 루프의 다른 실시예에 따른 블록도,
도 7은 도 6에 도시된 지연 동기 루프의 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 디엘엘 홀드 제어부 20 : 디엘엘부
21: 디엘엘 클럭 버퍼 22 : 클럭 드라이버
23 : 디엘엘 가변 지연부 24 : 리플리카 지연부
25 : 위상 검출부 26 : 디엘엘 지연 제어부
27 : 디엘엘 제어부 30 : 디엘엘 테스트 제어부

Claims (20)

  1. 제1 제어 신호를 입력받아 디엘엘 홀드 제어 신호를 출력하는 디엘엘 홀드 제어부; 및
    상기 디엘엘 홀드 제어 신호를 입력받아 디엘엘 클럭을 생성하는 디엘엘부를 포함하는 지연 동기 루프.
  2. 제 1 항에 있어서,
    상기 디엘엘부는,
    상기 디엘엘 홀드 제어 신호에 따라 상기 디엘엘부 내 디엘엘 가변 지연부의 지연 시간을 고정시키는 것을 특징으로 하는 지연 동기 루프.
  3. 제 1 항에 있어서,
    상기 디엘엘 홀드 제어부는,
    디엘엘 테스트 모드 홀드 신호를 추가로 입력받아 상기 디엘엘 홀드 제어 신호를 출력하는 것을 특징으로 하는 지연 동기 루프.
  4. 제 3 항에 있어서,
    테스트 모드 신호를 입력받아 상기 디엘엘 테스트 모드 홀드 신호를 출력하는 디엘엘 테스트 제어부를 추가로 포함하는 것을 특징으로 하는 지연 동기 루프.
  5. 제 4 항에 있어서,
    상기 테스트 모드 신호는 모드 레지스터 세트(MRS)에 의한 코딩된 신호인 것을 특징으로 하는 지연 동기 루프.
  6. 제 4 항에 있어서,
    상기 디엘엘 홀드 제어부는,
    상기 제1 제어 신호를 반전시키는 인버터; 및
    상기 인버터의 출력과 상기 디엘엘 테스트 모드 홀드 신호를 입력받아 연산하는 오아 게이트를 포함하는 것을 특징으로 하는 지연 동기 루프.
  7. 제 1 항에 있어서,
    상기 디엘엘부는,
    상기 디엘엘 홀드 제어 신호에 응답하여 상기 디엘엘 지연 제어 신호를 출력하는 디엘엘 지연 제어부;
    내부 클럭을 상기 디엘엘 지연 제어 신호에 따라 지연시켜 디엘엘 클럭을 생성하는 디엘엘 가변 지연부;
    상기 디엘엘 클럭을 소정 시간 지연시키는 리플리카 지연부; 및
    상기 리플리카 지연부의 출력과 레퍼런스 클럭의 위상을 비교하여 상기 디엘엘 지연 제어부로 위상 신호를 출력하는 위상 검출부를 포함하는 것을 특징으로 하 는 지연 동기 루프.
  8. 제 7 항에 있어서,
    외부 클럭을 입력받아 버퍼링하는 디엘엘 클럭 버퍼; 및
    상기 디엘엘 클럭 버퍼의 출력을 입력받아 상기 내부 클럭을 생성하는 클럭 드라이버를 추가로 포함하는 것을 특징으로 하는 지연 동기 루프.
  9. 제 3 항에 있어서,
    상기 디엘엘 테스트 모드 홀드 신호는, 테스트 모드에서 인에이블되는 것을 특징으로 하는 지연 동기 루프.
  10. 제 1 항에 있어서,
    상기 제1 제어 신호는 클럭 인에이블 신호 또는 파워다운 모드 신호인 것을 특징으로 하는 지연 동기 루프.
  11. 제 1 항에 있어서,
    상기 지연 동기 루프는 듀티 싸이클 보정 회로 내에 포함된 것을 특징으로 하는 지연 동기 루프.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제1 제어 신호가 인에이블됨에 따라 CKE 인텐시브 프리차지 파워다운 모드에 진입하는 것을 특징으로 하는 지연 동기 루프.
  13. 제1 제어 신호가 인에이블됨에 따라 인에이블된 디엘엘 홀드 제어 신호를 출력하는 단계; 및
    상기 인에이블된 디엘엘 홀드 제어 신호에 응답하여 디엘엘 클럭을 생성하는 단계를 포함하는 지연 동기 루프의 제어 방법.
  14. 제 13 항에 있어서,
    디엘엘 홀드 제어 신호를 출력하는 단계는,
    상기 제1 제어 신호 또는 디엘엘 테스트 모드 홀드 신호가 인에이블됨에 따라 인에이블되는 디엘엘 홀드 제어 신호를 출력하는 것을 특징으로 하는 지연 동기 루프의 제어 방법.
  15. 제 14 항에 있어서,
    테스트 모드 신호를 입력받아 상기 디엘엘 테스트 모드 홀드 신호를 출력하는 단계를 추가로 포함하는 것을 특징으로 하는 지연 동기 루프의 제어 방법.
  16. 제 13 항에 있어서,
    상기 디엘엘 클럭을 생성하는 단계는,
    상기 인에이블된 디엘엘 홀드 제어 신호에 응답하여 상기 디엘엘 클럭의 위상을 고정시키는 단계를 포함하는 지연 동기 루프의 제어 방법.
  17. 제 16 항에 있어서,
    상기 디엘엘 클럭을 생성하는 단계는,
    상기 인에이블된 디엘엘 홀드 제어 신호에 응답하여 디엘엘 지연 제어 신호를 출력하는 단계; 및
    상기 디엘엘 지연 제어 신호에 응답하여 디엘엘부 내 디엘엘 가변 지연부의 지연 시간을 고정시켜 상기 디엘엘 클럭을 생성하는 단계를 포함하는 것을 특징으로 하는 지연 동기 루프의 제어 방법.
  18. 제 13 항에 있어서,
    상기 제1 제어 신호는 클럭 인에이블 신호 또는 파워다운 모드 신호인 것을 특징으로 하는 지연 동기 루프의 제어 방법.
  19. 제 13 항에 있어서,
    상기 지연 동기 루프는 듀티 싸이클 보정 회로 내에 포함된 것임을 특징으로 하는 지연 동기 루프의 제어 방법.
  20. 제 13 항 내지 19 항 중 어느 한 항에 있어서,
    상기 제어 신호가 인에이블됨에 따라 CKE 인텐시브 프리차지 파워다운 모드에 진입하는 것을 특징으로 하는 지연 동기 루프의 제어 방법.
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