KR20090004516A - 표시 장치 및 그 구동 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 표시하는 모든 계조에 있어서, 임계값 전압에 의한 전류값의 편차뿐만 아니라, 이동도에 의한 전류값의 편차가 휘도에 반영되는 것을 방지한 표시 장치를 제작한다.
구동용 트랜지스터의 게이트와 드레인에 보정용 초기 전압을 준 후, 구동용 트랜지스터의 게이트와 드레인을 접속하는 채로 부유(浮遊) 상태로 하고, 구동용 트랜지스터의 게이트와 소스간의 전압이 임계값 전압과 일치하기 전에 전압을 용량에 유지하고, 비디오 신호의 전압에서 용량에 유지된 전압을 뺀 전압이 구동용 트랜지스터의 게이트와 소스간에 인가됨으로써, 발광소자에 전류가 공급된다. 보정용 초기 전압의 값은, 비디오 신호의 전압에 따라 다르다.
표시 장치, 구동 방법, 편차, 보정, 트랜지스터

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 트랜지스터가 각 화소에 형성된 표시 장치 및 그 구동 방법에 관한 것이다.
발광 소자를 사용한 표시 장치는 시인성(視認性)이 높고, 박형화에 최적이며, 시야각에도 제한이 없으므로, CRT(cathode ray tube)나 액정 표시 장치를 대신 하는 표시 장치로서 주목을 받고 있다. 발광소자를 사용한 액티브 매트릭스형의 표시 장치는, 구체적으로 제안되는 구성이 메이커(maker)에 의하여 다르지만, 보통, 적어도 발광소자와 화소에의 비디오 신호의 입력을 제어하는 트랜지스터(스위칭용 트랜지스터)와, 상기 발광소자에 공급하는 전류값을 제어하는 트랜지스터(구동용 트랜지스터)가 각 화소에 형성된다.
그런데, 박막 트랜지스터는, 싼 값의 유리 기판 위에 형성할 수 있다는 장점을 가지는 반면, 벌크의 트랜지스터에 비하여, 임계값 전압, 이동도 등의 특성에 편차가 생기기 쉽다는 단점도 아울러 가진다. 구동용 트랜지스터에 흐르는 전류값은, 임계값 전압과 이동도의 값이 관여하기 때문에, 이동도, 임계값 전압의 편차 는, 결과적으로 발광소자의 휘도에 반영되어 버린다. 따라서, 임계값 전압과 이동도의 편차를 감안하여 구동용 트랜지스터의 전류값을 보정할 수 있는 구동 방법의 제안은, 표시 장치의 화질 향상을 도모할 때에서, 중요한 과제이다.
하기의 특허 문헌 1에는, 임계값 전압의 보정에 더하여 이동도의 보정도 행할 수 있는 표지장치의 구동 방법이 제안된다. 특허 문헌 1에 기재되는 구동 방법에서는, 검출 기간에 있어서, 구동용 트랜지스터에 상당하는 드라이브 트랜지스터의 게이트와 소스간에 생기는 전위 차이를, 상기 전위 차이가 임계값 전압과 일치하기 전의 단계에서, 용량부에 유지한다. 상기 구성에 의하여, 임계값 전압뿐만 아니라, 이동도의 편차가 휘도에 반영되는 것을 방지할 수 있다.
[특허 문헌 1] 특개2006-084899호 공보
그러나, 특허 문헌 1에 기재한 구동 방법이라면, 임계값 전압의 편차에 의하여 생기는 전류값의 변동은 상쇄(相殺)되도록 보정되지만, 이동도의 편차에 따라 생기는 구동용 트랜지스터의 전류값의 변동은, 어느 정도 상쇄되는 방향으로 보정될뿐이다. 즉, 상기 구동 방법에서는, 이동도의 편차에 의하여 생기는 구동용 트랜지스터의 전류값의 변동이 충분히 상쇄되도록 보정되지 않는다. 이하, 보다 상세하게 설명한다.
발광소자에 흐르는 전류 Id는, kμ(Vgs-Vth)2/2로 나타낸다. 다만, k는 구 동용 트랜지스터의 채널 길이, 채널폭, 게이트 용량에 의하여 결정되는 정수이며, 구동용 트랜지스터의 Vgs는 게이트와 소스간의 전위 차이, Vth는 구동용 트랜지스터의 임계값 전압에 상당한다. 따라서, 보정을 행하지 않는 경우, 이동도 μ가 커지면 발광 소자에 흐르는 전류 Id도 커지고, 반대로, 이동도 μ가 작아지면, 발광 소자에 흐르는 전류 Id도 작아진다. 특허 문헌 1에 기재된 구동 방법의 경우, 검출 기간에 있어서 구동용의 트랜지스터의 게이트와 소스간에 생기는 전압 Va는, 임계값 전압 Vth에 오프 셋의 전압 Vb가 가산된 값이 된다. 그리고, 검출 기간 후에 출현하는 발광 기간에서는, 비디오 신호의 전위 Vsig에서 전압Va를 감산(減算)한 값이 구동용 트랜지스터의 게이트 전압 Vgs가 되기 때문에, 발광 기간에 있어서의 전류 Id는, kμ(Vsig-Va-Vth)2/2로 나타낸다. 또한, 전압 Va는 Vb-Vth이므로, 전류 Id는 이하의 수식으로 나타낸다.
[수식 1]
Figure 112008043125502-PAT00001
수식 1에서, 임계값 전압 Vth가 불균일하여도, 임계값 전압 Vth의 편차에 의하여 생기는 전류값의 변동은 상쇄되는 것을 알 수 있다. 한편, 오프셋의 전압 Vb는 구동용 트랜지스터가 p형의 경우에는, 부(負)의 값을 가지며, 이동도 μ가 작을수록 그 절대값이 커지고, 반대로, 이동도 μ가 클수록 그 절대값이 작아진다. 따라서, Vb는 발광 기간에 있어서의 전류 Id의 이동도 μ에 의한 편차를 보정하기 위한 보정항으로서 기능하고, 이동도 μ가 작아져도, 전류 Id가 작아지는 것이 방지 되고, 이동도 μ가 커져도, 전류 Id가 커지는 것이 방지된다.
그런데, 오프셋의 전압 Vb는, 검출 기간에 있어서 구동용 트랜지스터에 흐르는 전류 Id를 Iref로 하면, {2Iref/(kμ)}1/2+Vth로 나타낸다. 따라서, Vb는, 상술한 바와 같이, 보정항으로서 기능하지만, 완전하게 상기 편차를 보정하지 않는다. 높은 계조를 표시하는 경우는, 전위 Vsig와 기준 전위의 차이가 크고, 수식 1에서 이동도 μ의 계수가 커지기 때문에, 상기 보정항에 의하여 전류값의 변동의 보정이 효과적으로 행해진다. 그러나, 낮은 계조를 표시하는 경우, 전위 Vsig의 값에 영향을 받지 않는 보정항 Vb가 존재하기 때문에, 전위 Vsig와 기준 전위의 차이가 작아져도 전류 Id가 0에 수속(收束)하지 않는다. 따라서, 낮은 계조를 표시하는 경우는, 보정항의 존재에 의하여 오히려 이동도 μ에 의한 휘도의 편차가 생겨 버린다는 문제가 있다.
본 발명은 상기 문제를 감안하여, 표시하는 모든 계조에 있어서, 임계값 전압에 의한 전류값의 편차뿐만 아니라, 이동도에 의한 전류값의 편차가 휘도에 반영되는 것을 방지하는 것을 과제로 한다.
본 발명에서는, 임계값 전압에 의한 전류값의 편차뿐만 아니라, 이동도의 편차에 기인하는 전류값의 편차를 모든 계조에 있어서 보정하기 위해서, 비디오 신호의 전위의 값에 따라 보정항의 값이 변화하도록 구동한다. 즉, 높은 계조를 표시하는 경우에는, 이동도 μ의 보정항의 절대값을 크게 하고, 낮은 계조를 표시하는 경우에는, 이동도 μ의 보정항의 절대값을 작게 한다.
구체적으로는, 본 발명의 구동 방법에서는, 우선, 구동용 트랜지스터에 있어서 게이트 및 드레인에 리셋용의 전위(보정용 초기 전위)를 준 후, 소정의 기간만 게이트와 드레인을 접속하는 채로 플로팅 상태(부유 상태)로 함으로써 임계값 전압과 이동도를 보정하기 위한 보정항으로서 기능하는 전압(보정용 전압)을 게이트와 소스간에 발생시킨다. 상기 보정용 전압은 용량에 유지한다. 보정용 전압을 취득하기 위한 상기 소정의 기간은, 보정용 초기 전위가 주어진 구동용 트랜지스터의 게이트 및 드레인이 플로팅 상태가 될 때로부터, 구동용 트랜지스터의 게이트와 소스간에 생기는 전위 차이가 임계값 전압과 일치하기 전까지로 한다. 그리고, 상기 보정용 전압은 화소에 입력되는 비디오 신호의 전위에 의해서, 그 값이 다르게 설정한다. 즉, 화소에 입력되는 비디오 신호의 전위와 기준 전위의 차이가 큰 경우에는, 보정용 전압의 절대값이 커지는 보정용 초기 전위를 화소에 주고, 반대로 화소에 입력되는 비디오 신호의 전위와 기준 전위의 차이가 작은 경우는, 보정용 전압의 절대값이 작아지는 보정용 초기 전위를 화소에 준다. 상기 구성에 의하여, 높은 계조를 표시하는 경우는 비디오 신호의 전위와 기준 전위의 차이가 크기 때문에, 보정용 전압의 절대값도 커진다. 반대로, 낮은 계조를 표시하는 경우는, 비디오 신호의 전위와 기준 전위의 차이가 작기 때문에, 보정용 전압의 절대값도 작아진다. 보정용 전압을 취득하면, 비디오 신호에 따라, 계조의 표시를 행할 때에, 비디오 신호의 전위에서 상기 보정용 전압을 뺀 전위를 구동용 트랜지스터의 게이트에 준다. 발광 소자에는, 구동용 트랜지스터의 게이트 전압에 맞은 값의 전류가 공급되어 계조의 표시가 행해진다.
상기 구동 방법을 행하기 위해서, 본 발명의 표시 장치에서는, 발광소자와, 비디오 신호의 샘플링(sampling)을 행하는 트랜지스터(스위칭용 트랜지스터)와, 상기 발광 소자에 공급하는 전류 값을 제어하는 트랜지스터(구동용 트랜지스터)와, 구동용 트랜지스터의 게이트와 드레인간의 접속을 제어하는 트랜지스터와, 구동용 트랜지스터의 게이트에 보정용 초기 전위가 주어지는 것을 방지하는 트랜지스터와, 구동용 트랜지스터의 드레인을 플로팅 상태로 할지 아닐지를 선택하는 트랜지스터와, 구동용 트랜지스터의 게이트와 소스간 전압을 유지하기 위한 용량을 적어도 화소에 가진다. 또한, 본 발명의 표시 장치에서는, 상기 샘플링된 비디오 신호의 전위에 따라, 상기 보정용 초기 전위를 설정하고, 상기 화소에 입력하는 구동 회로를 가진다.
본 발명은 상기 구성에 의하여, 보정항으로서 기능하는 보정용 전압의 값이, 비디오 신호의 전위에 따라 변화한다. 즉, 높은 계조를 표시할 때는, 보정용 전압의 절대값이 커지는 보정용 초기 전위를 화소에 주고, 반대로, 낮을 계조를 표시하는 경우에는, 보정용 전압의 절대값이 작아지는 보정용 초기 전위를 화소에 준다. 이러한 보정용 전압의 값을 비디오 신호의 전위에 맞추어 변경함으로써, 계조를 낮게 되는 경우, 즉, 비디오 신호의 전위와 기준 전위의 차이를 작게 하는 경우에도, 전류 Id가 0에 보다 가깝게 되도록 보정할 수 있다. 따라서, 높은 계조를 표시하는 경우뿐만 아니라, 낮은 계조를 표시하는 경우라도, 이동도의 편차에 의하여 생 기는 구동용 트랜지스터의 전류값의 변동을 억제할 수 있고, 나아가서는 상기 변동에 기인하는 휘도의 편차를 억제할 수 있다.
따라서, 본 발명은 표시하는 모든 계조에 있어서, 임계값 전압에 의한 전류값의 편차뿐만 아니라, 이동도에 의한 전류값의 편차가 휘도에 반영되는 것을 충분히 방지할 수 있다.
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다. 그러나, 본 발명은 많은 다른 모양으로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
도 1a에 본 발명의 표시 장치의 블록도를 나타낸다. 본 발명의 표시 장치는, 화소(101)와, 화소(101)에 비디오 신호의 전위 Vsig를 주는 신호 선 구동회로(102)와, 화소(101)에 비디오 신호의 전위 Vsig가 주어지기 전에, 화소(101)에 보정용 초기 전위 Vres를 주는 리셋 선 구동회로(103)를 가진다. 또한, 화소(101)는, 공급되는 전류값에 따라, 계조를 표시하는 발광소자(104)와, 발광소자(104)에 공급되는 전류값을 제어하는 구동용 트랜지스터(105)를 적어도 가진다.
화소(101)에 주어진 보정용 초기 전위 Vres는, 구동용 트랜지스터(105)의 게이트(G), 및 드레인(D)에 주어진다. 또한, 화소(101)에 주어진 비디오 신호의 전 위 Vsig에서 보정용 초기 전위 Vres에 의하여 얻어지는 보정용 전압을 뺀 전위가, 구동용 트랜지스터(105)의 게이트(G)에 주어진다. 구동용 트랜지스터(105)의 게이트(G)와 소스(S)의 전압에 의하여, 구동용 트랜지스터(105)는 발광 소자(104)에 공급하는 전류값을 제어한다.
또한, 도 1a에서는, 구동용 트랜지스터(105)가 p형인 경우를 예시하지만, 본 발명은 이 구성에 한정되지 않는다. 구동용 트랜지스터(105)가 n형이라도 좋다.
도 1b는, 구동용 트랜지스터(105)가 p형인 경우의 화소(101)의 보다 구체적인 구성을 나타내는 회로도이다. 화소(101)는, 발광소자(104), 구동용 트랜지스터(105) 이외에, 전위 Vsig를 가지는 비디오 신호의 샘플링을 행하는 스위칭용 트랜지스터(106)와, 구동용 트랜지스터(105)의 게이트와 드레인간의 접속을 제어하는 트랜지스터(107)와, 구동용 트랜지스터(105)의 게이트에 보정용 초기 전위 Vres가 주어지는 것을 제어하는 트랜지스터(108)와, 구동용 트랜지스터(105)의 드레인을 플로팅 상태로 할지 아닐지를 선택하는 트랜지스터(109)와, 구동용 트랜지스터(105)의 게이트와 소스간의 전압을 유지하기 위한 용량(110)을 적어도 가진다.
도 1b에서는, 스위칭용 트랜지스터(106)와, 트랜지스터(107) 내지 트랜지스터(109)를 단순히 스위치로서 도시한다. 또한, 스위칭용 트랜지스터(106), 트랜지스터(107) 내지 트랜지스터(109)의 각각은, 스위칭 소자로서 기능한다. 따라서, 스위칭용 트랜지스터(106), 트랜지스터(107) 내지 트랜지스터(109)의 각각은, 단수의 트랜지스터 대신에 복수의 트랜지스터가 사용되어도 좋고, 다른 스위칭 소자가 사용되어도 좋다. 스위칭 소자란, 2단자간의 저항값을 제어할 수 있는 소자, 또는 2단자간의 도통 또는 비도통을 선택할 수 있는 소자를 의미한다.
또한, 본 발명의 표시 장치에서는, 비정질 반도체 막, 다결정 반도체 막, 미결정 반도체 막을 활성층으로서 가지는 박막 트랜지스터를 사용할 수 있다. 또는, SOI(Silicon On Insulator)를 활성층으로서 가지는 박막 트랜지스터를 사용할 수도 있다.
다음, 도 2a 내지 도 2c를 사용하여 본 발명의 표시 장치가 가지는 화소(101)의 동작에 대해서 설명한다. 본 발명의 표시 장치의 동작은, 보정용 초기 전위 Vres를 사용하여 용량(110)에 유지되는 전하를 초기화하는 동작과, 보정용 초기 전위 Vres에 의하여 얻어지는 보정용 전압 Vr를 용량(110)에 유지하는 동작과, 비디오 신호의 전위 Vsig를 사용하여 발광소자(104)가 계조를 표시하는 동작에 분류할 수 있다.
우선, 용량(110)에 유지되는 전하를 초기화하는 동작에 대해서 설명한다. 화소(101)에서는, 용량(110)에 유지되는 전하를 초기화하는 기간(초기화 기간)에 있어서, 스위칭용 트랜지스터(106)를 온, 트랜지스터(107)를 온, 트랜지스터(108)를 온, 트랜지스터(109)를 오프로 한다. 그리고, 전원 전위 VDD를 구동용 트랜지스터(105)의 소스에 준다. 또한, 전원 전위 VDD는, 스위칭용 트랜지스터(106)를 통하여 용량(110)의 한쪽의 전극에 주어진다.
도 2a에 도 1b에서 나타낸 화소(101)의 초기화 기간에 있어서의 구동용 트랜지스터(105)와 용량(110)의 접속 관계를 나타낸다. 도 2a에 나타내는 바와 같이, 초기화 기간에서는, 구동용 트랜지스터(105)의 게이트와 드레인이 접속되고, 구동 용 트랜지스터(105)의 게이트와 드레인에는 보정용 초기 전위 Vres가 주어진다. 또한, 용량(110)의 한쪽의 전극에는, 전원 전위 VDD가 주어진다. 용량(110)의 다른 쪽의 전극은 구동용 트랜지스터(105)의 게이트와 접속되고, 보정용 초기 전위 Vres가 주어진다.
또한, 본 실시형태에서는, 구동용 트랜지스터(105)가 p형인 경우를 예를 들어 설명하기 때문에, 전원 전위 VDD(VDD>Vres)를 사용한다. 구동용 트랜지스터(105)가 n형인 경우는, 전원 전위 VSS(Vres>VSS)를 사용한다.
또한, 본 발명에서는, 다음의 표시 기간에 있어서 화소(101)에 주어지는 비디오 신호의 전위 Vsig의 값에 따라, 보정용 초기 전위 Vres의 값을 변화시킨다. 즉, 높은 계조를 표시하는 경우는, 보정용 전압 Vr의 절대값이 커지는 보정용 초기 전위를 화소에 주고, 낮은 계조를 표시하는 경우는, 보정용 전압 Vr의 절대값이 작아지는 보정용 초기 전위를 화소에 준다.
초기화 기간에 있어서의 구동용 트랜지스터(105)의 게이트와 소스간의 전압(게이트 전압) Vgs는, Vres-VDD가 된다. 또한, 구동용 트랜지스터(105)의 드레인 전류 Id는, 이하의 수식 2에서 나타낸다. 다만, k는 구동용 트랜지스터(105)의 채널 길이, 채널폭, 게이트 용량에 의하여 결정되는 정수이며, μ는 구동용 트랜지스터(105)의 이동도이며, Vth는 구동용 트랜지스터(105)의 임계값 전압에 상당한다.
[수식 2]
Id=kμ(Vres-VDD-Vth)2
다음에, 보정용 전압 Vr를 용량(110)에 유지하는 동작에 대해서 설명한다. 화소(101)에서는, 보정용 전압 Vr를 용량(110)에 유지하는 기간(보정 기간)에 있어서, 스위칭용 트랜지스터(106)를 온, 트랜지스터(107)를 온, 트랜지스터(108)를 오프, 트랜지스터(109)를 오프로 한다. 그리고, 전원 전위 VDD를 구동용 트랜지스터(105)의 소스에 준다. 또한, 전원 전위 VDD는, 스위칭용 트랜지스터(106)를 통하여 용량(110)의 한쪽의 전극에 주어진다.
도 2b에 도 1b에 나타낸 화소(101)의 보정 기간에 있어서의 구동용 트랜지스터(105)와 용량(110)의 접속관계를 나타낸다. 도 2b에 나타내는 바와 같이, 보정 기간에서는, 구동용 트랜지스터(105)의 게이트와 드레인이 접속되고, 게이트와 드레인이 플로팅 상태가 된다. 또한, 용량(110)의 한쪽의 전극에는, 전원 전위 VDD가 주어진다. 용량(110)의 다른 쪽의 전극은 구동용 트랜지스터(105)의 게이트에 접속된다.
보정 기간에서는, 구동용 트랜지스터(105)의 게이트와 드레인이 플로팅 상태가 되기 때문에, 구동용 트랜지스터(105)의 드레인 전류는 서서히 0에 가까워진다. 보정 기간이 충분히 길으면, 최종적으로 구동용 트랜지스터(105)의 게이트 전압 Vgs는, 임계값 전압 Vth에 수속한다. 그러나, 본 발명에서는, 드레인 전류가 0이 되기 전에, 즉, 게이트 전압 Vgs가 임계값 전압 Vth에 수속하기 전에, 트랜지스터(107)를 오프로 하고, 구동용 트랜지스터(105)의 게이트와 드레인의 접속을 끊어, 보정 기간을 종료시킨다. 그리고, 보정 기간을 종료한 시점에 있어서의 구동용 트랜지스터(105)의 게이트와 소스간의 전압, 즉, 보정용 전압 Vr와 임계값 전압 Vth를 합한 전압이 용량(110)에 유지된다.
도 3에, 초기화 기간 후, 구동용 트랜지스터(105)의 게이트와 드레인을 플로팅 상태로 할 때의 게이트 전압 Vgs의 시간 변화를 나타낸다. 도 3에 나타내는 바와 같이, 초기화 기간에 있어서 구동용 트랜지스터(105)의 게이트 전압은, ｜Vgs｜=｜Vres-VDD｜이다. 초기화 기간이 종료되어, 구동용 트랜지스터(105)의 게이트와 드레인이 플로팅 상태가 되면, 실선(實線)의 그래프로 나타내는 바와 같이, ｜Vgs｜는 서서히 작아져, ｜Vth｜에 가까워지다. 파선(破線)의 그래프로 나타내는 바와 같이, ｜Vgs｜가 ｜Vth｜에 수속하기 전에, 본 발명에서는, ｜Vgs｜=｜Vr+Vth｜가 되는 시점으로 보정 기간을 종류시켜, 트랜지스터(107)를 오프로 한다. 따라서, 용량(110)에 유지되는 게이트 전압 Vgs의 절대값은 ｜Vr+Vth｜가 된다. 또한, 구동용 트랜지스터(105)의 드레인 전류 Id는, 이하의 수식 3에서 나타낸다.
[수식 3]
Id=kμVr2
또한, 본 발명에서는, 다음 표시 기간에 있어서 화소(101)에 주어지는 비디오 신호의 전위 Vsig의 값에 따라, 보정용 초기전위 Vres의 값을 변화시킨다. 보정용 전압 Vr는, 보정 기간의 길이 일정하면, 보정용 초기 전위 Vres의 값에 따라, 그 값이 다르다.
도 4에 값이 다른 보정용 초기 전위 Vres1와 보정용 초기 전위 Vres2를 초기화 기간에 화소에 주고, 그 후, 구동용 트랜지스터(105)의 게이트와 드레인을 플로 팅 상태로 할 때의 게이트 전압 Vgs의 시간 변화를 나타낸다. 다만, ｜Vres1-VDD｜>｜Vres2-VDD｜로 한다.
초기화 기간에 있어서, 보정용 초기 전위 Vres1를 사용하면, 도 4에 나타내는 바와 같이, 구동용 트랜지스터(105)의 게이트 전압은, ｜Vgs｜=｜Vres1-VDD｜가 된다. 그리고 초기화 기간이 종료되고, 구동용 트랜지스터(105)의 게이트와 드레인이 플로팅 상태가 되면, 실선의 그래프(401)로 나타내는 바와 같이, ｜Vgs｜는 서서히 작아지고, ｜Vth｜에 가까워지다. 파선의 그래프로 나타내는 바와 같이, ｜Vgs｜가 ｜Vth｜에 수속하기 전에, 본 발명에서는 보정 기간을 종료시키기 때문에, ｜Vgs｜=｜Vr1+Vth｜가 될 시점에서 트랜지스터(107)가 오프로 된다. 따라서, 용량(110)에 유지되는 게이트 전압 Vgs의 절대값은, ｜Vr1+Vth｜가 된다.
한편, 초기화 기간에 있어서, 보정용 초기 전위 Vres2를 사용하면, 도 4에 나타내는 바와 같이, 구동용 트랜지스터(105)의 게이트 전압은, ｜Vgs｜=｜Vres2-VDD｜가 된다. 그리고 초기화 기간이 종료되고, 구동용 트랜지스터(105)의 게이트와 드레인이 플로팅 상태가 되면, 실선의 그래프(402)로 나타내는 바와 같이, ｜Vgs｜는 서서히 작아지고, ｜Vth｜에 가까워진다. 파선의 그래프로 나타내는 바와 같이, ｜Vgs｜가 ｜Vth｜에 수속하기 전에, 본 발명에서는 보정 기간을 종료시키기 때문에, ｜Vgs｜=｜Vr2+Vth｜가 될 시점에서 트랜지스터(107)가 오프로 된다. 따라서, 용량(110)에 유지되는 게이트 전압 Vgs의 절대값은,
Figure 112008043125502-PAT00002
가 된다.
Figure 112008043125502-PAT00003
이기 때문에, 보정 기간이 일정하면, ｜Vr1｜>｜Vr2｜가 된다. 따라서, 도 4에 나타내는 실선의 그래프(401)와 그래프(402)를 비교하면 알 수 있도록, 보정용 초기 전위 Vres1를 사용한 경우가 보정용 초기 전위 Vres2를 사용한 경우보다 보정 기간이 종료된 시점에서의 ｜Vgs｜가 커진다.
다음, 비디오 신호의 전위 Vsig를 사용하여 발광소자(104)가 계조를 표시하는 동작에 대해서 설명한다. 화소(101)에서는, 계조를 표시하는 기간(표시 기간)에 있어서, 스위칭용 트랜지스터(106)를 온, 트랜지스터(107)를 오프, 트랜지스터(108)를 오프, 트랜지스터(109)를 온으로 한다. 그리고, 전원 전위 VDD를 구동용 트랜지스터(105)의 소스에 준다. 또한, 비디오 신호의 전위 Vsig는, 스위칭용 트랜지스터(106)를 통하여 용량(110)의 한쪽의 전극에 주어진다.
도 2c에 도 1b에 나타낸 화소(101)의 표시 기간에 있어서의 구동용 트랜지스터(105)와, 용량(110)과, 발광 소자(104)의 접속관계를 나타낸다. 도 2c에 나타내는 바와 같이, 표시 기간에서는, 용량(110)의 한쪽의 전극에는 비디오 신호의 전위 Vsig가 주어지고, 다른 쪽의 전극은 구동용 트랜지스터(105)의 게이트와 접속된다. 그리고, 보정 기간에 있어서, 용량(110)에 축적된 전하는 유지되기 때문에, 구동용 트랜지스터(105)의 게이트에는, 전위 Vsig에서 Vr+Vth를 뺀 전위가 주어진다. 따라서, 구동용 트랜지스터(105)의 게이트 전압 Vgs는, Vsig-Vr-Vth-VDD가 된다. 또한, 구동용 트랜지스터(105)의 드레인 전류 Id는, 이하의 수식 4에서 나타낸다.
[수식 4]
Id=kμ(VDD-Vsig+Vr)2
수식 4에 의하여, 본 발명의 표시 장치에서는, 임계값 전압 Vth가 불균일하여도, 임계값 전압 Vth의 편차에 의하여 생기는 전류값의 변동은 상쇄되는 것을 알 수 있다.
또한, 보정용 전압 Vr는 구동용 트랜지스터가 p형의 경우는 부의 값을 가지고, 이동도 μ가 작을수록 그 절대값이 커지고, 이동도 μ가 클수록 그 절대값이 작게 된다. 따라서, Vr는 발광 기간에 있어서의 전류 Id의 이동도 μ에 의한 편차를 보정하기 위한 보정항으로서 기능하고, 이동도 μ가 작아져도, 전류 Id가 작아지는 것이 억제되고, 이동도 μ가 커져도, 전류 Id가 커지는 것이 억제된다.
또한, 보정용 초기 전위의 값은, 비디오 신호의 전위의 값에 따라, 단계적으로 변화해도 좋고, 연속적으로 변화하여도 좋다. 전자(前者)의 경우, 복수의 보정용 초기 전위의 하나를 리셋 선 구동회로에 있어서 선택하고, 화소에 주도록 하면 좋다. 또한, 후자(後者)의 경우, 아날로그 값을 가지는 보정용 초기 전위를 리셋 선 구동회로로부터 화소에 주도록 하면 좋다.
그런데, 보정용 전압 Vr는, 보정 기간에 있어서 구동용 트랜지스터에 흐르는 전류 Id를 Iref로 하면, {2Iref/(kμ)}1/2로 나타낸다. 따라서, Vr는 상술한 바와 같이, 보정항으로서 기능하지만, 완전히 상기 편차를 보정하지 않는다.
그러나, 보정 기간이 종료된 시점에서 용량(110)에 유지되는 ｜Vgs｜가 ｜Vr1+Vth｜일 때와, ｜Vr2+Vth｜일 때에 있어서, 표시 기간의 구동용 트랜지스터의 드레인 전류 Id를 비교하면, 수식 4에서, ｜Id1｜=｜kμ(VDD-Vsig+Vr1)2｜>｜Id2｜=｜kμ(VDD-Vsig+Vr2)2｜가 된다. 따라서, 본 발명과 같이, 높은 계조를 표시하는 경우에는, 보정용 초기 전위 Vres와 기준 전위의 차이를 크게 함으로써, 표시 기간에 있어서의 구동용 트랜지스터의 드레인 전류 Id를 크게 할 수 있다. 낮은 계조를 표시하는 경우에는, 보정용 초기 전위 Vres와 기준 전위의 차이를 작게 함으로써, 표시 기간에 있어서의 구동용 트랜지스터의 드레인 전류 Id를 작게 할 수 있다.
따라서, 본 발명에서는, 높은 계조를 표시하는 경우는, 전위 Vsig와 기준 전위의 차이가 크고, 수식 4에 있어서 이동도 μ의 계수가 커지기 때문에, 보정항 Vr1에 의하여 전류값의 변동의 보정을 효율적으로 행할 수 있다. 한편, 낮은 계조를 표시하는 경우는, 보정항 Vr2의 절대값을 보정항 Vr1의 절대값보다 작게 할 수 있기 때문에, 전위 Vsig와 기준 전위의 차이가 작아질수록 전류 Id가 0에 가까워질 수 있다. 따라서, 높은 계조를 표시하는 경우뿐만 아니라, 낮은 계조를 표시하는 경우이라도, 이동도의 편차에 의하여 생기는 구동용 트랜지스터의 전류값의 변동을 억제할 수 있고, 나아가서는 상기 변동에 기인하는 휘도의 편차를 억제할 수 있다.
또한, 보다 정확하게 이동도 μ의 편차에 기인하는 구동용 트랜지스터의 전류값의 편차를 보정하기 위해서는, 이하의 수식 5에 있어서 좌변(左邊)의 A가 가장 0에 가깝게 되도록 비디오 신호의 전위 Vsig의 값에 맞추어 보정용 초기 전위 Vres의 값을 설정하면 좋다. 다만, 수식 5에 있어서, t1는 보정 기간의 길이, μ는 편 차가 없는 경우의 이상적인 구동용 트랜지스터의 이동도 또는 평균값의 이동도, C는 용량(110)의 용량값이다. 또한, k=(W/L)×μ×Cox이며, L와 W는 구동용 트랜지스터의 채널 길이와 채널폭, Cox는 구동용 트랜지스터의 단위 면적당의 게이트 용량이다.
[수식 5]
Figure 112008043125502-PAT00004
본 발명은, 표시하는 모든 계조에 있어서, 임계값 전압에 의한 전류값의 편차뿐만 아니라, 이동도에 의한 전류값의 편차가 휘도에 반영되는 것을 충분히 방지할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 표시 장치가 가지는 화소의 보다 구체적인 구성과, 그 동작에 대해서 설명한다.
도 5a에, 본 실시형태에 있어서의 화소의 회로도를 나타낸다. 도 5a에 나타내는 화소(200)는, 발광 소자(201), 구동용 트랜지스터(202) 이외에도, 전위 Vsig를 가지는 비디오 신호의 샘플링을 행하는 스위칭용 트랜지스터(203)와, 구동용 트랜지스터(202)의 게이트(G)와 드레인(D)의 사이의 접속을 제어하는 트랜지스터(204)와, 구동용 트랜지스터(202)의 게이트(G)에 보정용 초기 전위 Vres가 주어지는 것을 제어하는 트랜지스터(205)와, 구동용 트랜지스터(202)의 드레인을 플로 팅 상태로 할지 아닐지를 선택하는 트랜지스터(206)와, 보정 기간에 있어서 구동용 트랜지스터(202)의 게이트와 소스간의 전압을 유지하기 위한 용량(207)과 표시 기간에 있어서 비디오 신호의 전위와 기준 전위의 전위 차이를 유지하기 위한 용량(208)을 가진다.
또한, 본 실시형태에서는, 비디오 신호의 전위 Vsig 또는 전원 전위 VDD를 화소(200)에 공급하기 위한 신호 선 Si(i=1 내지 x)와, 보정용 초기 전위 Vres를 화소(200)에 공급하기 위한 리셋 선 Ri(i=1 내지 x)와, 전원 전위 VDD를 화소(200)에 공급하기 위한 전원선 Vi(i=1 내지 x)가, 화소(200)에 형성된다.
스위칭용 트랜지스터(203)의 소스와 드레인은, 한쪽이 신호 선 Si에 접속되고, 다른 쪽은 용량(207)의 한쪽의 전극 및 용량(208)의 한쪽의 전극에 접속된다. 용량(208)의 다른 쪽의 전극은, 전원선 Vi에 접속된다. 또한, 용량(207)의 다른 쪽의 전극은, 구동용 트랜지스터(202)의 게이트에 접속된다. 구동용 트랜지스터(202)의 소스는, 전원선 Vi에 접속된다. 또한, 구동용 트랜지스터(202)의 드레인과 발광소자(201)의 사이에는, 트랜지스터(206)가 직렬로 접속된다. 트랜지스터(205)의 소스와 드레인은, 한쪽이 리셋 선 Ri에 접속되며, 다른 쪽이 구동용 트랜지스터(202)의 게이트에 접속된다. 또한, 트랜지스터(204)의 소스와 드레인은, 한쪽이 구동용 트랜지스터(202)의 게이트에 접속되고, 다른 쪽이 구동용 트랜지스터(202)의 드레인에 접속된다.
또한, 본 실시형태에서는, 스위칭용 트랜지스터(203)의 게이트에 접속된 주사 선 Gaj(j=1 내지 y)와, 트랜지스터(205)의 게이트에 접속된 주사 선 Gbj(j=1 내 지 y)와, 트랜지스터(204)의 게이트에 접속된 주사 선 Gcj(j=1 내지 y)와, 트랜지스터(206)의 게이트에 접속된 주사 선 Gbj(j=1 내지 y)가, 화소(200)에 형성된다.
또한, 도 5a에서는, 구동용 트랜지스터(202)가 p형인 경우를 예시하지만, 본 발명은 이 구성에 한정되지 않는다. 구동용 트랜지스터(202)가 n형이라도 좋다. 다만, 본 실시형태에서는 구동용 트랜지스터(202)가 p형인 경우를 예를 들어 설명하기 때문에, 전원 전위 VDD(VDD>Vres)를 사용한다. 구동용 트랜지스터(202)가 n형의 경우에는, 전원 전위 VSS(Vres>VSS)를 사용한다.
또한, 도 5a에서는, 스위칭용 트랜지스터(203), 트랜지스터(204), 트랜지스터(205)가 n형, 트랜지스터(206)가 p형인 경우를 예시하지만, 본 발명은 이 구성에 한정되지 않는다. 스위칭용 트랜지스터(203), 트랜지스터(204 내지 206)는, n형이라도 p형이라도 좋다.
도 5b에 주사 선 Gaj, 주사 선 Gbj, 주사 선 Gcj, 주사 선 Gdj, 신호 선 S1, 신호 선 S2, 신호 선 S3, 리셋 선 R1, 리셋 선 R2, 리셋 선 R3에 주어지는 전위의 타이밍 차트를 나타낸다.
우선 초기화 기간에서는, 주사 선 Gaj, 주사 선 Gbj, 주사 선 Gcj, 주사 선 Gdj에 하이 레벨의 전위가 주어지기 때문에, 스위칭용 트랜지스터(203)는 온, 트랜지스터(204)는 온, 트랜지스터(205)는 온, 트랜지스터(206)는 오프가 된다. 그리고, 신호 선 S1, 신호 선 S2, 신호 선 S3에는 전원 전위 VDD가 주어진다. 또한, 리셋 선 R1, 리셋 선 R2, 리셋 선 R3에는, 각각 보정용 초기 전위 Vres1, Vres2, Vres3가 주어진다. 다만, 본 실시형태에서는, ｜VDD-Vres1｜<｜VDD-Vres2｜<｜ VDD-Vres3｜인 경우를 예시한다. 용량(207)에는, 보정용 초기 전위와 전원 전위 VDD의 전위 차이가 유지된다.
다음, 보정 기간에서는, 주사 선 Gaj, 주사 선 Gcj, 주사 선 Gdj에 하이 레벨의 전위가 주어지고, 주사 선 Gbj에는 로 레벨의 전위가 주어지기 때문에, 스위칭용 트랜지스터(203)는 온, 트랜지스터(204)는 온, 트랜지스터(205)는 오프, 트랜지스터(206)는 오프이다. 그리고 신호 선 S1, 신호 선 S2, 신호 선 S3에서는, 전원 전위 VDD가 주어지는 채로이다. 또한, 리셋 선 R1, 리셋 선 R2, 리셋 선 R3에는, 각각 보정용 초기 전위 Vres1, Vres2, Vres3가 주어진 채로이다. 보정 기간에서는, 용량(207)에 축적한 전하가 시간이 지나감에 따라 방출된다. 따라서, 최종적으로는, 용량(207)에 보정용 초기 전위 Vres1, Vres2, Vres3에 맞추는 값의 게이트 전압 Vgs가 유지된다. 구체적으로는, 보정용 초기 전위 Vres1가 화소에 주어질 때에, 보정 기간의 종료 직전에 용량(207)에 유지되는 게이트 전압 Vgs를 ｜Vr1+Vth｜로 한다. 또한, 보정용 초기 전위 Vres2가 화소에 주어질 때에 보정 기간의 종료 직전에 용량(207)에 유지되는 게이트 전압 Vgs를 ｜Vr2+Vth｜로 한다. 또한, 보정용 초기 전위 Vres3가 화소에 주어질 때에, 보정 기간의 종료 직전에 용량(207)에 유지되는 게이트 전압 Vgs를 ｜Vr3+Vth｜로 한다. 다만, ｜VDD-Vres1｜<｜VDD-Vres2｜<｜VDD-Vres3｜이기 때문에, ｜Vr1+Vth｜<｜Vr2+Vth｜<｜Vr3+Vth｜가 된다.
다음, 표시 기간이 가지는 기록 기간에서는, 주사 선 Gaj, 주사 선 Gdj에 하이 레벨의 전위가 주어지고, 주사 선 Gbj, 주사 선 Gcj에는 로 레벨의 전위가 주어 지기 때문에, 스위칭용 트랜지스터(203)는 온, 트랜지스터(204)는 오프, 트랜지스터(205)는 오프, 트랜지스터(206)는 오프이다. 그리고 신호 선 S1, 신호 선 S2, 신호 선 S3에는, 비디오 신호의 전위 Vsig가 주어진다. 본 발명에서는, 표시 기간에 화소(200)에 주어지는 비디오 신호의 전위 Vsig와 기준 전위(본 실시형태에서는 전원 전위 VDD)와의 차이가 보다 작을수록, 보정용 초기 전위 Vres와 기준 전위(본 실시형태에서는 전원 전위 VDD)와의 차이를 보다 작게 한다. 따라서, 도 5b에 나타내는 타이밍 차트에서는, 신호 선 S1, 신호 선 S2, 신호 선 S3에 주어지는 비디오 신호의 전위를 각각 Vsig1, Vsig2, Vsig3로 하면, ｜VDD-Vsig1｜<｜VDD-Vsig2｜<｜VDD-Vsig3｜가 된다. 본 실시형태에서는, 보정용 초기 전위 Vsig1, Vsig2, Vsig3는 부의 값을 가지기 때문에, Vsig1>Vsig2>Vsig3이 된다. 비디오 신호의 전위 Vsig1, Vsig2, Vsig3와 기준 전위(본 실시형태에서는 전원 전위 VDD)의 전위 차이는, 각 화소(200)의 용량(208)에 유지된다.
다음, 표시 기간이 가지는 발광 기간에는, 주사 선 Gaj, 주사 선 Gbj, 주사 선 Gcj, 주사 선 Gdj에 로 레벨의 전위가 주어지기 때문에, 스위칭용 트랜지스터(203)는, 오프, 트랜지스터(204)는 오프, 트랜지스터(205)는 오프, 트랜지스터(206)는 온이다. 구동용 트랜지스터(202)에는, 용량(208)에 유지되는 비디오 신호의 전위와 기준 전위(본 실시형태에서는 전원 전위 VDD)의 전위 차이에 용량(207)에 유지되는 전압을 뺀 전압이 게이트 전압으로서 주어진다. 그리고, 각 화소(200)의 발광 소자(201)에는, 구동용 트랜지스터(202)의 게이트 전압에 맞은 값의 전류가 공급되고, 발광 소자(201)는 계조의 표시를 행한다.
본 발명에서는, 보정용 초기 전위 Vres의 값을, 표시 기간에 주어지는 비디오 신호의 전위 Vsig의 값에 따라 변경시킨다. 따라서, 높은 계조를 표시하는 경우는, 이동도의 편차에 기인하는 전류값의 변동의 보정을 효과적으로 행할 수 있다. 또한, 낮은 계조를 표시하는 경우에는, 전위 Vsig와 기준 전위의 차이가 작아질수록 구동용 트랜지스터의 드레인 전류가 0에 보다 가까워질 수 있다. 따라서, 높은 계조를 표시하는 경우뿐만 아니라, 낮은 계조를 표시하는 경우라도, 이동도의 편차에 의하여 생기는 구동용 트랜지스터의 전류값의 변동을 억제할 수 있고, 나아가서는 상기 변동에 기인하는 휘도의 편차를 억제할 수 있다.
따라서, 본 발명은, 표시하는 모든 계조에 있어서, 임계값 전압에 의한 전류값의 편차뿐만 아니라, 이동도에 의한 전류값의 편차가 휘도에 반영되는 것을 충분히 방지할 수 있다.
또한, 보다 정확하게 이동도 μ의 편차에 기인하는, 구동용 트랜지스터의 전류값의 편차를 보정하기 위해서는, 실시형태 1에서 나타내는 수식 5에 있어서, 좌변의 A가 가장 0에 가까워지도록, 비디오 신호의 전위 Vsig의 값에 맞추어 보정용 초기 전위 Vres의 값을 설정하면 좋다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 표시 장치가 가지는 화소의 보다 구체적인 구성과, 그 동작에 대해서 설명한다.
도 6a에, 본 실시형태에 있어서의 화소의 회로도를 나타낸다. 도 6a에 나타 내는 화소(300)는, 발광 소자(301), 구동용 트랜지스터(302) 이외에 전위 Vsig를 가지는 비디오 신호의 샘플링을 행하는 스위칭용 트랜지스터(303)와, 구동용 트랜지스터(302)의 게이트(G)와 드레인(D)간의 접속을 제어하는 트랜지스터(304)와, 구동용 트랜지스터(302)의 게이트(G)에 보정용 초기 전위(Vres)가 주어지는 것을 제어하는 트랜지스터(305)와 구동용 트랜지스터(302)의 드레인을 플로팅 상태로 할지 아닐지를 선택하는 트랜지스터(306)와, 보정 기간에 있어서 구동용 트랜지스터(302)의 게이트와 소스간의 전압을 유지하기 위한 용량(307)과, 표시 기간에 있어서 비디오 신호의 전위와 기준 전위의 전위 차이를 유지하기 위한 용량(308)과, 구동용 트랜지스터(302)의 소스를 플로팅 상태로 할지 아닐지를 선택하는 트랜지스터(309)와, 용량(308)의 한쪽의 전극에의 전원 전위 VDD의 공급을 제어하는 트랜지스터(310)를 가진다.
또한, 본 실시형태에서는, 비디오 신호의 전위 Vsig 또는 전원 전위 VDD를 화소(300)에 공급하기 위한 신호 선 Si(i=1 내지 x)와, 보정용 초기 전위 Vres를 화소(300)에 공급하기 위한 리셋 선 Ri(i=1 내지 x)와, 전원 전위 VDD를 화소(300)에 공급하기 위한 전원선 Vai(i=1 내지 x)와, 전원 전위 VDD'를 화소(300)에 공급하기 위한 전원선 Vbi(i=1 내지 x)가 화소(300)에 형성된다. 다만, VDD'≤VDD로 한다.
스위칭용 트랜지스터(303)의 소스와 드레인은, 한쪽이 신호 선 Si에 접속되고, 다른 쪽은 용량(308)의 한쪽의 전극에 접속된다. 용량(308)의 다른 쪽의 전극은, 구동용 트랜지스터(302)의 게이트 및 용량(307)의 한쪽의 전극에 접속된다. 용량(307)의 다른 쪽의 전극은, 구동용 트랜지스터(302)의 소스에 접속된다. 트랜지스터(304)의 소스와 드레인은, 한쪽이 구동용 트랜지스터(302)의 게이트에 접속되고, 다른 쪽이 구동용 트랜지스터(302)의 드레인에 접속된다. 트랜지스터(306)의 소스와 드레인은, 한쪽이 전원선 Vai에, 다른 쪽은 구동용 트랜지스터(302)의 드레인에 접속된다. 트랜지스터(305)의 소스와 드레인은, 한쪽이 리셋 선 Ri에, 다른 쪽이 구동용 트랜지스터(302)의 소스에 접속된다. 트랜지스터(309)의 소스와 드레인은, 한쪽이 구동용 트랜지스터(302)의 소스에, 다른 쪽이 발광 소자(301)에 접속된다. 트랜지스터(310)의 소스와 드레인은, 한쪽이 용량(308)의 한쪽의 전극에, 다른 쪽이 전원선 Vbi에 접속된다.
또한, 본 실시형태에서는, 스위칭용 트랜지스터(303)의 게이트에 접속된 주사 선 Gaj(j=1 내지 y)와, 트랜지스터(305)의 게이트에 접속된 주사 선 Gbj(j=1 내지 y)와, 트랜지스터(304)의 게이트에 접속된 주사 선 Gcj(j=1 내지 y)와, 트랜지스터(306)의 게이트에 접속된 주사 선 Gdj(j=1 내지 y)와, 트랜지스터(309)의 게이트에 접속된 주사 선 Gej(j=1 내지 y)가, 화소(300)에 형성된다.
또한, 도 6a에서는, 구동용 트랜지스터(302)가 n형인 경우를 예시하지만, 본 발명은 이 구성에 한정되지 않는다. 구동용 트랜지스터(302)가 p형이라도 좋다. 다만, 본 실시형태에서는, 구동용 트랜지스터(302)가 n형의 경우를 예를 들어 설명하기 때문에, 전원선 Vai에 전원 전위 VDD가, 전원선 Vbi에 전원 전위 VDD'가 주어진다. 또한, VDD≥VDD'>Vres로 한다. 구동용 트랜지스터(302)가 p형인 경우는, 전원선 Vai에 전원 전위 VSS가, 전원선 Vbi에 전원 전위 VSS'를 준다. 또한, Vres>VSS'≥VSS로 한다.
또한, 도 6a에서는, 스위칭용 트랜지스터(303), 트랜지스터(304), 트랜지스터(305), 트랜지스터(310)가 n형, 트랜지스터(306), 트랜지스터(309)가 p형인 경우를 예시하지만, 본 발명은 이 구성에 한정되지 않는다. 스위칭용 트랜지스터(303), 트랜지스터(304 내지 306), 트랜지스터(309), 트랜지스터(310)는 n형이라도 p형이라도 좋다.
도 6b에, 주사 선 Gaj, 주사 선 Gbj, 주사 선 Gcj, 주사 선 Gdj, 주사 선 Gej, 신호 선 S1, 신호 선 S2, 신호 선 S3, 리셋 선 R1, 리셋 선 R2, 리셋 선 R3에 주어지는 전위의 타이밍 차트를 나타낸다.
우선, 초기화 기간에서는, 주사 선 Gaj, 주사 선 Gdj에 로 레벨의 전위, 주사 선 Gbj, 주사 선 Gcj, 주사 선 Gej에 하이 레벨의 전위가 주어지기 때문에, 스위칭용 트랜지스터(303)는 오프, 트랜지스터(304)는 온, 트랜지스터(305)는 온, 트랜지스터(306)는 온, 트랜지스터(309)는 오프, 트랜지스터(310)는 온이 된다. 그리고, 리셋 선 R1, 리셋 선 R2, 리셋 선 R3에는, 각각 보정용 초기 전위 Vres1, Vres2, Vres3가 주어진다. 다만, 본 실시형태에서는, ｜VDD-Vres1｜<｜VDD-Vres2｜<｜VDD-Vres3｜인 경우를 예시한다. 용량(307)에는, 보정용 초기 전위와 전원 전위 VDD의 전위 차이가 유지된다.
다음, 보정 기간에서는, 주사 선 Gaj, 주사 선 Gbj, 주사 선 Gdj에 로 레벨의 전위가 주어지고, 주사 선 Gcj, 주사 선 Gej에는 하이 레벨의 전위가 주어지기 때문에, 스위칭용 트랜지스터(303)는 오프, 트랜지스터(304)는 온, 트랜지스 터(305)는 오프, 트랜지스터(306)는 온, 트랜지스터(309)는 오프, 트랜지스터(310)는 온이다. 리셋 선 R1, 리셋 선 R2, 리셋 선 R3에는, 각각 보정용 초기 전위 Vres1, Vres2, Vres3가 주어지는 채로이다. 보정 기간에서는, 용량(307)에 축적한 전하가 시간에 따라 방출된다. 따라서, 최종적으로는, 용량(307)에 보정용 초기 전위 Vres1, Vres2, Vres3에 맞은 값의 게이트 전압 Vgs가 유지된다. 구체적으로는, 보정용 초기 전위 Vres1가 화소에 주어질 때에, 보정 기간이 종료되는 직전에 용량(307)에 유지되는 게이트 전압 Vgs를 ｜Vr1+Vth｜로 한다. 또한, 보정용 초기 전위 Vres2가 화소에 주어질 때에, 보정 기간의 종료 직전에 용량(307)에 유지되는 게이트 전압 Vgs를 ｜Vr2+Vth｜로 한다. 또한, 보정용 초기 전위 Vres3가 화소에 주어질 때에, 보정 기간의 종료 직전에 용량(307)에 유지되는 게이트 전압 Vgs를 ｜Vr3+Vth｜로 한다. 다만, ｜VDD-Vres1｜<｜VDD-Vres2｜<｜VDD-sVres3｜이기 때문에, ｜Vr1+Vth｜<｜Vr2+Vth｜<｜Vr3+Vth｜가 된다. 또한, 용량(308)에는, 전원 전위 VDD와 전원 전위 VDD'의 전위 차이가 유지된다.
다음, 표시 기간이 가지는 기록 기간에서는, 주사 선 Gcj, 주사 선 Gdj에 로 레벨의 전위가 주어지고, 주사 선 Gaj, 주사 선 Gbj, 주사 선 Gej에는 하이 레벨의 전위가 주어지기 때문에, 스위칭용 트랜지스터(303)는 온, 트랜지스터(304)는 오프, 트랜지스터(305)는 온, 트랜지스터(306)는 온, 트랜지스터(309)는 오프, 트랜지스터(310)는 오프이다. 그리고 신호 선 S1, 신호 선 S2, 신호 선 S3에는, 비디오 신호의 전위 Vsig가 주어진다. 본 발명에서는, 표시 기간에 화소(300)에 주어지는 비디오 신호의 전위 Vsig와 기준 전위(본 실시형태에서는 발광 소자(301)가 가지는 공통 전극의 전위 VSS)의 차이가 작을수록, 보정용 초기 전위 Vres와 기준 전위(본 실시형태에서는 전원 전위 VDD)의 차이가 보다 작아진다. 따라서, 도 6b에 나타내는 타이밍 차트에서는, 신호 선 S1, 신호 선 S2, 신호 선 S3에 주어지는 비디오 신호의 전위를 각각 Vsig1, Vsig2, Vsig3로 하면, ｜Vsig1-VSS｜<｜Vsig2-VSS｜｜Vsig3-VSS｜가 된다. 전원 전위 VDD와 전원 전위 VDD'의 전위 차이에 비디오 신호의 전위 Vsig1, Vsig2, Vsig3가 가산된 전위와, 기준 전위(본 실시형태에서는 전원 전위 VDD)의 전위 차이가 각 화소(300)의 용량(308)에 유지된다.
다음, 표시 기간이 가지는 발광 기간에서는, 주사 선 Gaj, 주사 선 Gbj, 주사 선 Gcj, 주사 선 Gdj, 주사 선 Gej에 로 레벨의 전위가 주어지기 때문에, 스위칭용 트랜지스터(303)는 오프, 트랜지스터(304)는 오프, 트랜지스터(305)는 오프, 트랜지스터(306)는 온, 트랜지스터(309)는 온, 트랜지스터(310)는 오프이다. 구동용 트랜지스터(302)에는, 용량(308)에 유지되는 전압에, 용량(307)에 유지되는 전압을 뺀 전압이 게이트 전압으로서 주어진다. 그리고 각 화소(300)의 발과 소자(301)에는, 구동용 트랜지스터(302)의 게이트 전압에 맞은 값의 전류가 공급되고, 발광 소자(301)는 계조의 표시를 행한다.
본 발명에서는, 보정용 초기 전위 Vres의 값을 표시 기간에 주어지는 비디오 신호의 전위 Vsig의 값에 따라 변화시킨다. 따라서, 높은 계조를 표시하는 경우는, 이동도의 편차에 기인하는 전류값의 변동의 보정을 효율적으로 행할 수 있다. 또한, 낮은 계조를 표시하는 경우는, 전위 Vsig와 기준 전위의 차이가 작아질수록 구동용 트랜지스터의 드레인 전류가 0에 보다 가까워질 수 있다. 따라서, 높은 계 조를 표시하는 경우뿐만 아니라, 낮은 계조를 표시하는 경우이라도, 이동도의 편차에 의하여 생기는 구동용 트랜지스터의 전류값의 변동을 억제할 수 있고, 나아가서는, 상기 변동에 기인하는 휘도의 편차를 억제할 수 있다.
또한, 전원 전위 VDD=전원 전위 VDD'이의 경우, 전원선 Vbi를 형성하지 않고, 트랜지스터(306)의 소스와 드레인의 어느 한쪽을 전원선 Vai에, 다른 쪽을 구동용 트랜지스터(302)의 드레인에 접속하도록 하여도 좋다. 이 경우, 화소부에 형성되는 배선의 수를 삭감하고, 수율을 향상시키고, 또한, 화소의 개구율을 향상시킬 수 있다. 또한, 전원 전위 VDD>전원 전위 VDD'의 경우, 전원선 Vbi는 필요하게 된다. 이 경우, 보정 기간에 있어서, 용량(308)에 유지된 전압에 의하여, 스위칭용 트랜지스터(303)가 온이 될 때에, 신호 선의 전위가 불필요하게 높아지는 것을 방지할 수 있다.
또한, 보다 정확하게 이동도 μ의 편차에 기인하는 구동용 트랜지스터의 전류값의 편차를 보정하는 경우에는, 실시형태 1에서 나타낸 수식 5에 있어서, 좌변의 A가 가장 0에 가까워지도록 비디오 신호의 전위 Vsig의 값에 맞추어 보정용 초기 전위 Vres의 값을 설정하면 좋다.
따라서, 본 발명은 표시하는 모든 계조에 있어서, 임계값 전압에 의한 전류값의 편차뿐만 아니라, 이동도에 의한 전류값의 편차가 휘도에 반영되는 것을 충분히 방지할 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 표시 장치의 전체적인 구성에 대해서 설명한다. 도 7에, 본 실시형태의 표시 장치의 블록도를 일례로서 나타낸다.
도 7에 나타내는 표시 장치는, 발광 소자를 구비한 화소를 복수 가지는 화소부(500)와, 각 화소를 라인마다 선택하는 주사 선 구동 회로(510)와 선택된 라인의 화소에의 비디오 신호의 입력을 제어하는 신호 선 구동 회로(520)와, 선택된 라인의 화소에의 보정용 초기 전위의 입력을 제어하는 리셋 선 구동 회로(530)를 가진다.
도 7에 있어서, 신호 선 구동 회로(520)는, 시프트 레지스터(521), 제 1 래치(522), 제 2 래치(523), DA(Digital to Analog)변환회로(524)를 가진다. 시프트 레지스터(521)에는, 클록 신호 S-CLK, 스타트 펄스 신호 S-SP가 입력된다. 시프트 레지스터(521)는, 이들의 클록 신호 S-CLK 및 스타트 펄스 신호 S-SP에 따라, 펄스가 순차로 시프트하는 타이밍 신호를 생성하여, 제 1 래치(522)에 출력한다. 타이밍 신호의 펄스가 출현하는 순서는, 주사 방향 전환 신호에 따라 바꾸도록 하여도 좋다.
제 1 래치(522)에 타이밍 신호가 입력되면, 상기 타이밍 신호의 펄스에 따라, 비디오 신호가 순차로 제 1 래치(522)에 기록되어 유지된다. 또한, 제 1 래치(522)가 가지는 복수의 기억 회로에 순차로 비디오 신호를 기록하여도 좋지만, 제 1 래치(522)가 가지는 복수의 기억 회로를 여러 그룹으로 분할하고, 상기 그룹마다 병행하여 비디오 신호를 입력하는, 이른바 분할 구동을 행하여도 좋다. 또한, 이 때의 그룹수를 분할수라고 부른다. 예를 들면, 래치 중의 기억 회로를 4개 의 그룹으로 분할한 경우, 4분할로 분할 구동할 수 있다.
제 1 래치(522)의 모든 기억 회로에의 비디오 신호의 기록이 한차례 종료될 때까지의 시간을 라인 기간이라고 부른다. 실제로는, 상기 라인 기간에 수평 귀선 기간(水平歸線期間)이 더해지는 기간을 라인 기간에 포함하는 경우가 있다.
1라인 기간이 종료되면, 제 2 래치(523)에 입력되는 래치 신호 S-LS의 펄스에 따라, 제 1 래치(522)에 유지되는 비디오 신호가, 제 2 래치(523)에 일제히 기록되어, 유지된다. 비디오 신호를 제 2 래치(523)에 모두 송출한 제 1 래치(522)에는, 다시 시프트 레지스터(521)로부터의 타이밍 신호에 따라, 다음 비디오 신호의 기록이 순차로 행해진다. 이 2순째의 1라인 기간 중에는, 제 2 래치(523)에 기록되어 유지되는 비디오 신호가, DA변환 회로(524)에 입력된다.
그리고 DA 변환 회로(524)는, 입력된 디지털의 비디오 신호를 아날로그의 비디오 신호로 변환하고, 신호 선을 통하여 화소부(500) 내의 각 화소에 입력한다.
또한, 신호 선 구동회로(520)는, 시프트 레지스터(521) 대신에, 펄스가 순차로 시프트하는 신호를 출력할 수 있는 다른 회로를 사용하여도 좋다.
또한, 도 7에서는 DA변환 회로(524)의 후단에 화소부(500)가 직접 접속되지만, 본 발명은 이 구성에 한정되지 않는다. 화소부(500)의 전단에, DA 변환 회로(524)로부터 출력된 비디오 신호에 신호 처리를 행하는 회로를 형성할 수 있다. 신호 처리를 행하는 회로의 일례로서, 예를 들면, 파형을 정형할 수 있는 버퍼 등을 들 수 있다.
또한, 리셋 선 구동 회로(530)는 신호 선 구동 회로(520)와 마찬가지로, 시 프트 레지스터(531), 제 1 래치(532), 제 2 래치(533), DA변환 회로(534)를 가진다. 시프트 레지스터(531)에는, 클록 신호 R-CLK, 스타트 펄스 신호 R-SP가 입력된다. 시프트 레지스터(531)는, 이들의 클록 신호 R-CLK 및 스타트 펄스 신호 R-SP에 따라, 펄스가 순차로 시프트하는 타이밍 신호를 생성하고, 제 1 래치(532)에 출력한다. 타이밍 신호의 펄스가 출현하는 순서는, 주사 방향 전환 신호에 따라 바꿔도 좋다. 다만, 리셋 선 구동 회로(530)에 있어서의 타이밍 신호의 펄스가 출현하는 순서는, 신호 선 구동 회로(520)에 있어서의 타이밍 신호의 펄스가 출현하는 순서에 맞추어 결정한다.
제 1 래치(532)에 타이밍 신호가 입력되면, 상기 타이밍 신호의 펄스에 따라, 리셋 신호가 순차로 제 1 래치(532)에 기록되어, 유지된다. 또한, 제 1 래치(532)가 가지는 복수의 기억 회로에 순차로 리셋 신호를 기록하여도 좋지만, 제 1 래치(532)가 가지는 복수의 기억 회로를 여러 그룹으로 분할하고, 상기 그룹마다 병행하여 리셋 신호를 입력하는, 이른바 분할 구동을 행하여도 좋다. 또한, 이 때의 그룹수를 분할수라고 부른다. 예를 들면, 래치 중의기억 회로를 4개의 그룹으로 분할하는 경우, 4분할로 분할 구동할 수 있다.
제 1 래치(532)의 모든 기억 회로에의 리셋 신호의 기록이 한차례 종료될 때까지의 시간을 라인 기간이라고 부른다. 실제로는, 상기 라인 기간에 수평 귀선 기간이 더해지는 기간을 라인 기간에 포함하는 경우도 있다.
1라인 기간이 종료되면, 제 2 래치(533)에 입력되는 래치 신호 R-LS의 펄스에 따라, 제 1 래치(532)에 유지되는 리셋 신호가 제 2 래치(533)에 일제히 기록되 어, 유지된다. 리셋 신호를 제 2 래치(533)에 모두 송출한 제 1 래치(532)에는, 다시 시프트 레지스터(531)로부터의 타이밍 신호에 따라, 다음 리셋 신호의 기록이 순차로 행해진다. 이 2순째의 1라인 기간 중에는, 제 2 래치(533)에 기록되어 유지되는 리셋 신호가, DA 변환 회로(534)에 입력된다.
그리고 DA 변환 회로(534)는, 입력된 디지털의 리셋 신호를 아날로그의 리셋 신호로 변환한다. 아날로그의 리셋 신호의 전위가, 보정용 초기 전위로서 리셋 선을 통하여 화소부(500) 내의 각 화소에 DA 변환 회로(534)로부터 입력된다.
또한, 리셋 선 구동 회로(530)는, 시프트 레지스터(531) 대신에, 펄스가 순차로 시프트하는 신호를 출력할 수 있는 다른 회로를 사용하여도 좋다.
또한, 도 7에서는, DA 변환 회로(534)의 후단에 화소부(500)가 직접 접속되지만, 본 발명은 이 구성에 한정되지 않는다. 화소부(500)의 전단에, DA 변환 회로(534)로부터 출력된 리셋 신호에 신호 처리를 행하는 회로를 형성할 수 있다. 신호 처리를 행하는 회로의 일례로서, 예를 들면, 파형을 정경할 수 있는 버퍼 등을 들 수 있다.
다음, 주사 선 구동 회로(510)의 동작에 대해서 설명한다. 본 발명의 표시 장치에서는, 화소부(500)의 각 화소에 주사 선이 복수 형성된다. 주사 선 구동 회로(510)는 선택 신호를 생성하고, 상기 선택 신호를 복수의 각 주사 선에 입력함으로써, 화소를 라인마다 선택한다. 선택 신호에 의하여 화소가 선택되면, 주사 선의 하나에 게이트가 접속된 스위칭용 트랜지스터가 온이 되고, 화소에의 비디오 신호의 입력이 행해진다. 또한, 선택 신호에 의하여 화소가 선택되면, 주사 선의 하 나에 게이트가 접속된, 보정용 초기 전위의 공급을 제어하는 트랜지스터가 온이 되고, 화소에의 리셋 신호의 입력이 행해진다. 또한, 선택 신호에 의하여 상기 이외에 화소에 형성된 스위칭 소자로서 기능하는 트랜지스터의 스위칭 소자가 제어된다.
또한, 본 실시형태에서는, 복수의 주사 선에 입력되는 선택 신호를 모든 하나의 주사 선 구동 회로(510)로 생성하는 예에 대해서 설명하지만, 본 발명은 이 구성에 한정되지 않는다. 복수의 주사 선 구동 회로(510)로 복수의 주사 선에 입력되는 선택 신호의 생성을 행하여도 좋다.
또한, 화소부(500), 주사 선 구동 회로(510), 신호 선 구동 회로(520), 리셋 선 구동 회로(530)는, 같은 기판에 형성할 수 있지만, 어느 것을 다른 기판에 형성할 수도 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 표시 장치의 전체적인 구성에 대해서 설명한다. 도 8에, 본 실시형태의 표시 장치의 블록도를 일례로서 나타낸다.
도 8에 나타내는 본 발명의 표시 장치는, 복수의 화소를 가지는 화소부(600)와, 복수의 화소를 라인마다 선택할 수 있는 주사 선 구동 회로(610)와, 선택된 라인 내의 화소에의 비디오 신호의 입력을 제어하는 신호 선 구동 회로(620)와, 선택된 라인 내의 화소에의 리셋 신호의 입력을 제어하는 리셋 선 구동 회로(630)를 가진다.
신호 선 구동 회로(620)는, 시프트 레지스터(621)와, 샘플링 회로(622)와, 아날로그 신호를 기억할 수 있는 래치(623)를 적어도 가진다. 시프트 레지스터(621)에 클록 신호 S-CLK와 스타트 펄스 신호 S-SP가 입력된다. 시프트 레니스터(621)는 이들의 클록 신호 S-LCK 및 스타트 펄스 신호 S-SP에 따라, 펄스가 순차로 시프트하는 타이밍 신호를 생성하여, 샘플링 회로(622)에 입력한다. 샘플링 회로(622)에서는, 입력된 타이밍 신호에 따라, 신호 선 구동 회로(620)에 입력된 1라인 기간분의 아날로그의 비디오 신호를 샘플링한다. 그리고 1라인 기간분의 비디오 신호가 모두 샘플링되면, 샘플링된 비디오 신호는 래치 신호 S-LS에 따라 일제히 래치(623)에 출력되어 유지된다. 래치(623)에 유지되는 비디오 신호는, 신호 선을 통하여 화소부(600)에 입력된다.
또한, 본 실시형태에서는, 샘플링 회로(622)에 있어서 1라인 기간분의 비디오 신호를 모두 샘플링한 후에, 일제히 하단(下段)의 래치(623)에 샘플링된 비디오 신호를 입력하는 경우를 예를 들어 설명하지만, 본 발명은 이 구성에 한정되지 않는다. 샘플링 회로(622)에 있어서 각 화소에 대응하는 비디오 신호를 샘플링하면, 1라인 기간분의 비디오 신호가 모두 샘플링되는 것을 기다리지 않고, 그 때마다 하단의 래치(623)에 샘플링된 비디오 신호를 입력하여도 좋다.
또한, 비디오 신호의 샘플링은 대응하는 화소마다 행하여도 좋고, 1라인 내의 화소를 여러 그룹으로 분할하고 각 그룹에 대응하는 화소마다 병행하여 행하여도 좋다.
또한, 도 8에서 래치(623)의 후단에 직접 화소부(600)가 접속되지만, 본 발 명은 이 구성에 한정되지 않는다. 화소부(600)의 전단에, 래치(623)로부터 출력된 아날로그의 비디오 신호에 신호 처리를 행하는 회로를 형성할 수 있다. 신호 처리를 행하는 회로의 일례로서, 예를 들면, 파형을 정경할 수 있는 버퍼 등을 들 수 있다.
그리고, 래치(623)로부터 화소부(600)에 비디오 신호가 입력되는 것과 병행하여, 샘플링 회로(622)는 다음 라인 기간에 대응하는 비디오 신호를 다시 샘플링할 수 있다.
또한, 리셋 선 구동 회로(630)는 신호 선 구동 회로(620)와 같이, 시프트 레지스터(631)와, 샘플링 회로(632)와, 아날로그 신호를 기억할 수 있는 래치(633)를 적어도 가진다. 시프트 레지스터(631)에 클록 신호 R-CLK와, 스타트 펄스 신호 R-SP가 입력된다. 시프트 레지스터(631)는 이들의 클록 신호 R-CLK 및 스타트 펄스 신호 R-SP에 따라, 펄스가 순차로 시프트하는 타이밍 신호를 생성하여, 샘플링 회로(632)에 입력한다. 샘플링 회로(632)에서는, 입력된 타이밍 신호에 따라, 리셋 선 구동 회로(630)에 입력된 1라인 기간분의 아날로그의 리셋 신호를 샘플링한다. 그리고 1라인 기간분의 리셋 신호가 모두 샘플링되면, 샘플링된 리셋 신호는 래치 신호 R-LS에 따라 일제히 래치(633)에 출력되어 유지된다. 래치(633)에 유지되는 리셋 신호의 전위는 보정용 초기 전위로서 리셋 선을 통하여 화소부(600)에 입력된다.
또한, 본 실시형태에서는, 샘플링 회로(632)에 있어서, 1라인 기간분의 리셋 신호를 모두 샘플링한 후에, 일제히 하단의 래치(633)에 샘플링된 리셋 신호를 입 력하는 경우를 예를 들어 설명하지만, 본 발명은 이 구성에 한정되지 않는다. 샘플링 회로(632)에 있어서 각 화소에 대응하는 리셋 신호를 샘플링하면, 1라인 기간분의 비디오 신호가 모두 샘플링되는 것을 기다리지 않고, 그 때마다 하단의 래치(633)에 샘플링된 리셋 신호를 입력하여도 좋다.
또한, 리셋 신호의 샘플링은 대응하는 화소마다 순차로 행하여도 좋고, 1라인 내의 화소를 여러 그룹에 분할하고, 각 그룹에 대응하는 화소마다 병행하여 행하여도 좋다.
또한, 도 8에서 래치(633)의 후단에 직접 화소부(600)가 접속되지만, 본 발명은 이 구성에 한정되지 않는다. 화소부(600)의 전단에, 래치(633)로부터 출력된 아날로그의 리셋 신호에 신호 처리를 행하는 회로를 형성할 수 있다. 신호 처리를 행하는 회로의 일례로서, 예를 들면, 파형을 정경할 수 있는 버퍼 등을 들 수 있다.
그리고, 래치(633)로부터 화소부(600)에 리셋 신호가 입력되는 것과 병행하여 샘플링 회로(632)는 다음 라인 기간에 대응하는 리셋 신호를 다시 샘플링할 수 있다.
다음, 주사 선 구동 회로(610)의 동작에 대해서 설명한다. 본 발명의 표시 장치에서는, 화소부(600)의 각 화소에 주사 선이 복수 형성된다. 주사 선 구동 회로(610)는, 선택 신호를 생성하고, 상기 선택 신호를 복수의 각 주사 선에 입력함으로써, 화소를 라인마다 선택한다. 선택 신호에 의하여 화소가 선택되면, 주사 선의 하나에 게이트가 접속된 스위칭용 트랜지스터가 온이 되고, 화소에의 비디오 신호의 입력이 행해진다. 또한, 선택 신호에 의하여 화소가 선택되면, 주사 선의 하나에 게이트가 접속된, 보정용 초기 전위의 공급을 제어하는 트랜지스터가 온이 되고, 화소에의 리셋 신호의 입력이 행해진다. 또한, 선택 신호에 의하여 상기 이외에 화소에 형성된 스위칭 소자로서 기능하는 트랜지스터의 스위칭이 제어된다.
또한, 본 실시형태에서는, 복수의 주사 선에 입력되는 선택 신호를 모두 하나의 주사 선 구동 회로(610)에 의하여 생성하는 예에 대해서 설명하지만, 본 발명은 이 구성에 한정되지 않는다. 복수의 주사 선 구동 회로(610)에서 복수의 주사 선에 입력되는 선택 신호의 생성을 행하여도 좋다.
또한, 화소부(600), 주사 선 구동 회로(610), 신호 선 구동 회로(620), 리셋 선 구동 회로(630)는, 같은 기판에 형성할 수 있지만, 어느 것을 다른 기판에 형성할 수도 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 1 프레임 기간에 있어서, 초기화 기간, 보정 기간, 표시 기간이 출현하는 타이밍에 대해서 도 9를 사용하여 설명한다.
도 9는, 초기화 기간, 보정 기간, 표시 기간이 출현하는 타이밍을 나타내는 도면이다. 가로축은 시간을 나타내고, 세로축은 주사 선 구동 회로에 의하여 라인마다 선택되는 화소의 주사 방향을 나타낸다.
도 9에서는, 우선 초기화 기간에 있어서, 주사 선 구동 회로에 의하여 각 라인의 화소가 순차로 선택된다. 그리고 선택된 라인의 화소에, 리셋 선 구동 회로 로부터 보정용 초기 전위가 입력된다. 그리고 초기화 기간에 있어서의 보정용 초기 전위의 입력이 종료된 라인의 화소로부터 순차로 보정 기간이 개시되고, 보정용 전압을 취득하기 위한 동작이 행해진다.
보정 기간이 종료되면, 다음에 표시 기간이 개시된다. 표시 기간은, 기록 기간과 발광 기간을 가진다. 기록 기간에 있어서, 주사 선 구동 회로에 의하여 각 라인의 화소가 순차로 선택되면, 선택된 라인의 화소에 신호 선 구동 회로로부터 아날로그의 비디오 신호가 입력된다. 그리고 기록 기간에 있어서, 비디오 신호의 입력이 종료된 라인의 화소로부터 순차로 발광 기간이 되고, 비디오 신호의 전위에 따라 표시된다. 프레임 기간은, 초기화 기간과 보정 기간과 표시 기간을 가지고, 전의 프레임 기간에 있어서의 표시 기간이 종료되면, 다음 프레임 기간의 초기화 기간이 개시된다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 실시형태 4에 나타낸 신호 선 구동 회로의 보다 구체적인 구성에 대해서 설명한다.
도 10에 신호 선 구동 회로의 회로도를 일례로서 나타낸다. 도 10에 나타내는 신호 선 구동 회로는, 시프트 레지스터(801)와 제 1 래치(802)와, 제 2 래치(803)와, DA 변환 회로(804)를 가진다.
시프트 레지스터(801)는, 복수의 지연(delay)형 플립플롭(DFF)(805)을 가진다. 그리고 시프트 레지스터(801)는, 입력된 스타트 펄스 신호 S-SP 및 클록 신호 S-CLK에 따라, 순차로 펄스가 시프트한 타이밍 신호를 생성하여, 후단(後段)의 제 1 래치(802)에 입력한다.
제 1 래치(802)는, 복수의 기억 회로(LAT)(806)를 가진다. 기억 회로(806)의 수는, 화소부에 있어서의 1라인의 화소수에, 비디오 신호의 비트수를 곱한 수와 일치하는 수 또는 그 보다 큰 수인 것이 바람직하다. 또한, 도 10에서는 비디오 신호의 비트 수가 3인 경우를 예시하지만, 비디오 신호의 비트 수는, 이것에 한정되지 않는다. 그리고 제 1 래치(802)는, 입력된 타이밍 신호의 펄스에 따라, 비디오 신호를 순차로 샘플링하고, 기억 회로(806)에 샘플링한 비디오 신호의 데이터를 기록한다.
제 2 래치(803)는 복수의 기억 회로(LAT)(807)를 가진다. 기억 회로(807)의 수는, 화소부에 있어서의 1라인의 화소 수에, 비디오 신호의 비트 수를 곱은 수와 일치하는 수 또는 그 보다 큰 수가 바람직하다. 제 1 래치(802)에 있어서 기억 회로(806)에 기록된 데이터는, 래치 신호 S-LS에 따라 제 2 래치(803)가 가지는 기억 회로(807)에 기록되어, 유지된다.
그리고, 기억 회로(807)에 있어서 유지되는 데이터는, 비디오 신호로서 후단의 DA 변환 회로(804)에 입력된다. DA 변환 회로(804)는, 입력된 디지털의 비디오 신호를 아날로그로 변환하여, 후단의 화소부에 입력한다.
또한, 본 실시형태에서는 신호 선 구동 회로의 구성에 대해서 설명하지만, 리셋 선 구동 회로도 도 10에 나타낸 신호 선 구동 회로와 같은 구성을 가져도 좋다. 다만, 리셋 선 구동 회로의 경우, 비디오 신호를 대신에 리셋 신호, 스타트 펄스 신호 S-SP 및 클록 신호 S-CLK 대신에 스타트 펄스 신호 R-SP 및 클록 신호 R-CLK, 래치 신호 S-LS를 대신에 래치 신호 R-LS를 사용한다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 1]
본 실시예에서는, 본 발명의 표시 장치의 제작 방법에 대해서 설명한다. 또한, 본 실시예에서는 박막 트랜지스터(TFT)를 반도체 소자의 일례로서 나타내지만, 본 발명의 표시 장치에 사용되는 반도체 소자는 이것에 한정되지 않는다. 예를 들면, TFT 이외에, 기억 소자, 다이오드, 저항, 코일, 용량, 인덕터 등을 사용할 수 있다.
우선, 도 11a에 나타내는 바와 같이, 내열성을 가지는 기판(700) 위에 절연막(701), 박리층(702), 절연막(703), 반도체 막(704)을 순차로 형성한다. 절연막(701), 박리층(702), 절연막(703) 및 반도체 막(704)은 연속적으로 형성할 수 있다.
기판(700)으로서 예를 들면, 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판, 석영 기판, 세라믹스 기판 등을 사용할 수 있다. 또한, 스테인리스 기판을 포함하는 금속 기판, 또는 실리콘 기판 등의 반도체 기판을 사용하여도 좋다. 플라스틱 등의 가요성을 가지는 합성 수지로 이루어지는 기판은, 상기 기판과 비교하여 내열 온도가 일반적으로 낮은 경향이 있지만, 제작 공정에 있어서의 처리 온도에 견딜 수 있으면, 사용할 수 있다.
플라스틱 기판으로서 폴리에틸렌테레프탈레이트(PET)로 대표되는 폴리에스테 르, 폴리에테르술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 폴리아미드계 합성 수지, 폴리에테르에테르케톤(PEEK), 폴리설폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴부타디엔스틸렌수지, 폴리염화비닐, 폴리프로필렌, 폴리아세트산비닐, 아크릴수지 등을 들 수 있다.
또한, 본 실시예에서는, 박리층(702)를 기판(700) 위의 전면에 형성하지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 포토리소그래피법 등을 사용하여, 기판(700) 위에 있어서 박리층(702)을 부분적으로 형성하여도 좋다.
절연막(701), 절연막(703)은, CVD법이나 스퍼터링법 등을 사용하여, 산화규소, 질화규소, 산화질화규소(SiOxNy)(x>y>0), 질화산화규소(SiNxOy)(x>y>0) 등의 절연성을 가지는 재료를 사용하여 형성한다.
절연막(701), 절연막(703)은, 기판(700) 중에 포함되는 Na 등의 알칼리 금속이나 알칼리 토류 금속이 반도체 막(704) 중에 확산하여 TFT 등의 반도체 소자의 특성에 악영향을 미치는 것을 방지하기 위해서 형성한다. 또한, 절연막(703)은, 박리층(702)에 포함되는 불순물 원소가 반도체 막(704) 중에 확산하는 것을 방지하고, 후의 반도체 소자를 박리하는 공정에 있어서, 반도체 소자를 보호하는 역할도 가진다. 또한, 절연막(703)에 의하여 박리층(702)에 있어서의 박리가 용이하게 되거나, 또는 후의 박리 공정에 있어서 반도체 소자나 배선에 균열이나 대미지가 생기는 것을 방지할 수 있다.
절연막(701), 절연막(703)은 단수의 절연막을 사용한 것이라도, 복수의 절연막을 적층하여 사용한 것이라도 좋다. 본 실시예에서는 막 두께 100nm의 산화질화규소막, 막 두께 50nm의 질화산화규소막, 막 두께 100nm의 산화질화규소막을 순차로 적층하여 절연막(703)을 형성하지만, 각 막의 재질, 막 두께, 적층수는 이것에 한정되지 않는다. 예를 들면, 하층의 산화질화규소막 대신에, 막 두께 0.5μm 내지 3μm의 실록산계수지를 스핀 코팅법, 슬릿코팅법, 액적토출법, 인쇄법 등에 의해서 형성하여도 좋다. 또한, 중층의 질화산화규소막 대신에, 질화규소막을 사용하여도 좋다. 또한, 상층의 산화질화규소막 대신에, 산화규소막을 사용하여도 좋다. 또한, 각각의 막 두께는 0.05μm 내지 3μm로 하는 것이 바람직하고, 그 범위로부터 자유롭게 선택할 수 있다.
혹은, 박리층(702)에 가장 가까운 절연막(703)의 하층(下層)을 산화질화규소막 또는 산화규소막으로 형성하고, 중층(中層)을 실록산계 수지로 형성하고, 상층(上層)을 산화규소막으로 형성하여도 좋다.
또한, 실록산계수지는, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계수지는 치환기에 수소 이외에, 불소, 알킬기, 또는 방향족탄화수소 중, 적어도 1종을 기져도 좋다.
산화규소막은 실란과 산소의 혼합 가스, 또는 TEOS(테트라에톡시실란)와 산소의 혼합가스 등을 사용하여, 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD 등의 방법에 의해서 형성할 수 있다. 또한, 질화규소막은 대표적으로는 실란과 암모니아의 혼합 가스를 사용하여, 플라즈마 CVD에 의해서 형성할 수 있다. 또한, 산화질화규소막, 질화산화규소막은 대표적으로는 실란과 산화질소의 혼합가스를 사용하여, 플라즈마 CVD에 의해서 형성할 수 있다.
박리층(702)은 금속막, 금속산화막, 금속막과 금속산화막을 적층하여 형성되는 막을 사용할 수 있다. 금속막과 금속산화막은 단층이어도 좋고, 복수의 층이 적층된 적층 구조를 가져도 좋다. 또한, 금속막이나 금속산화막 이외에, 금속질화물이나 금속산화질화물을 사용하여도 좋다. 박리층(702)은 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법 등을 사용하여 형성할 수 있다.
박리층(702)에 사용되는 금속으로서는 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오븀(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os) 또는 이리듐(Ir) 등을 들 수 있다. 박리층(702)은 상기 금속으로 형성된 막 이외에, 상기 금속을 주성분으로 하는 합금으로 형성된 막, 또는 상기 금속을 포함하는 화합물을 사용하여 형성된 막을 사용하여도 좋다.
또한, 박리층(702)은 규소(Si) 단체로 형성된 막을 사용하여도 좋고, 규소(Si)를 주성분으로 하는 화합물로 형성된 막을 사용하여도 좋다. 또는, 규소(Si)와 상기 금속을 포함하는 합금으로 형성된 막을 사용하여도 좋다. 규소를 포함하는 막은 비정질, 미결정, 다결정의 어느 것이어도 좋다.
박리층(702)은 상술한 막을 단층으로 사용하여도 좋고, 상술한 복수의 막을 적층하여 사용하여도 좋다. 금속막과 금속산화막이 적층된 박리층(702)은 기초가 되는 금속막을 형성한 후, 상기 금속막의 표면을 산화 또는 질화시킴으로써 형성할 수 있다. 구체적으로는, 산소 분위기 중 또는 산화질소 분위기 중에서 기초가 되는 금속막에 플라즈마처리를 하거나, 산소 분위기 중 또는 산화질소 분위기 중에서 금속막에 가열처리를 하거나 하면 좋다. 또한, 기초가 되는 금속막 위에 접하도록, 산화규소막 또는 산화질화규소막을 형성하는 것이어도 금속막의 산화를 행할 수 있다. 또한, 기초가 되는 금속막 위에 접하도록, 산화질화규소막 또는 질화규소막을 형성함으로써, 질화를 행할 수 있다.
금속막의 산화 또는 질화를 행하는 플라즈마 처리로서 플라즈마 밀도가 1×1011cm-3 이상, 바람직하게는 1×1011cm-3 내지 9×1015cm-3 이하이고, 마이크로파(예를 들면, 주파수 2.45GHz) 등의 고주파를 사용한 고밀도 플라즈마 처리를 행하여도 좋다.
또한, 기초가 되는 금속막의 표면을 산화함으로써, 금속막과 금속산화막이 적층한 박리층(702)을 형성하도록 하여도 좋지만, 금속막을 형성한 후에 금속산화막을 별도로 형성하도록 하여도 좋다. 예를 들면, 금속으로서 텅스텐을 사용하는 경우, 스퍼터링법이나 CVD법 등에 의해 기초가 되는 금속막으로서 텅스텐막을 형성한 후, 상기 텅스텐막에 플라즈마 처리를 한다. 이것에 따라, 금속막에 상당하는 텅스텐막과, 상기 금속막에 접하여, 또한 텅스텐의 산화물로 형성된 금속산화막을 형성할 수 있다.
또한, 텅스텐의 산화물은 WOx로 표시된다. x는 2이상 3이하의 범위 내에 있고, x가 2인 경우(WO2), x가 2.5인 경우(W2O5), x가 2.75인 경우(W4O11), x가 3인 경 우(WO3)가 된다. 텅스텐의 산화물을 형성하는 것에 있어서 x의 값에 특별히 제약은 없고, 에칭레이트 등을 기초로 x의 값을 결정하면 좋다.
반도체 막(704)은 절연막(703)을 형성한 후, 대기에 노출시키지 않고 형성하는 것이 바람직하다. 반도체 막(704)의 막 두께는 20nm 내지 200nm(바람직하게는 40nm 내지 170nm, 바람직하게는, 50nm 내지 150nm)로 한다. 또한, 반도체 막(704)은 비정질 반도체이라도 좋고, 세미 아모퍼스 반도체이라도 좋고, 다결정 반도체이라도 좋다. 또한, 반도체는 규소뿐만 아니라 실리콘게르마늄도 사용할 수 있다. 실리콘게르마늄을 사용하는 경우, 게르마늄의 농도는 0.01atomic% 내지 4.5atomic% 정도인 것이 바람직하다.
또한, 세미 아모퍼스 반도체는, 비정질 반도체와 결정 구조를 가지는 반도체(단결정, 다결정을 포함한다)의 중간적인 구조의 반도체를 포함하는 막이다. 이 세미 아모퍼스 반도체는, 자유 에너지적으로 안정한 제 3 상태를 가지는 반도체이며, 단거리 질서를 가지고 격자 뒤틀림을 가지는 결정질의 것이며, 그 입경을 0.5nm 내지 20nm로서 비단결정 반도체 중에 분산시켜 존재시키는 것이 가능하다. 세미 아모퍼스 반도체는, 그 라만 스펙트럼이 520cm-1보다 저파수 측에 시프트하고, 또한, X선 회석에서는, Si 결정 격자에 유래하다고 하는 (111), (220)의 회석 피크가 관측된다. 또한, 미결합수(未結合手)(댕글링 본드)를 종단화(終端化)시키기 위해서 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함시킨다. 여기서는, 편의상, 이러한 반도체를 세미 아모퍼스 반도체(SAS)라고 부른다. 또한, 헬 륨, 아르곤, 크립톤, 네온 등의 희소 가스 원소를 포함시키고 격자 뒤틀림을 더 촉진시킴으로써, 안정성이 높아지고, 양호한 세미 아모퍼스 반도체가 얻어진다.
또한, SAS는 규소를 포함하는 기체를 글로 방전 분해함으로써 얻을 수 있다. 대표적인 규소를 포함하는 기체로서는, SiH4이며, 그 이외에도 Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 또한, 수소나 수소에 헬륨, 아르곤, 크립톤, 네온 중으로부터 선택된 1종 또는 복수 종의 희소 가스 원소를 가한 가스이며, 이 규소를 포함하는 기체를 희석하여 사용함으로써, SAS의 형성을 용이한 것으로 할 수 있다. 희석률은, 2배 내지 1000배의 범위로 규소를 포함하는 기체를 희석하는 것이 바람직하다. 또한, 규소를 포함하는 기체 중에, CH4, C2H6 등의 탄화물 기체, GeH4, GeF4 등의 게르마늄화 기체, F2 등을 혼입시켜, 에너지 밴드 폭을 1.5eV 내지 2.4eV, 또는 0.9eV 내지 1.1eV로 조절하여도 좋다.
예를 들면, SiH4에 H2를 첨가한 가스를 사용하는 경우, 혹은 SiH4에 F2를 첨가한 가스를 사용하는 경우, 형성한 세미 아모퍼스 반도체를 사용하여 TFT를 제작하면, 상기 TFT의 임계값 이하의 값 계수(S값)를 0.35V/dec 이하, 대표적으로는, 0.25V/dec 내지 0.09V/dec로 하고, 이동도를 10cm2/Vsec로 할 수 있다.
또한, 반도체 막(704)은, 공지의 기술에 의하여 결정화하여도 좋다. 공지의 결정화 방법으로서는, 레이저 광을 사용한 레이저 결정화법, 촉매 원소를 사용하는 결정화법이 있다. 혹은, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조 합하여 사용할 수도 있다. 또한, 기판(700)으로서 석영과 같은 내열성이 뛰어난 기판을 사용하는 경우, 전열로(電熱爐)를 사용한 열 결정화 방법, 적외광을 사용한 램프 어닐링 결정화법, 촉매 원소를 사용하는 결정화법, 950℃ 정도의 고온 어닐링을 조합한 결정법을 사용하여도 좋다.
예를 들면, 레이저 결정화를 사용하는 경우, 레이저 결정화를 하기 전에, 레이저에 대한 반도체 막(704)의 내성을 높이기 위해서, 550℃, 4시간의 가열 처리를 상기 반도체 막(704)에 대해서 행한다. 그리고, 연속 발진을 행할 수 있는 고체 레이저를 사용하여, 기본파의 제 2 고조파 내지 제 4 고조파의 레이저 광을 조사함으로써, 대립경의 결정을 얻을 수 있다. 예를 들면, 대표적으로는, Nd:YVO4 레이저(기본파 1064nm)의 제 2 고조파(기본파 532nm)나 제 3 고조파(355nm)를 사용하는 것이 바람직하다. 구체적으로는 연속발진의 YVO4 레이저로부터 사출된 레이저 광을 비선형 광학 소자에 의해 고조파로 변환하여, 출력 10W의 레이저 광을 얻는다. 그리고, 바람직하게는 광학계에 의해 조사면에서 직사각 형상 또는 타원 형상의 레이저 광으로 성형하여, 반도체 막(704)에 조사한다. 이 때의 파워 밀도는 0.01MW/㎠ 내지 100MW/㎠ 정도(바람직하게는 0.1MW/㎠ 내지 10MW/㎠)가 필요하다. 그리고, 주사 속도를 10cm/sec 내지 2000cm/sec 정도로 하여 조사한다.
연속발진의 기체 레이저로서 Ar 레이저, Kr 레이저 등을 사용할 수 있다. 또한, 연속발진의 고체 레이저로서 YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 포스테라이트(Mg2SiO4) 레이저, GdVO4 레이저, Y2O3 레이저, 유리 레이저, 루 비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저 등을 사용할 수 있다.
또한 펄스발진의 레이저로서 예를 들면 Ar 레이저, Kr 레이저, 엑시머 레이저, CO2 레이저, YAG 레이저, Y2O3 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저 또는 금 증기 레이저를 사용할 수 있다.
또한, 펄스발진의 레이저광의 발진주파수를 10MHz 이상으로 하여, 보통 사용되고 있는 수십Hz 내지 수백Hz의 주파수 대역보다도 현저하게 높은 주파수 대역을 사용하여 레이저 결정화를 행하여도 좋다. 펄스발진으로 레이저 광을 반도체 막(704)에 조사하여 반도체 막(704)이 완전히 용융하고 나서 고화할 때까지의 시간은 수십nsec 내지 수백nsec라고 한다. 따라서 상기 주파수를 사용함으로써, 반도체 막(704)이 레이저 광에 의해서 용융하고 나서 고화할 때까지, 다음의 펄스의 레이저 광을 조사할 수 있다. 따라서, 반도체 막(704) 중에서 고액(固液) 계면을 연속적으로 이동시킬 수 있기 때문에, 주사방향을 향해서 연속적으로 성장한 결정립을 가지는 반도체 막(704)이 형성된다. 구체적으로는 포함되는 결정립의 주사방향에서의 폭이 10㎛ 내지 30㎛, 주사방향에 대하여 수직의 방향에서의 폭이 1㎛ 내지 5㎛ 정도의 결정립의 집합을 형성할 수 있다. 상기 주사방향을 따라 연속적으로 성장한 단결정의 결정립을 형성함으로써, 적어도 TFT의 채널방향에는 결정립계가 거의 존재하지 않는 반도체 막(704)의 형성이 가능해진다.
또한, 레이저 결정화는 연속발진의 기본파의 레이저 광과 연속발진의 고조파 의 레이저 광을 병행하여 조사하도록 하여도 좋고, 연속발진의 기본파의 레이저 광과 펄스발진의 고조파의 레이저 광을 병행하여 조사하도록 하여도 좋다.
또한, 희소 가스나 질소 등의 불활성 가스 분위기 중에서 레이저 광을 조사하도록 하여도 좋다. 이것에 의해, 레이저 광 조사에 의한 반도체 표면의 거칠기를 억제할 수 있어, 계면 준위 밀도의 편차에 의해서 생기는 임계값의 편차를 억제할 수 있다.
상술한 레이저 광의 조사에 의해, 결정성이 더욱 높아진 반도체 막(704)이 형성된다. 또한, 미리 반도체 막(704)에, 스퍼터링법, 플라즈마 CVD법, 열 CVD법 등으로 형성한 다결정 반도체를 사용하도록 하여도 좋다.
또한 본 실시예에서는 반도체 막(704)을 결정화하고 있지만, 결정화하지 않고 비정질 반도체 막 또는 미결정 반도체 막인 채로, 후술하는 프로세스로 진행하여도 좋다. 비정질 반도체, 미결정 반도체를 사용한 TFT는 다결정 반도체를 사용한 TFT보다도 제작공정이 적은 만큼, 비용을 억제하여, 수율을 높게 할 수 있다고 하는 장점을 가지고 있다.
비정질 반도체는 규소를 포함하는 기체를 글로 방전 분해함으로써 얻을 수 있다. 규소를 포함하는 기체로서는 SiH4, Si2H6을 들 수 있다. 이 규소를 포함하는 기체를 수소, 수소 및 헬륨으로 희석하여 사용하여도 좋다.
다음, 반도체 막(704)에 대해서 p형을 부여하는 불순물 원소 또는 n형을 부여하는 불순물 원소를 저농도로 첨가하는 채널 도핑을 행한다. 채널 도핑은 반도 체 막(704) 전체에 대해서 행하여도 좋고, 반도체 막(704)의 일부에 대해서 선택적으로 행하여도 좋다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)나 갈륨(Ga) 등을 사용할 수 있다. n형을 부여하는 불순물 원소로서는, 인(P)이나 비소(As) 등을 사용할 수 있다. 여기서는, 불순물 원소로서, 붕소(B)를 사용하여, 상기 붕소가 1×1016/cm3 내지 5×1017/cm3의 농도로 포함되도록 첨가한다.
다음에, 도 11b에 나타내는 바와 같이, 반도체 막(704)을 소정의 형상으로 가공(패터닝)하여, 섬 형상의 반도체 막(705 내지 708)을 형성한다. 그리고 도 11c에 나타내는 바와 같이, 섬 형상의 반도체 막(705 내지 708)을 사용한 TFT(709 내지 712)는, 공지의 방법을 사용하여 제작할 수 있다.
다음에 도 12a에 나타내는 바와 같이, TFT(709 내지 712)를 덮도록 절연막(713)을 형성한다. 절연막(713)은 반드시 형성할 필요는 없지만, 절연막(713)을 형성함으로써 알칼리금속이나 알칼리 토류 금속 등의 불순물이 TFT(709 내지 712)로 침입하는 것을 방지할 수 있다. 구체적으로 절연막(713)으로서 질화규소, 질화산화규소, 질화알루미늄, 산화알루미늄, 산화규소 등을 사용하는 것이 바람직하다. 본 실시예에서는, 막 두께 600nm 정도의 산화질화규소막을 절연막(713)으로서 사용한다. 이 경우, 상기 수소화의 공정은 상기 산화질화규소막을 형성한 후에 행하여도 좋다.
다음에, TFT(709 내지 712)를 덮도록, 절연막(713) 위에 절연막(714)을 형성한다. 절연막(714)은 폴리이미드, 아크릴, 벤조사이클로부텐, 폴리아미드, 에폭시 등의, 내열성을 가지는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, 산화규소, 질화규소, 산화질화규소, 질화산화규소, PSG(인유리), BPSG(인붕소유리), 알루미나 등을 사용할 수 있다. 실록산계 수지는 치환기에 수소 이외에, 불소, 알킬기, 또는 방향족탄화수소 중 적어도 1종을 가져도 좋다. 또한, 이들의 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(714)을 형성하여도 좋다.
절연막(714)의 형성에는 그 재료에 따라, CVD법, 스퍼터링법, SOG법, 스핀 코팅법, 딥법, 스프레이 도포, 액적토출법(잉크젯법, 스크린인쇄, 오프셋인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
다음에 섬 형상의 반도체 막(705 내지 708)이 각각 일부 노출하도록 절연막(713) 및 절연막(714)에 개구부를 형성한다. 그리고, 상기 개구부를 통하여 삼 형상의 반도체 막(705 내지 708)에 접하는 도전막(725 내지 732)을 형성한다. 개구부를 형성할 때의 에칭에 사용되는 가스는 CHF3과 He의 혼합가스를 사용하였지만, 이것에 한정되지 않는다.
도전막(725 내지 732)은 CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 구체적으로 도전막(725 내지 732)으로서 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오듐(Nd), 탄소(C), 규소(Si) 등을 사용할 수 있다. 또한 상기 금속을 주성분으로 하는 합금을 사용하여도 좋고, 상기 금속을 포함하는 화합물을 사용하여도 좋 다. 도전막(725 내지 732)은 상기 금속이 사용된 막을 단층 또는 복수 적층으로 형성할 수 있다.
알루미늄을 주성분으로 하는 합금의 예로서 알루미늄을 주성분으로 하여 니켈을 포함하는 것을 들 수 있다. 또한, 알루미늄을 주성분으로 하여, 니켈과, 탄소 또는 규소의 한쪽 또는 양쪽을 포함하는 것도 예로서 들 수 있다. 알루미늄이나 알루미늄실리콘은 저항치가 낮고, 싼값이기 때문에, 도전막(725 내지 732)을 형성하는 재료로서 최적이다. 특히 알루미늄실리콘(Al-Si)막은 도전막(725 내지 732)을 패터닝할 때, 레지스트 베이크에서의 힐록(hillock)의 발생을 알루미늄막과 비교하여 방지할 수 있다. 또한, 규소(Si) 대신에, 알루미늄막에 0.5 중량% 정도의 Cu를 혼입시켜도 좋다.
도전막(725 내지 732)은, 예를 들면, 배리어 막과 알루미늄실리콘(A1-Si)막과 배리어 막의 적층 구조, 배리어 막과 알루미늄실리콘(Al-Si)막과 질화티타늄 막과 배리어 막의 적층 구조를 채용하면 좋다. 또한, 배리어 막은, 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물을 사용하여 형성된 막이다. 알루미늄실리콘(Al-Si)막을 사이에 끼우도록 배리어 막을 형성하면, 알루미늄이나 알루미늄실리콘의 힐록의 발생을 더욱 방지할 수 있다. 또한, 환원성이 높은 원소인 티타늄을 사용하여 배리어 막을 형성하면, 섬 형상의 반도체 막(705 내지 708) 위에 얇은 산화막이 생겼다고 해도, 배리어 막에 포함되는 티타늄이 이 산화막을 환원하여, 도전막(725 내지 732)과 섬 형상의 반도체 막(705 내지 708)이 양호한 콘택트를 취할 수 있다. 또한, 배리어 막을 복수 적층하도록 하여 사용하여도 좋다. 이 경우, 예를 들면, 도전막(725 내지 732)을 티타늄, 질화티타늄, 알루미늄실리콘, 티타늄, 질화티타늄의 5층 구조로 할 수 있다.
또한, 도전막(725, 726)은 n채널형 TFT(709)의 고농도 불순물 영역(715)에 접속된다. 도전막(727, 728)은 n채널형 TFT(710)의 고농도 불순물 영역(716)에 접속되어 있다. 도전막(729, 730)은 n채널형 TFT(711)의 고농도 불순물 영역(717)에 접속된다. 도전막(731, 732)은, p채널형 TFT(712)의 고농도 불순물 영역(718)에 접속된다.
다음, 도 12b에 나타내는 바와 같이, 도전막(725 내지 732)을 덮도록, 절연막(714) 위에 보호층(740)을 형성한 후, 보호층(740)에 시트재(741)를 점착시킨다. 보호층(740)은, 후에 박리층(702)을 경계로 하여 기판(700)을 박리할 때에, 절연막(714), 도전막(725 내지 732)을 보호할 수 있는 재료를 사용한다. 예를 들면, 물 또는 알코올류에 용해할 수 있는 에폭시계, 아크릴레이트계, 실리콘계의 수지를 전면에 도포함으로써, 보호층(740)을 형성할 수 있다.
본 실시예에서는, 스핀코팅법으로 수용성 수지(TOAGOSEI CO., LTD.제 : VL-WSHL10)를 막 두께 30μm가 되도록 절연막(714) 및 도전막(725 내지 732) 위에 도포하고, 임시 경화시키기 위해서 2분간의 노광을 행한 후, 자외선을 이면으로부터 2.5분, 표면으로부터 10분, 합계 12.5분의 노광을 행하여 본 경화시켜, 보호층(740)을 형성한다. 또한, 복수의 유기수지를 적층하는 경우, 유기수지끼리는 사용하는 용매에 따라, 도포 또는 소성할 때에 일부 용해하거나, 밀착성이 지나치게 높아지는 등의 우려가 있다. 따라서, 절연막(714)과 보호층(740)을 함께 동일의 용매에 용해할 수 있는 유기 수지를 사용하는 경우, 후의 공정에 있어서 보호층(740)의 제거가 순조롭게 행해지도록, 절연막(714)을 덮도록 무기 절연막(질화규소막, 질화산화규소막, AlNx막, 또는 AlNxOY막)을 형성하는 것이 바람직하다.
다음에 도 12c에 나타내는 바와 같이, 절연막(703)으로부터 절연막(714) 위에 형성된 도전막(725 내지 732)까지의, TFT로 대표되는 반도체 소자나 각종 도전막을 포함하는 층(이하, 소자층(742)이라고 기재한다)과, 보호층(740) 및 시트재(741)를 기판(700)으로부터 박리한다. 본 실시예에서는, 물리적인 힘을 사용하여 기판(700)으로부터 소자층(742)과, 보호층(740)을 박리한다. 박리층(702)은, 모두 제거하지 않고 일부가 잔존한 상태라도 좋다. 상기 박리는, 예를 들면, 사람의 손이나 그립 툴(grip tool)에 의해 벗겨내는 처리나, 롤러를 회전시키면서 분리하는 처리에 의하여 행할 수 있다.
본 실시예에서는, 박리층에 금속 산화막을 사용하여, 물리적 수단에 의하여 소자층(742)을 박리하는 방법을 사용하지만, 본 발명에서 사용되는 박리 방법은 이것에 한정되지 않는다. 예를 들면, 투광성을 가지는 기판(700)을 사용하고, 박리층(702)에 수소를 포함하는 비정질 규소를 사용하고, 기판(700) 측으로부터 박리층(702)에 레이저 빔을 조사하여 비정질 규소에 포함되는 수소를 기화시켜, 기판(700)을 소자층(742)으로부터 박리하는 방법을 사용하여도 좋다.
또한, 상기 박리는 박리층(702)의 에칭을 사용한 방법으로 행하여도 좋다. 이 경우, 박리층(702)이 일부 노출되도록 홈을 형성한다. 홈은 다이싱, 스크라이 빙, UV광을 포함하는 레이저광을 사용한 가공, 포토리소그래피법 등에 의하여 형성된다. 홈은 박리층(702)이 노출하는 정도의 깊이를 가지면 좋다. 그리고, 에칭 가스로서 불화 할로겐을 사용하고, 상기 가스를 홈을 통해 도입한다. 본 실시예에서는, 예를 들면, CIF3(3불화 염소)을 사용하고, 온도:350℃, 유량:300sccm, 기압:800Pa, 시간:3h의 조건으로 행한다. 또한, CIF3 가스에 질소를 혼합한 가스를 사용하여도 좋다. CIF3 등의 불화 할로겐을 사용함으로써, 박리층(702)이 선택적으로 에칭되어, 기판(700)을 소자층(742)으로부터 박리할 수 있다. 또한, 불화 할로겐은 기체라도 액체라도 좋다.
또한, 기판을 기계적으로 연마하여 제거하는 방법이나, 기판을 HF 등의 용액을 사용하여 용해하여 기판을 제거하는 방법을 사용함으로써, 소자층(742)을 기판(700)으로부터 박리할 수 있다. 이 경우, 박리층(702)을 사용할 필요는 없다.
다음에, 도 13a에 나타내는 바와 같이, 상기 소자층(742)의 박리에 의하여 노출한 면측에 지지 기판(743)을 점착시킨다. 그리고, 소자층(742) 및 보호층(740)을 시트재(741)로부터 박리한 후, 보호층(740)을 제거한다.
지지 기판(743)으로서, 예를 들면, 바륨 보로실리케이트 유리 또는 알루미노 보로실리케이트 유리 등의 유리 기판, 가요성을 가지는 종이 또는 플라스틱 등의 유기재료를 사용할 수 있다. 또는, 지지 기판(743)으로서 가요성 무기재료를 사용해도 좋다. 플라스틱 기판은 극성기를 포함하는 폴리노보넨(polynorbornene)으로부터 이루어지는 ARTON(JSR 제)를 사용할 수 있다. 또한, 폴리에틸렌 테레프탈레 이트(PET)로 대표되는 폴리에스테르, 폴리에테르술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 폴리아미드계 수지, 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아클릴로니트릴-부타디엔-스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리초산비닐, 아크릴 수지 등을 들 수 있다.
다음에, 절연막(714) 및 도전막(725 내지 732)을 덮도록, 후에 화소 전극(745)이 되는 도전막을 형성한다. 본 실시예에서는, 스퍼터링법을 사용하여, 산화규소를 포함하는 인듐주석산화물(ITSO)로 투광성을 가지는 도전막을 형성한다. 또한, ITSO 이외에도, 인듐주석산화물(ITO), 산화아연(ZnO), 산화인듐아연(IZO), 갈륨을 첨가한 산화아연(GZO) 등, ITSO 이외의 투광성 산화물 도전 재료를 도전막으로 사용하여도 좋다. 또한, 상기 도전막으로서, 투광성 산화물 도전 재료 이외에도, 예를 들면, 질화티타늄, 질화지르코늄, Ti, W, Ni, Pt, Cr, Ag, Ar 등의 하나 또는 복수로 이루어지는 단층막 이외에, 질화티타늄과 알루미늄을 주성분으로 하는 막과의 적층, 질화티타늄막과 알루미늄을 주성분으로 하는 막과 질화티타늄막의 3층 구조 등을 사용할 수 있다. 다만, 투광성 산화물 도전 재료 이외의 재료로 화소 전극(745) 측에서 빛을 추출하는 경우, 빛이 투과하는 정도의 막 두께(바람직하게는, 5nm 내지 30nm 정도)로 형성한다.
ITSO를 사용하는 경우, 타깃으로서 ITO에 산화규소가 2 중량% 내지 10 중량% 포함된 것을 사용할 수 있다. 구체적으로는, 본 실시예에서는, In2O3와, SnO2와, SiO2가 85:10:5의 중량%의 비율로 포함하는 타깃을 사용하여, Ar의 유량을 50sccm, O2의 유량을 3sccm, 스퍼터링 압력을 0.4Pa, 스퍼터링 전력을 1kW, 성막 속도를 30nm/min로 하여, 105nm의 막 두께로 도전막을 형성한다.
또한, 화소 전극(745)이 되는 도전막에, 도전성 고분자(도전성 폴리머라고도 한다)를 포함하는 도전성 조성물을 사용할 수도 있다. 도전성 조성물은, 화소 전극(745)이 되는 도전막의 시트 저항이 10000Ω/□ 이하, 파장이 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 포함되는 도전성 고분자의 저항률이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 이른바 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들면, π전자 공액계 도전성 고분자로서, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 이들의 2종 이상의 공중합체 등을 들 수 있다.
공액계 도전성 고분자의 구체예로서는, 폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-히드록시피롤), 폴리(3-메틸-4-히드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥톡시피롤), 폴리(3-카르복실피롤), 폴리(3-메틸-4-카르복실피롤), 폴리N-메틸피롤, 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥톡시티오펜), 폴리(3-카르복실티오펜), 폴리(3-메틸-4-카르복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린슬폰산), 폴리(3-아닐린슬폰산) 등을 들 수 있다.
상기 도전성 고분자를 단독으로 도전성 조성물로서 화소 전극(745)에 사용하여도 좋고, 도전성 조성물의 막 두께의 균일성이나 막 강도 등의 막 특성을 조정하기 위해서 유기 수지를 첨가하여 사용할 수 있다.
유기 수지로서는, 도전성 고분자와 상용(相溶) 또는 혼합 분산이 가능하면 열 경화성 수지라도 좋고, 열 가소성 수지라도 좋고, 광 경화성 수지라도 좋다. 예를 들면, 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트 등의 폴리에스테르계 수지, 폴리이미드, 폴리아미드-이미드 등의 폴리이미드계 수지, 폴리아미드6, 폴리아미드66, 폴리아미드12, 폴리아미드11 등의 폴리아미드 수지, 폴리비닐리덴플루오르화물, 폴리비닐플루오르화물, 폴리테트라플루오르에틸렌, 에틸렌-테트라플루오르에틸렌 공중합체, 폴리클로로트리플루오로에틸렌 등의 불소 수지, 폴리비닐알코올, 폴리비닐에텔, 폴리비닐부티랄, 폴리아세트산비닐, 폴리염화비닐 등의 비닐 수지, 에폭시 수지, 크실렌 수지, 아라미드 수지, 폴리우레탄계 수지, 폴리우레아계 수지, 멜라민 수지, 페놀계 수지, 폴리에테르, 아크릴계 수지 및 이들의 공중합체 등을 들 수 있다.
또한, 도전성 조성물의 전기 전도도를 조정하기 위해서, 도전성 조성물에 억셉터성 또는 도너성 도펀트를 도핑함으로써, 공액 도전성 고분자의 공액 전자의 산 화 환원 전위를 변화시켜도 좋다.
억셉터성 도펀트로서는, 할로겐 화합물, 루이스 산, 프로톤 산, 유기시아노 화합물, 유기 금속 화합물 등을 사용할 수 있다. 할로겐 화합물로서는, 염소, 브롬, 요오드, 염화 요오드, 브롬화 요오드, 불화 요오드 등을 들 수 있다. 루이스 산으로서는, 펜타플루오르화 인, 펜타플루오르화 비소, 펜타플루오르화 안티몬, 삼불화 붕소, 삼염화 붕소, 삼브롬화 붕소 등을 들 수 있다. 프로톤 산으로서는, 염산, 황산, 질산, 인산, 불화붕소수소산, 불화 수소산, 과염소산 등의 무기산과, 유기카르복실산, 유기슬폰산 등의 유기산을 들 수 있다. 유기카르복실산 및 유기슬폰산으로서는, 카르복실산 화합물 및 슬폰산 화합물을 사용할 수 있다. 유기 시아노 화합물로서는, 공액 결합에 2개 이상의 시아노기를 포함하는 화합물을 사용할 수 있다. 예를 들면, 테트라시아노에틸렌, 산화테트라시아노에틸렌, 테트라시아노벤젠, 테트라시아노퀴노디메탄, 테트라시아노아자나프탈렌 등을 들 수 있다.
도너성 도펀트로서는, 알칼리 금속, 알칼리 토류 금속, 4급 아민 화합물 등을 들 수 있다.
도전성 조성물을 물 또는 유기 용제(알코올계 용제, 게톤계 용제, 에스테르계 용제, 탄화수소계 용제, 방향족계 용제 등)에 용해시켜, 습식법에 의하여 화소 전극(745)이 되는 박막을 형성할 수 있다.
도전성 조성물을 용해하는 용매로서는, 특히 한정하지 않고, 상술한 도전성 고분자 및 유기 수지 등의 고분자 수지 화합물을 용해하는 것을 사용하면 좋고, 예를 들면, 물, 메틸 알코올, 에틸 알코올, 프로필렌카보네이트, N-메틸피롤리돈, 디 메틸포름아미드, 디메틸아세트아미드, 시클로헥사논, 아세톤, 메틸에틸케톤, 메틸이소부틸케톤, 톨루엔 등의 단독 또는 혼합 용제에 용해하면 좋다.
도전성 조성물의 성막은 상술한 바와 같이, 용매에 용해한 후, 도포법, 코팅법, 액적 토출법(잉크 젯법이라고도 한다), 인쇄법 등의 습식법을 사용하여 성막할 수 있다. 용매의 건조는, 열 처리를 행하여도 좋고, 감압하에서 행하여도 좋다. 또한, 유기 수지가 열 경화성을 가지는 경우는, 더 가열 처리를 행하여, 광 경화성의 경우는 광 조사 처리를 행하면 좋다.
도전막을 형성한 후, 그 표면이 평탄화되도록, CMP법, 폴리비닐알코올계의 다공질(多孔質)체에 의한 세척 등으로 연마해도 좋다.
다음, 도 13b에 나타내는 바와 같이, 도전막을 패터닝함으로써, 도전막(732)에 접속된 화소 전극(745)을 형성한다. 그리고, 도전막(725 내지 732)과 화소 전극(745)의 일부를 덮도록, 절연막(714) 위에 개구부를 가지는 격벽(750)을 형성한다. 격벽(750)의 개구부에 있어서 화소 전극(745)은 그 일부가 노출된다. 격벽(750)은, 유기 수지막, 무기 절연막 또는 실록산계 절연막을 사용하여 형성할 수 있다. 유기 수지막이라면, 예를 들면, 아크릴, 폴리이미드, 폴리아미드 등, 무기 절연막이라면, 산화규소, 질화산화규소 등을 사용할 수 있다. 특히, 감광성의 유기 수지막을 격벽(750)에 사용하여, 화소 전극(745) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 가지고 형성되는 경사면이 되도록 형성함으로써, 화소 전극(745)과 후에 형성되는 공통 전극(746)이 접속되는 것을 방지할 수 있다. 이 때, 마스크를 액적 토출법 또는 인쇄법에 의하여 형성할 수 있다. 또한, 격 벽(750) 자체를 액적 토출법 또는 인쇄법에 의하여 형성할 수도 있다.
다음에, 전계 발광층(751)을 형성하기 전에, 격벽(750) 및 화소 전극(745)에 흡착한 수분이나 산소 등을 제거하기 위하여, 대기분위기 하에서 가열 처리 또는 진공분위기 하에서 가열 처리(진공 베이킹)를 행하여도 좋다. 구체적으로는, 기판의 온도를 200℃ 내지 450℃, 바람직하게는, 250℃ 내지 300℃에서, 0.5시간 내지 20시간 정도, 진공분위기 하에서 가열 처리를 행한다. 바람직하게는, 3×10-7Torr 이하, 가능하면 3×10-8Torr 이하로 하는 것이 가장 바람직하다. 그리고, 진공분위기 하에서 가열 처리를 행한 후에 전계 발광층(751)을 형성할 경우, 전계 발광층(751)을 형성하는 직전까지 상기 기판을 진공분위기 하에 놓아둠으로써 신뢰성을 보다 높일 수 있다. 또한 진공 베이킹 이전 또는 이후에, 화소 전극(745)에 자외선을 조사하여도 좋다.
그리고, 격벽(750)의 개구부에 있어서, 화소 전극(745)과 접하도록, 전계 발광층(751)을 형성한다. 전계 발광층(751)은, 단층으로 구성되어도 좋고, 복수의 층의 적층되도록 구성되어도 좋고, 각 층에는 유기 재료뿐만 아니라, 무기 재료가 포함되어도 좋다. 전계 발광층(751)에 있어서의 루미네선스에는, 1중항 여기 상태로부터 기저 상태에 되돌아갈 때의 발광(형광)과 3중항 여기 상태로부터 기저 상태에 되돌아갈 때의 발광(인광)이 포함된다. 복수 층으로 구성되는 경우, 음극에 상당하는 화소 전극(745) 위에 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층의 순서로 적층한다. 또한, 화소 전극(745)이 양극에 상당하는 경우는, 전계 발광층(751)을, 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 전자 주입층의 순서로 적층하여 형성한다.
또한, 전계 발광층(751)은, 고분자계 유기 화합물, 중분자계 유기 화합물(승화성을 가지지 않고, 연쇄하는 분자의 길이가 10μm 이하의 유기 화합물), 저분자계 유기 화합물, 무기 화합물의 어느 것을 사용하여도, 액적 토출법으로 형성할 수 있다. 또한, 중분자계 유기 화합물, 저분자계 유기 화합물, 무기 화합물은 증착법으로 형성하여도 좋다.
그리고, 전계 발광층(751)을 덮도록, 공통 전극(746)을 형성한다. 공통 전극(746)은, 일반적으로 일함수가 작은 금속, 합금, 전기전도성 화합물, 및 이것들의 혼합물 등을 사용할 수 있다. 구체적으로는, Li나 Cs등의 알칼리 금속, 및 Mg, Ca, Sr 등의 알칼리 토류금속, 및 이것들을 포함하는 합금(Mg:Ag, Al:Li 등) 이외에, Yb나 Er 등의 희토류금속을 사용하여 형성할 수도 있다. 또한, 전자 주입성이 높은 재료를 포함하는 층을 공통 전극(746)에 접하도록 형성함으로써, 알루미늄이나 투광성 도전 재료 등을 사용한, 보통의 도전막도 사용할 수 있다.
격벽(750)의 개구부에 있어서, 화소 전극(745)과 전계 발광층(751)과 공통 전극(746)이 겹침으로써, 발광 소자(760)가 형성된다.
또한, 발광 소자(760)로부터의 빛의 추출은, 화소 전극(745) 측으로부터라도 좋고, 공통 전극(746) 측으로부터라도 좋고, 양쪽 모두로부터라도 좋다. 상기 3개의 구성 중에서 목적으로 하는 구성에 맞추어, 화소 전극(745), 공통 전극(746) 각각의 재료 및 막 두깨를 선택하도록 한다. 본 실시예와 같이, 공통 전극(746) 측 으로부터 빛을 추출하는 경우, 화소 전극(745) 측으로부터 빛을 추출하는 경우와 비교하여 보다 낮은 소비 전력으로 보다 높은 휘도를 얻을 수 있다.
또한, 발광소자(760)를 형성하면, 공통 전극(746) 위에 절연막을 형성하여도 좋다. 상기 절연막은 수분이나 산소 등의 발광 소자의 열화를 촉진시키는 원인이 되는 물질을, 다른 절연막과 비교하여 투과시키기 어려운 막을 사용한다. 대표적으로는, 예를 들면 DLC막, 질화탄소막, RF 스퍼터링법에 의해 형성된 질화규소막 등을 사용하는 것이 바람직하다. 또한, 전술한 수분이나 산소 등의 물질을 투과시키기 어려운 막과, 상기 막에 비교해서 수분이나 산소 등의 물질을 투과시키기 쉬운 막을 적층시켜, 상기 절연막으로서 사용할 수도 있다.
또한, 실제는, 도 13b에 나타내는 상태까지 완성하면, 또 외기에 노출되지 않도록 기밀성이 높거나 탈 가스가 적은 보호 필름(래미네이트 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
상기 프로세스를 거쳐, 본 발명의 표시 장치는 제작된다.
또한, 본 실시예에서는, 소자층(742)을 기판(700)으로부터 박리하여 이용하는 예를 나타내지만, 박리층(702)을 형성하지 않고, 기판(700) 위에 상술한 소자층(742)을 제작하여, 표시 장치로서 이용하여도 좋다.
또한, 본 실시예에서는, 박막 트랜지스터를 예를 들어 설명하지만, 본 발명은 이 구성에 한정되지 않는다. 박막 트랜지스터 이외로, 단결정 규소를 사용하여 형성된 트랜지스터, SOI를 사용하여 형성된 트랜지스터 등도 사용할 수 있다. 또한, 유기 반도체를 사용한 트랜지스터라도 좋고, 카본 나노 튜브를 사용한 트랜지 스터라도 좋다.
본 실시예는, 상기 실시형태와 적절히 조합하여 실시할 수 있다.
[실시예 2]
본 실시예에서는, 반도체 기판(본드 기판)으로부터 지지 기판(베이스 기판)에 전치(轉置)한 반도체 막을 사용하여 반도체 소자를 형성하는 본 발명의 표시 장치의 제작 방법에 대해서 설명한다.
우선, 도 14a에 나타내는 바와 같이, 본드 기판(900) 위에 절연막(901)을 형성한다. 절연막(901)은, 산화규소, 질화산화규소, 질화규소 등의 절연성을 가지는 재료를 사용하여 형성한다. 절연막(901)은, 단수의 절연막을 사용하는 것이라도, 복수의 절연막을 적층하여 사용하는 것이라도 좋다. 예를 들면, 본 실시예에서는, 본드 기판(900)에 가까운 측에서, 질소보다 산소의 함유량이 높은 질화산화규소, 산소보다 질소의 함유량이 높은 질화산화규소의 순서로 적층된 절연막(901)을 사용한다.
예를 들면, 산화규소를 절연막(901)으로서 사용하는 경우, 절연막(901)은 실란과 산소, TEOS(테트라에톡시실란)와 산소 등의 혼합 가스를 사용하여, 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD 등의 기상 성장법에 의하여 형성할 수 있다. 이 경우, 절연막(901)의 표면을 산소 플라즈마 처리에 의하여 치밀화하여도 좋다. 또한, 질화규소를 절연막(901)으로서 사용하는 경우, 실란과 암모니아의 혼합 가스를 사용하여, 플라즈마 CVD 등의 기상성장법에 의하여 형성할 수 있다. 또한, 질화산화규소를 절연막(901)으로서 사용하는 경우, 실란과 암모니아의 혼합가 스, 또는 실란과 산화질소의 혼합 가스를 사용하여, 플라즈마 CVD 등의 기상 성장법에 의하여 형성할 수 있다.
또한, 절연막(901)으로서, 유기 실란 가스를 사용하여 화학기상성장법에 의하여 제작되는 산화규소를 사용하여도 좋다. 유기 실란 가스로서는, 규산 에틸(TEOS: 화학식 Si(OC2H5)4), 테트라메틸실란(TMS: 화학식 Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스디메틸아미노실란(SiH(N(CH3)2)3) 등의 실리콘 함유화합물을 사용할 수 있다.
다음, 도 14a에 나타내는 바와 같이, 본드 기판(900)에 화살표로 나타내는 바와 같이 수소 또는 희소 가스, 혹은 수소 이온 또는 희소 가스 이온을 주입하고, 본드 기판(900)의 표면으로부터 일정의 깊이의 영역에, 미소 보이드를 가지는 결함층(902)을 형성한다. 결함층(902)이 형성되는 위치는, 상기 주입의 가속 전압에 따라 결정된다. 그리고, 결함층(902)의 위치에 의하여, 본드 기판(900)에서 베이스 기판(904)에 전치하는 반도체 막(908)의 두께가 결정하기 때문에, 주입의 가속 전압은 반도체 막(908)의 두께를 고려하여 행한다. 상기 반도체 막(908)의 두께는 10nm 내지 20nm, 바람직하게는, 10nm 내지 50nm의 두께로 한다. 예를 들면, 수소를 본드 기판(900)에 주입하는 경우, 도즈량은 1×1016/cm2 내지 1×1017/cm2로 하는 것이 바람직하다.
또한, 결함층(902)을 형성하는 상기 공정에 있어서, 본드 기판(900)에 높은 농도의 수소 또는 희소 가스, 혹은 수소 이온 또는 희소 가스 이온을 주입하기 때문에, 본드 기판(900)의 표면이 거칠게 되어, 베이스 기판(904)과의 사이의 접합에 있어서 충분한 강도를 얻을 수 없는 경우가 있다. 절연막(901)을 형성함으로써, 수소 또는 희소 가스, 혹은 수소와 희소 가스의 이온을 주입할 때에 본드 기판(900)의 표면이 보호되어, 베이스 기판(904)과 본드 기판(900)의 사이에 있어서의 접합을 양호하게 행할 수 있다.
다음, 도 14b에 나타내는 바와 같이, 절연막(901) 위에 절연막(903)을 형성한다. 절연막(903)은, 절연막(901)과 마찬가지로, 산화규소, 질화산화규소, 질화규소 등의 절연성을 가지는 재료를 사용하여 형성한다. 절연막(903)은, 단수의 절연막을 사용한 것이라도, 복수의 절연막을 적층하여 사용한 것이라도 좋다. 또한, 절연막(903)으로서, 유기 실란 가스를 사용하여 화학기상성장법에 의하여 제작되는 산화규소를 사용하여도 좋다. 본 실시예에서는, 절연막(903)으로서, 유기 실란 가스를 사용하여 화학기상성장법에 의하여 제작되는 산화규소를 사용한다.
또한, 절연막(901) 또는 절연막(903)에 질화규소, 질화산화규소 등의 베리어성이 높은 절연막을 사용함으로써, 후에 형성되는 반도체 막(909)에 알칼리 금속이나 알칼리 토류 금속 등의 불순물이 베이스 기판(904)으로부터 침입하는 것을 방지할 수 있다.
또한, 본 실시예에서는, 결함층(902)을 형성한 후에 절연막(903)을 형성하지만, 절연막(903)은 반드시 형성할 필요는 없다. 다만, 절연막(903)은 결함층(902)을 형성한 후에 형성되기 때문에, 결함층(902)을 형성하기 전에 형성되는 절연 막(901)보다 그 표면의 평탄성은 높다. 따라서, 절연막(903)을 형성함으로써, 후에 행해지는 접합의 강도를 보다 높일 수 있다.
다음, 본드 기판(900)과 베이스 기판(904)을 접합에 의하여 점착하기 전에, 본드 기판(900)에 수소화 처리를 행하여도 좋다. 수소화 처리는, 예를 들면, 수소 분위기 중에 있어서 350℃, 2시간 정도 행한다.
그리고 도 14c에 나타내는 바와 같이, 절연막(903)을 사이에 끼워 본드 기판(900)과 베이스 기판(904)을 겹쳐, 도 14d에 나타내는 바와 같이 점착한다. 절연막(903)과 베이스 기판(904)이 접합함으로써, 본드 기판(900)과 베이스 기판(904)을 점착시킬 수 있다.
접합의 형성은 반데르발스 힘(Van der Waalr's forces)을 사용하여 행해지기때문에, 실온에서도 강고한 접합이 형성된다. 또한, 상기 접합은 저온에서 행할 수 있기 때문에, 베이스 기판(904)은 다양한 것을 사용할 수 있다. 예를 들면, 베이스 기판(904)으로서는, 알루미노 실리케이트 유리, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리 등의 유리 기판 이외에도, 석용 기판, 사파이어 기판 등의 기판을 사용할 수 있다. 또한, 베이스 기판(904)으로서, 실리콘, 갈륨비소, 인듐인 등의 반도체 기판 등을 사용할 수 있다.
또한, 베이스 기판(904)의 표면에도 절연막을 형성하고, 상기 절연막과 절연막(903)의 사이에서 접합을 행하여도 좋다. 이 경우, 베이스 기판(904)으로서 상술한 것 이외에도, 스테인리스 기판을 포함하는 금속 기판을 사용하여도 좋다. 또한, 플라스틱 등의 가요성을 가지는 합성 수지로 되는 기판은, 상기 기판과 비교하 여 내열 온도가 일반적으로 낮은 경향이 있지만, 제작 공정에 있어서의 처리 온도에 견딜 수 있으면, 베이스 기판(904)으로서 사용할 수 있다. 플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르 술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 폴리에테르에테르케톤(PEEK), 폴리 술폰(PSF), 폴리에테르이미드(PEI), 폴리알리레이트(PAR), 폴리부틸렌테레프탈레이트(PBT), 폴리 이미드, 아크릴로니트릴 부타디엔 스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리초산비닐, 아크릴수지 등을 들 수 있다.
본드 기판(900)으로서, 실리콘, 게르마늄 등의 단결정 반도체 기판 또는 다결정 반도체 기판을 사용할 수 있다. 그 이외에도, 갈륨비소, 인듐인 등의 화합물 반도체로 형성된 단결정 반도체 기판 또는 다결정 반도체 기판을 본드 기판(900)으로서 사용할 수 있다. 또한, 본드 기판(900)으로서, 결정 격자에 뒤틀림을 가지는 실리콘, 실리콘에 대해서 게르마늄이 첨가된 실리콘 게르마늄 등의 반도체 기판을 사용하여도 좋다. 뒤틀림을 가지는 실리콘은, 실리콘보다 격자 정수가 큰 실리콘 게르마늄 또는 질화규소 위에 있어서의 성막에 의하여 형성할 수 있다.
또한, 베이스 기판(904)과 본드 기판(900)을 점착한 후에, 가열 처리 또는, 가압 처리를 행하여도 좋다. 가열 처리 또는 가압처리를 행함으로써 접합의 강도를 향상시킬 수 있다.
상기 접합을 행한 후, 열 처리를 행함으로써, 결함층(902)에 있어서 인접하는 미소 보이드끼리가 결합하고, 미소 보이드의 체적이 증대한다. 그 결과, 도 15a에 나타내는 바와 같이, 결함층(902)에 있어서, 본드 기판(900)이 벽개하고, 본 드 기판(900)의 일부인 반도체 막(908)이 박리한다. 열 처리의 온도는 베이스 기판(904)의 내열 온도 이하로 행하는 것이 바람직하고, 예를 들면, 400℃ 내지 600℃의 범위 내로 열 처리를 행하면 좋다. 이 박리에 의하여, 반도체 막(908)이 절연막(901) 및 절연막(903)과 함께 베이스 기판(904)에 전치된다. 그 후, 절연막(903) 및 절연막(904)의 접합을 보다 강고하게 하기 위해서, 400℃ 내지 600℃의 열 처리를 행하는 것이 바람직하다.
반도체 막(908)의 결정면방위는, 본드 기판(900)의 면방위에 의하여 제어할 수 있다. 형성하는 반도체 소자에 적합한 결정면방위를 가지는 본드 기판(900)을, 적절히 선택하여 사용하면 좋다. 또한, 트랜지스터의 이동도는 반도체 막(908)의 결정면방위에 따라 다르다. 보다 이동도가 높은 트랜지스터를 얻고자 하는 경우, 채널의 방향과 결정면방위를 고려하여, 본드 기판(900)의 접합 방향을 결정한다.
다음, 전치된 반도체 막(908)의 표면을 평탄화한다. 평탄화는 반드시 필수가 아니지만, 평탄화를 행함으로써, 후에 형성되는 트랜지스터에 있어서 반도체 막(908)과 게이트 절연막의 계면의 특성을 향상시킬 수 있다. 구체적으로는, 평탄화는, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing)에 의하여 행할 수 있다. 반도체 막(908)의 두께는, 상기 평탄화에 의하여 박막화된다.
또한, 본 실시예에서는, 결함층(902)의 형성에 의하여 반도체 막(908)을 본드 기판(900)으로부터 박리하는 스마트 컷 법을 사용하는 경우에 대해서 나타내지만, ELTRAN(Epitaxial Layer Transfer), 유전체 분리법, PACE(Plasma Assisted Chemical Etching)법 등의 다른 접합법을 사용하여 반도체 막(908)을 베이스 기 판(904)에 점착하여도 좋다.
다음, 도 15b에 나타내는 바와 같이, 반도체 막(908)을 원하는 형상으로 가공(패터닝)함으로써, 섬 형상의 반도체 막(909)을 형성한다.
상기 공정을 거쳐 형성된 반도체 막(909)을 사용하여, 본 발명은 트랜지스터 등의 각종 반도체 소자를 형성할 수 있다. 도 15c에는, 반도체 막(909)을 사용하여 형성된 트랜지스터(910)를 예시한다.
상술한 제작 방법을 사용함으로써, 본 발명의 표시 장치가 가지는 반도체 소자를 제작할 수 있다.
본 실시예는, 상기 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있다.
[실시예 3]
본 실시예에서는 본 발명의 표시 장치의 외관에 관해서 도 16a 및 도 16b를 사용하여 설명한다. 도 16a는 제 1 기판 위에 형성된 트랜지스터 및 발광소자를, 제 1 기판과 제 2 기판의 사이에 시일재로 밀봉한 패널의 상면도로, 도 16b는 도 16a의 A-A'에서의 단면도에 상당한다.
제 1 기판(4001) 위에 설치된 화소부(4002)와, 신호 선 구동회로(4003)와, 주사 선 구동회로(4004)와, 리셋 선 구동회로(4030)를 둘러싸도록, 시일재(4020)가 형성된다. 또한, 화소부(4002), 신호 선 구동회로(4003) 및 주사 선 구동회로(4004)의 위에, 제 2 기판(4006)이 형성된다. 따라서, 화소부(4002), 신호 선 구동회로(4003), 주사 선 구동회로(4004) 및 리셋 선 구동회로(4030)는 제 1 기 판(4001)과 제 2 기판(4006)의 사이에서, 시일재(4020)에 의하여, 충전재(4007)와 함께 밀봉된다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002), 신호 선 구동회로(4003), 주사 선 구동회로(4004) 및 리셋 선 구동회로(4030)는 각각 트랜지스터를 복수 가진다. 도 16b에서는, 신호 선 구동회로(4003)에 포함되는 트랜지스터(4008)와, 화소부(4002)에 포함되는 구동용 트랜지스터(4009) 및 리셋 선 구동회로(4030)에 포함되는 트랜지스터(4010)를 예시한다.
또한, 발광소자(4011)는 구동용 트랜지스터(4009)의 소스영역 또는 드레인영역과 접속되는 배선(4017)의 일부를, 그 화소 전극으로서 사용한다. 또한, 발광소자(4011)는 화소 전극 이외에 공통 전극(4012)과 전계발광층(4013)을 가진다. 또한, 발광소자(4011)의 구성은 본 실시예에 개시한 구성에 한정되지 않는다. 발광소자(4011)로부터 추출되는 빛의 방향이나, 구동용 트랜지스터(4009)의 극성 등에 맞추어, 발광소자(4011)의 구성은 적절하게 바꿀 수 있다.
또한, 신호 선 구동회로(4003), 주사 선 구동회로(4004), 리셋 선 구동회로(4030) 또는 화소부(4002)에 주어지는 각종 신호 및 전압은 도 16b에 도시하는 단면도에서는 도시되어 있지 않지만, 인출 배선(4014 및 4015)을 통해서, 접속단자(4016)로부터 공급된다.
본 실시예에서는 접속단자(4016)가, 발광소자(4011)가 가지는 공통 전극(4012)과 같은 도전막으로 형성된다. 또한, 인출 배선(4014)은 배선(4017)과 같은 도전막으로 형성되어 있다. 또한, 인출 배선(4015)은 구동용 트랜지스 터(4009), 트랜지스터(4010), 트랜지스터(4008)가 각각 가지는 게이트 전극과, 같은 도전막으로 형성되어 있다.
접속단자(4016)는 FPC(4018)가 가지는 단자와, 이방성 도전막(4019)을 통해서 전기적으로 접속되어 있다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서, 유리, 금속(대표적으로는 스테인레스), 세라믹스, 플라스틱을 사용할 수 있다. 다만, 발광소자(4011)로부터의 빛의 추출 방향에 위치하는 제 2 기판(4006)은 투광성을 가져야 한다. 따라서, 제 2 기판(4006)은 유리 판, 플라스틱 판, 폴리에스테르 필름 또는 아크릴필름과 같은 투광성을 가지는 재료를 사용하는 것이 바람직하다.
또한, 충전재(4007)로서는 질소나 아르곤 등의 불활성의 기체 이외에, 자외선 경화수지 또는 열 경화수지를 사용할 수 있다. 본 실시예에서는 충전재(4007)로서 질소를 사용하는 예를 나타낸다.
본 실시예는, 상기 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있다.
[실시예 4]
본 발명의 표시 장치는, 비디오카메라, 디지털스틸카메라 등의 카메라, 휴대전화, 휴대형 게임기 또는 전자서적 등의 전자기기가 가지는 표시부로서 사용할 수 있다. 그 이외에도, 본 발명의 표시 장치를 사용할 수 있는 전자기기로서, 고글형 디스플레이(헤드마운트 디스플레이), 네비게이션 시스템, 음향재생장치(카오디오, 오디오콤보 등), 노트형 퍼스널 컴퓨터, 기록매체를 구비한 화상재생장치(대표적으 로는 DVD:Digital Versatile Disc 등의 기록매체를 재생하고, 이 화상을 표시할 수 있는 디스플레이를 가지는 장치) 등을 들 수 있다. 이들 전자기기의 구체적인 예를 도 17a 내지 도 17c에 나타낸다.
도 17a는 휴대전화이며, 본체(2101), 표시부(2102), 음성입력부(2103), 음성출력부(2104), 조작키(2105)를 가진다. 표시부(2102)에 본 발명의 표시 장치를 사용함으로써, 휘도의 편차가 작기 때문에, 선명한 화상을 표시할 수 있는 휴대전화를 얻을 수 있다.
도 17b는 비디오카메라이며, 본체(2601), 표시부(2602), 케이스(2603), 외부 접속 포트(2604), 리모콘 수신부(2605), 수상부(2606), 배터리(2607), 음성입력부(2608), 조작키(2609), 접안부(2610) 등을 가진다. 표시부(2602)에 본 발명의 표시 장치를 사용함으로써, 휘도의 편차가 작기 때문에, 선명한 화상을 표시할 수 있는 비디오카메라를 얻을 수 있다.
도 17c는 영상표시 장치로, 케이스(2401), 표시부(2402), 스피커부(2403) 등을 가진다. 표시부(2402)에 본 발명의 표시 장치를 사용함으로써, 휘도의 편차가 작기 때문에, 선명한 화상을 표시할 수 있는 영상표시 장치를 얻을 수 있다. 또한, 영상표시 장치에는 퍼스널컴퓨터용, TV방송 수신용, 광고표시용 등의, 영상을 표시하기 위한 모든 영상표시 장치가 포함된다.
이상과 같이, 본 발명의 적용범위는 극히 넓어, 모든 분야의 전자기기에 사용할 수 있다.
본 실시예는, 상기 실시형태 또는 실시예와 적절히 조합하여 실시할 수 있 다.
도 1a는 본 발명의 표시 장치의 구성을 나타내는 블록도이며, 도 1b는 본 발명의 표시 장치가 가지는 화소의 회로도.
도 2a 내지 도 2c는 각 기간에 있어서의 화소내의 접속 구성을 나타내는 도면.
도 3은 게이트 전압 Vgs의 시간 변화를 나타내는 도면.
도 4는 게이트 전압 Vgs의 시간 변화를 나타내는 도면.
도 5a 및 도 5b는 본 발명의 표시 장치가 가지는 화소의 회로도 및 타이밍 차트.
도 6a 및 도 6b는 본 발명의 표시 장치가 가지는 화소의 회로도 및 타이밍 차트.
도 7은 본 발명의 표시 장치의 구성을 나타내는 블록도.
도 8은 본 발명의 표시 장치의 구성을 나타내는 블록도.
도 9는 1프레임 기간에 있어서, 초기화 기간, 보정 기간, 표시 기간이 출현하는 타이밍을 나타내는 도면.
도 10은 본 발명의 표시 장치가 가지는 신호 선 구동 회로의 구성을 나타내는 블록도.
도 11a 내지 도 11c는 본 발명의 표시 장치의 제작 방법을 나타내는 도면.
도 12a 내지 도 12c는 본 발명의 표시 장치의 제작 방법을 나타내는 도면.
도 13a 및 도 13b는 본 발명의 표시 장치의 제작 방법을 나타내는 도면.
도 14a 내지 도 14d는 본 발명의 표시 장치의 제작 방법을 나타내는 도면.
도 15a 내지 도 15c는 본 발명의 표시 장치의 제작 방법을 나타내는 도면.
도 16a 및 도 16b는 본 발명의 표시 장치의 상면도 및 단면도.
도 17a 내지 도 17c는 본 발명의 표시 장치를 사용한 전자 기기의 도면.
<도면의 주요 부분에 대한 부호의 설명>
104: 발광 소자 105: 구동용 트랜지스터
110: 용량

Claims (21)

  1. 표시 장치에 있어서,
    화소로서:
    발광 소자와;
    비디오 신호의 전위를 샘플링하기 위해서 구성되는 제 1 스위칭 소자와;
    구동용 트랜지스터와;
    상기 구동용 트랜지스터의 게이트 및 드레인간의 접속을 제어하기 위해서 구성되는 제 2 스위칭 소자와;
    상기 구동용 트랜지스터의 게이트에 보정용 초기 전위를 주는 것을 제어하기 위해서 구성되는 제 3 스위칭 소자;
    상기 구동용 트랜지스터의 드레인을 플로팅 상태로 할지 아닐지를 선택하기 위해서 구성되는 제 4 스위칭 소자와;
    상기 구동용 트랜지스터의 게이트와 소스간 전압을 유지하기 위한 용량을 포함하고,
    상기 비디오 신호의 전위에 따라 다른 값을 가지는 상기 보정용 초기 전위를 화소에 주기 위해서 구성되는 구동 회로를 포함하고,
    상기 구동용 트랜지스터는 상기 비디오 신호의 전위에서 용량에 유지되는 상기 전압을 뺌으로써 얻어진 전위를 상기 구동용 트랜지스터의 게이트에 줄 때, 상 기 발광 소자에 전류를 공급하기 위해서 구성되는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 1 스위칭 소자, 제 2 스위칭 소자, 제 3 스위칭 소자, 및 제 4 스위칭 소자 중의 적어도 하나는 박막 트랜지스터인, 표시 장치.
  3. 제 1 항에 있어서,
    상기 구동용 트랜지스터는 박막 트랜지스터인, 표시 장치.
  4. 표시 장치에 있어서,
    화소로서:
    발광 소자와;
    비디오 신호의 전위를 샘플링하기 위해서 구성되는 제 1 스위칭 소자와;
    구동용 트랜지스터와;
    상기 구동용 트랜지스터의 게이트 및 드레인간의 접속을 제어하기 위해서 구성되는 제 2 스위칭 소자와;
    상기 구동용 트랜지스터의 게이트에 보정용 초기 전위를 주는 것을 제어하기 위해서 구성되는 제 3 스위칭 소자;
    상기 구동용 트랜지스터의 드레인을 플로팅 상태로 할지 아닐지를 선택하기 위해서 구성되는 제 4 스위칭 소자와;
    상기 구동용 트랜지스터의 게이트와 소스간 전압을 유지하기 위한 용량을 포함하고,
    상기 비디오 신호의 전위에 따라 다른 값을 가지는 상기 보정용 초기 전위를 화소에 주기 위해서 구성되는 제 1 구동 회로와;
    상기 비디오 신호의 전위를 상기 화소에 주기 위해서 구성되는 제 2 구동 회로를 포함하고,
    상기 구동용 트랜지스터는 상기 비디오 신호의 전위에서 용량에 유지되는 상기 전압을 뺌으로써 얻어진 전위를 상기 구동용 트랜지스터의 게이트에 줄 때, 상기 발광 소자에 전류를 공급하기 위해서 구성되는, 표시 장치.
  5. 제 4 항에 있어서,
    상기 제 1 스위칭 소자, 제 2 스위칭 소자, 제 3 스위칭 소자, 및 제 4 스위칭 소자 중의 적어도 하나는 박막 트랜지스터인, 표시 장치.
  6. 제 4 항에 있어서,
    상기 구동용 트랜지스터는 박막 트랜지스터인, 표시 장치.
  7. 표시 장치에 있어서,
    화소로서:
    발광 소자와;
    비디오 신호의 전위를 샘플링하기 위해서 구성되는 제 1 스위칭 소자와;
    구동용 트랜지스터와;
    상기 구동용 트랜지스터의 게이트 및 드레인간의 접속을 제어하기 위해서 구성되는 제 2 스위칭 소자와;
    상기 구동용 트랜지스터의 게이트에 보정용 초기 전위를 주는 것을 제어하기 위해서 구성되는 제 3 스위칭 소자;
    상기 구동용 트랜지스터의 드레인을 플로팅 상태로 할지 아닐지를 선택하기 위해서 구성되는 제 4 스위칭 소자와;
    상기 구동용 트랜지스터의 게이트와 소스간 전압을 유지하기 위한 용량을 포함하고,
    복수의 보정용 초기 전위 중의 하나를 상기 화소에 주기 위해서 구성되는 구동 회로를 포함하고,
    상기 구동용 트랜지스터는 상기 비디오 신호의 전위에서 용량에 유지되는 상기 전압을 뺌으로써 얻어진 전위가 상기 구동용 트랜지스터의 게이트에 줄 때, 상기 발광 소자에 전류를 공급하기 위해서 구성되는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 제 1 스위칭 소자, 제 2 스위칭 소자, 제 3 스위칭 소자, 및 제 4 스위칭 소자 중의 적어도 하나는 박막 트랜지스터인, 표시 장치.
  9. 제 7 항에 있어서,
    상기 구동용 트랜지스터는 박막 트랜지스터인, 표시 장치.
  10. 표시 장치에 있어서,
    화소로서:
    발광 소자와;
    비디오 신호의 전위를 샘플링하기 위해서 구성되는 제 1 스위칭 소자와;
    구동용 트랜지스터와;
    상기 구동용 트랜지스터의 게이트 및 드레인간의 접속을 제어하기 위해서 구성되는 제 2 스위칭 소자와;
    상기 구동용 트랜지스터의 게이트에 보정용 초기 전위를 주는 것을 제어하기 위해서 구성되는 제 3 스위칭 소자;
    상기 구동용 트랜지스터의 드레인을 플로팅 상태로 할지 아닐지를 선택하기 위해서 구성되는 제 4 스위칭 소자와;
    상기 구동용 트랜지스터의 게이트와 소스간 전압을 유지하기 위한 용량을 포함하고,
    복수의 보정용 초기 전위 중의 하나를 상기 화소에 주기 위해서 구성되는 제 1 구동 회로와;
    상기 비디오 신호의 전위를 상기 화소에 주기 위해서 구성되는 제 2 구동 회로를 포함하고,
    상기 구동용 트랜지스터는 상기 비디오 신호의 전위에서 용량에 유지되는 상기 전압을 뺌으로써 얻어진 전위를 상기 구동용 트랜지스터의 게이트에 줄 때, 상기 발광 소자에 전류를 공급하기 위해서 구성되는, 표시 장치.
  11. 제 10 항에 있어서,
    상기 제 1 스위칭 소자, 제 2 스위칭 소자, 제 3 스위칭 소자, 및 제 4 스위칭 소자 중의 적어도 하나는 박막 트랜지스터인, 표시 장치.
  12. 제 10 항에 있어서,
    상기 구동용 트랜지스터는 박막 트랜지스터인, 표시 장치.
  13. 표시 장치에 있어서,
    화소로서:
    발광 소자와;
    구동용 트랜지스터와;
    용량과;
    신호 선과 상기 용량간의 접속을 제어하기 위해서 구성되는 제 1 스위칭 소자와;
    상기 구동용 트랜지스터의 게이트와 드레인간의 접속을 제어하기 위해서 구성되는 제 2 스위칭 소자와;
    리셋 선과 상기 구동용 트랜지스터의 게이트간의 접속을 제어하기 위해서 구성되는 제 3 스위칭 소자와;
    상기 구동용 트랜지스터의 드레인과 상기 발광 소자간의 접속을 제어하기 위해서 구성되는 제 4 스위칭 소자를 포함하고,
    상기 신호 선을 통하여 상기 화소에 주어지는 상기 비디오 신호의 전위에 따 라 다른 값을 가지는 상기 보정용 초기 전위를 상기 리셋 선을 통하여 상기 화소에 주기 위해서 구성되는 구동 회로를 포함하고,
    상기 구동용 트랜지스터는 상기 비디오 신호의 전위에서 용량에 유지되는 상기 전압을 뺌으로써 얻어진 전위를 상기 구동용 트랜지스터의 게이트에 줄 때, 상기 발광 소자에 전류를 공급하기 위해서 구성되는, 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 1 스위칭 소자, 제 2 스위칭 소자, 제 3 스위칭 소자, 및 제 4 스위칭 소자 중의 적어도 하나는 박막 트랜지스터인, 표시 장치.
  15. 제 13 항에 있어서,
    상기 구동용 트랜지스터는 박막 트랜지스터인, 표시 장치.
  16. 표시 장치에 있어서,
    화소로서:
    발광 소자와;
    구동용 트랜지스터와;
    용량과;
    신호 선과 상기 용량간의 접속을 제어하기 위해서 구성되는 제 1 스위칭 소자와;
    상기 구동용 트랜지스터의 게이트와 드레인간의 접속을 제어하기 위해서 구성되는 제 2 스위칭 소자와;
    리셋 선과 상기 구동용 트랜지스터의 게이트간의 접속을 제어하기 위해서 구성되는 제 3 스위칭 소자와;
    상기 구동용 트랜지스터의 소스와 상기 발광 소자간의 접속을 제어하기 위해서 구성되는 제 4 스위칭 소자를 포함하고,
    상기 신호 선을 통하여 상기 화소에 주어지는 상기 비디오 신호의 전위에 따라 다른 값을 가지는 상기 보정용 초기 전위를 상기 리셋 선을 통하여 상기 화소에 주기 위해서 구성되는 구동 회로를 포함하고,
    상기 구동용 트랜지스터는 상기 비디오 신호의 전위에서 용량에 유지되는 상기 전압을 뺌으로써 얻어진 전위를 상기 구동용 트랜지스터의 게이트에 줄 때, 상기 발광 소자에 전류를 공급하기 위해서 구성되는, 표시 장치.
  17. 제 16 항에 있어서,
    상기 제 1 스위칭 소자, 제 2 스위칭 소자, 제 3 스위칭 소자, 및 제 4 스위칭 소자 중의 적어도 하나는 박막 트랜지스터인, 표시 장치.
  18. 제 16 항에 있어서,
    상기 구동용 트랜지스터는 박막 트랜지스터인, 표시 장치.
  19. 표시 장치의 구동 방법에 있어서,
    구동용 트랜지스터의 게이트와 드레인에 보정용 초기 전위를 주는 단계와;
    상기 구동용 트랜지스터의 게이트와 드레인을 접속한 채로 플로팅 상태를 유지하는 단계와;
    구동용 트랜지스터의 게이트와 소스간의 전압이 임계값 전압과 일치하기 전에 상기 전압을 용량에 유지하는 단계와;
    상기 구동용 트랜지스터는 상기 비디오 신호의 전위에서 용량에 유지되는 상기 전압을 뺌으로써 얻어진 전위를 상기 구동용 트랜지스터의 게이트에 줄 때, 상기 발광 소자에 전류를 공급하는 단계를 포함하고,
    상기 보정용 초기 전위의 값은 상기 비디오 신호의 전위에 따라 다른, 표시 장치의 구동 방법.
  20. 표시 장치의 구동 방법에 있어서,
    구동용 트랜지스터의 게이트와 드레인에 보정용 초기 전위를 주는 단계와;
    상기 구동용 트랜지스터의 게이트와 드레인을 접속한 채로 플로팅 상태를 유지하는 단계와;
    구동용 트랜지스터의 게이트와 소스간의 전압이 임계값 전압과 일치하기 전에 상기 전압을 용량에 유지하는 단계와;
    상기 구동용 트랜지스터는 상기 비디오 신호의 전위에서 용량에 유지되는 상기 전압을 뺌으로써 얻어진 전위를 상기 구동용 트랜지스터의 게이트에 줄 때, 상기 발광 소자에 전류를 공급하는 단계를 포함하고,
    상기 비디오 신호의 전위와 기준 전위의 차이가 작을수록, 상기 용량에 유지되는 전압의 절대값이 작아지는, 표시 장치의 구동 방법.
  21. 표시 장치의 구동 방법에 있어서,
    구동용 트랜지스터의 게이트와 드레인에 보정용 초기 전위를 주는 단계와;
    상기 구동용 트랜지스터의 게이트와 드레인을 접속한 채로 플로팅 상태를 유지하는 단계와;
    구동용 트랜지스터의 게이트와 소스간의 전압이 임계값 전압과 일치하기 전에 상기 전압을 용량에 유지하는 단계와;
    상기 구동용 트랜지스터는 상기 비디오 신호의 전위에서 용량에 유지되는 상기 전압을 뺌으로써 얻어진 전위를 상기 구동용 트랜지스터의 게이트에 줄 때, 상 기 발광 소자에 전류를 공급하는 단계를 포함하고,
    상기 보정용 초기 전위는, 상기 비디오 신호의 전위와 기준 전위의 차이가 작을수록, 상기 전압의 절대값이 작아지는 값을 가지는, 표시 장치의 구동 방법.
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