KR20090002573A - 초박형 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명은 적어도 하나 이상의 유전층과 적어도 하나 이상의 도전성 재배선층을 포함하는 다층 박막층과, 상기 재배선층에 전기적으로 접속되면서 상기 다층 박막층에 실장되는 적어도 하나의 반도체 칩과, 상기 재배선층과 전기적으로 접속되면서 상기 다층 박막층의 일면에 기둥 형태로 형성된 전도성 구조물과, 상기 다층 박막층 상부에 형성되어 상기 전도성 구조물과 상기 반도체 칩을 적어도 부분적으로 커버하는 몰딩부와, 상기 몰딩부 상부에 형성되며, 상기 전도성 구조물과 전기적으로 연결되는 외부 접속용 범프를 포함하는 초박형 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 웨이퍼 레벨에서 대량 생산이 가능하며, 패키지 간의 적층이 용이하고 전기적 특성이 우수하다. 또한, 패키지 두께가 매우 얇아 각종 전자 제품의 슬림화에 기여할 수 있다.
반도체 패키지, 웨이퍼레벨, 경박단소, 적층

Description

초박형 반도체 패키지 및 그 제조방법{ULTRA SLIM SEMICONDUCTOR PACKAGE AND FABRICATION METHOD THEREOF}
본 발명은 초박형 반도체 패키지 및 그 제조방법에 관한 것으로, 구체적으로는 패키지용 기판을 사용하지 않는 경박단소한 반도체 패키지 및 웨이퍼레벨 또는 캐리어레벨 제조방법을 제안한다.
반도체 장치는 하나의 기판에 다수의 전기적 디바이스가 집적되어 다양한 동작을 구현할 수 있다. 이를 위하여 여러가지 첨단 제조 기법이 이용되고 있으며, 제조되는 장치 내의 각 소자들은 더욱 미세 치수의 부품으로 소형화되고 있는 추세에 있다.
최근에는 반도체 장치의 패키지 기술을 발전시켜 고집적화 및 고용량화된 반도체 시스템을 제안하고 있다. 반도체 패키지 기술은 그 동안 와이어 본딩에서 칩스케일을 구현할 수 있는 플립칩 범핑 기술로의 변화되며, 시장의 요구에 부응하고 있다.
도 1은 기존의 BGA(ball grid array) 패키지(10) 구조의 일례를 도시한 단면도이다. 개별 반도체 칩(14)이 패키지용 기판(12)의 일면에 접착층(20) 매개로 접 합되어 있고, 반도체 칩의 일부분과 기판의 일부분이 와이어(16)에 의하여 전기적으로 접속되어 있다. 기판의 하면에는 다수의 솔더 범프(18)가 형성되며 기판 상면에는 반도체 칩 및 와이어를 덮도록 보호 몰딩(30)이 형성된다.
이와 같이 종래에는 반도체 칩의 패키지를 위하여 소정 두께의 기판이 필요하였다. 반도체 칩의 동작시 기판 상면의 와이어로부터 기판 하면의 솔더 범프에 이르는 전기적인 배선을 통하여 신호가 전달된다. 그런데 최근 반도체 장치의 발전에 따라 반도체 장치의 동작 속도가 크게 증가하면서, 패키지 내의 배선 길이가 길게 되면 고속 동작시 또는 대용량 신호 처리시 신호의 지연이나 왜곡이 심하게 되어 각종 응용기기에 부합되는 요구 사항을 만족시키지 못하는 문제가 있다.
또한, 소정 두께의 기판이 패키지에 요구됨으로써 전체적인 패키지의 크기 및 두께를 줄이는데 한계가 있고, 이러한 결과로 통신기기나 전자 장치의 소형화 내지 슬림화에 걸림돌이 되고 있다.
뿐만 아니라, 각종 적층형 패키지 또는 시스템 패키지 구현에 있어서도 기존의 BGA 패키지 기술은 한계를 안고 있으며, 대량 생산에 효과적이지 못하다.
따라서, 본 발명의 목적은 두께가 극히 얇으며 구조가 심플하며, 적층이 용이한 새로운 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 다른 목적은 전기적 배선 길이가 짧아 고속 동작에 유리한 반도체 패키지를 제공하는 것이다.
뿐만 아니라, 본 발명의 또 다른 목적은 대량 생산이 유리하고 공정이 단순한 반도체 패키지 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 적어도 하나의 유전층과 적어도 하나 이상의 도전성 재배선층(conductive redistribution layer)을 포함하는 다층 박막층과, 상기 재배선층에 전기적으로 접속되면서 상기 다층 박막층에 실장되는 적어도 하나의 반도체 칩과, 상기 재배선층과 전기적으로 접속되면서 상기 다층 박막층의 일면에 기둥 형태로 형성된 전도성 구조물과, 상기 다층 박막층 상부에 형성되어 상기 전도성 구조물과 상기 반도체 칩을 적어도 부분적으로 커버하는 몰딩부와, 상기 몰딩부 상부에 형성되며, 상기 전도성 구조물과 전기적으로 연결되는 외부 접속용 범프 또는 외부접속용 전극 단자를 포함하는 초박형 반도체 패키지를 제공한다.
상기 반도체 칩은 다층 박막층과 별도의 솔더 범프에 의하여 전기적으로 접속될 수 있으며, 이 경우 상기 솔더 범프는 다층 박막층의 전도성 구조물과 재배선층에 의하여 전기적으로 연결된다.
이와 달리 반도체 칩의 일면을 다층 박막층 상면에 다이 어태치 방식으로 직접 실장할 수도 있다. 이 경우, 상기 반도체 칩의 다른 일면에 전극 패드를 형성하고, 이 전극 패드를 다층 박막층의 전도성 구조물과 재배선층에 의하여 전기적으로 연결할 수 있다.
본 발명에 따른 반도체 패키지는 반도체 칩이 전면 상방형(face up type)으 로 실장되며, 하면은 외부에 노출시키거나 열전도층을 부가하여 열방출이 용이하도록 할 수 있다.
또한, 반도체 칩의 전극 패드로부터 외부 연결을 위한 솔더 범프까지의 배선 길이가 짧아 전기적 신호 전달 특성이 매우 우수하다.
한편, 외부 접속 단자로서 상대적으로 작은 크기의 솔더볼을 사용하더라도 기둥 형상의 전도성 구조물과 전기적으로 연결되기 때문에 이격 높이(stand-off height)가 우수하며, 기계적 신뢰성이 우수하다.
본 발명은 또한, 웨이퍼 또는 캐리어 상면에 유전층을 형성하고, 상기 유전층 상면에 도전성 재배선층을 형성하고, 상기 재배선층에 기둥 형태의 전도성 구조물을 형성하고, 상기 유전층에 반도체 칩을 실장하고, 상기 재배선층 상부에 전도성 구조물과 반도체 칩을 적어도 부분적으로 커버하도록 몰딩부를 형성하고, 상기 몰딩부의 상면을 연삭하고, 상기 전도성 구조물과 전기적으로 연결되도록 외부접속용 범프를 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명의 제조 방법에 따르면, 패키지를 위한 별도의 기판 없이 몰드 만으로 패키지 구조를 유지하기 때문에 패키지 두께를 매우 얇게 형성할 수 있고 사이즈 조절이 용이하다. 또한, 웨이퍼 레벨 또는 캐리어 레벨에서 도전성 재배선층 및 기둥 형태의 전도성 구조물을 형성하기 때문에 공정이 용이하고 제조 비용을 절감할 수 있다. 특히, 웨이퍼 레벨에서 복수의 패키지 적층이 용이하다.
본 발명에 따르면 다층 박막층 및 몰딩부가 반도체 패키지의 기판으로서 기 능하여 별도의 기판 없이 초박형 반도체 패키지를 구현할 수 있다. 웨이퍼레벨 또는 캐리어레벨에서 복수의 패키지를 동시에 형성할 수 있으므로 공정이 단순하면서도 대량 생산에 유리하다. 본 발명에 따른 초박형 반도체 패키지는 통신기기, 디스플레이, 기타 각종 전자기기의 소형화 및 슬림화에 기여하며, 전기적 특성이 우수하여 제품 경쟁력을 배가시킬 수 있다.
이하에서는 도면을 참조하며 바람직한 실시예를 통하여 본 발명을 더욱 상세하게 설명한다.
제1실시예
본 발명의 제1실시예에 따른 반도체 패키지는 도 2에 도시된 바와 같이 몰딩부와 다층 박막층에 반도체 칩이 실장되어 있는 박형 패키지 구조로 구성되어 있다.
도시된 바에 따르면, 복수의 유전층(110, 130) 사이에 도전성 재배선층(120)이 형성되어 있고, 이 유전층 및 재배선층이 하나의 일체화된 다층 박막층을 구성하고 있다.
다층 박막층의 일면에는 솔더 범프(220)를 매개로 상기 재배선층(120)에 전기적으로 접속되면서 다층 박막층에 반도체 칩(200)이 실장되어 있다.
상기 반도체 칩(200)은 상기 재배선층(120)을 통해 상기 다층 박막층의 일면에 기둥 형태로 형성된 전도성 구조물(140)과 전기적으로 연결되어 있으며, 최종적 으로는 상기 전도성 구조물과 전기적으로 연결되는 외부 접속용 솔더 범프(240)에 전기적으로 연결된다. 상기 전도성 구조물은 예를 들어, 구리, 금, 백금, 니켈, 텅스텐, 기타 전도성이 우수한 금속 내지 합금으로 형성될 수 있으며, 그 재질에는 특별한 제한이 없다.
상기 다층 박막층 일면에 형성되는 전도성 구조물과 반도체 칩은 이들을 부분적으로 커버하는 몰딩부(150)에 의하여 외부와 차단되는 한편, 전체적으로 볼 때 물리적인 지지력 및 구조적인 안정성을 갖는 반도체 패키지를 형성한다.
이와 같은 반도체 패키지는 별도의 지지 기판이 필요없고, 다층 박막층과 몰딩부 및 내장되는 반도체 칩이 하나의 패키지 구조물을 형성하기 때문에 경박단소한 구조적인 특징이 있다. 특히, 전기적 배선의 길이가 짧아 전기적 신호의 고속 전달이 매우 유리하다.
상기 몰딩부(150) 표면에는 상기 전도성 구조물(140)과 전기적으로 연결되도록 또 다른 전도성 재배선층(122)이 형성될 수 있으며, 외부 접속용 솔더 범프(240)는 이 재배선층(122)을 통해 전도성 구조물(140)과 전기적으로 연결된다. 도시되지는 않았지만, 솔더 범프(240)와 접속되는 재배선층(122)에 솔더 범프의 접착력 및 산화 방지 등을 위하여 하부금속층(under bump metal)을 더 형성할 수 있다.
상기 재배선층(122)의 일면에는 국부적으로 유전층(132)이 형성되어 있고, 이 유전층(132)이 반도체 칩의 일면을 커버하여 외부에 대하여 보호층으로 작용하고 있다.
한편, 외부 접속용 솔더 범프를 전도성 구조물에 직접 연결할 수도 있다. 도 3을 참조하면, 전도성 구조물(140) 및 몰딩부(150)의 일면이 유전층이 없이 외부에 대하여 노출되어 있고, 전도성 구조물(140) 표면에는 솔더 범프(240')가 직접 연결되어 있다. 특히, 앞선 도 2의 실시예에서와 달리 솔더 범프(240')의 크기가 매우 작은 것을 볼 수 있다. 이와 같이 상대적으로 작은 사이즈의 솔더 범프를 사용하더라도 상기 전도성 구조물(140)에 의하여 높은 이격 거리를 유지하면서 반도체 칩(200)에 전기적으로 연결될 수 있으며, 패키지 두께는 더욱더 슬림화시킬 수 있다.
반도체 칩의 후면은 외부에 노출된 몰딩부 표면과 동일한 높이를 유지하고 있다. 반도체 칩의 후면을 박형화(thining)시켜 열전도성을 향상시키게 되면 반도체 칩의 동작시 발생되는 열을 외부로 방출시키기에 더욱 유리하다. 또한, 솔더 범프(240')가 외부 회로 기판 등에 실장될 때 실장 높이를 균일하게 유지할 수 있도록 몰딩부 및 상기 전도성 구조물의 노출면을 균일하게 연삭하는 것이 바람직하다.
또한, 도 3의 실시예에서는 전도성 구조물(140)과 솔더 범프(240')가 수직적으로 동일 위치에서 전기적으로 연결되므로 전기 신호의 전달이 더욱 용이하다.
본 발명에 따른 반도체 패키지는 상면 및 하면에 별도의 열방출 부재를 배치시킬 수 있다. 도 4를 참조하면, 다층 박막층의 표면에 열방출 시트(300a)가 부착되어 있으며, 반도체 칩의 하면에도 열방출 시트(300b)가 부착되어 있다. 열방출 시트(300a, 300b)는 열전도성 및 내구성이 우수한 재질을 사용하여 직접 부착하거 나 열전도성이 우수한 접착성 필름을 매개로 부착할 수 있을 것이다.
한편, 본 발명에 따른 반도체 패키지에 있어서, 재배선층을 형성함과 동시에 유전층 사이에 배치되는 박막형 수동 소자를 추가로 포함할 수 있다. 예를 들어 도 4를 참조하면, 재배선층에 인접한 A 영역에 박막에 의하여 수동 소자가 형성되어 있다. 이러한 수동 소자로는 예를 들어 인덕터나 커패시터 등의 수동 소자가 포함될 수 있다. 이와 같이 박막형 소자가 포함된 다층 박막 구조물은 앞선 도 2 내지 도 3의 패키지 구조에도 동일하게 적용될 수 있다.
본 발명에 따른 반도체 패키지는 경박단소할 뿐만 아니라, 여러 개의 패키지를 수평적으로 외부 회로 기판에 실장하거나 또는 수직적으로 적층하기에 용이하다. 도 5를 참조하면, 두 개의 반도체 패키지(PI, PII)가 수직적으로 적층되어 있고, 상호 간에 솔더 범프(240')에 의하여 전기적으로 연결되며, 하부 패키지(PII)의 하면에 형성된 외부 접속용 솔더 범프(240)를 통해 외부 회로 기판 또는 또 다른 반도체 패키지와 연결될 수 있다.
각각의 패키지에는 반도체 칩(200a, 200b)이 내장되어 있고, 상부 패키지(PI) 상면에는 도시된 바와 같이 열방출 시트(300a)가 부가될 수 있다. 적층되는 두 패키지는 솔더 범프에 의하여 상호 전기적으로 연결되는데, 이 때 도시된 바와 같이 각각의 패키지의 솔더 범프 크기를 다르게 함으로써 적층 높이를 더욱 줄일 수 있다. 또한, 각 패키지에 내장되어 있는 반도체 칩의 일면은 외부로 노출되어 있어 열방출이 용이하다.
실시예 1에 따른 반도체 패키지의 제조 방법을 도 6 내지 16을 참조하여 설 명한다.
패키지 제조를 위한 임시 기판으로는 통상적인 반도체 웨이퍼 이외에도 웨이퍼 캐리어 등을 이용할 수 있다. 임시 기판은 반도체 패키지 제조 과정에서 제거되며, 실제 패키지에는 기판이 없이 자체 구조만으로 기계적인 지지력 및 구조적 안정성을 확보한다.
도 6을 참조하면 웨이퍼(또는 캐리어)(100) 상에 접합층(110')을 포함하는 유전체 필름(110)을 형성한다. 이 유전체 필름(110) 위에 도전성 재배선층(120) 또는 전극 패드를 형성한다(도 7). 재배선층의 형성은 예를 들어 도금 등의 방법을 사용할 수 있으며, 특별히 그 방법에 제한을 둘 필요는 없다. 재배선층 형성시 도 4에 도시한 바와 같이 국부적인 전극 패턴을 형성하여 박막형 수동 소자를 구현할 수 있다.
재배선층 형성 후, 그 위에 또 다른 유전층(130)을 형성하고, 이 유전층(130)을 부분적으로 식각하여 국부적으로 재배선층(120)을 노출시킨다(도 8). 노출 부위는 재배선층(또는 전극 패드)과 다른 전기적 요소들간의 전기적인 접속을 위한 영역에 해당한다. 상기 유전층(110, 130) 및 재배선층(120)은 다층 박막층을 구성하며 본 발명의 반도체 패키지의 베이스층으로 작용한다.
다음으로, 상기 유전층(130)의 노출된 부위에 기둥 형태의 전도성 구조물(140)을 형성한다(도 9). 이 전도성 구조물은 예를 들어, Cu 등의 전도성 재질로 형성하며, 폭에 비하여 높이가 큰, 즉 외관비(aspect ratio)가 큰 형태로 형성하는 것이 바람직하다.
전도성 구조물(140) 형성후, 재배선층의 노출된 부위에 반도체 칩(200)을 실장한다(도 10). 실장 과정은 예를 들어, 테스트를 거쳐 선별된 동작 특성이 우수한 반도체 칩을 웨이퍼레벨 또는 캐리어레벨에서 다층 박막층 상부에 정렬시킨다. 반도체 칩(200)의 일면에는 솔더 범프(210)가 미리 형성되어 있을 수 있으며, 이와 달리 다층 박막층의 재배치 도전층 전극 패드에 솔더 범프를 형성하여 반도체 칩을 실장할 수도 있다.
반도체 칩(200) 내부에는 예를 들어 트랜지스터, 다이오드, 전기적 배선 등의 다수의 박막 소자(미도시)들이 포함될 수 있으며, 반도체 칩은 메모리 또는 논리 회로 등이 될 수 있다.
전도성 구조물이 형성되고 반도체 칩이 실장된 다층 박막층 상부에 몰딩 물질을 도포하여 전도성 구조물과 반도체 칩을 커버하는 몰딩부(150)를 형성한다(도 11). 이 몰딩부(150)는 본 발명의 반도체 패키지가 물리적인 안정성을 갖는 하나의 구조물이 되도록 다른 요소들을 지지하는 역할을 한다.
패키지 두께를 최소화시키기 위해서 몰딩부는 전도성 구조물(140)과 반도체 칩(200)의 상면까지만 커버하는 것이 바람직하며, 이를 위하여 몰딩부 상면을 연삭하여(back-grinding) 전도성 구조물 및 반도체 칩 상부를 노출시킨다(도 12). 이 과정에서 반도체 칩의 상면을 함께 연삭시켜 전체적인 패키지 두께를 더욱 감소시킬 수 있다.
다음으로, 몰딩부 표면에 노출된 전도성 구조물의 상면을 전극 패드로 이용하여 몰딩부 표면에 또 다른 재배선층(또는 전극 패드)(122)를 형성한다(도 13).
재배선층(122)이 형성된 몰딩부 표면에 또 다른 유전층(132)을 형성하고 솔더 범프가 형성될 위치에서 부분적으로 상기 유전층을 제거하여 재배선층(122)을 국부적으로 노출시킨다(도 14).
본 발명에 있어서 각각의 유전층(110, 130, 132)은 예를 들어 폴리이미드, BCB, 실리콘 산화물, 실리콘 질화물 등의 유전체 재료로 형성될 수 있으며, 재배선층(120, 122)은 구리나 금, 알루미늄, 텅스텐 등의 물질로 형성될 수 있다. 그러나, 이 밖에도 다른 물질을 사용하여 각각을 형성할 수 있으며, 특별히 사용되는 물질에 제한을 두지는 않는다.
다음으로, 반도체 칩이 실장된 다층 박막층 하부의 웨이퍼(또는 캐리어)를 다층 박막층 하면으로부터 제거한다(도 15). 마지막으로 상기 유전층(132)이 부분적으로 제거되어 노출된 재배선층(122)에 외부 접속용 솔더 범프(240)를 형성한다. 솔더 범프는 볼 어태치, 전기도금, 무전해 도금, 프린팅, 스퍼터링 등의 방법으로 형성할 수 있다.
웨이퍼(또는 캐리어)는 상기 솔더 범프(240)를 먼저 형성하고 난 후 제거하는 것도 무방하다.
솔더 범프를 재배선층에 형성하기 전에 접착력 및 산화 방지 등을 목적으로 하부 금속층(UBM)(미도시)을 먼저 재배선층에 형성할 수 있다. 상기 하부 금속층은 금속 내지 합금으로 구성되는 하나 이상의 레이어를 포함할 수 있다. 하부 금속층으로는 예를 들어 구리(Cu), 구리 합금(Cu-alloy), 니켈(Ni), 니켈 합금(Ni-alloy), 텅스텐(W), 텅스텐 합금(W-alloy), 티타늄(Ti), 티타늄 합금(Ti-alloy), 알루미늄(Al), 알루미늄 합금(Al-alloy), 크롬(Cr), 크롬 합금(Cr-alloy), 금(Au), 금 합금(Au-alloy), 팔라듐(Pd), 팔라듐 합금(Pd-alloy), 안티몬(Sb), 안티몬 합금(Sb-alloy), 인듐(IN), 인듐합금(In-alloy), 비스무스(Bi), 비스무스 합금(Bi-alloy), 백금(Pt), 백금합금(Pt-alloy) 중에서 선택되는 하나 이상의 물질을 선택하여 1층 또는 2이상의 다층 구조로 형성할 수 있다.
이상에서는 설명의 편의를 위하여 하나의 개별 다층 박막층 및 반도체 칩만을 도시하였으나, 실제로는 웨이퍼레벨 또는 캐리어레벨에서 복수의 다층 박막층 및 반도체 칩이 동시에 형성 및 실장되고 최종 공정이 완료된 후 개별 패키지로 분할된다.
제2실시예
본 발명의 제2실시예에 따른 반도체 패키지를 도 17에 도시하였다. 앞선 실시예에서와 달리 제2실시예의 반도체 패키지는 반도체 칩(200')의 일면이 다층 박막층에 다이 어태치(die attach) 방식으로 실장되며, 전기적 연결을 위한 솔더 범프가 반도체 칩에 형성되지 않는다. 그 대신, 반도체 칩의 다른 일면에 전극 패드(210')가 형성되어 패키지 내부의 다른 요소들과 전기적으로 연결된다.
보다 구체적으로, 복수의 유전층(110, 130) 사이에 도전성 재배선층(120)이 형성되어 있고, 이 유전층 및 재배선층이 하나의 일체화된 다층 박막층을 구성하며, 다층 박막층의 일면에는 반도체 칩(200')이 직접 부착되어 있다.
상기 반도체 칩(200')은 전극 패드(210') 및 재배선층(122)을 통해 상기 다 층 박막층의 일면에 기둥 형태로 형성된 전도성 구조물(140)과 전기적으로 연결되어 있으며, 최종적으로는 상기 전도성 구조물과 전기적으로 연결되는 외부 접속용 솔더 범프(240)에 전기적으로 연결된다. 식별번호 160은 상기 재배선층(122)을 보호하는 유전층에 해당한다. 상기 전극 패드(210')는 예를 들어 상기 전도성 구조물(140)과 동일한 물질을 사용하여 높이만 다른 유사한 구조물로 형성할 수 있다.
제2실시예에 따른 반도체 패키지 역시 다층 박막층 일면에 형성되는 전도성 구조물과 반도체 칩이 몰딩부(150)에 의하여 부분적으로 커버되며, 다층 박막층과 몰딩부가 반도체 칩을 물리적으로 지지하며 하나의 패키지 구조물을 형성한다.
다층 박막층에 직접 부착되는 반도체 칩(200')은 전면 상방형(face-up type)이며, 반도체 칩의 하면에 형성된 다층 박막층의 일부를 제거하여 외부에 노출시키거나 다층 박막층에 열전도성 시트를 부착하여 반도체 칩의 열방출을 원활히 할 수 있을 것이다.
다층 박막층의 하부에는 재배선층(120)과 전기적으로 접속되는 솔더 범프(240)가 형성되어 있고, 도시되지는 않았지만, 재배선층(120)과 솔더 범프(240) 사이에 하부 금속층(UBM)을 더 포함할 수 있다. 또한, 도시되지는 않았지만, 제2실시예에 따른 반도체 패키지 역시 내부에 박막 형태의 수동 소자를 형성할 수 있고, 경우에 따라서는 집적형 수동 소자를 몰딩부 내부에 포함시킬 수 있을 것이다.
한편, 도 18을 참조하면, 하나의 반도체 패키지 내부에 두 개의 반도체 칩(200a, 200b)이 실장되어 있는 것을 볼 수 있다. 각각의 반도체 칩(200a, 200b)은 전극 패드(210a, 210b)을 통해 재배선층(122)과 전기적으로 연결된다. 반도체 칩(200a, 200b)은 각각의 재배선층 및 전도성 구조물에만 연결되도록 하여 개별적인 전도성 패스를 통해 신호 전달이 이루어지도록 할 수도 있으며, 상호간에 부분적인 전기적 연결을 통하여 동시에 신호 전달이 이루어지도록 할 수도 있을 것이다. 한편, 다층 박막층에 실장되는 반도체 칩은 상호 수평적으로 배열될 수도 있지만, 도시된 바와 달리 수직적으로 배열될 수도 있다.
도 19는 제2실시예에 따른 반도체 패키지가 수직적으로 적층된 예를 보인 것이다. 적층되는 패키지(PI, PII, PIII)는 상호 간에 솔더 범프에 의하여 전기적으로 연결되며, 적층 두께를 감소시키기 위하여 서로 다른 크기의 솔더 범프(240, 240')를 사용할 수 있다.
외부 회로 접속용 솔더 범프(240)는 인쇄 회로 기판이나 또 다른 패키지에 전기적으로 접속될 수 있다.
제2실시예에 따른 반도체 패키지의 제조 공정은 앞선 제1실시예의 반도체 패키지와 유사하지만, 반도체 칩의 실장 방법이 다르다. 도 20 내지 30을 참조하여 살펴보면 다음과 같다.
먼저, 웨이퍼(또는 캐리어)(100) 위에 유전층(110)을 형성하고, 국부적으로 유전층을 제거하여 웨이퍼의 일부분을 노출시킨다(도 20). 후속적으로 웨이퍼를 용이하게 제거하기 위하여 상기 유전층(110) 형성 전에 접착성 필름을 웨이퍼 위에 미리 형성할 수도 있다.
다음으로, 유전층(110)이 제거된 부위에 재배선층(또는 전극 패드)(120)를 형성하고(도 21), 다시 유전층(130)을 국부적으로 형성하여 재배선층을 부분적으로 노출시킨다(도 22). 이 유전층(110, 130) 및 재배선층(120)은 다층 박막층을 구성하며 제2실시예에 따른 반도체 패키지의 베이스 기판 역할을 한다. 또한, 상기 재배선층(120)에는 후술하는 바와 같이 외부 접속용 솔더 범프가 전기적으로 연결된다.
다음으로, 기둥 형태의 전도성 구조물(140)을 노출된 재배선층(120)에 형성하고(도 23), 다층 박막층 상면에 반도체 칩(200')을 부착한다(도 24). 반도체 칩은 앞서 도 18과 관련하여 설명한 바와 같이 둘 이상의 반도체 칩을 수평적으로 또는 수직적으로 배열되도록 실장할 수도 있다. 이 반도체 칩(200')은 상면에 전극 패드(210')가 미리 형성될 수도 있고, 전도성 구조물(140)의 형성 전에 반도체 칩(200')을 실장한 후, 전도성 구조물(140)과 상기 전극 패드(210')를 동시에 형성하는 것도 가능할 것이다.
반도체 칩과 전도성 구조물이 형성된 후, 다층 박막층 상면으로 몰딩 물질을 도포하여, 반도체 칩과 전도성 구조물을 적어도 부분적으로 커버하는 몰딩부(150)를 형성한다(도 25). 몰딩부(150) 표면이 전도성 구조물(140) 및 전극 패드(210')의 상면을 초과하는 경우, 몰딩부 상면을 연삭하여 전체적인 패키지를 줄일 수 있다(도 26). 몰딩부 상면을 연삭하게 되면 기둥 형태의 전도성 구조물(140)과 반도체 칩 상면의 전극 패드(210')의 높이를 균일하게 할 수 있는 장점도 있다.
다음으로, 재배선층(122)을 형성하여 전도성 구조물(140)과 전극 패드(210')를 전기적으로 연결하고(도 27), 재배선층 상면에 유전층(160)을 보호막으로 형성한다(도 28).
다층 박막층 및 몰딩부를 포함하는 패키지 구조가 완성된 후에는 하부의 웨이퍼를 제거하고(도 29), 다층 박막층의 재배선층(120)에 전기적으로 연결되도록 외부 접속용 솔더 범프(240)을 형성한다(도 30).
최종적으로 완성된 반도체 패키지는 제1실시예에 따른 반도체 패키지와 비교할 때, 반도체 칩의 실장 방법만 상이할 뿐 유사한 구조를 형성하게 된다.
이상에서는 본 발명의 바람직한 실시예를 예시적으로 설명하였으나, 본 발명의 범위는 이와 같은 특정 실시예에만 한정되는 것은 아니므로, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.
도 1은 기존의 반도체 패키지 구조를 보인 단면도.
도 2 내지 5는 본 발명의 제1실시예에 따른 반도체 패키지 구조를 보인 단면도.
도 6 내지 16은 본 발명의 제1실시예에 따른 반도체 패키지 제조 공정을 보인 단면도.
도 17 내지 19는 본 발명의 제2실시예에 따른 반도체 패키지 구조를 보인 단면도.
도 20 내지 30은 본 발명의 제2실시예에 따른 반도체 패키지 제조 공정을 보인 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100:웨이퍼 110:유전층
120:재배선층 130:유전층
140:전도성 구조물 150:몰딩부
200:반도체 칩 210:솔더 범프
240:솔더 범프

Claims (22)

  1. 적어도 하나 이상의 유전층과 적어도 하나 이상의 재배선층을 포함하는 다층 박막층과,
    상기 재배선층에 전기적으로 접속되면서 상기 다층 박막층에 실장되는 적어도 하나의 반도체 칩과,
    상기 재배선층과 전기적으로 접속되면서 상기 다층 박막층의 일면에 기둥 형태로 형성된 전도성 구조물과,
    상기 다층 박막층 상부에 형성되어 상기 전도성 구조물과 상기 반도체 칩을 적어도 부분적으로 커버하는 몰딩부와,
    상기 몰딩부 상부에 형성되며, 상기 전도성 구조물과 전기적으로 연결되는 외부 접속용 범프를 포함하는
    초박형 반도체 패키지.
  2. 제1항에 있어서, 상기 반도체 칩은 다층 박막층과 별도의 솔더 범프에 의하여 전기적으로 접속되는 초박형 반도체 패키지.
  3. 제2항에 있어서, 상기 솔더 범프는 다층 박막층의 전도성 구조물과 재배선층에 의하여 전기적으로 연결되는 초박형 반도체 패키지.
  4. 제1항에 있어서, 상기 몰딩부 상면에 상기 전도성 구조물과 솔더 범프를 전기적으로 연결되는 재배선층을 더 포함하는 초박형 반도체 패키지.
  5. 제1항에 있어서, 상기 몰딩부 상면은 반도체 칩의 상면과 동일한 높이인 것을 특징으로 하는 초박형 반도체 패키지.
  6. 제1항에 있어서, 상기 전도성 구조물과 외부접속용 범프는 수직적으로 동일 위치에서 전기적으로 연결되는 초박형 반도체 패키지.
  7. 제1항에 있어서, 상기 반도체 칩의 일면에 열방출 부재가 배치되는 초박형 반도체 패키지.
  8. 제1항에 있어서, 상기 다층 박막층에는 박막 수동 소자가 내장되어 있는 초박형 반도체 패키지.
  9. 제1항에 있어서, 상기 패키지의 상부 또는 하부에 적층되는 또 다른 반도체 패키지를 더 포함하는 초박형 반도체 패키지.
  10. 제9항에 있어서, 적층되는 두 패키지는 외부접속용 범프에 의하여 상호 전기적으로 연결되며, 각각의 패키지의 외부접속용 범프는 크기가 다른 것을 특징으로 하는 초박형 반도체 패키지.
  11. 제1항에 있어서, 상기 반도체 칩의 일면은 외부에 노출되어 있는 초박형 반도체 패키지.
  12. 제1항에 있어서, 상기 반도체 칩은 일면이 다층 박막층에 다이 어태치 방식으로 실장되는 초박형 반도체 패키지.
  13. 제12항에 있어서, 상기 반도체 칩은 다른 일면에 전극 패드가 형성되는 초박형 반도체 패키지.
  14. 제13항에 있어서, 상기 반도체 칩의 전극 패드는 다층 박막층의 전도성 구조물과 재배선층에 의하여 전기적으로 연결되는 초박형 반도체 패키지.
  15. 제1항에 있어서, 상기 재배선층에 전기적으로 접속되면서 상기 다층 박막층에 실장되는 둘 이상의 반도체 칩을 포함하며, 이 반도체 칩들은 상호 수평적으로 또는 수직적으로 배열되는 초박형 반도체 패키지.
  16. 웨이퍼 또는 캐리어 상면에 유전층을 형성하고,
    상기 유전층 상면에 도전성 재배선층을 형성하고
    상기 재배선층에 기둥 형태의 전도성 구조물을 형성하고,
    상기 유전층에 반도체 칩을 실장하고,
    상기 재배선층 상부에 전도성 구조물과 반도체 칩을 적어도 부분적으로 커버하도록 몰딩부를 형성하고,
    상기 몰딩부의 상면을 연삭하고,
    상기 전도성 구조물과 전기적으로 연결되도록 외부접속용 범프를 형성하는 단계를 포함하는
    초박형 반도체 패키지 제조 방법.
  17. 제16항에 있어서, 상기 반도체 칩은 별도의 솔더 범프에 의하여 상기 재배선층과 전기적으로 연결되는 초박형 반도체 패키지 제조 방법.
  18. 제16항에 있어서, 상기 반도체 칩은 다이 어태치 방식으로 상기 유전층에 실장되는 초박형 반도체 패키지 제조 방법.
  19. 제16항에 있어서, 상기 외부접속용 범프와 전기적으로 접속되도록 또 다른 반도체 패키지를 적층하는 단계를 포함하는 초박형 반도체 패키지 제조 방법.
  20. 제16항에 있어서, 박막 수동 소자를 형성하는 단계를 포함하는 초박형 반도체 패키지 제조 방법.
  21. 제16항에 있어서, 상기 외부접속용 범프의 형성 전 또는 형성 후에 상기 웨이퍼 또는 캐리어를 제거하는 단계를 더 포함하는 초박형 반도체 패키지 제조 방법.
  22. 제16항에 있어서, 상기 반도체 칩은 둘 이상의 반도체 칩을 상호 수평적으로 또는 수직적으로 배열하여 실장하는 것을 특징으로 하는 초박형 반도체 패키지 제조 방법.
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