KR20080081928A - 강화된 고전압 캐패시터들 - Google Patents

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KR20080081928A
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Abstract

캐패시터는 대향 단부들을 가지며 다수의 전극층들 및 유전체층들로 구성되는 세라믹 캐패시터 몸체 및 세라믹 캐패시터 몸체에 부착된 제1 및 제2 외부 단자들을 포함한다. 세라믹 캐패시터 몸체 내의 다수의 내부 활성화 전극들은 교대 방식으로 구성된다. 세라믹 캐패시터 몸체 내의 내부 전극 실드들은 아크-오버(arc-over)에 저항을 제공하는 것을 돕기 위하여 사용된다. 실드들은 최상부 내부 전극 실드 및 대향 바닥부 내부 전극 실드를 포함하고, 최상부 내부 전극 실드 및 대향 바닥부 내부 전극 실드는 다수의 내부 활성화 전극들의 대향 측면들상에 존재하고, 각각의 내부 전극 실드는 대응 외부 단자로 또는 너머로 내부쪽으로 연장하여 실딩(shield)을 제공한다. 측면 실드들이 사용된다. 캐패시터는 아크-오버에 대한 강화된 저항, 공기중에 높은 항복 전압을 제공하며, 작은 케이스 사이즈에 대해서 허용된다.

Description

강화된 고전압 캐패시터들{IMPROVED HIGH VOLTAGE CAPACITORS}
다중층 세라믹 캐패시터들은 일반적으로 세라믹 전도성 전극들 및 유전체 물질의 교대층들을 갖는다. 다양한 타입의 유전체 물질들이 사용될 수 있으며, 다양한 타입의 물리적 구성들이 사용된다. 고전압 성능을 위한 캐패시터들이 "직렬 설계"를 사용하여 수년간 제조되어왔다. 직렬 설계에 있어서, 도 1의 단일 부동(floating) 전극 설계에 대하여 도시된 바와 같은 어느 한 측면상의 단자들에 접속된 전극들과 부동 전극 사이에 전하가 저장된다. 이것은 상이한 단자들에 전극들이 교류로 접속되고 이러한 전극들 사이에 전하가 저장되는 도 2에 도시된 표준 캐패시터 설계에 비교된다. 이러한 설계에 대한 캐패시턴스는 다음과 같이 주어진다:
Figure 112008043858752-PCT00001
C = F의 캐패시턴스
Figure 112008043858752-PCT00002
= 자유 공간의 유전율 = 8.854 × 10-12 Fm-1
Figure 112008043858752-PCT00003
= 세라믹 물질의 유전율, 무차원 상수(dimensionless constant)에 의존하는 물질.
A = 전극들의 유효 중첩 영역 m2
N = 전극들의 개수 -1
T = 층들을 분리시키는 세라믹의 발화된(fired) 활성화 두께
그러나, 직렬 설계의 경우에, 유효 중첩 영역은 현저히 감소된다. 직렬 설계의 장점은 전극들에 작용하는 내부 전압이 단일 부동 전극에 대해 반감된다는 것이다. 내부 전압을 감소시키도록 층마다 하나 이상의 부동 전극을 주기 위하여 부동 전극을 추가로 분리하는 것이 가능할 뿐만 아니라, 이것은 캐패시턴스를 감소시키는 유효 중첩 영역을 줄인다. 케이스 사이즈 1812 MLCC, 47nF±10% 표준 설계의 27 로트 및 동일한 개수의 케이스 사이즈 1812, 22nF±10% 단일 부동 전극 직렬 설계에 대한 평균 항복 전압(n=50)이 도 3에 도시된다. 이러한 모든 경우에 있어서, 전극들을 분리시키는 발화된 활성화 두께는 직렬 캐패시터들에 대하여 0.068±0.003"(1.73±0.08mm) 및 표준 설계에 대한 0.051±0.003"(1.30±0.08mm)의 전체 두께를 갖는 0.0023", 58 미크론이다. 길이 및 폭 치수들은 모든 이러한 1812 케이스 사이즈 캐패시터에 대하여 각각 0.177±0.010"(4.50±0.25mm) 및 0.126±0.008"(3.20±0.20mm) 이다. 1812 표준 설계 및 단일 전극 직렬 설계의 단면이 도 4 및 도 5에 각각 도시된다.
이러한 MLCC들의 용량을 견디는 내부 전압뿐 아니라, 이러한 부분들이 캐패시터 단자들로부터의 아크-오버에 대해 저항하는 것 또한 중요하다. McLarney에 의한 미국 특허 제 4,731,697호는 레이저 트리밍을 요구하는 아크 오버를 방지하기 위하여 추가의 유전체층에 의하여 커버된 마진(margin)의 부분들을 갖는 표면 전극 을 개시한다. 그러나, 노출된 전극들이 부식의 대상이 된다는 것을 유념해야 한다. 또한, 노출된 전극들의 특성들은, 이러한 캐패시터들이 사용될 수 있는 애플리케이션들을 제한하는, 습도와 같은 환경적 요인들에 의해 강하게 영향을 받는다.
Duva에 의한 미국 특허 제 6,627,509호는 단자들로부터 초과하는 물질을 트리밍하는 단계를 수반하는 다중층 세라믹 캐패시터들의 표면에 파라-폴리-크실리렌 코팅을 인가하는 단계에 의해 표면 플래시오버 저항 캐패시터들을 제조하기 위한 방법을 개시한다. 이러한 경우에 캐패시터들의 코팅과 관련하여 많은 비용이 든다. 또한, 코팅은 회로 보드 어셈블리 프로세스들과 양립하지 못할 수 있으며, 위성과 같은 몇몇 전자 애플리케이션에서의 유기 코팅의 존재가 배기 장치로 인하여 제한된다.
따라서, 높은 항복 전압을 갖는 캐패시터 제품들을 감소시키고 아크 오버 발생을 최소화하려는 다양한 노력에도 불구하고, 문제점들은 남아있다. 따라서 개선된 고전압 캐패시터가 요구된다.
따라서, 본 발명의 주요 목적, 특징 또는 장점은 본 기술분야의 상태를 개선하는 것이다.
본 발명의 다른 목적, 특징 또는 장점은 아크-오버에 저항하는 다중층 세라믹 캐패시터를 제공하는 것이다.
본 발명의 또 다른 목적, 특징 또는 장점은 공기 중에 높은 항복 전압을 갖는 다중층 세라믹 캐패시터를 제공하는 것이다.
본 발명의 또 다른 목적, 특징 또는 장점은 높은 캐패시턴스를 유지시키는 설계를 갖는 다중층 세라믹 캐패시터를 제공하는 것이다.
본 발명의 다른 목적, 특징 또는 장점은 캐패시터가 전자 회로로 통합될 때 아크-오버로 인하여 원치 않는 분열의 발생을 최소화하는 것이다.
본 발명의 또 다른 목적, 특징 또는 장점은 회로들의 소형화를 위해 허용되는 더 작은 케이스 사이즈를 갖는 용량을 견디는 고전압을 갖는 캐패시터를 제공하는 것이다.
본 발명의 추가의 목적, 특징 또는 장점은 편리하게 경제적으로 제조될 수 있는 개선된 캐패시터를 제공하는 것이다.
본 발명의 이러한 및/또는 다른 목적, 특징 또는 장점 중 하나 이상은 하기의 설명 및 청구항들로부터 명백해질 것이다.
본 발명의 일측면에 따라, 다중층 세라믹 캐패시터 부품이 제공된다. 캐패시터 부품은 다수의 전극층들 및 유전체층들로 구성되며 대향 단부들을 갖는 세라믹 캐패시터 몸체를 포함한다. 캐패시터 부품은 세라믹 캐패시터 몸체에 부착된 제1 및 제2 외부 단자들을 더 포함한다. 캐패시터 부품은 다수의 내부 활성화 전극들 중 제1 전극이 세라믹 캐패시터 몸체의 한 단부로부터 내부쪽으로 연장하고 다음 내부 활성화 전극이 세라믹 캐패시터 몸체의 대향 단부로부터 내부쪽으로 연장하도록 교대 방식으로 구성된 세라믹 캐패시터 몸체 내에 다수의 내부 활성화 전극들을 더 포함한다. 또한 세라믹 캐패시터 몸체 내에는 다수의 내부 전극 실드들이 존재하여 아크-오버에 대한 저항을 제공하도록 돕는다. 다수의 내부 전극 실드들은 최상부 내부 전극 실드 및 대향 바닥부 내부 전극 실드를 포함하고, 최상부 내부 전극 실드 및 대향 바닥부 내부 전극 실드는 다수의 내부 활성화 전극들의 대향 측면들상에 존재하며, 각각의 내부 전극 실드는 대응 외부 단자로 또는 너머로 내부쪽으로 연장하여 실딩을 제공한다. 측면 실드들이 또한 존재한다. 각각의 측면 실드는 캐패시터 몸체의 한 단부로부터 내부쪽으로 연장하며, 측면 실드들은 활성화 전극을 추가로 실딩하도록 구성되어 활성화 전극들과 단자들 사이의 아크 오브에 더욱 저항한다.
본 발명의 다른 측면에 따라, 개선된 고전압 특성들을 제공하기 위한 다중층 세라믹 캐패시터 부품이 제공된다. 캐패시터는 다수의 전극층들 및 유전체층들로 구성되며 대향 단부들을 갖는 세라믹 캐패시터 몸체를 포함한다. 제1 및 제2 외부 단자들은 세라믹 캐패시터 몸체에 부착된다. 다수의 전극층들은 제1 단자로 또는 너머로 내부쪽으로 연장하는 전극 실드를 갖는 최상부층, 제2 단자로 또는 너머로 내부쪽으로 연장하는 전극 실드를 갖는 바닥부층, 및 세라믹 캐패시터 몸체의 교대 단부들로부터 내부쪽으로 연장하는 활성화 전극들의 다수의 교대층들을 포함한다. 활성화 전극들의 각각의 교대층들은 측면 실드들을 더 포함한다.
본 발명의 다른 측면에 따라, 다중층 세라믹 부품을 제조하는 방법이 제공된다. 상기 방법은 다수의 전극층들 및 유전체층들로부터 세라믹 캐패시터 몸체를 형성하는 단계 및 세라믹 캐패시터 몸체의 대향 단부들상에 제1 및 제2 외부 단자들을 부착하는 단계를 포함한다. 다수의 전극층들은, 활성화 전극층들 및 실딩 전극층들을 포함하고, 활성화 전극 층들은 다수의 활성화 전극 중 제1 활성화 전극이 세라믹 캐패시터 몸체의 한 단부로부터 내부쪽으로 연장하고 다음 내부 활성화 전극이 세라믹 캐패시터 몸체의 대향 단부로부터 내부쪽으로 연장하는 교대 방식으로 구성된다. 실딩 전극들의 층들은 최상부 내부 전극 실드 및 대향 바닥부 내부 전극 실드를 포함하며, 최상부 내부 전극 실드 및 대향 바닥부 내부 전극 실드는 다수의 활성화 전극들의 대향 측면들상에 존재하고, 각각의 전극 실드는 대응 외부 단자로 또는 너머로 내부쪽으로 연장하여 실딩을 제공한다. 활성화 전극들의 층들은 활성화 전극들의 대향 측면들상에 측면 실드들이 층들을 더 포함하여 추가의 실딩을 제공한다.
도 1은 단일 부동 전극을 갖는 직렬 캐패시터 설계를 통한 단면도이다.
도 2는 표준 캐패시터 사인을 통한 횡단면도이다.
도 3은 표준 캐패시터 설계 및 직렬의 평균 항복 전압을 보여준다.
도 4a는 1812 MLCC 표준 설계의 횡단면도 사진을 보여준다.
도 4b는 1812 MLCC 표준 설계의 단부 사진을 보여준다.
도 5a는 1812 MLCC 단일 부동 전극 직렬 설계의 횡단면 사진을 보여준다.
도 5b는 1812 MLCC 단일 부동 전극 직렬 설계의 단부 사진을 보여준다.
도 6은 본 발명의 다수의 실시예들에 따른 캐패시터 설계의 도면이다.
도 7은 도 6의 캐패시터 설계를 위한 평균 캐패시턴스 및 치수들을 보여주는 표이다.
도 8a는 실시예 1의 측면 횡단면도이다.
도 8b는 실시예 1의 단부 횡단면도이다.
도 9a는 실시예 2의 측면 횡단면도이다.
도 9b는 실시예 2의 단부 횡단면도이다.
도 10a는 실시예 3의 측면 횡단면도이다.
도 10b는 실시예 3의 단부 횡단면도이다.
도 11은 실시예 1, 2 및 3의 항복 전압을 보여준다.
도 12a는 실시예 1의 횡단면의 사진이다.
도 12b는 실시예 1의 횡단면의 단부의 사진이다.
도 13a는 실시예 2의 횡단면의 사진이다.
도 13b는 실시예 2의 횡단면의 단부의 사진이다
도 14a는 실시예 3의 횡단면의 사진이다.
도 14b는 실시예 3의 횡단면의 단부의 사진이다.
본 발명은 공기 중에 높은 항복 전압을 갖는 아크 저항성 다중층 세라믹 캐패시터를 초래하는 내부 전극들의 새로운 배열을 개시한다. 또한 이러한 설계들은 높은 캐패시턴스를 보유한다. 본 발명을 설명하는 것을 돕기 위하여, 각각의 이러한 설계들 및 MLCC 성능이 개시되며, 그 후 각각의 실시예에 대한 더 상세한 설명이 도면들을 참조로 하여 제공된다. 설계들 및 MLCC 성능은 다음의 실시예들에 개시된다.
실시예 1
표준 케이스 사이즈 1206 캐피시터 설계가 제품 MLCC X7R 물질 시스템 C-153을 사용하여 제조되었다.
실시예 2
케이스 사이즈 1206 캐패시터 설계가 최상부 및 바닥부상에 실드 전극들을 갖는 제품 MCC X7R 물질 시스템 C-153을 사용하여 제조되었다. 이러한 실드 전극들의 목적은 대향 극성의 내부 전극과 단자 사이에, 또는 대향 극성의 단자들 사이에 캐패시터의 최상부 또는 바닥부 표면에 걸친 아크-오버를 방지하는 것이다. 이러한 이유로, 대향 극성의 활성화 아래의 경우에 존재하는 하나의 실드 전극을 갖는 것만이 필수적이다. 그러나, 캐패시터의 최상부 및 바닥부에서의 단자 영역 모두를 실딩함으로써 상이한 값들의 캐패시터들을 제조하는 코스 동안에 제조가능성을 개선하는 상이한 개수의 전극들에 대한 스크린들을 변화시킬 필요가 없다.
실시예 3
케이스 사이즈 1206 캐패시터 설계는 최상부 및 바닥부상에 실드 전극들에 더하여, 활성화 전극들의 어느 한 측면상에 측면 실드 전극들을 갖는 제품 MLCC X7R 물질 시스템 C-153을 사용하여 제조되었다. 측면 실드 전극의 목적은 대향 극성의 단자들 사이의 캐패시터의 측면들에 걸쳐 또는 대향 극성의 상이한 내부 전극층들과 단자 사이의 아크-오버를 방지하는 것이다. 최상부 및 바닥부 측면 실드 전극들에 대한 것과 마찬가지로, 각각의 측면상의 두 개의 측면 실드 전극들이 사용되었으나, 대향 극성의 단자를 갖는 각각의 층의 측면에서 하나의 측면 실드 전극을 갖는 것만이 필수적이다. 각각의 측면상의 두 개의 측면 실드 전극들은 전극 스택의 정렬을 정확하게 체크하도록 허용한다.
이러한 3개 실시예들에 대한 설계 및 전극 패턴이 도 6에 도시된다. 단자들이 두꺼운 발화된 은 페이스트(paste)로 구성된 이러한 실시예들에 인가되었으나, 이러한 것들은 그 후 납을 수반하는 니켈로 도금되었다. 부분들은 검증된 IR 및 1000V Hi-Pot를 통해 스크리닝되었다. 평균 캐패시턴스들(n=100) 및 치수들(n=5)이 도 7에 도시된 바와 같이 측정되었다.
전극들의 개수 - 1(N)이, 27±1로, 모든 이러한 실시예들에 대하여 거의 동일하다는 것을 볼 수 있다. 층들을 분리하는 세라믹의 발화된 활성화 두께(T)는 또한 모든 3개 실시예들에 대하여 동일하며, 동일한 세라믹 물질 시스템이 모든 캐패시터들을 제조하기 위하여 사용되었기 때문에 유전율은 동일하다. 가변 영향 캐패시턴스만이 따라서 전극들의 유효 중첩 영역이다(A). 이것은 측면-실드들의 존재로 인하여 실시예 3에 대하여 더 낮다. 실시예 1, 2 및 3의 실제 단면들이 도 12a 및 12b(실시예 1), 도 13a 및 13b(실시예 2), 및 도 14a 및 14b(실시예 3)에서 도시된다.
실시예 1, 2 및 3에 대한 50 캐패시터들의 샘플은 EIA 198-2-E의 방법(103)당 500V/s의 램프율(ramp rate)로 전압을 인가함으로써 실패하는 것으로 테스트되었다. 결과는 도 11에 도시된다. 테스트를 위해 사용되는 장비는 Associated Research 7512DT HiPot였다. 도 11의 데이터는 아크-오버 및/또는 물리적 파괴를 포함하는 유전체 항복 전압 레벨을 나타낸다. 실시예 1 부분들의 사후(post) IR 테스트가 13/50 절연 저항(IR) 고장을 갖는다면, 실시예 2 및 실시예 3은 개별적으 로 48/50 및 50/50 IR 고장이 아크-오버로 인한 고장이 실시예 3에서 관찰되지 않았음을 나타낸다. 또한 전압을 인가함에 있어 반복된 아크-오버 발생은 결국 IR 고장을 야기할 것이라는 것에 유념하는 것이 중요하다.
실시예 3이 인용된 실시예들의 2.5kV보다 큰 가장 높은 평균 항복 전압을 갖는다는 것을 명백하게 알 수 있다. 실시예 3의 1206 케이스 사이즈 캐패시터의 항복 전압 및 캐패시턴스는 종래 기술에 개시된 1812 1000V 정격(rated) 단일 부동 전극 직렬 캐패시터들과 유사하다. 실시예 3에 개시된 캐패시터들은 따라서 회로들이 고전압이 현저히 축소되게 처리하도록 요구된다.
도 1은 종래 기술의 캐패시터 설계를 도시한다. 도 1에서 캐패시터(10)는 캐패시터 몸체(16)의 대향 단부상에 제1 단자(12) 및 대향 제2 단자(14)와 함께 도시된다. 부동 전극들(18)이 도시된다. 도 2는 또 다른 종래 기술의 캐패시터 설계를 도시한다. 도 2에서, 부동 전극들 대신에, 전극들이 교류한다(alternate). 도 3은 직렬 및 표준 설계들을 비교한다. 특히, 도 3은 1812 MLCC, 47nF±10% 표준 설계의 27 로트(lot)들 및 동일한 개수의 케이스 사이즈 1812, 22nF±10% 단일 부동 전극 직렬 설계에 대한 평균 항복 전압(n=50)을 보여준다. 이러한 모든 경우들에서, 전극들을 분리시키는 발화된 활성화 두께는 직렬 캐패시터에 대하여 0.068±0.003"(1.73±0.08mm) 및 표준 설계에 대한 0.051±0.003"(1.30±0.08mm)의 전체 두께를 갖는 0.0023", 58 미크론이었다. 길이 및 폭 치수는 모든 이러한 1812 케이스 사이즈 캐패시터들에 대하여 각각 0.177±0.010"(4.50±0.25mm) 및 0.126±0.008"(3.20±0.20mm)이다. 1812 표준 설계 및 단일 전극 직렬 설계의 단면이 도 4a-4b 및 도 5a-5b에 각각 도시된다.
도 6은 3개의 상이한 캐패시터 설계 실시예를 보여주는 표이다. 제1 실시예는 비교를 목적으로 사용된 표준 설계이다. 제2 실시예는 최상부 및 바닥부 실드가 사용되는 본 발명의 일실시예이다. 제3 실시예는 측면 실드들 뿐 아니라 최상부 및 바닥부 실드들이 사용되는 본 발명의 다른 실시예이다.
도 6에 도시된 바와 같이, 표준 설계에서, 캐패시터의 발화된 활성화 두께는 0.0020 인치 또는 51 미크론이다. 표준 설계는 26 활성화 전극들을 포함한다. 최상부/바닥부 실드 설계에서, 캐패시터의 발화된 활성화 두께는 또한 0.0020 인치 또는 51 미크론이다. 최상부/바닥부 실드 설계는 27 활성화 전극들을 포함한다. 최상부/바닥부 및 측면 실드 설계에서, 발화된 활성화 두께는 0.0020 인치 또는 51 미크론이다. 최상부/바닥부 측면 실드 설계에는 28 활성화 전극들이 존재한다.
도 6은 또한 다양한 타입의 설계를 위한 전극 레이아웃 계획들을 보여준다. 표준 설계에 따라, 제1 전극(20) 및 엇갈린(staggered) 제2 전극(22)이 존재한다. 제3 전극(24)은 제1 전극(20)과 함께 정렬된다. 제4 전극(26)은 제2 전극(22)과 함께 정렬된다. 제2 내지 마지막 전극(N-1)까지 부가적인 교대 전극들 및 마지막 전극(30)을 갖는 이러한 교대 패턴이 계속된다.
최상부/바닥부 실드 설계에서 제1 전극층은 제1 바닥부 실드(36) 및 제2 바닥부 실드(38) 뿐 아니라 제1 바닥부 실드(제1 최상부 실드(32) 및 제2 최상부 실드(34)를 포함한다. 제1 최상부 실드(32) 및 제2 바닥부 실드(38)만이 활성화된다는 것을 특히 유념하라 - 다른 실드들은 존재할 필요가 없다. 제1 최상부 실 드(32) 및 제2 바닥부 실드(38)는 대향된 극성의 단자들로부터의 아크-오버를 방지하기 위하여 필수적이며, 실드들(34 및 26)은 제조의 편의성을 위해 존재한다.
최상부/바닥부 및 측면 실드들의 실시예에서, 제1 바닥부 실드(36) 및 제2 바닥부 실드(38) 뿐 아니라 제1 최상부 실드(32) 및 제2 최상부 실드(34)가 존재한다. 각각의 활성화 전극에 대하여, 측면 실드들(40, 42, 44, 46, 48, 50, 52, 54, 56, 58, 60, 62, 64, 66, 68 및 70)이 또한 존재한다. 측면 실드들(40, 42, 52, 54, 56, 58, 68 및 70)은 대향 극성의 단자로부터의 아크 오버로부터 내부 활성화 전극들을 보호하기 위하여 요구되는 반면, 다른 측면 실드들은 부분들 내에 전극 정렬을 테스트하기 위하여 포함되었다.
도 6에 도시된 설계들은 도 8a 내지 도 10b에 추가로 도시된다. 도 8a는 실시예 1(표준 설계)의 횡단면인 반면, 도 8b는 실시예 1의 횡단면의 단부도이다. 도 8b에서, 다중층 세라믹 캐패시터 부품(48)이 다중층 세라믹 캐패시터 부품(16)의 대향 단부들상에 제1 단자(12) 및 제2 단자(14)와 함께 도시된다. 세라믹 캐패시터 몸체의 내부 활성화 전극들은 제1 내부 활성화 전극(20)이 세라믹 캐패시터 몸체의 한 단부로부터 세라믹 캐패시터 몸체의 대향 단부상의 단자를 향해 내부쪽으로 연장하는 교대 방식으로 구성된다. 다음 내부 활성화 전극(22)은 세라믹 캐패시터 몸체의 대향 단부로부터 세라믹 몸체의 대향 단부상의 단자를 향해 내부쪽으로 연장한다. 도 8b의 단부 횡단면도는 전극들을 도시한다.
도 9a는 실시예 2(최상부/바닥부 실드들)의 측면 횡단면도인 반면, 도 9b는 실시예 2의 단부 횡단면도이다. 도 9a에서, 다중층 세라믹 캐패시터 부품(50)이 보여진다. 단자들 및 내부 전극들 사이에 아크-오버에 대한 저항을 제공하는 것을 돕는 세라믹 캐패시터 몸체 내에 내부 전극 실드들의 존재를 유념하라. 보여지는 내부 전극 실드들은 최상부 내부 전극 실드(32) 및 대향 바닥부 내부 전극 실드(38)를 포함한다. 최상부 내부 전극 실드(32) 및 대향 바닥부 내부 전극 실드(38)는 다중층 세라믹 캐패시터 몸체(16)의 대향 측면들상에 존재한다. 각각의 내부 전극 실드(32, 38)는 대응 단자(12, 14)로 또는 너머로 내부쪽으로 연장하여 실딩을 제공한다. 이전에 언급한 바와 같이, 부가적인 구조물들(34 및 36)이 제공되나, 단자들의 극성으로 인한 실제 실딩을 제공하지 않도록 요구되지 않는다. 그것들은 제조 프로세스에서의 편의성을 위해 포함된다.
도 10a는 실시예 3의 측면 횡단면도인 반면(최상부/바닥부 실드들 및 측면 실드), 도 10b는 실시예 3의 단부 횡단면도이다. 도 10a의 다중층 세라믹 캐패시터(60)는 최상부 실드(32) 및 대향 바닥부 실드(38)뿐 아니라 측면 실드들도 또한 포함한다. 측면 실드들은 캐패시터를 통한 횡단면을 도시하는 도 10b에 잘 보여진다. 해당 측면 실드는 횡단면의 깊이에 의존하는데, 그러므로 측면 실드들(40, 42, 48 및 50)이 도시된다.
도 7은 본 발명에 따른 2개 설계들과 표준 설계를 비교하는 표를 제공한다. 표는 도 6의 캐패시터 설계들을 위한 평균 캐패시턴스 및 치수들을 보여준다.
도 11은 실시예 1, 2 및 3의 항복 전압을 보여준다. 도 11에서, 최상부/바닥부 실드 실시예(실시예 2)는 표준 설계(실시예 1)와 관련된 증가된 항복 전압을 제공한다. 최상부/바닥부 및 측면 실드 실시예(실시예 3)는 더욱 증가된 항복 전 압을 제공한다. 따라서, 본 발명은 1000V, 1500V, 2000V, 2500V 또는 심지어 3000V를 초과하는 항복 전압을 갖는 다중층 세라믹 캐패시터를 생성하는데 사용될 수 있다.
따라서, 개선된 고전압 캐패시터가 개시된다. 본 발명은 본 명세서에 도시된 특정 실시예들로 제한되지 않는다. 예를 들어, 본 발명은 사용된 유전체 타입, 사용된 컨덕터 타입, 크기, 치수, 패키징 및 다른 변수에 있어서 다양한 변화를 예상한다.

Claims (16)

  1. 다중층 세라믹 캐패시터 부품으로서,
    대향 단부들을 가지며 다수의 전극층들 및 유전체층들로 구성되는 세라믹 캐패시터 몸체;
    상기 세라믹 캐패시터 몸체에 부착된 제1 및 제2 외부 단자들;
    상기 세라믹 캐패시터 몸체 내의 다수의 내부 활성화 전극들 - 상기 다수의 내부 활성화 전극들은 다수의 내부 활성화 전극들 중 제1 전극이 상기 세라믹 캐패시터 몸체의 한 단부로부터 내부쪽으로 연장하고, 다음 내부 활성화 전극이 상기 세라믹 캐패시터 몸체의 대향 단부로부터 내부쪽으로 연장하도록 교차 방식으로 구성됨 - ; 및
    아크-오버(arc-over)에 저항을 제공하는 것을 돕기 위한 상기 세라믹 캐패시터 몸체 내의 다수의 내부 전극 실드(shield)
    를 포함하며,
    상기 다수의 내부 전극 실드들은 최상부 내부 전극 실드 및 대향 바닥부 내부 전극 실드를 포함하고, 상기 최상부 내부 전극 실드 및 상기 대향 바닥부 내부 전극 실드는 다수의 내부 활성화 전극들의 대향 측면들상에 존재하고, 각각의 상기 내부 전극 실드는 대응 외부 단자로 또는 대응 외부 단지 너머로 내부쪽으로 연장하여 실딩(shielding)을 제공하고, 상기 다수의 내부 전극 실드들은 다수의 측면 실드들을 추가로 포함하고, 각각의 상기 측면 실드는 상기 캐패시터 몸체의 한 단 부로부터 내부쪽으로 연장하며, 상기 측면 실드들은 활성화 전극을 추가로 실딩하도록 구성되어 상기 활성화 전극들과 단자들 사이에서 아크 오버에 추가로 저항하는, 다중층 세라믹 캐패시터 부품.
  2. 제1항에 있어서,
    각각의 상기 다수의 내부 활성화 전극들은 상기 세라믹 캐패시터 몸체의 한 단부로부터 실질적으로 상기 세라믹 캐패시터 몸체의 대향 단부에 부착된 외부 전극으로 연장하는 것을 특징으로 하는 다중층 세라믹 캐패시터 부품.
  3. 제1항에 있어서,
    상기 다중층 세라믹 캐패시터에 대한 항복 전압은 1500 볼트보다 큰 것을 특징으로 하는 다중층 세라믹 캐패시터 부품.
  4. 제1항에 있어서,
    상기 다중층 세라믹 캐패시터에 대한 항복 전압은 2000 볼트보다 큰 것을 특징으로 하는 다중층 세라믹 캐패시터 부품.
  5. 제1항에 있어서,
    상기 다중층 세라믹 캐패시터에 대한 항복 전압은 2500 볼트보다 큰 것을 특징으로 하는 다중층 세라믹 캐패시터 부품.
  6. 제1항에 있어서,
    상기 다중층 세라믹 캐패시터에 대한 항복 전압은 3000 볼트보다 큰 것을 특징으로 하는 다중층 세라믹 캐패시터 부품.
  7. 강화된 고전압 특성을 제공하기 위한 다중층 세라믹 캐패시터 부품으로서,
    다수의 전극층들 및 유전체층들로 구성되며 대향 단부들을 갖는 세라믹 캐패시터 몸체; 및
    상기 세라믹 캐패시터 몸체에 부착된 제1 및 제2 외부 단자들
    을 포함하며, 상기 다수의 전극층들은, 상기 제1 단자로 또는 너머로 내부쪽으로 연장하는 전극 실드를 갖는 최상부층, 상기 제2 단자로 또는 너머로 내부쪽으로 연장하는 전극 실드를 갖는 바닥부층, 및 상기 세라믹 캐패시터 몸체의 교차(alternating) 단부로부터 내부쪽으로 연장하는 활성화 전극들의 다수의 교차층들을 포함하고, 상기 활성화 전극들의 각각의 상기 다수의 교차층들은 측면 실드를 더 포함하는, 다중층 세라믹 캐패시터 부품.
  8. 제7항에 있어서,
    상기 다중층 세라믹 캐패시터에 대한 항복 전압은 1500 볼트보다 큰 것을 특징으로 하는 다중층 세라믹 캐패시터 부품.
  9. 제7항에 있어서,
    상기 다중층 세라믹 캐패시터에 대한 항복 전압은 2000 볼트보다 큰 것을 특징으로 하는 다중층 세라믹 캐패시터 부품.
  10. 제7항에 있어서,
    상기 다중층 세라믹 캐패시터에 대한 항복 전압은 2500 볼트보다 큰 것을 특징으로 하는 다중층 세라믹 캐패시터 부품.
  11. 제7항에 있어서,
    상기 다중층 세라믹 캐패시터에 대한 항복 전압은 3000 볼트보다 큰 것을 특징으로 하는 다중층 세라믹 캐패시터 부품.
  12. 제7항에 있어서,
    상기 세라믹 캐패시터 몸체는 케이스 사이즈(case size) 1206 패키징 내에 맞춰지도록 치수화되는 것을 특징으로 하는 다중층 세라믹 캐패시터 부품.
  13. 다중층 세라믹 부품을 제조하는 방법으로서,
    다수의 전극층들 및 유전체층들로부터 세라믹 캐패시터 몸체를 형성하는 단계; 및
    상기 세라믹 캐패시터 몸체의 대향 단부들상에 제1 및 제2 외부 단자들을 부 착하는 단계
    를 포함하고, 상기 다수의 전극층들은 활성화 전극층들 및 실딩 전극층들을 포함하고, 상기 활성화 전극층은 다수의 활성화 전극층들 중 제1 전극층이 상기 세라믹 캐패시터 몸체의 한 단부로부터 내부쪽으로 연장하고, 다음 내부 활성화 전극은 상기 세라믹 캐패시터 몸체의 대향 단부로부터 내부쪽으로 연장하는 교대 방식으로 구성되고, 상기 실딩 전극층들은 최상부 내부 전극 실드 및 대향 바닥부 내부 전극 실드를 포함하고, 상기 최상부 내부 전극 실드 및 상기 대향 바닥부 내부 전극 실드는 상기 다수의 활성화 전극들의 대향 측면들상에 존재하고, 각각의 상기 전극 실드는 대응 외부 단자로 또는 대응 외부 단자 너머로 내부쪽으로 연장하여 실드를 제공하며, 상기 활성화 전극층들은 상기 활성화 전극들의 대향 측면들상에 측면 실드들의 층들을 더 포함하여 부가적인 실딩을 제공하는, 다중층 세라믹 부품 제조 방법.
  14. 다중층 세라믹 캐패시터 부품으로서,
    다수의 전극층들 및 유전체층들로 구성되며 대향 단부들을 갖는 세라믹 캐패시터 몸체;
    상기 세라믹 캐패시터 몸체에 부착된 제1 및 제2 외부 단자들;
    상기 세라믹 캐패시터 몸체 내의 다수의 내부 활성화 전극들 - 상기 다수의 내부 활성화 전극들은 상기 다수의 내부 활성화 전극들 중 제1 전극이 상기 세라믹 캐패시터 몸체의 한 단부로부터 내부쪽으로 연장하고 다음 내부 활성화 전극이 상 기 세라믹 캐패시터 몸체의 대향 단부로부터 내부쪽으로 연장하는 교대 방식으로 구성됨 - ;
    아크-오버에 저항을 제공하는 것을 돕기 위한 상기 세라믹 캐패시터 몸체 내의 다수의 내부 전극 실드들;
    을 포함하며, 상기 다수의 내부 전극 실드들은 다수의 측면 실드들로 구성되고, 각각의 상기 측면 실드는 상기 캐패시터 몸체의 한 단부로부터 내부로 연장하고, 대응 활성화 전극을 실딩하도록 구성되어 상기 활성화 전극들과 단자들 사이에서 아크 오버에 저항하는, 다중층 세라믹 캐패시터 부품.
  15. 제14항에 있어서,
    상기 다수의 내부 전극 실드들은 최상부 내부 전극 실드 및 대향 바닥부 내부 전극 실드를 더 포함하며, 상기 최상부 내부 전극 실드 및 상기 대향 바닥부 내부 전극 실드는 상기 다수의 내부 활성화 전극들의 대향 측면들상에 존재하고, 상기 각각의 내부 전극 실드는 대응 외부 단자로 또는 대응 외부 단자 너머로 내부쪽으로 연장하여 실딩을 제공하는 것을 특징으로 하는 다중층 세라믹 캐패시터 부품.
  16. 다중층 세라믹 부품을 제조하는 방법으로서,
    다수의 전극층들 및 유전체층들로부터 세라믹 캐패시터 몸체를 형성하는 단계; 및
    상기 세라믹 캐패시터 몸체의 대향 단부들상에 제1 및 제2 외부 단자들을 부 착하는 단계
    를 포함하며, 상기 다수의 전극층들은, 활성화 전극층들 및 실딩 전극층들을 포함하고, 상기 활성화 전극 층들은 상기 다수의 활성화 전극 중 제1 활성화 전극이 상기 세라믹 캐패시터 몸체의 한 단부로부터 내부쪽으로 연장하고 다음 내부 활성화 전극이 상기 세라믹 캐패시터 몸체의 대향 단부로부터 내부쪽으로 연장하는 교대 방식으로 구성되고, 상기 활성화 전극층들은 상기 활성화 전극들의 대향 측면들상에 측면 실드들의 층들을 더 포함하여 실딩을 제공하는, 다중층 세라믹 부품 제조 방법.
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