KR20080081220A - 반도체소자 내장 프린트 배선판 및 그 제조 방법 - Google Patents

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KR20080081220A
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유타카 요시노
다카히로 시라이
신지 가도노
미네오 가와모토
미노루 에노모토
마사카쓰 고토
마코토 아라키
나오키 도다
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씨엠케이 가부시키가이샤
가부시키가이샤 르네사스 히가시니혼 세미콘덕터
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Abstract

밀봉재의 충전 부족이나 충전 과다에 의한 악영향을 받는 일 없이, 상층의 배선 기판과의 밀착성이 뛰어난 반도체소자 내장 프린트 배선판의 제공.
내장된 반도체소자의 적어도 하면, 상면 또는 측면이 절연막으로 덮여 있음과 동시에, 그 반도체소자의 측방 및 상방에 절연층이 형성되고 있는 반도체소자 내장 프린트 배선판; 베이스 기판에 반도체소자를 탑재하고, 그 반도체소자의 적어도 하면, 상면 또는 측면을 절연막으로 덮는 공정과, 상기 반도체소자의 측방에 반경화 상태의 절연 시트를 배치해 적층하는 공정과, 상기 반도체소자의 상방에 반경화 상태의 절연 시트를 배치해 적층하는 공정을 가지는 반도체소자 내장 프린트 배선판의 제조 방법.

Description

반도체소자 내장 프린트 배선판 및 그 제조 방법{PRINTED WIRING BOARD WITH BUlLT-IN SEMICONDUCTOR ELEMENT, AND PROCESS FOR PRODUCING THE SAME}
본 발명은, 반도체소자가 절연막으로 덮인 반도체소자 내장 프린트 배선판 및 그 제조 방법에 관한 것이다.
종래, 휴대기기등의 소형화, 박형화, 고기능화가 진행됨에 따라, 기기로서의 전체 두께를 얇게 하는 요구가 있다. 그 요구에 응하는 한 예로서 반도체소자를 내장한 프린트 배선판도 제안되고 있다.
종래, 반도체소자를 내장하는 프린트 배선판은, 밀봉재상에도 배선 회로를 형성하고, 고밀도 배선을 실시하고 있었다(예를 들면 특허 문헌 1 참조).
또한, 종래의 반도체소자를 내장하는 프린트 배선판은, 주로 유기기판에 카운터보링가공을 해, 오목부를 형성하고, 그 오목부에 반도체소자를 탑재하여, 와이어 본딩으로 접속하고 나서, 상기 반도체소자를 밀봉재로 밀봉한 후, 상층에 배선층을 형성하고 있었다 (예를 들면 특허 문헌 2 참조).
특허 문헌1: 특개평9-4(604)6호공보
특허 문헌2: 특개2001-15926호공보
그렇지만, 종래의 반도체소자 내장 프린트 배선판에는 다음과 같은 문제점이 있었다.
우선, 도 9(A)를 이용해 상기 종래의 반도체소자 내장 프린트 배선판의 제1의 문제점에 대하여 설명한다. 이 도 9(A)에 나타나는 반도체소자 내장 프린트 배선판 (600)은, 베이스 기판(601)에 반도체소자(602)를 와이어 본딩(603) 접속한 후, 그 와이어본딩(603)을 포함하여, 반도체소자(602)를 밀봉재(604)로 밀봉해 구성되고 있다.그러나, 밀봉재(604)는, 반도체소자(602)와 유기기판인 측방 및 상층의 배선층(605)과의 선팽창 계수를 완화하기 위해서 무기 필러를 많이 포함하고, 수지분이 적은 조성으로 되어있기 때문에, 회로를 형성할 때의 데스미어(desmear)처리로, 밀봉재(604)의 표면만 거칠기가 과잉으로 되기 쉽고, 후속 공정에서의 열이력등에서 배선 회로와 밀봉재(604)의 밀착성이 약하게 박리 하기 쉽다고 하는 문제점이 발생하고 있었다. 도 9(B)는 이러한 배선 회로가 박리(606)한 상태를 나타내는 단면도이다.
다음에, 도 10(A)에 나타낸 반도체소자(701)을 매립한 프린트 배선판(700)에 있어서의 종래의 제 2의 문제점에 대하여 설명한다. 이 반도체소자 내장 프린트 배선판(700)은, 절연 기판의 카운터보링가공을 한 오목부에 반도체소자(701)을 탑재하고, 와이어본딩(702) 접속하고 나서 그 와이어본딩(702)를 포함해, 반도체소자(701)을 밀봉재(703)인 에폭시 수지로 밀봉해 구성되어 있다.
그러나, 밀봉재(703)의 충전량을 조절하여, 적은 듯하게 충전하면, 상층의 배선층과의 사이에 틈새(704)가 생겨서, 표면 실장 부품을 실장할 때 리플로우등에 의한 가열로 틈새가 팽창하여, 크랙이나 상층의 배선 기판이 도 10(B)에 나타낸 바 와 같이 박리(705)하는 문제가 발생하고 있었다.
또한, 도 11(A)을 이용해 종래의 제 3의 문제점에 대하여 설명한다. 이 도 11(A)에 나타나는 반도체소자 내장 프린트 배선판(800)은, 와이어본딩을 포함해 반도체소자를 밀봉재(801)으로, 밀봉해 구성되어 있다. 그러나, 밀봉재(801)의 충전량이 많아지는 경우는, 측방의 배선 기판 표면에도 밀봉재(801)가 흘러넘치기 때문에 연마 공정이 증가한다고 하는 문제가 발생하고 있었다.
게다가, 연마 공정이 증가할 뿐더러, 밀봉재의 재질과 측방의 배선 기판의 재질이 다르기 때문에, 균일하게 연마하는 것이 곤란하고, 도 11(B)에 나타낸 바와 같이, 밀봉재(801) 표면에 요철(802)이 생기기 쉽다고 하는 문제도 발생하고 있었다.
밀봉재(801)을 충전한 면을 균일하게 연마할 수 없는 경우, 상층의 배선층도 요철의 영향을 받아 평탄하게 형성하는 것이 어려워진다. 즉, 상층의 배선층이 요철의 영향을 받아 배선 회로 형성시에 미세 회로(특히 50μm) 이하의 회로를 형성하는 것은 곤란했다.
게다가 밀봉재(801)에는, 무기 필러등의 충전재가 많이 포함되기 때문에, 상층의 배선 기판과의 밀착성에도 문제가 발생하고 있었다.
또한, 반도체소자를 탑재한 오목부 모두를 밀봉재(801)로 덮어버리면, 상기에서 기재한 바와 같이 밀봉수지는, 무기 필러의 충전량이 많아, 수지분이 적기 때문에, 층간접속의 스루홀(through hole)이나 비아(via)등의 천공 공정 후의 데스미어 처리 시에, 구멍의 형상을 유지할 수 없다고 하는 문제도 발생하고 있었다.
본 발명은, 상기와 같은 종래의 문제점에 비추어 이루어진 것으로서, 프린트 배선판내에 반도체소자를 내장하고, 반도체소자를 흡습으로부터 지키기 위한 밀봉재로 덮어도, 밀봉재의 충전 부족에 의한 틈새의 문제가 없고, 또 반대로 충전재를 지나치게 충전해도 연마등의 후속 공정의 필요성이 없으며, 상층의 배선 기판과의 밀착성이 뛰어난 반도체소자 내장 프린트 배선판 및 그 제조 방법을 제공하는 것을 과제로 하고 있다.
본 발명은, 내장된 반도체소자의 적어도 하면, 상면 또는 측면이 절연막으로 덮여 있음과 동시에, 그 측방 및 윗쪽으로 절연층이 형성되고 있는 것을 특징으로 하는 반도체소자 내장 프린트 배선판에 의해 상기 과제를 해결한 것이다.
또한, 본 발명은, 베이스 기판에 반도체소자를 탑재하고, 그 반도체소자의 적어도 하면, 상면 또는 측면을 절연막으로 덮는 공정과, 상기 반도체소자의 측방에 반경화 상태의 절연 시트를 배치하여 적층하는 공정과, 상기 반도체소자의 윗쪽에 반경화 상태의 절연 시트를 배치해 적층하는 공정을 가지는 것을 특징으로 하는 반도체소자 내장 프린트 배선판의 제조 방법에 의해 상기 과제를 해결한 것이다.
또한, 본 발명은, 베이스 기판에 반도체소자를 탑재하고, 이 반도체소자의 하면 또는 상면을 제1 절연막으로 덮는 공정과, 상기 반도체소자의 측방에 반경화 상태의 절연 시트를 배치하는 공정과, 상기 반도체소자의 윗쪽에 반경화 상태의 절연 시트를 배치하는 공정과, 상기 측방 및 윗쪽의 반경화 상태의 시트를 동시에 적층해 반도체소자의 측면 및/또는 상면을 제2 절연층으로 덮는 공정을 가지는 것을 특징으로 하는 반도체소자 내장 프린트 배선판의 제조 방법에 의해 상기 과제를 해결한 것이다.
본 발명에 의하면, 탑재한 반도체소자가 적어도 제1 절연막으로 덮여 있으므로, 유기 기판과 반도체소자의 선팽창 계수를 완화할 수 있고, 또한, 제2 절연막의 존재에 의해 반도체소자를 흡습으로부터 지키는 것이 가능하게 된다. 그 결과, 상층의 배선 기판과의 밀착성을 향상하게 할 수 있다.
또한, 본 발명에 대하고, 반경화 상태의 절연 시트를 사용하여, 반도체소자의 주위의 틈새를 제2 절연막으로 묻는 것으로, 제1 절연막의 근방까지 층간접속 비아를 형성하는 일도 가능해진다.
게다가 밀봉재의 충전 부족이나 과다의 문제도 해소 할 수 있다.
도 1은, 본 발명 반도체소자 내장 프린트 배선판의 제1의 실시의 형태를 나타내는 개략 단면 설명도.
도 2는, 본 발명 반도체소자 내장 프린트 배선판의 제2의 실시의 형태를 나타내는 개략 단면 설명도.
도 3은, 본 발명 반도체소자 프린트 배선판의 제조 방법의 제1의 실시의 형태를 나타내는 개략 단면 설명도.
도 4는, 도 3에 계속되는 개략 단면 공정 설명도.
도 5는, 본 발명 반도체소자 프린트 배선판의 제조 방법의 제2의 실시의 형태를 나타내는 개략 단면 설명도.
도 6은, 도 5에 계속되는 개략 단면 공정 설명도.
도 7은, 본 발명 반도체소자 내장 프린트 배선판의 제3의 실시 예의 형태를 나타내는 개략 단면 공정 설명도.
도 8은, 도 7에 계속된는 개략 단면 공정 설명도.
도 9는, 종래의 반도체소자 내장 프린트 배선판을 나타내는 개략 단면 설명도.
도 10은, 다른 종래의 반도체소자 내장 프린트 배선판을 나타내는 개략 단면 설명도.
도 11은, 또 다른 종래의 반도체소자 내장 프린트 배선판을 나타내는 개략 단면 설명도이다.
[부호의 설명]
100,(150),(200), 600, 700, 800:반도체소자 내장 프린트 배선판
101, 201,(306),(404), 601:베이스 기판
102,(202),(307),(405),(502), 602, 701:반도체소자
103:실장 패드
104,(305),(403):보호막
105, 308,406:땜납
106,(204),(309), 407,505:제1 절연막
107:절연층
108,(205),(311),(410),508:제2 절연막
109:빌드업(build-up)층
110,(302),(304),(313), 402,(410), 509, 512,514:배선 회로
111:층간접속 비아(via)
112, 312, 411, 511 :관통 스루홀
113, 316, 415,515:솔더 레지스트
114, 317, 416,516:솔더볼
115:수동 부품
203, 603, 702:와이어본딩
300,400: 양면 동장(銅張) 적층판
301,401:비관통 구멍
303:빌드업 기재
310,(314),(408),(413), 500, 506, 510, 513:반경화 상태의 절연 시트
315, 414:미세 배선 회로
409:양면 기판
311, 501, 507:동박
503: 개구부(반도체소자 실장용)
604, 703, 801:밀봉재
605:배선층
606,705:박리
704:틈새
802:요철
본 발명 반도체소자 내장 프린트 배선판의 제1의 실시의 형태를 도 1을 이용해 설명한다.
도 1(a)에 있어서, 100은, 반도체소자 내장 프린트 배선판으로, 이하 이 구조에 대하여 설명한다.
3층의 베이스 기판(101)이 빌드업 기판으로 형성되고 있고, 반도체소자(102)를 탑재하는 면에는, 실장패드(103)의 외부를 보호하는 보호막(104)가 형성되고 있다.땜납(105)에 의한 플립칩(flip-chip)접합으로 반도체소자(102)가 베이스 기판(101)에 접속되고, 적어도 제1 절연막(106)이, 베이스 기판(101)측, 즉, 반도체소자(102) 하면과 베이스 기판(101)의 접속 단자면에, 언더필(underfill)에 의한 밀봉재의 충전에 의해 형성되고 있다. 반도체소자(102)의 측방과 윗쪽에는, 반경화 상태의 절연 시트의 적층에 의해 절연층(107)이 형성되고 있음과 동시에, 그 적층시의 열로 용융한 절연 수지에 의해서 반도체소자(102)의 주위 및 제1 절연막(106)의 주위의 틈새가 제2 절연막(108)으로 묻혀있다.
이 실시의 형태에 있어서는, 반도체소자(102)의 하면과 접속 전극면에, 언더필에 의한 밀봉재의 충전에 의해 형성된 제1 절연막(106)이 존재하므로, 반도체소자(102)인 실리콘과 유기 기판의 선팽창 계수를 완화하고, 후속 공정의 열이력등에 의한 반도체소자(102)의 접속 불량을 방지할 수 있다.
또한, 반도체소자(102)의 주위 및 제1 절연막(106)의 주위의 틈새는, 반경화 상태의 절연 시트(107)의 적층시의 열로 용융한 절연 수지에 의해서 형성된 제2 절연막(108)으로 파묻혀 있으므로, 크랙의 발생을 방지하고, 측방 및 윗쪽의 절연층과의 밀착성이 향상한다.
제1 절연막(106)은, 반도체소자(102)인 실리콘과 유기 기판의 선팽창 계수를 완화하기 위해서 무기 필러의 충전량이 많고, 수지분이 적다. 따라서, 제2 절연막(108)으로 반도체소자(102) 및 제1 절연막(106)을 덮는 것으로 측방 혹은 윗쪽의 절연층(107)과의 밀착성이 나빠진다고 하는 문제점도 해결하고 있다.
또한, 반도체소자(102)의 상층 및 하층에도 빌드업층(109)를 형성하고, 배선 회로 (110)및 층간접속 비아(111)의 형성이 가능해진다. 측방에는, 반도체소자(102)의 상하의 빌드업층(109)를 연결하기 위한 관통 스루홀(112)가 설치되고 있다. 이 실시의 형태에서는, 관통 스루홀(112)를 형성했지만, 층간접속 비아를 복수층 형성해 안팎의 빌드업층을 연결해도 상관없다.
최외층에는, 솔더레지스트(113)와 메인보드 접속용의 솔더볼(114)가 형성되어 있다. 여기서, 솔더볼(114)은, 안팎의 어느 쪽 면에 형성되어도 상관없다.
또한, 도 1(b)에 나타내는 반도체소자 내장 프린트 배선판(150)과 같이, 상술한 도 1(a)의 반도체소자(102)의 하부 부분에, 즉 반도체소자(102)의 바로 밑 영역에 적어도 부품의 일부가 존재하도록, 수동부품(115)를 땜납을 개입시켜 탑재함과 동시에, 메인보드와의 접속용 솔더볼(114)를 반도체소자(102)의 윗쪽 최외층에 형성해도 좋다. 또한, 수동 부품(115)는, 반도체소자(102)와 층간접속 비아(111)을 개입시켜 접속되고 있어도 좋다. 여기서 말하는 수동 부품으로서는, 콘덴서, 저항, 코일, 인덕터등을 들 수 있고 그것들은 칩형상의 것, 형성타입의 여하를 불문하고, 어느 쪽이나 1개 혹은 2이상을 적절히 조합해 사용할 수 있다.
반도체소자(102)의 하방부에 수동부품을 배치하는 것에 의해서, 그 내장된 반도체소자(102)와 탑재된 수동부품(115)와의 배선거리가 짧아져서, 그 반도체소자(102)와 수동 부품(115)의 접속 임피던스를 저감하고, 수동부품(115)에 의한 전원 라인의 노이즈 제거 효과나 전원 전압 안정 효과를 한층 더 양호하게 하는 것이 가능해진다.
본 발명 반도체소자 내장 프린트 배선판의 제 2의 실시의 형태를 도 2를 이용해 설명한다.
도 2에 있어서, 200은, 반도체소자 내장 프린트 배선판으로, 이하 이 구조에 대해 설명한다.
제 2의 실시의 형태에 있어서의 반도체소자 내장 프린트 배선판(200)은, 내장된 반도체소자(202)의 표면 및 측면이 제1 절연막(204)로 덮여 있음과 동시에, 그 제1 절연막(204)가 선팽창 계수가 다른 제2 절연막(205)로 더욱 덮여 있는 이외에는, 제1의 실시의 형태에 있어서의 반도체소자 내장 프린트 배선판(100)과 동일하게 구성되어 있다.
따라서, 상기 차이점은, 해당 반도체소자(202)가 플립칩접속이 아니고, 와이어본딩(203)접속되고 있는 것에 기인한다.
본 발명 반도체소자 내장 프린트 배선판의 제조 방법의 제 1의 실시의 형태를 도3 내지 4를 이용해 설명한다.
우선, 도 3(a)에 나타낸 바와 같이, 양면 동장적층판(300)을 준비하고, 도 3(b)에 나타낸 바와 같이, 레이저 가공으로 비관통 구멍(301)을 형성한다. 그 다음에, 무전해·전해동도금으로, 비관통 구멍 (301)을 포함한 전체 면에 동도금 처리를 실시하고, 도 3(c)에 나타낸 바와 같이, 사진법에 의해 한쪽 편만 배선 회로(302)를 실시한다. 그 다음에, 도 3(d)에 나타낸 바와 같이, 빌드업기재(303)을 적층해, 레이저 가공에서 비관통 구멍, 무전해·전해동도금을 전면에 베풀어, 사진법에서 적층한 피르드압기재면만 배선 회로(304)를 형성한다. 그 다음에, 도 3(e)에 나타낸 바와 같이, 반도체소자의 접속 단자와의 접합 부분을 제외한 전면에 보호층(305)를 형성하고, 3층 구조의 베이스 기판(306)을 얻는다. 또한, 여기에서는 이 3층 구조의 베이스 기판을 이용한 상태를 나타내었지만, 이것에 한정하지 않고 양면 혹은 4층 이상의 다층 프린트 배선판을 베이스 기판으로서 이용해도 상관없다.
그 다음에, 도 3(f)에 나타낸 바와 같이, 반도체소자(307)을 플립칩 실장에 의해 땜납(308)으로 접속한다.그 다음에, 베이스 기판(306)측, 즉, 반도체소자(307)의 하면 및 접속 단자부를, 에폭시 수지에 무기 필러가 충전된 밀봉재를 이용해 밀봉하고, 제1 절연막(309)를 형성한다. 또한, 반도체소자(307)의 실장 방법으로서는, 그 밖에 와이어본딩법 등도 있다.
또한, 플립칩 접속법으로서는, Au땜접합, 납땜접합, Au·초음파 접합, Au·ACF 접합등을 들 수 있다.
여기서 제1 절연막(309)는, 적어도 반도체소자(307)의 하면 및 접속 단자부 를 밀봉하는 것에 의해서, 반도체소자(307)의 선팽창 계수와 유기 기판의 선팽창 계수의 차이를 완화하는 역할을 한다.
그 다음에, 도 4(g)에 나타낸 바와 같이, 탑재된 반도체소자(307)에 대응하는 개구부를 마련한 복수매의 반경화 상태의 절연 시트(310)와 그 개구부가 존재하지 않는 반경화 상태의 절연 시트(310)을 겹침과 동시에, 다시 더 동박(311)을 거듭 적층한다.
여기에서 반경화 상태의 절연 시트(310)으로서는, 유리 크로스에 에폭시 수지를 함침시킨 프리프레그나 에폭시 수지에 실리카등의 무기 필러를 혼입시킨 빌드업기재등이 적절히 사용된다.
그 다음에, 도 4(h)에 나타낸 바와 같이, 반경화 상태의 절연 시트(310)의 적층시의 열에 의해 용융한 수지로부터 이루어지는 제2 절연막(311)을 경화 형성하게 한 후, 관통 구멍을 형성하고, 데스미어 처리 후, 무전해·전해동도금에 의해 안팎이 도통하는 관통 도금 스루홀(312)를 형성하고, 다시 사진법으로 안팎양면의 배선회로(313)을 형성한다.
그 다음에, 도 4(i)에 나타낸 바와 같이, 반경화 상태의 절연 시트(314)를 안팎상하로 적층하고, 세미 애더티브(semi-additive)법에 의해 최외층의 배선 회로를 형성한다. 즉, 우선, 레이저로 비관통 구멍을 형성하고, 전체 면에 무전해 동도금을 석출시키며, 그 다음에, 도금 레지스터를 형성하고, 배선 회로를 형성하는 부분만 노광·현상 하고 나서 전해동도금에 의해 미세 배선 회로(315)를 형성하며, 도금레지스트를 제거하고, 다시 노출한 무전해동도금을 제거하며, 마지막으로 최외 층의 솔더레지스트(316)를 형성하고, 메인보드에 탑재하기 위한 솔더볼(317)을 형성한다.여기서, 솔더볼(317)은, 안팎 어느 쪽의 면에 형성해도 상관없다. 또한, 그 반도체소자(307)의 하방부에는, 상기와 같이 수동 부품(도시하지 않음)을 탑재할 수 있다.
본 발명의 반도체소자 내장 프린트 배선판의 제조 방법의 제 2의 실시의 형태를 도 5 내지 6 을 이용해 설명한다.
우선, 도 5(a)에 나타낸 바와 같이, 양면 동장 적층판(400)을 준비하고, 도 5(b)에 나타낸 바와 같이 레이저 가공으로 비관통 구멍(401)을 형성한다. 그 다음에, 무전해·전해동도금으로, 비관통 구멍(401)을 포함한 전체 면에 동도금 처리를 가하고 도 5(c)에 나타낸 바와 같이, 사진법에 의해 한쪽에만 배선 회로(402)를 실시한다. 이 때 그 배선회로(402)를 실시한 기판을 2매 작성한다. 그 다음에, 도 5(d)에 나타낸 바와 같이, 그 중의 한 장에, 반도체소자의 접속 단자와의 접합 부분을 제외한 전체 면에 보호층(403)을 형성해, 2층 구조의 베이스 기판(404)를 얻는다. 덧붙여 여기에서는 이 2층 구조의 베이스 기판을 이용하는 모양을 나타내지만, 이것에 한정하는 일이 없이 3층 혹은 4층 이상의 다층 프린트 배선판을 베이스 기판으로서 이용해도 상관없다.
그 다음에, 도 5(e)에 나타낸 바와 같이, 반도체소자(405)를 플립칩 실장에 의해 땜납(406)으로 접속한다. 다음에, 베이스 기판(404)측, 즉, 반도체소자(405)의 하면 및 접속 단자부를, 에폭시 수지에 무기 필러가 충전된 밀봉재를 이용해 밀봉하고, 제1 절연막(407)을 형성한다. 또한 반도체소자의 실장 방법으로서는, 이 그 밖에 와이어본딩법 등도 있다.
또한, 플립칩접속법으로서는, Au땜 접합, 땜납 접합, Au·초음파 접합, Au·ACF 접합등을 들 수 있다.
여기서 제1 절연막(407)은, 적어도 반도체소자(405)의 하면 및 접속 단자부를 밀봉하는 것에 의해서, 반도체소자(405)의 선팽창 계수와 유기 기판의 선팽창 계수의 차이를 완화하는 역할을 한다.
그 다음에, 도 5(f)에 나타낸 바와 같이, 탑재된 반도체소자(405)에 대응하는 개구부를 마련한 복수매의 반경화 상태의 절연 시트(408)와 개구부가 존재하지 않는 반경화 상태의 절연 시트(408)을 중첩함과 동시에, 도 5(c)에서 작성한 한쪽 편만 배선회로(402)가 실시된 양면 기판(409)를, 그 회로 형성면을 반경화 상태의 절연 시트 측에 겹쳐 적층한다.
여기서 반경화 상태의 절연 시트(408)으로서는, 유리 크로스에 에폭시수지를 함침시킨 프리프레그나 에폭시 수지에 실리카등의 무기 필러를 혼입시킨 빌드업기재등이 적절히 사용된다.
다음에, 도 6(g)에 나타낸 바와 같이, 반경화 상태의 절연 시트(408)의 적층시의 열에 의해 용융한 수지로 이루어지는 제2 절연막(410)을 경화 형성 하게 한 후, 관통 구멍을 형성해, 데스미어 처리 후, 무전해·전해동도금에 의해 안팎이 도통하는 관통도금 스루홀(411)을 형성하고, 다시 사진법으로 안팎 양면의 배선 회로(410)를 형성한다.
그 다음에, 도 6(h)에 나타낸 바와 같이, 반경화 상태의 절연 시트(413)을 안팎 상하로 적층하고, 세미 애더티브법에 의해 최외층의 배선 회로를 형성한다. 즉, 우선, 레이저로 비관통 구멍을 형성하고, 전체 면에 무전해동도금을 석출시키며, 그 다음에 도금 레지스터를 형성하고, 배선 회로를 형성하는 부분만 노광·현상하고 나서 전해동도금에 의해 미세 배선 회로(414)를 형성하며, 도금 레지스터를 제거하여, 노출한 무전해동도금을 제거하며, 마지막으로 최외층의 솔더레지스트(415)를 형성하고, 메인보드에 탑재로 하기 위한 솔더볼(416)을 형성한다.여기서, 솔더볼(416)은, 안팎의 어느 쪽의 면에 형성해도 상관없다. 또한, 해당 반도체소자(405)의 하방부에는, 상기와 같이 수동 부품(도시하지 않음)을 탑재할 수 있다.
본 발명의 반도체소자 내장 프린트 배선판의 제조 방법의 제3의 실시의 형태를 도 7 및 도 8을 이용해 설명한다.
우선, 도 7(a)에 나타낸 바와 같이, 반경화 상태의 열강화성 절연 시트(500)을 동박(501)에 중첩하여 적층한다. 그 다음에, 도 7(b)에 나타낸 바와 같이, 레이저 가공에 의해, 반도체소자(502)를 실장하기 위한 접속 개구부(503)을 형성한다. 여기서의 반경화 상태의 열강화성 절연시트(500)은, 경화 후 도 3, 도 5에 기재된 보호막(303),(403)에 해당하며, 베이스 기판으로서는, 동박등의 금속박이 이용된다.
여기서 반경화 상태의 열강화성 절연 시트(500)으로서는, 유리 크로스에 에폭시 수지를 함침한 프리프레그재나 열강화성 수지에 무기 필러등을 충전한 빌드업기재를 이용해도 상관없다. 또한, RCC등의 수지 동박을 사용해도 상관없다.
그 다음에, 도 7(c)에 나타낸 바와 같이, 반도체소자(502)를 플립칩 실장에 의해 땜납(504)으로 접속한다. 그 다음에, 베이스 기판측, 즉 반도체소자(502)의 하면 및 접속 단자부를, 에폭시 수지에 무기 필러가 충전된 밀봉재를 이용해 밀봉하고, 제1 절연막(505)를 형성한다. 또한, 반도체소자의 실장 방법으로서는, 그 밖에 와이어본딩법 등도 있다.
또한, 플립칩 접속법으로서는, Au땜 접합, 땜납 접합, Au·초음파 접합등을 들 수 있다.
여기서, 제1 절연막(505)는, 적어도 반도체소자(502)의 하면 및 접속 단자부를 밀봉하는 것에 의해서, 반도체소자의 선팽창 계수와 유기 기판의 선팽창 계수의 차이를 완화하는 역할을 한다.
그 다음에, 도 7(d)에 나타낸 바와 같이, 탑재된 반도체소자(502)에 대응하는 개구부를 마련한 복수매의 반경화 상태의 절연 시트(506)를 중첩함과 동시에, 다시 동박(507)을 중첩하여 적층한다. 이 적층시의 열에 의해, 도 7(e)에 나타낸 바와 같이, 반경화 상태의 절연 시트(506)의 수지가 용융하고, 측방의 절연층과 반도체소자와의 사이의 틈새를 묻는 제2 절연막(508)이 형성된다. 그 다음에, 안팎의 배선 회로(509)를 사진법으로 형성한다.
그 다음에, 도 8(f)에 나타낸 바와 같이, 상하로 반경화 상태의 절연 시트(510)를 적층해, 관통 구멍 및 비관통 구멍을 형성한 후, 전체 면에 무전해·전해동도금 처리해 안팎의 도통을 얻는 관통 도금 스루홀(511)을 형성하고, 다시 안팎의 배선 회로(512)를 사진법으로 형성한다.
그 다음에, 도 8 (g)에 나타낸 바와 같이, 한층 더 상하로 반경화 상태의 절연 시트(513)를 적층하고, 비관통 구멍을 형성하며, 전체 면에 무전해·전해동도금 처리한 후, 최외층의 배선 회로(514)를 사진법으로 형성하고, 그 다음에, 솔더 레지스트(515)를 형성하며, 메인보드에 탑재하기 위한 솔더볼(516)을 형성한다.
여기서, 땜납, 볼(114)는, 안팎의 어느 쪽의 면에 형성해도 상관없다.
또한, 해당 반도체소자(502)의 하방부에는 수동 부품(도시하지 않음)을 탑재할 수 있다.
본 발명에 의하면, 반도체소자를 내장한 부분을 중심으로 상하 대상 구조의 반도체소자 내장 프린트 배선판을 제조할 수 있다. 또한, 제조 공정에 대해도 반도체소자를 내장한 부분을 중심으로 상하 대상 구조가 되고 있기 때문에, 프린트 배선 판 모양태에서도 휘어진 상태가 발생하기 어렵다고 하는 효과가 있다.

Claims (16)

  1. 내장된 반도체소자의 적어도 하면, 상면 또는 측면이 절연막으로 덮여 있음과 동시에, 그 반도체소자의 측방 및 상방에 절연층이 형성되고 있는 것을 특징으로 하는 반도체소자 내장 프린트 배선판.
  2. 제 1 항에 있어서, 상기 측방의 절연층이, 프리프레그재(prepreg材) 또는 빌드업 기재(build-up基材)로 이루어지는 것을 특징으로 하는 반도체소자 내장 프린트 배선판.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 상방의 절연층이 프리프레그재 또는 빌드업 기재로부터 되는 것을 특징으로 하는 반도체소자 내장 프린트 배선판.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서, 상기 내장된 반도체소자의 상면 및 측면이 제1 절연막으로 덮여 있음과 동시에, 그 제 1 절연막이 선팽창 계수가 다른 제2 절연막으로 덮여 있는 것을 특징으로 하는 반도체소자 내장 프린트 배선판.
  5. 제 1 항 내지 제 3 항중의 어느 한 항에 있어서, 상기 내장된 반도체소자의 전체 면이, 선팽창 계수가 다른 제1 절연막과 제2 절연막으로 덮여 있는 것을 특징 으로 하는 반도체소자 내장 프린트 배선판.
  6. 제 5 항에 있어서, 상기 제1 절연막이, 상기 반도체소자의 하면 또는 상면을 덮고 있음과 동시에, 상기 제2 절연막이, 상기 반도체소자의 측면 및/또는 상면을 덮고 있는 것을 특징으로 하는 반도체소자 내장 프린트 배선판.
  7. 제 4 항 내지 제 6 항중의 어느 한 항에 있어서, 상기 제1 절연막이, 밀봉재에 의해 형성된 것인 것을 특징으로 하는 반도체소자 내장 프린트 배선판.
  8. 제 4 항 내지 제 7 항중의 어느 한 항에 있어서, 상기 제2 절연막이, 상기 측방의 절연층이 용융한 수지에 의해 형성된 것임을 특징으로 하는 반도체소자 내장 프린트 배선판.
  9. 제 4 항 내지 제 7 항중의 어느 한 항에 있어서, 상기 제2 절연막이, 상기 측방 및 상방의 절연층이 용융한 수지에 의해 형성된 것임을 특징으로 하는 반도체소자 내장 프린트 배선판.
  10. 제 1 항 내지 제 9 항중의 어느 한 항에 있어서, 상기 내장된 반도체소자의 하방부에 수동부품이 배치되어 있는 것을 특징으로 하는 반도체소자 내장 프린트 배선판.
  11. 제 10 항에 있어서, 상기 수동 부품이, 내장된 반도체소자와 층간접속 비아(via)를 통하여 접속되고 있는 것을 특징으로 하는 반도체소자 내장 프린트 배선판.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 수동부품이, 저항, 콘덴서, 코일, 인덕터의 어느 1개 또는 2개이상의 조합인 것을 특징으로 하는 반도체소자 내장 프린트 배선판.
  13. 베이스 기판에 반도체소자를 탑재하고, 그 반도체소자의 적어도 하면, 상면 또는 측면을 절연막으로 덮는 공정과, 상기 반도체소자의 측방에 반경화 상태의 절연 시트를 배치하여 적층하는 공정과, 상기 반도체소자의 상방에 반경화 상태의 절연 시트를 배치하여 적층하는 공정을 가지는 것을 특징으로 하는 반도체소자 내장 프린트 배선판의 제조 방법.
  14. 베이스 기판에 반도체소자를 탑재하고, 그 반도체소자의 하면 또는 상면을 제1 절연막으로 덮는 공정과, 상기 반도체소자의 측방에 반경화 상태의 절연 시트를 배치하는 공정과, 상기 반도체소자의 상방에 반경화 상태의 절연 시트를 배치하는 공정과, 상기 측방 및 상방의 반경화 상태의 시트를 동시에 적층하여 반도체소자의 측면 및/또는 상면을 제2 절연층으로 덮는 공정을 가지는 것을 특징으로 하는 반도체소자 내장 프린트 배선판의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서, 상기 측방에 배치된 반경화 상태의 절연 시트가, 반도체소자에 대응한 개구부를 구비하고 있는 것을 특징으로 하는 반도체소자 내장 프린트 배선판의 제조 방법.
  16. 제 13 항 내지 제 15 항중의 어느 한 항에 있어서, 상기 반도체소자를, 땜납으로 접합하는 것을 특징으로 하는 반도체소자 내장 프린트 배선판의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101109356B1 (ko) * 2010-10-20 2012-01-31 삼성전기주식회사 임베디드 인쇄회로기판의 제조방법

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI340445B (en) * 2007-01-10 2011-04-11 Advanced Semiconductor Eng Manufacturing method for integrating passive component within substrate
US20090039514A1 (en) 2007-08-08 2009-02-12 Casio Computer Co., Ltd. Semiconductor device and method for manufacturing the same
TWI375996B (en) * 2007-09-18 2012-11-01 Advanced Semiconductor Eng Manufacturing process and structure for a thermally enhanced package
KR100867150B1 (ko) 2007-09-28 2008-11-06 삼성전기주식회사 칩 캐패시터가 내장된 인쇄회로기판 및 칩 캐패시터의 내장방법
JP4784586B2 (ja) * 2007-10-25 2011-10-05 パナソニック株式会社 部品内蔵プリント配線基板および部品内蔵プリント配線基板の製造方法
JP5172275B2 (ja) * 2007-10-26 2013-03-27 パナソニック株式会社 部品内蔵プリント配線基板および部品内蔵プリント配線基板の製造方法
JP2009129921A (ja) * 2007-11-19 2009-06-11 Fujitsu Ltd 部品内蔵プリント基板の製造方法と半導体装置
US7605460B1 (en) * 2008-02-08 2009-10-20 Xilinx, Inc. Method and apparatus for a power distribution system
JP5262188B2 (ja) * 2008-02-29 2013-08-14 富士通株式会社 基板
JP5172410B2 (ja) * 2008-03-24 2013-03-27 日本特殊陶業株式会社 部品内蔵配線基板の製造方法
EP2259666A4 (en) * 2008-03-27 2011-09-07 Ibiden Co Ltd PRINTED CIRCUIT BOARD COMPRISING INTEGRATED ELECTRONIC COMPONENTS, AND METHOD FOR MANUFACTURING THE SAME
US8304915B2 (en) 2008-07-23 2012-11-06 Nec Corporation Semiconductor device and method for manufacturing the same
JP5589302B2 (ja) * 2008-11-12 2014-09-17 富士通株式会社 部品内蔵基板及びその製造方法
JP2010232314A (ja) * 2009-03-26 2010-10-14 Tdk Corp 電子部品モジュール
TWI405306B (zh) * 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
US20110084372A1 (en) * 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8378466B2 (en) 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8372689B2 (en) * 2010-01-21 2013-02-12 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with three-dimensional fan-out and manufacturing methods thereof
JP2011165741A (ja) 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8278746B2 (en) 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
US8624374B2 (en) 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
KR101067109B1 (ko) * 2010-04-26 2011-09-26 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP5581830B2 (ja) * 2010-06-11 2014-09-03 富士通株式会社 部品内蔵基板の製造方法及び部品内蔵基板
US8941222B2 (en) 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
KR101204233B1 (ko) * 2010-12-22 2012-11-26 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
US8472207B2 (en) 2011-01-14 2013-06-25 Harris Corporation Electronic device having liquid crystal polymer solder mask and outer sealing layers, and associated methods
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
JP2013026280A (ja) * 2011-07-15 2013-02-04 Dainippon Printing Co Ltd 素子内蔵配線基板、及びその製造方法
DE102011088256A1 (de) * 2011-12-12 2013-06-13 Zf Friedrichshafen Ag Multilayer-Leiterplatte sowie Anordnung mit einer solchen
KR20130073714A (ko) * 2011-12-23 2013-07-03 삼성전자주식회사 반도체 패키지
JP2013211519A (ja) * 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
JP5440650B2 (ja) * 2012-05-07 2014-03-12 富士通株式会社 基板の製造方法
CN103687327B (zh) * 2012-09-21 2016-10-05 联想(北京)有限公司 印刷电路板以及在印刷电路板上设置元件的方法
KR102050476B1 (ko) * 2012-09-28 2019-11-29 삼성전자주식회사 반도체 패키지 장치
US8866287B2 (en) 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
JP6092572B2 (ja) * 2012-10-30 2017-03-08 株式会社日本マイクロニクス 多層配線基板及びこれを用いたプローブカード
KR101472640B1 (ko) * 2012-12-31 2014-12-15 삼성전기주식회사 회로 기판 및 회로 기판 제조방법
US9202782B2 (en) * 2013-01-07 2015-12-01 Intel Corporation Embedded package in PCB build up
US9165878B2 (en) * 2013-03-14 2015-10-20 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
WO2015026344A1 (en) * 2013-08-21 2015-02-26 Intel Corporation Bumpless die-package interface for bumpless build-up layer (bbul)
TWI517322B (zh) * 2014-02-19 2016-01-11 鈺橋半導體股份有限公司 半導體元件及其製作方法
WO2015141004A1 (ja) * 2014-03-20 2015-09-24 富士通株式会社 多層回路基板、半導体装置、及びその多層回路基板の製造方法
CN206879237U (zh) * 2014-09-26 2018-01-12 株式会社村田制作所 层叠模块用基板以及层叠模块
JP2017050497A (ja) * 2015-09-04 2017-03-09 株式会社東芝 半導体装置およびその製造方法
US10410940B2 (en) * 2017-06-30 2019-09-10 Intel Corporation Semiconductor package with cavity
US10879197B2 (en) * 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating package structure
DE102019219238A1 (de) * 2019-12-10 2021-06-10 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Mehrlagiges 3D-Folienpackage
JP2022002249A (ja) * 2020-06-19 2022-01-06 キオクシア株式会社 半導体装置およびその製造方法
CN112928028A (zh) * 2021-01-22 2021-06-08 广东佛智芯微电子技术研究有限公司 一种具有嵌入式线路的板级芯片封装方法及其封装结构

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3229525B2 (ja) * 1995-07-26 2001-11-19 株式会社日立製作所 Ｌｓｉ内蔵型多層回路板およびその製法
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
US6876554B1 (en) * 1999-09-02 2005-04-05 Ibiden Co., Ltd. Printing wiring board and method of producing the same and capacitor to be contained in printed wiring board
JP2001156457A (ja) * 1999-11-30 2001-06-08 Taiyo Yuden Co Ltd 電子回路装置の製造方法
KR100890534B1 (ko) * 2000-02-25 2009-03-27 이비덴 가부시키가이샤 다층프린트배선판 및 다층프린트배선판의 제조방법
WO2002027786A1 (fr) * 2000-09-25 2002-04-04 Ibiden Co., Ltd. Element semi-conducteur, procede de fabrication d'un element semi-conducteur, carte a circuit imprime multicouche, et procede de fabrication d'une carte a circuit imprime multicouche
US6577490B2 (en) * 2000-12-12 2003-06-10 Ngk Spark Plug Co., Ltd. Wiring board
JP2002344146A (ja) 2001-05-15 2002-11-29 Tdk Corp 高周波モジュールとその製造方法
MXPA02005829A (es) * 2001-06-13 2004-12-13 Denso Corp Tablero de cableados impresos con dispositivo electrico incrustado y metodo para la manufactura de tablero de cableados impresos con dispositivo electrico incrustado.
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
US20030150641A1 (en) * 2002-02-14 2003-08-14 Noyan Kinayman Multilayer package for a semiconductor device
US7026223B2 (en) * 2002-03-28 2006-04-11 M/A-Com, Inc Hermetic electric component package
JP4288912B2 (ja) * 2002-08-08 2009-07-01 日立化成工業株式会社 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法
JP4024188B2 (ja) * 2003-07-16 2007-12-19 大日本印刷株式会社 半導体チップ内蔵配線板の製造方法
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
JP2006120935A (ja) * 2004-10-22 2006-05-11 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7613007B2 (en) * 2004-12-21 2009-11-03 E. I. Du Pont De Nemours And Company Power core devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101109356B1 (ko) * 2010-10-20 2012-01-31 삼성전기주식회사 임베디드 인쇄회로기판의 제조방법

Also Published As

Publication number Publication date
US8035979B2 (en) 2011-10-11
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TW200806108A (en) 2008-01-16
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US20090129037A1 (en) 2009-05-21

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