KR20080079180A - 절연막 재료, 다층 배선 및 그 제조 방법, 및, 반도체장치의 제조 방법 - Google Patents

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Abstract

본 발명은 저유전율이고, 내에칭성, 내약액성 등의 내손상성이 뛰어난 절연막의 형성에 적합하게 사용할 수 있는 절연막 재료, 배선간의 기생 용량을 저감할 수 있는 다층 배선 및 그 효율적인 제조 방법, 및, 고속이고 신뢰성이 높은 반도체 장치의 효율적인 제조 방법의 제공하는 것을 과제로 한다.
과제를 해결하기 위해서, 본 발명의 절연막 재료는 하기 구조식(1)으로 표시되는 입체 구조를 갖는 실리콘 화합물을 적어도 함유한다.
Figure 112008005284821-PAT00001
단, 상기 구조식(1) 중, R1, R2, R3 및 R4는 서로 동일해도 좋고, 달라도 좋고, 이들 중의 적어도 1개는 탄화수소 및 불포화 탄화수소 중 어느 것을 함유하는 관능기를 나타낸다.
다층 배선, 절연막 재료, 입체 구조 실리콘 화합물

Description

절연막 재료, 다층 배선 및 그 제조 방법, 및, 반도체 장치의 제조 방법{INSULATING FILM MATERIAL, MULTILAYER INTERCONNECTION STRUCTURE, METHOD FOR MANUFACTURING SAME, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 집적 회로에서의 다층 배선내의 절연막의 형성에 적합하게 사용할 수 있는 절연막 재료, 그 절연막 재료를 사용하여 형성한, 저유전율이고 내손상성이 뛰어난 절연막을 갖는 다층 배선 및 그 제조 방법, 및, 반도체 장치의 제조 방법에 관한 것이다.
근래, 반도체 집적 회로의 집적도의 증가 및 소자 밀도의 향상에 수반하여, 특히 반도체 소자의 다층화에의 요구가 높아지고 있다. 이 반도체 집적 회로의 고집적화에 수반하여, 배선 간격은 더욱 좁아지므로, 배선간의 용량 증대에 의한 배선 지연이 문제가 되고 있다. 여기서, 상기 배선 지연(T)은 다음 식, T∝CR로 표시되며, 배선 저항(R) 및 배선간의 용량(C)에 영향을 받는다. 그리고, 유전율(ε)과 상기 배선간의 용량(C)의 관계는 다음 식, C=εoεr·S/d로 표시된다. 또, 식에서, S는 전극 면적, εo는 진공의 유전율, εr은 절연막의 유전율, d는 배선 간격을 각각 나타낸다. 상기 배선간의 용량(C)은 배선 두께를 얇게 하고, 전극 면적을 작게 함으로써 저감할 수 있지만, 배선 두께를 얇게 하면, 더욱 상기 배선 저항(R)의 상승을 초래하기 때문에 고속화를 달성할 수 없다. 따라서, 상기 배선 지연(T)을 작게 하여, 고속화를 도모하기 위해서는, 절연막의 저유전율화가 유효한 수단이 된다.
다층 배선 구조를 갖는 반도체 장치에 있어서는, 금속 배선 간격이 좁아지는 경향이 있어, 정전 유도에 의한 금속 배선의 임피던스가 증대하여, 응답 속도의 지연이나 소비 전력의 증대가 우려되고 있다. 이 때문에, 반도체 기판과 금속 배선의 사이, 또는 금속 배선간에 마련되는 층간 절연막의 비유전율을 가능한 한 작게 함이 필요해진다.
종래의 절연막의 재료로서는, 이산화규소(SiO2), 질화규소(SiN), 인규산 유리(PSG) 등의 무기 재료, 폴리이미드 등의 유기계 고분자 재료 등이 사용되고 있다.
그러나, 반도체 장치에서 다용되고 있는 CVD-SiO2막의 유전율은 4 정도로 높은 것이다. 또한, 저유전율 CVD막으로서 검토되고 있는 SiOF막은 유전율이 약 3.3∼3.5이지만, 흡습성이 높아, 유전율이 경시적으로 상승해버린다는 문제가 있다.
근래, 가열에 의해 증발 내지 분해하는 유기 수지 등을 저유전율막 형성용 재료에 첨가하여, 성막시의 가열에 의해 다공질화시킨 다공질 피막이 제안되어 있다. 그 다공질 피막은 공공(空孔)을 갖기 때문에, 종래에 비해 저유전율화의 실현 을 도모할 수 있지만, 현재 상황에서는 공공 사이즈가 10nm 이상으로 커서, 더욱 유전율의 저감을 목적으로 하여, 공극률(공공의 존재율)을 높게 하면, 흡습에 의한 유전율 상승이나 막 강도의 저하가 생긴다는 문제가 있다.
또한, 특정 바구니형 구조를 갖는 오르가노폴리실록산을 함유하는 다공질 절연막 형성용 재료(특허 문헌 1 참조), 바구니형 다면체 구조를 갖는 유기 규소 화합물을 사용한 성막 재료(특허 문헌 2 참조) 등도 제안되어 있다.
그러나, 현재, 플라즈마, 약액 등을 사용한 에칭에 의해 저유전율막을 가공함으로써, 다층 배선 내지 반도체 장치가 제조되어 있지만, 어느 방법에 있어서도, 저유전율막에의 손상에 의해 유전율이 상승해버림이 문제가 되고 있고, 상기 특허 문헌 1 및 2에 기재된 재료에 의해 형성한 막에 있어서는, 에칭시에, Si-O-Si 결합이 절단되기 때문에, 내에칭성, 내약액성 등의 내손상성이 떨어져, 에칭 후에 실효 유전율이 상승하여, 반도체 장치의 응답 속도가 저하해버린다.
특허 문헌 1 : 일본 특개2004-303777호 공보
특허 문헌 2 : 일본 특개2000-290287호 공보
본 발명은 종래에서의 상기 문제를 해결하여, 이하의 목적을 달성하는 것을 과제로 한다. 즉, 본 발명은 저유전율이고, 내에칭성, 내약액성 등의 내손상성이 뛰어난 절연막의 형성에 적합하게 사용할 수 있는 절연막 재료, 배선간의 기생 용량을 저감할 수 있는 다층 배선 및 그 효율적인 제조 방법, 및, 고속이고 신뢰성이 높은 반도체 장치의 효율적인 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자들은 상기 과제를 감안하여, 예의 검토를 행한 결과, 이하의 지견을 얻었다. 즉, 종래의 다공질층간 절연막에 있어서는, 에칭시에, Si-O-Si 결합이 절단되기 때문에, 내에칭성이 떨어졌다. 이에 대하여, 절연막 재료에서의 실리콘 화합물 중의 규소 원자와 탄소 원자의 결합(Si-R-Si 결합, 단, R은 상기 R1∼R4로 표시되는 관능기이며, 그 R1∼R4는 서로 동일해도 좋고, 달라도 좋고, 탄화수소 및 불포화 탄화수소 중 어느 것을 함유하는 관능기를 나타낸다)의 존재 비율을 상기 Si-O-Si 결합의 존재 비율에 비해 증가시키면, 강직한 상기 Si-R-Si 결합의 존재에 의해, 내에칭성, 내약액성 등의 내손상 성능이 뛰어난 절연막이 얻어짐을 알아냈다.
또한, 상기 실리콘 화합물 중의 탄화수소 및 불포화 탄화수소 중 어느 것의 존재 비율을 증가시킴으로써, 종래의 다공질층간 절연막에 비해, 절연막의 에칭레 이트를 늦출 수 있어, 에칭 스토퍼막, 화학적 기계 연마시의 보호막(CMP 스토퍼막) 등으로서 널리 사용할 수 있음을 알아내어, 본 발명을 완성하기에 이르렀다.
본 발명은 본 발명자들의 상기 지견에 의거하는 것이며, 상기 과제를 해결하기 위한 수단으로서는, 후술하는 부기에 열거한 바와 같다.
즉, 본 발명의 절연막 재료는 하기 구조식(1)으로 표시되는 입체 구조를 갖는 실리콘 화합물을 적어도 함유하는 것을 특징으로 한다.
Figure 112008005284821-PAT00002
단, 상기 구조식(1) 중, R1, R2, R3 및 R4는 서로 동일해도 좋고, 달라도 좋고, 이들 중의 적어도 1개는 탄화수소 및 불포화 탄화수소 중 어느 것을 함유하는 관능기를 나타낸다.
그 절연막 재료에 있어서는, 상기 구조식(1)으로 표시되는 입체 구조를 갖는 실리콘 화합물을 함유하고, 그 입체 구조는 규소 원자와 탄소 원자의 결합(Si-R-Si 결합, 단, R은 상기 R1∼R4로 표시되는 관능기이다)이 산소 원자를 거쳐 규칙적으로 결합되어 있다. 그 결과, 상기 입체 구조의 골격 내에는 공공이 형성되어, 유전율이 저감된다. 또한, 강직한 상기 Si-R-Si 결합을 함유하므로, 결합의 자유도가 작아, 상기 절연막 재료를 사용하여 형성한 절연막은 막 강도가 높아, 내에칭성, 내 약액성 등의 내손상성이 뛰어나다. 이 때문에, 상기 절연막 재료는 절연막, 다층 배선의 형성에 적합하게 사용 가능하며, 각종 반도체 장치의 제조에 적합하게 사용 가능하며, 본 발명의 다층 배선의 제조에 특히 적합하게 사용 가능하다.
종래로부터, 절연막의 기생 용량에 의한 신호 전파 속도의 저하가 알려져 있지만, 반도체 디바이스의 배선 간격이 1㎛ 이상인 세대에서는 배선 지연의 디바이스 전체에의 영향은 적었다. 근래, 반도체 집적 회로가 고집적화되어, 다층 배선 구조화되게 되어, 배선 폭·간격이 좁아져, 배선 간격이 1㎛ 이하, 특히 앞으로 0.1㎛ 이하로 회로를 형성하면, 배선간의 기생 용량이 디바이스 속도에 크게 영향을 미치게 된다.
현재, 반도체 장치의 다층 배선 구조는 저유전율 도포형 절연막과, 플라즈마 CVD에 의해 형성된 에칭 스토퍼막, 및 확산 배리어 절연막으로 구성되어 있지만, 상기 저유전율 도포형 절연막은 저유전율화에의 요구에서 다공질상인 것이 많아, 다층 배선 형성시의 가공에 의해 손상을 받기 쉬으므로, 내손상성의 향상이 요구되고 있다. 또한, 현재, 플라즈마, 전자선, 약액 등에 의해 저유전율막을 가공하여, 다층 배선 내지 반도체 장치가 제조되고 있지만, 어느 방법에서도 저유전율막에의 손상에 의해 유전율이 상승해버림이 우려되고 있다. 그러나, 본 발명의 상기 절연막 재료에 의해 형성된 절연막에 의하면, 저유전율이고, 내손상성이 뛰어나, 응답 속도의 고속화에 기여할 수 있으므로, 상기 배선간의 기생 용량의 저하를 달성할 수 있어, 상기 신호 전파 속도의 고속화가 가능해진다.
본 발명의 다층 배선은 배선층과 층간 절연막을 적어도 가져 이루어지고, 상 기 층간 절연막이 본 발명의 상기 절연막 재료를 사용하여 형성된 것을 특징으로 한다.
그 다층 배선에 있어서는, 본 발명의 상기 절연막 재료를 사용하여 형성되어, 보다 저유전율로 기생 용량이 저감되고, 게다가 내손상성이 뛰어난 층간 절연막을 가지므로, 신호 전파 속도의 고속화가 가능하며, 응답 속도의 고속화가 요구되는 IC, LSI 등의 고집적도의 반도체 집적 회로 등에 특히 적합하다.
본 발명의 다층 배선의 제조 방법은 본 발명의 상기 다층 배선을 제조하는 방법으로서, 피가공면 위에, 본 발명의 상기 절연막 재료를 사용하여 절연막을 형성하는 절연막 형성 공정과, 그 절연막에 대하여 에칭에 의해 배선용 패턴을 형성하는 배선용 패턴 형성 공정과, 그 배선용 패턴을 사용하여 배선을 형성하는 배선 형성 공정을 적어도 포함하는 것을 특징으로 한다.
그 다층 배선의 제조 방법에서는, 상기 절연막 형성 공정에서, 본 발명의 상기 절연막 재료를 사용하여, 상기 피가공면 위에 상기 절연막이 형성된다. 상기 배선용 패턴 형성 공정에서, 상기 절연막에 대하여 에칭에 의해 배선용 패턴이 형성된다. 상기 배선 형성 공정에서, 상기 배선용 패턴을 사용하여 배선이 형성된다. 그리고, 상기 절연막 형성 공정, 상기 배선용 패턴 형성 공정 및 상기 배선 형성 공정을 포함하는 일련의 공정을 반복하여 행함으로써, 본 발명의 상기 다층 배선이 효율적으로 형성된다.
본 발명의 반도체 장치의 제조 방법은 피가공면 위에, 본 발명의 상기 다층 배선의 제조 방법을 이용하여 다층 배선을 형성하는 다층 배선 형성 공정을 적어도 포함하는 것을 특징으로 한다.
그 반도체 장치의 제조 방법에서는, 상기 다층 배선 형성 공정에서, 상기 피가공면 위에, 본 발명의 상기 다층 배선의 제조 방법에 의해 다층 배선이 형성된다. 그 결과, 상기 배선간의 기생 용량의 저하와 상기 배선 저항의 저하를 달성할 수 있어, 신호 전파 속도의 고속화가 가능하고 고성능의 반도체 장치가 효율좋게 제조된다. 그 반도체 장치는 플래쉬 메모리, DRAM, FRAM, MOS 트랜지스터 등에 특히 적합하다.
본 발명에 의하면, 종래에서의 문제를 해결할 수 있고, 저유전율이고, 내에칭성, 내약액성 등의 내손상성이 뛰어난 절연막의 형성에 적합하게 사용할 수 있는 절연막 재료, 배선간의 기생 용량을 저감할 수 있는 다층 배선 및 그 효율적인 제조 방법, 및, 고속이고 신뢰성이 높은 반도체 장치의 효율적인 제조 방법을 제공할 수 있다.
(절연막 재료)
본 발명의 절연막 재료는 하기 구조식(1)으로 표시되는 입체 구조를 갖는 실리콘 화합물을 적어도 함유하여 이루어지고, 또한 필요에 따라, 용매, 기타 성분 등을 함유하여 이루어진다.
Figure 112008005284821-PAT00003
단, 상기 구조식(1) 중, R1, R2, R3 및 R4는 서로 동일해도 좋고, 달라도 좋고, 이들 중의 적어도 1개는 탄화수소 및 불포화 탄화수소 중 어느 것을 함유하는 관능기를 나타낸다.
-실리콘 화합물-
상기 실리콘 화합물은 상기 구조식(1)으로 표시되는 입체 구조를 단위 구조로서 갖는 한 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 그 전체 구조로서는, 직방체, 입방체, 삼각주, 삼각추, 사각추, 구체, 다면체, 정다각체 등, 어느 입체 구조라도 좋지만, 대칭성을 갖는 구조임이 바람직하다.
상기 구조식(1)으로 표시되는 입체 구조는 대칭성을 갖고, 골격 내의 공공의 사이즈가 크기 때문에 유전율이 저감되고, 게다가 결합의 자유도가 작아, 상기 공공이 균일하게 배열되기 때문에, 그 공공의 존재율을 증대시켜도, 상기 실리콘 화합물을 함유하는 절연막 재료를 사용하여 제작한 절연막의 막 강도가 향상하는 점에서 유리하다.
상기 실리콘 화합물에서의 상기 구조식(1)으로 표시되는 입체 구조의 존재를 확인하는 방법으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 적외 분광 분석(IR)을 사용하여 흡수 피크를 측정함으로써 분석할 수 있다.
상기 구조식(1)에서의 R1, R2, R3 및 R4는 서로 동일해도 좋고, 달라도 좋고, 이들 중의 적어도 1개는 탄화수소 및 불포화 탄화수소 중 어느 것을 함유하는 관능기를 나타내는 한 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있지만, 실록산 네트워크를 절단하는 에칭에 대하여, 내손상 성능을 발휘하는 점에서, 치환 또는 비치환의, 알킬렌기, 알케닐렌기, 알키닐렌기, 시클로알킬렌기, 아릴렌기, 아랄킬렌기, 카르보닐기, 복소환기, 알킬리덴기, 히드로카르빌렌기, 히드로카르빌리덴기 등을 적합하게 들 수 있고, 상기 치환의 경우, 헤테로 원자로 치환되고 있는 것이 바람직하고, 예를 들면, 헤테로알킬렌기, 헤테로알케닐렌기, 헤테로알키닐렌기, 헤테로아릴렌기 등을 적합하게 들 수 있다. 이들 중에서도, 구체적으로는, 메틸렌기, 에틸렌기, 프로필렌기, 부틸렌기, 페닐렌기, 에틴기, 에티닐렌기, 비닐렌기, 벤질렌기, 페닐렌기, 나프틸렌기 등이 바람직하고, 메틸렌기, 에틸렌기, 프로필렌기, 부틸렌기가 보다 바람직하다.
상기 실리콘 화합물의 중량 평균 분자량으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있지만, 200∼50,000이 바람직하고, 300∼10,000이 보다 바람직하다.
상기 중량 평균 분자량이 200미만이면, 도포에 의해 절연막을 형성할 때, 상기 용매에 용해시키면 휘발해버려, 막 형성이 곤란해질 경우가 있고, 50,000을 초 과하면, 상기 실리콘 화합물이 상기 용매에 용해하지 않을 경우가 있다.
상기 중량 평균 분자량의 측정 방법으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 겔 투과 크로마토그래피(GPC)에 의해 측정할 수 있다.
상기 구조식(1)으로 표시되는 입체 구조를 갖는 실리콘 화합물의 상기 절연막 재료에 있어서의 함유량으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있지만, 1.0∼50질량%가 바람직하고, 5.0∼30질량%가 보다 바람직하다.
상기 함유량이 1.0질량% 미만이면, 얻어지는 절연막이 내손상성이 떨어져, 플라즈마, 약액 등에 의한 에칭으로 손상을 받을 경우가 있고, 50질량%를 초과하면, 상기 절연막의 강도가 저하하여, 다층 배선에 적용 불가능해질 경우가 있다.
-용매-
상기 용매로서는, 상기 실리콘 화합물을 용해할 수 있으면 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 물, 메탄올, 에탄올, 프로판올, 시클로헥산올, 메틸이소부틸케톤, 메틸에틸케톤, 메틸셀로솔브, 에틸셀로솔브, 옥탄, 데칸, 프로필렌글리콜, 프로필렌글리콜모노메틸에테르아세테이트, 디에틸렌글리콜, 프로필렌글리콜모노메틸에테르, 프로필렌글리콜모노에틸에테르, 프로필렌글리콜모노프로필에테르 등을 들 수 있다. 이들은 1종 단독으로 사용해도 좋고, 2종 이상을 병용해도 좋다.
상기 용매의 상기 절연막 재료에 있어서의 함유량으로서는, 상기 실리콘 화합물의 종류나, 함유량 등에 따라 적절히 결정할 수 있다.
-기타 성분-
상기 기타 성분으로서는, 본 발명의 효과를 저해하지 않는 한 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 공지의 각종 첨가제 등을 들 수 있다.
상기 기타 성분의 상기 절연막 재료에 있어서의 함유량으로서는, 상기 실리콘 화합물 및 상기 용매의 종류나 함유량 등에 따라 적절히 결정할 수 있다.
본 발명의 상기 절연막 재료는 상기 구조식(1)으로 표시되는 입체 구조를 갖는 실리콘 화합물을 함유하므로, 저유전율이며, 게다가 내에칭성, 내약액성 등의 내손상성이 뛰어난 절연막을 형성할 수 있어, 이하의 본 발명의 다층 배선, 반도체 장치 등의 제조에 적합하게 사용할 수 있다.
(다층 배선)
본 발명의 다층 배선은 배선층과 층간 절연막을 적어도 갖고, 또한 필요에 따라 적절히 선택한 기타 부재(층 내지 막)를 가져 이루어진다.
-배선층-
상기 배선층으로서는, 그 재료, 형상, 구조, 두께 등에 대하여는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있지만, 회로의 집적도를 향상시키는 점에서, 상기 구조로서는, 적층 구조(다층 구조)임이 바람직하다.
-층간 절연막-
상기 층간 절연막은 본 발명의 상기 절연막 재료를 사용하여 형성된다.
상기 층간 절연막의 형성 방법으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 피가공면 위에, 본 발명의 상기 절연막 재료를 도포함으로써 행할 수 있다.
상기 피가공면으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 상기 절연막이 반도체 장치에 사용될 경우에는, 그 피가공면으로서는, 반도체 기판 등의 표면, 구체적으로는, 실리콘 웨이퍼 등의 기판, 각종 산화막 등의 표면을 들 수 있다.
상기 도포 방법으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 스핀 코팅법, 딥 코팅법, 니더 코팅법, 커튼 코팅법, 블레이드 코팅법 등을 들 수 있다. 이들 중에서도, 도포 효율 등의 점에서, 스핀 코팅법이 바람직하다. 그 스핀 코팅법의 경우, 그 조건으로서는, 예를 들면, 회전수가 100∼10,000rpm 정도이며, 800∼5,000rpm이 바람직하고, 시간이 1초∼10분간 정도이며, 10∼90초간이 바람직하다.
상기 층간 절연막에 있어서는, X선 광전자 분광법에 의해 측정한 막 중의 C/O 원자비가 0.2∼5.0임이 바람직하다.
상기 C/O 원자비가 0.2미만이면, 내손상성이 떨어져, 플라즈마, 약액 등에 의한 에칭으로 상기 층간 절연막이 손상을 받을 경우가 있고, 5.0을 초과하면, 상기 실리콘 화합물에서의, 상기 구조식(1)으로 표시되는 입체 구조 중의 탄화수소 또는 불포화 탄화수소의 관능기의 존재 비율이 커져, 그 구조식(1)으로 표시되는 입체 구조를 제작하기가 곤란해질 경우가 있다.
상기 C/O 원자비는 본 발명의 상기 절연막 재료를 다른 실란화합물 등과 혼 합함으로써, 용이하게 조정할 수 있다.
상기 층간 절연막의 구조, 밀도, 두께, 유전율 등에 대하여는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 상기 구조로서는, 단층 구조라도 좋고, 적층 구조라도 좋다.
상기 밀도로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있지만, 공공률이 10∼80%임이 바람직하고, 30∼60%가 보다 바람직하다.
상기 공공률이 10% 미만이면, 상기 층간 절연막의 유전율을 낮게 유지하기가 곤란해질 경우가 있고, 80%를 초과하면, 상기 층간 절연막의 강도가 저하하여, 다층 배선에 적용 불가능해질 경우가 있다.
상기 공공률의 측정 방법으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 질소 가스 흡착법에 의해 행할 수 있다.
상기 두께로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있지만, 2∼300nm가 바람직하다.
상기 두께가 2nm 미만이면, 핀홀 등의 구조 결함이 생길 경우가 있고, 300nm를 초과하면, 배선 높이의 증가에 의해 최종적인 기생 용량이 상승할 경우가 있다.
상기 유전율로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있지만, 낮을수록 바람직하고, 구체적으로는, 3.0이하가 바람직하고, 2.5이하가 보다 바람직하고, 2.0이하가 더욱 바람직하다.
상기 유전율은 예를 들면, 상기 층간 절연막 위에 금 전극을 형성하고, 유전율 측정기 등을 사용하여 측정할 수 있다.
또한, 상기 층간 절연막은 이하의 내에칭성, 내약액성 등을 갖음이 바람직하다.
상기 내에칭성은 에칭 속도에 의해 평가할 수 있고, 그 에칭 속도로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있지만, 가스종, 압력, 전압 등에 따라 변화하며, 예를 들면, CF4/CHF3 가스를 에칭 가스로서 사용할 때, 본 발명의 상기 절연막 재료를 사용하여 형성된 상기 층간 절연막 이외의 층간 절연막(예를 들면, 다공질 실리카막)의 에칭 속도와의 비(본 발명에서의 상기 층간 절연막:상기 다공질 실리카막)가 1:1.5∼1:10.0임이 바람직하다.
또, 상기 에칭 속도는 예를 들면, 공지의 에칭 장치를 사용하여 소정 시간 에칭 처리를 행하고 시료의 감막양을 측정하여, 단위 시간당의 감막양을 산출함으로써 측정할 수 있다.
상기 내약액성으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있지만, 예를 들면, NaOH에 침지할 때의 용해성을 관찰함으로써 평가할 수 있고, 그 NaOH에 난용임이 바람직하다.
또한, 본 발명의 상기 다층 배선에 있어서는, 본 발명의 상기 절연막 재료를 사용하여 형성된 절연막을 에칭 스토퍼막, 화학적 기계 연마시의 보호막(CMP 스토퍼막) 등으로서 갖음이 바람직하다. 이 경우, 상기 구조식(1)으로 표시되는 입체 구조를 갖는 실리콘 화합물을 함유하는 본 발명의 상기 절연막 재료에 의해 형성된 상기 절연막이 저유전율이며, 내에칭성, 내약액성 등의 내손상성이 뛰어나므로, 미 세 패턴의 형성이 용이해진다.
상기 에칭 스토퍼막 및 상기 CMP 스토퍼막으로서 기능하는 상기 절연막의 물성으로서는, 상술한 층간 절연막의 물성과 동일함이 바람직하다.
본 발명의 다층 배선은 본 발명의 상기 절연막 재료를 사용하여 형성되어, 보다 저유전율이고, 내손상성이 뛰어난 상기 층간 절연막을 가지므로, 기생 용량이 저감되어, 신호 전파 속도의 고속화가 가능하며, 응답 속도의 고속화가 요구되는, IC, LSI 등의 고집적도의 반도체 집적 회로 장치 등에 특히 적합하다.
본 발명의 상기 다층 배선은 공지의 방법에 의해 제조할 수 있지만, 이하의 본 발명의 다층 배선의 제조 방법에 의해 적합하게 제조할 수 있다.
(다층 배선의 제조 방법)
본 발명의 다층 배선의 제조 방법은 절연막 형성 공정과, 배선 패턴 형성 공정과, 배선 형성 공정을 적어도 포함하고, 또한 필요에 따라 적절히 선택한 기타 공정을 포함한다.
<절연막 형성 공정>
상기 절연 형성 공정은 피가공면 위에, 본 발명의 상기 절연막 재료를 사용하여 절연막을 형성하는 공정이다.
또, 상기 절연막 재료의 상세한 것에 대해서는, 본 발명의 상기 절연막 재료의 설명에서 상술한 바와 같다. 또한, 형성하는 절연막으로서는, 상기 층간 절연막 이외에, 상기 에칭 스토퍼막, 상기 CMP 스토퍼막 등을 들 수 있다.
상기 피가공면으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 상기 다층 배선이 반도체 장치에 사용될 경우에는, 그 피가공면으로서는, 반도체 기판의 표면 등을 들 수 있고, 구체적으로는, 실리콘 웨이퍼 등의 기판, 각종 산화막 등의 표면을 들 수 있다.
상기 절연막의 형성 방법으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있지만, 예를 들면, 도포를 적합하게 들 수 있다.
상기 도포 방법으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 스핀 코팅법, 딥 코팅법, 니더 코팅법, 커튼 코팅법, 블레이드 코팅법 등을 들 수 있다. 이들 중에서도, 도포 효율 등의 점에서, 스핀 코팅법이 바람직하다. 그 스핀 코팅법의 경우, 그 조건으로서는, 예를 들면, 회전수가 100∼10,000rpm 정도이며, 800∼5,000rpm이 바람직하고, 시간이 1초∼10분간 정도이며, 10∼90초간이 바람직하다.
상기 절연막 형성 공정에서는, 상기 절연막을 형성(상기 절연막 재료를 도포)할 때마다, 열처리를 실시하여, 상기 용매를 건조시키고, 상기 절연막 재료의 소성을 행함이 바람직하다. 이 경우, 상기 절연막 재료 중의 상기 구조식(1)으로 표시되는 입체 구조에서의 탄화수소 등의 산화를 억제할 수 있다.
상기 열처리의 방법으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있지만, 예를 들면, 핫 플레이트를 사용하여 가열함이 바람직하다.
상기 열처리는 목적에 따라 적절히 그 온도, 분위기 등의 조건을 선택할 수 있지만, 상기 온도로서는, 50∼400℃가 바람직하고, 150∼350℃가 보다 바람직하다.
상기 열처리의 온도가 50℃ 미만이면, 상기 용매의 대부분이 증발하지 않고, 막 중에 잔류해버려 충분한 막 강도가 얻어지지 않을 경우가 있고, 400℃를 초과하면, 상기 구조식(1)으로 표시되는 입체 구조 중의 Si-R-Si 결합이 분해해버릴 경우가 있다.
상기 분위기로서는, 대기 중에서는 산소의 취입에 의한 유전율의 상승이 우려되기 때문에, 불활성 가스의 존재하, 감압하 등이 바람직하고, 상기 불활성 가스로서는, 예를 들면, 질소 등을 적합하게 들 수 있다.
또, 상기 절연막의 하지층이 예를 들면, 스핀 코팅법에 의해 성막되는 막(예를 들면, 다공질 실리카막 등의 저유전율막)일 경우에는, 그 저유전율막을 형성하는 재료를 도포하고, 용매 건조를 행한 후, 이 위에 상기 절연막 재료를 도포하고, 일괄적으로 상기 열처리를 행해도 좋다. 이 경우, 성막 비용의 저감을 도모할 수 있다.
이상의 공정에 의해, 상기 피가공면 위에, 본 발명의 상기 절연막 재료를 사용하여 상기 절연막이 형성된다.
<배선 패턴 형성 공정>
상기 배선 패턴 형성 공정은 상기 절연막에 대하여 에칭에 의해 배선용 패턴을 형성하는 공정이다.
상기 배선용 패턴은 상기 절연막 위에, 예를 들면, 공지의 레지스트 재료를 사용하여 레지스트막을 형성하고, 그 레지스트막에 대하여 선택 노광 및 현상을 행함으로써 형성한 원하는 패턴을 사용하여, 상기 절연막을 에칭함으로써 형성할 수 있다.
상기 에칭의 방법으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 드라이 에칭이라도 좋고, 웨트 에칭이라도 좋지만, 예를 들면, 플라즈마 처리, 약액 도포 등을 적합하게 들 수 있다.
이상의 공정에 의해, 상기 배선용 패턴이 형성된다.
<배선 형성 공정>
상기 배선 형성 공정은 상기 배선용 패턴을 사용하여 배선을 형성하는 공정이다.
상기 배선의 형성은 상기 절연막에 대하여 에칭함으로써 형성된 상기 배선용 패턴에서의 스페이스부에, 배선 전구체로서의 도체를 피복함으로써 행할 수 있다.
상기 도체의 피복은 공지의 도금 방법, 예를 들면, 무전해 도금, 전해 도금 등의 상용 도금법을 이용하여 행할 수 있다.
이상의 공정에 의해, 상기 배선이 형성된다.
상기 절연막 형성 공정, 상기 배선 패턴 형성 공정, 및 상기 배선 형성 공정의 일련의 공정은 필요에 따라 반복하여 행함으로써, 회로의 집적도가 높은 다층 배선을 제조할 수 있다.
본 발명의 다층 배선의 제조 방법은 각종 분야에서 적합하게 이용할 수 있지만, 본 발명의 다층 배선의 제조에 특히 적합하게 이용할 수 있다.
(반도체 장치의 제조 방법)
본 발명의 반도체 장치의 제조 방법은 다층 배선 형성 공정을 적어도 포함하 고, 또한 필요에 따라 적절히 선택한 기타 공정을 포함한다.
<다층 배선 형성 공정>
상기 다층 배선 형성 공정은 피가공면 위에, 본 발명의 상기 다층 배선의 제조 방법을 이용하여 다층 배선을 형성하는 공정이다.
상기 피가공면 및 상기 다층 배선의 제조 방법의 상세한 것에 대해서는, 본 발명의 상기 다층 배선의 제조 방법의 설명에서 상술한 바와 같다.
<기타 공정>
상기 기타 공정으로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 게이트 전극, 드레인 전극, 소스 전극 등의 전극 형성 공정 등, 일반적인 반도체 장치의 제조 방법에서의 각종 공정을 들 수 있다.
이상의 공정에 의해, 본 발명의 상기 다층 배선을 적어도 갖는 반도체 장치가 제조된다. 그 반도체 장치는 상기 배선층 및 상기 절연막을 적어도 갖는 상기 다층 배선을 갖고, 또한 필요에 따라 적절히 선택한 기타 부재를 가져 이루어진다.
상기 기타 부재로서는, 특별히 제한은 없고, 목적에 따라 적절히 선택할 수 있고, 예를 들면, 게이트 전극, 드레인 전극, 소스 전극 등의 각종 반도체 장치에서의 일반적인 구성부재를 들 수 있다.
본 발명의 반도체 장치의 제조 방법에 의하면, 상기 배선간의 기생 용량의 저하와 상기 배선 저항의 저하를 달성하여, 신호 전파 속도의 고속화가 가능해져 고성능의 반도체 장치를 효율적으로 제조할 수 있다.
또한, 얻어진 반도체 장치는 본 발명의 상기 절연막 재료를 사용하여 형성되 어, 내손상성이 뛰어난 절연막을 갖는 본 발명의 상기 다층 배선을 적어도 가지므로, 상기 배선간의 기생 용량의 저하와 상기 배선 저항의 저하를 달성할 수 있고, 고속이고 신뢰성이 높다. 이 때문에, 예를 들면, 플래쉬 메모리, DRAM, FRAM, MOS 트랜지스터 등에 특히 적합하다.
이하, 본 발명의 실시예에 대하여 설명하지만, 본 발명은 하기 실시예에 하등 한정되는 것은 아니다.
(실시예 1)
-절연막 재료의 제조-
질소 가스 도입관, 및 액체용 정량 펌프를 장비한 반응 용기에, 황산 88g(0.9mol) 및 발연 황산(60% SO3) 33g을 장입하고, 톨루엔 87g(0.95mol)을 정량 펌프로 2mL/min의 조건으로 적하하고, 적하 종료 후에 1시간 숙성 반응을 행했다.
다음으로, 1,1,3,3-테트라클로로-1,3-디실라부탄 103g(0.45mol)을 톨루엔으로 20질량%로 희석한 원료 용액을 정량 펌프로 2mL/min의 조건으로 적하하고, 적하 종료 후에 2시간 숙성 반응을 행했다.
반응 종료후, 50질량% 황산 수용액을 100mL 첨가하여, 침전한 톨루엔설폰산을 여과한 후, 분액 깔때기로 과잉의 황산수를 제거했다.
얻어진 용액에, 탄산칼슘 2g으로 잔류한 황산을 중화하고, 황산마그네슘 5g으로 탈수한 후, 아세토니트닐 1L 중에, 이 용액을 적하하여 사다리형의 반응물을 제거했다.
이어서, 이 용액을 실리카 입자가 채워진 칼럼에 통과시켜, 분자량이 200∼50,000의 입방체형의 실리콘 화합물을 분리했다. 또, 분자량의 확인은 GPC(겔 투과 크로마토그래피)에 의해 행한 바, 중량 평균 분자량은 약 5,200이었다.
그 후, 회전 증발기를 사용하여 아세토니트닐을 완전히 제거함으로써, 입방체형의 실리콘 화합물의 고형물 17g을 얻었다.
얻어진 실리콘 화합물을 적외 분광법(IR)에 의해 분석한 바, 하기 구조식(2)으로 표시되는 구조를 가짐을 알았다.
Figure 112008005284821-PAT00004
얻어진 실리콘 화합물을 메틸이소부틸케톤 75g에 용해시켜, 고형분 농도 18.5질량%의 용액(절연막 재료)을 제조했다.
(실시예 2)
-절연막 재료의 제조-
질소 가스 도입관, 및 액체용 정량 펌프를 장비한 반응 용기에, 황산 88g(0.9mol) 및 발연 황산(60% SO3) 33g을 장입하고, 톨루엔 87g(0.95mol)을 정량 펌프로 2mL/min의 조건으로 적하하고, 적하 종료 후에 1시간 숙성 반응을 행했다.
다음으로, 비스(메틸디클로로실릴)에탄 115g(0.45mol)을 톨루엔으로 20질량%로 희석한 원료 용액을 정량 펌프로 2mL/min의 조건으로 적하하고, 적하 종료 후에 2시간 숙성 반응을 행했다.
반응 종료후, 50질량% 황산 수용액을 100mL 첨가하여, 침전한 톨루엔설폰산을 여과한 후, 분액 깔때기로 과잉의 황산수를 제거했다.
얻어진 용액에, 탄산칼슘 2g으로 잔류한 황산을 중화하고, 황산마그네슘 5g으로 탈수한 후, 아세토니트닐 1L 중에, 이 용액을 적하하여 사다리형의 반응물을 제거했다.
그 후, 회전 증발기를 사용하여 아세토니트닐을 완전히 제거함으로써, 직방체형의 실리콘 화합물의 고형물 15g을 얻었다.
얻어진 실리콘 화합물을 적외 분광법(IR)에 의해 분석한 바, 하기 구조식(3)으로 표시되는 구조를 가짐을 알았다.
Figure 112008005284821-PAT00005
얻어진 실리콘 화합물을 메틸이소부틸케톤 66g에 용해시켜, 고형분 농도 18.5질량%의 용액(절연막 재료)을 제조했다.
(실시예 3)
-절연막 재료의 제조-
질소 가스 도입관, 및 액체용 정량 펌프를 장비한 반응 용기에, 황산 88g(0.9mol) 및 발연 황산(60% SO3) 33g을 장입하고, 톨루엔 87g(0.95mol)을 정량 펌프로 2mL/min의 조건으로 적하하고, 적하 종료 후에 1시간 숙성 반응을 행했다.
다음으로, 비스(메틸디클로로실릴)부탄 128g(0.45mol)을 톨루엔으로 20질량%로 희석한 원료 용액을 정량 펌프로 2mL/min의 조건으로 적하하고, 적하 종료 후에 2시간 숙성 반응을 행했다.
반응 종료후, 50질량% 황산 수용액을 100mL 첨가하여, 침전한 톨루엔설폰산을 여과한 후, 분액 깔때기로 과잉의 황산수를 제거했다.
얻어진 용액에, 탄산칼슘 2g으로 잔류한 황산을 중화하고, 황산마그네슘 5g으로 탈수한 후, 아세토니트닐 1L 중에, 이 용액을 적하하여 사다리형의 반응물을 제거했다.
그 후, 회전 증발기를 사용하여 아세토니트닐을 완전히 제거함으로써, 직방체형의 실리콘 화합물의 고형물 12g을 얻었다.
얻어진 실리콘 화합물을 적외 분광법(IR)에 의해 분석한 바, 하기 구조식(4)으로 표시되는 구조를 가짐을 알았다.
Figure 112008005284821-PAT00006
얻어진 실리콘 화합물을 메틸이소부틸케톤 53g에 용해시켜, 고형분 농도 18.5질량%의 용액(절연막 재료)을 제조했다.
(실시예 4)
-절연막 재료의 제조-
실시예 2와 같이 하여 사다리형의 반응물을 제거한 용액을 실리카 입자가 채워진 칼럼에 통과시켜, 분자량이 200이하의 직방체형의 실리콘 화합물을 분리했다. 또, 분자량의 확인은 GPC(겔 투과 크로마토그래피)에 의해 행한 바, 중량 평균 분자량은 약 130이었다.
그 후, 회전 증발기를 사용하여 아세토니트닐을 완전히 제거함으로써, 직방체형의 실리콘 화합물의 고형분 7g을 얻었다.
얻어진 실리콘 화합물을 적외 분광법(IR)에 의해 분석한 바, 상기 구조식(3)으로 표시되는 구조를 가짐을 알았다.
얻어진 실리콘 화합물을 메틸이소부틸케톤 30.8g에 용해시켜, 고형분 농도 18.5질량%의 용액(절연막 재료)을 제조했다.
(실시예 5)
-절연막 재료의 제조-
실시예 2와 같이 하여 사다리형의 반응물을 제거한 용액을 실리카 입자가 채워진 칼럼에 통과시켜, 분자량이 40,000이상인 직방체형의 실리콘 화합물을 분리했다. 또, 분자량의 확인은 GPC(겔 투과 크로마토그래피)에 의해 행한 바, 중량 평균 분자량은 약 51,000이었다.
그 후, 회전 증발기를 사용하여 아세토니트닐을 완전히 제거함으로써, 직방체형의 실리콘 화합물의 고형분 8g을 얻었다.
얻어진 실리콘 화합물을 적외 분광법(IR)에 의해 분석한 바, 상기 구조식(3)으로 표시되는 구조를 가짐을 알았다.
얻어진 실리콘 화합물을 메틸이소부틸케톤에 용해시키고자 한 바, 용해성이 나빴다.
(비교예 1)
-절연막 재료의 제조-
실리콘 화합물로서, 하기 구조식(5)으로 표시되는 히드로-T8-실세스퀴옥산을 사용하여, 그 히드로-T8-실세스퀴옥산의 17∼20질량% 메틸이소부틸케톤 용액을 제조했다.
Figure 112008005284821-PAT00007
(비교예 2)
-절연막 재료의 제조-
질소 가스 도입관, 및 액체용 정량 펌프를 장비한 반응 용기에, 황산 88g(0.9mol) 및 발연 황산(60% SO3) 33g을 장입하고, 톨루엔 87g(0.95mol)을 정량 펌프로 2mL/min의 조건으로 적하하고, 적하 종료 후에 1시간 숙성 반응을 행했다.
다음으로, 1,1,3,3-테트라클로로-디실라부탄 103g(0.45mol)을 톨루엔으로 20질량%로 희석한 원료 용액을 정량 펌프로 2mL/min의 조건으로 적하하고, 적하 종료 후에 2시간 숙성 반응을 행했다.
반응 종료후, 50질량% 황산 수용액을 100mL 첨가하여, 침전한 톨루엔설폰산을 여과한 후, 분액 깔때기로 과잉의 황산수를 제거했다.
얻어진 용액에, 탄산칼슘 2g으로 잔류한 황산을 중화하고, 황산마그네슘 5g으로 탈수한 후, 아세토니트닐 1L 중에, 이 용액을 적하하여 입방체형의 반응물을 제거했다.
그 후, 회전 증발기를 사용하여 톨루엔을 완전히 제거함으로써, 사다리형의 실리콘 화합물의 고형물 25g을 얻었다.
얻어진 실리콘 화합물을 적외 분광법(IR)에 의해 분석한 바, 하기 구조식(6)으로 표시되는 구조를 가짐을 알았다.
Figure 112008005284821-PAT00008
얻어진 실리콘 화합물을 메틸이소부틸케톤 110g에 용해시켜, 고형분 농도 18.5질량%의 용액(절연막 재료)을 제조했다.
(비교예 3)
-절연막 재료의 제조-
질소 가스 도입관, 및 액체용 정량 펌프를 장비한 반응 용기에, 황산 88g(0.9mol) 및 발연 황산(60% SO3) 33g을 장입하고, 톨루엔 87g(0.95mol)을 정량 펌프로 2mL/min의 조건으로 적하하고, 적하 종료 후에 1시간 숙성 반응을 행했다.
다음으로, 비스(메틸디클로로실릴)에탄 115g(0.45mol)을 톨루엔으로 20질량%로 희석한 원료 용액을 정량 펌프로 2mL/min의 조건으로 적하하고, 적하 종료 후에 2시간 숙성 반응을 행했다.
반응 종료후, 50질량% 황산 수용액을 100mL 첨가하여, 침전한 톨루엔설폰산을 여과한 후, 분액 깔때기로 과잉의 황산수를 제거했다.
얻어진 용액에, 탄산칼슘 2g으로 잔류한 황산을 중화하고, 황산마그네슘 5g 으로 탈수한 후, 아세토니트닐 1L 중에, 이 용액을 적하하여 입방체형의 반응물을 제거했다.
그 후, 회전 증발기를 사용하여 톨루엔을 완전히 제거함으로써, 사다리형의 실리콘 화합물의 고형물 28g을 얻었다.
얻어진 실리콘 화합물을 적외 분광법(IR)에 의해 분석한 바, 하기 구조식(7)으로 표시되는 구조를 가짐을 알았다.
Figure 112008005284821-PAT00009
얻어진 실리콘 화합물을 메틸이소부틸케톤 123g에 용해시켜, 고형분 농도 18.5질량%의 용액(절연막 재료)을 제조했다.
(실시예 6∼10 및 비교예 4∼6)
-절연막의 제작-
실시예 1∼5 및 비교예 1∼3에서 얻어진 절연막 재료를 사용하여, 이하의 방법에 의해, 각각 실시예 6∼10 및 비교예 4∼6의 민판(solid)막상의 절연막을 제작했다.
실시예 1∼5 및 비교예 1∼3에서 얻어진 절연막 재료를 각각 실리콘 기판 위 에, 스핀 코팅법에 의해, 회전수 1,500rpm, 도포 시간 30초간의 조건으로, 두께가 300nm가 되도록 도포했다. 이어서, 그 실리콘 기판을 200℃로 설정한 핫 플레이트에 놓고, 3분간의 조건으로 상기 용매의 건조를 행했다.
이어서, N2 가스 분위기의 전기로로, 400℃, 30분간의 조건으로 소성을 행하여, 절연막을 제작했다.
또, 실시예 4의 절연막 재료를 사용한 실시예 9의 절연막에서는, 성막시에 막이 소실한 부분이 있고, 실시예 5의 절연막 재료는 실리콘 화합물의 용매에의 용해성이 나쁘기 때문에, 실시예 10의 절연막에서는, 균일한 막이 형성되기 어려웠다.
(실시예 11)
-절연막의 제작-
실시예 3에서 얻어진 절연막 재료를 실리콘 기판 위에, 스핀 코팅법에 의해, 회전수 1,500rpm, 도포 시간 30초간의 조건으로, 두께가 300nm가 되도록 도포했다. 이어서, 그 실리콘 기판을 200℃로 설정한 핫 플레이트에 놓고, 3분간의 조건으로 상기 용매를 건조하여, 절연막을 제작했다. 또, 상기 용매 건조 후, 소성은 행하지 않았다.
이상에 의해 얻어진 절연막에 대하여, C/O 원자비, 공공률, 유전율, 에칭레이트, 내약액성 및 막 강도를, 각각 하기 방법에 의해 측정했다. 결과를 표 1에 나타낸다.
<C/O 원자비의 측정>
상기 C/O 원자비는 X선 광전자 분광법에 의해 측정했다.
<공공률의 측정>
상기 공공률은 질소 가스 흡착법에 의해 측정했다.
<유전율의 측정>
저저항 기판 위에 제작한 절연막 위에 직경 1mm의 금속극을 제작하고, 1MHz, 1V의 교류 전원을 접속한 프로바를 사용하여 용량을 측정하고, 그 용량과 상기 절연막의 막 두께로부터 유전율을 산출했다. 또한, 에칭레이트 측정 후의 상기 절연막의 유전율을 측정함으로써, 유전율의 상승 정도를 평가했다.
<에칭레이트의 측정>
실리콘 기판 위에, 다공질 실리카막(「셀라메이트 NCS」;쇼쿠바이가세이고오교오제)을 두께가 300nm가 되도록 성막했다.
얻어진 다공질 실리카막, 및 실시예 1∼3의 절연막 재료를 사용하여 제작한 절연막에 대하여, CF4/CHF3 가스를 원료로 한 F 플라즈마에 의해 드라이 에칭을 행하고, 다공질 실리카막과 절연막의 에칭레이트비를 측정했다.
<내약액성의 평가>
상기 내약액성은 상기 절연막이 형성된 실리콘 기판을 5wt%의 NaOH에 10분간 침지하여, 그 절연막의 NaOH에 대한 용해성을 분광 엘립소메트리(ellipsometry)에 의해 막 두께의 감소율로 평가했다.
<막 강도>
상기 막 강도는 나노인덴테이션(nanoindentation)법에 의해, 압입량 20nm의 조건에서 측정했다.
[표 1]
Figure 112008005284821-PAT00010
표 1로부터, 실시예 1∼3의 절연막 재료를 사용하여 제작한 절연막은 유전율이 낮고, 그 유전율은 에칭 후에도 거의 상승하지 않으며, 내약액성 및 내에칭성(에칭레이트비)이 뛰어나, 막 강도도 양호함을 알 수 있다.
또한, 상기 실리콘 화합물의 중량 평균 분자량이 200이하인 실시예 4의 절연막 재료를 사용하여 형성한 실시예 9의 절연막은 각 물성은 뛰어나지만, 막 불균일이 생기기 쉽고, 상기 실리콘 화합물의 중량 평균 분자량이 50,000이상인 실시예 5의 절연막 재료를 사용하여 형성한 실시예 10의 절연막은 상기 용매에 용해하기 어려움을 알 수 있다.
또한, C/O 원자비가 5.0을 초과하는 실시예 11의 절연막은 C/O 원자비가 5.0 이하인 실시예 8의 절연막에 비해, 유전율 및 에칭레이트비가 뛰어나지만, 막 강도가 낮음을 알 수 있다.
(실시예 12∼15 및 비교예 7)
-절연막의 제작-
실시예 1에서 제조한 절연막 재료, 테트라에톡시실란(TEOS), 500ppm 질산수, 및 메틸이소부틸케톤(MIBK)을 사용하여, 하기 표 2에 나타내는 조성의 혼합 용액을 제조했다. 얻어진 혼합 용액을 각각 실리콘 기판 위에, 스핀 코팅법에 의해, 회전수 1,500rpm, 도포 시간 30초간의 조건으로, 두께가 300nm가 되도록 도포했다. 이어서, 그 실리콘 기판을 200℃로 설정한 핫 플레이트에 놓고, 3분간의 조건으로 상기 용매 건조를 실시했다.
이어서, N2 가스 분위기의 전기로로, 400℃, 30분간의 조건으로 소성을 행하여, 절연막을 제작했다.
이상에 의해 얻어진 절연막에 대하여, C/O 원자비, 유전율, 및 에칭레이트를 측정했다. 결과를 표 2에 나타낸다.
[표 2]
Figure 112008005284821-PAT00011
표 2로부터, 혼합 용액 전량에 있어서의, 실시예 1에서 제조한 절연막 재료의 함유량이 높을수록, 유전율이 낮고, 에칭 후의 유전율의 상승도 작으며, 내에칭성(에칭레이트비)이 뛰어남을 알 수 있다.
또한, C/O 원자비가 0.2미만인 실시예 15의 절연막은 C/O 원자비가 0.2이상인 실시예 14의 절연막에 비해, 유전율 및 에칭레이트비가 떨어짐을 알 수 있다.
(실시예 16)
-다층 배선 및 반도체 장치의 제조-
본 발명의 절연막 재료를 사용하여 절연막을 형성하여, 본 발명의 다층 배선 및 반도체 장치를 이하와 같이 하여 제조했다.
우선, 도 1a에 나타내는 바와 같이, 반도체 기판(10)에, LOCOS(LOCal Oxidation of Silicon)법에 의해 소자 분리막(12)을 형성했다. 소자 분리막(12)에 의해, 소자 영역(14)이 획정되었다. 또, 반도체 기판(10)으로서는, 실리콘 기판을 사용했다.
이어서, 소자 영역(14) 위에, 게이트 절연막(16)을 거쳐 게이트 전극(18)을 형성했다. 다음으로, 게이트 전극(18)의 측면에, 사이드웰 절연막(20)을 형성했다. 또한, 사이드웰 절연막(20) 및 게이트 전극(18)을 마스크로 하여, 반도체 기판(10) 내에, 도펀트 불순물을 도입함으로써, 게이트 전극(18)의 양측의 반도체 기판(10) 내에, 소스/드레인 확산층(22)을 형성했다. 그 결과, 게이트 전극(18)과 소스/드레인 확산층(22)을 갖는 트랜지스터(24)가 형성되었다.
다음으로, 도 1b에 나타내는 바와 같이, 트랜지스터(24)가 형성된 반도체 기판(10)의 전면에, CVD법에 의해, 실리콘 산화막으로 이루어지는 층간 절연막(26)을 형성했다. 그리고, 층간 절연막(26) 위에, 플라즈마 CVD법에 의해 형성한 SiN막으로 이루어지는 막 두께 50nm의 스토퍼막(28)을 형성했다. 또, 스토퍼막(28)은 후술하는 공정에서, 화학적 기계 연마(CMP)법에 의해 텅스텐막(34) 등을 연마할 때에는 스토퍼로서 기능하고(도 1c 참조), 층간 절연막(38) 등에 홈(46)을 형성할 때에는, 에칭 스토퍼로서 기능한다(도 3a 참조). 이어서, 포토리소그래피 기술을 이용하여, 소스/드레인 확산층(22)에 도달하는 콘택트 홀(30)을 형성했다.
다음으로, 전면에 스퍼터링법에 의해 막 두께 50nm의 TiN막으로 이루어지는 밀착층(32)을 형성했다. 또, 밀착층(32)에 의해, 후술하는 도체 플러그(34)의 하지에 대한 밀착성을 확보할 수 있다. 이어서, 밀착층(32)의 전면에, CVD법에 의해 막 두께 1㎛의 텅스텐막(34)을 형성한 후, 화학적 기계 연마(CMP)법에 의해 스토퍼막(28)의 표면이 노출할 때까지, 밀착층(32) 및 텅스텐막(34)을 연마했다. 그 결과, 도 1c에 나타내는 바와 같이, 콘택트 홀(30) 내에, 텅스텐으로 이루어지는 도 체 플러그(34)가 매립된다.
이어서, 도 2a에 나타내는 바와 같이, 전면에, 실시예 1∼3 중 어느 하나에서 제조한 절연막 재료를 사용하여, 막 두께 30nm의 절연막(실시예 6∼8 및 실시예 11 중 어느 하나에서 제작한 절연막에 상당, 이하, 「실시예 막」이라 할 경우가 있다)(36)을 형성하고, 열처리를 실시했다.
그 후, 실시예 막(36)의 전면에, 다공질 실리카로 이루어지는 다공질의 층간 절연막(이하, 「다공질 실리카막」이라 할 경우가 있다)(38)을 두께가 160nm가 되도록 형성했다. 그리고, 다공질 실리카막(38)에 열처리를 실시했다.
다음으로, 도 2b에 나타내는 바와 같이, 다공질 실리카막(38)이 형성된 반도체 기판(10) 위의 전면에, 실시예 막(36)의 형성과 마찬가지로 하여, 막 두께 30nm의 실시예 막(40)을 형성했다.
이어서, 도 3a에 나타내는 바와 같이, 실시예 막(40)의 전면에, 스핀 코팅법을 이용하여, 포토레지스트막(42)을 형성했다. 그리고, 포토리소그래피 기술을 이용하여, 포토레지스트막(42)에 개구부(44)를 형성했다. 여기서, 개구부(44)는 후술하는 제1층째의 배선(제1 금속 배선층)(50)(도 3b 참조)을 형성하기 위한 것이며, 배선 폭 100nm, 배선 간격 100nm가 되는 치수의 개구를 갖는다.
그리고, 포토레지스트막(42)을 마스크로 하여, 실시예 막(40), 다공질 실리카막(38), 및 실시예 막(36)에 대하여 에칭 처리를 행했다. 또, 에칭 처리는 CF4 가스 및 CHF3 가스를 원료로 한 불소 플라즈마를 사용하여 행했다. 이 때, 스토퍼 막(28)이 에칭 스토퍼로서 기능했다. 이와 같이 하여, 실시예 막(40), 다공질 실리카막(38) 및 실시예 막(36)에, 배선을 매립하기 위한 홈(트렌치)(46)이 형성되었다. 또, 도체 플러그(34)의 윗면은 홈(46) 내에 노출한 상태로 되었다. 그 후, 포토레지스트막(42)을 박리했다.
이어서, 전면에 스퍼터링법에 의해 막 두께 10nm의 TaN로 이루어지는 배리어막(도시않음)을 형성했다. 또, 배리어막은 후술하는 배선 중의 Cu가 절연막 중에 확산함을 방지하는 기능을 갖는다. 다음으로, 전면에 스퍼터링법에 의해 막 두께 10nm의 Cu로 이루어지는 시드막(도시않음)을 형성했다. 또, 시드막은 전기 도금법에 의해 Cu로 이루어지는 배선을 형성할 때, 전극으로서 기능한다. 이와 같이 하여, 도 3b에 나타내는 바와 같이, 배리어막과 시드막으로 이루어지는 적층막(48)을 형성했다.
다음으로, 전기 도금법에 의해 막 두께 600nm의 Cu막(50)을 형성했다.
또한, 화학적 기계 연마(CMP)법에 의해 실시예 막(40)의 표면이 노출할 때까지, Cu막(50) 및 적층막(48)을 연마했다. 그 결과, 홈(46) 내에, Cu로 이루어지는 배선(50)이 매립된다. 이상의 배선(50)의 제조 프로세스는 싱글 대머신(damascene)법이라 한다.
계속해서, 도 3b에 나타내는 바와 같이, 실시예 막(36)의 형성과 마찬가지로 하여, 막 두께 30nm의 실시예 막(52)을 형성했다.
이어서, 도 4에 나타내는 바와 같이, 다공질 실리카막(38)의 형성과 마찬가지로 하여, 막 두께 180nm의 다공질 실리카막(54)을 형성했다.
다음으로, 다공질 실리카막(54)의 전면에, 실시예 막(36)의 형성과 마찬가지로 하여, 막 두께 30nm의 실시예 막(56)을 형성했다.
다음으로, 도 5에 나타내는 바와 같이, 다공질 실리카막(38)의 형성과 마찬가지로 하여, 막 두께 160nm의 다공질 실리카막(58)을 형성했다. 계속해서, 다공질 실리카막(58) 위의 전면에, 실시예 막(36)의 형성과 마찬가지로 하여, 막 두께 30nm의 실시예 막(60)을 형성했다.
이어서, 도 6에 나타내는 바와 같이, 전면에 스핀 코팅법에 의해 포토레지스트막(62)을 형성했다. 그리고, 포토리소그래피 기술을 이용하여, 포토레지스트막(62)에 개구부(64)를 형성했다. 여기서, 개구부(64)는 제1층째의 배선(제1 금속 배선층)(50)에 도달하는 콘택트 홀(66)을 형성하기 위한 것이다. 계속해서, 포토레지스트막(62)을 마스크로 하여, 실시예 막(60), 다공질 실리카막(58), 실시예 막(56), 다공질 실리카막(54), 및 실시예 막(52)에 대하여 에칭 처리를 행했다. 또, 에칭 처리는 CF4 가스 및 CHF3 가스를 원료로 한 불소 플라즈마를 사용하여, 에칭 가스의 조성비나 에칭시의 압력 등을 적절히 변화시킴으로써 행했다. 이와 같이 하여, 배선(50)에 도달하는 콘택트 홀(66)이 형성되었다. 그 후, 포토레지스트막(62)을 박리했다.
이어서, 도 7에 나타내는 바와 같이, 전면에 스핀 코팅법에 의해, 포토레지스트막(68)을 형성했다. 계속해서, 포토리소그래피 기술을 이용하여, 포토레지스트막(68)에 개구부(70)를 형성했다. 여기서, 개구부(70)는 제2층째의 배선(제2 금 속 배선층)(76a)(도 8 참조)을 형성하기 위한 것이다.
다음으로, 포토레지스트막(68)을 마스크로 하여, 실시예 막(60), 다공질 실리카막(58) 및 실시예 막(56)에 대하여 에칭 처리를 행했다. 또, 에칭 처리에는, CF4 가스 및 CHF3 가스를 원료로 한 불소 플라즈마를 사용했다. 이 때, 실시예 막(56)은 에칭 스토퍼막으로서 기능했다. 이와 같이 하여, 실시예 막(60), 다공질 실리카막(58) 및 실시예 막(56)에, 배선(76a)을 매립하기 위한 홈(72)이 형성되었다. 홈(72)은 콘택트 홀(66)과 연결된 상태로 되었다.
이어서, 전면에, 스퍼터링법에 의해 막 두께 10nm의 TaN로 이루어지는 배리어막(도시않음)을 형성했다. 또, 배리어막은 후술하는 배선(76a) 및 도체 플러그(76b) 중의 Cu가 절연막 중에 확산함을 방지하는 기능을 갖는다. 다음으로, 전면에 스퍼터링법에 의해 막 두께 10nm의 Cu로 이루어지는 시드막(도시않음)을 형성했다. 또, 시드막은 전기 도금법에 의해 Cu로 이루어지는 배선(76a) 및 도체 플러그(76b)를 형성할 때, 전극으로서 기능한다. 이와 같이 하여, 배리어막과 시드막으로 이루어지는 적층막(74)을 형성했다(도 8 참조).
다음으로, 전기 도금법에 의해 막 두께 1,400nm의 Cu막(76)을 형성했다.
또한, 화학적 기계 연마(CMP)법에 의해, 실시예 막(60)의 표면이 노출할 때까지, Cu막(76) 및 적층막(74)을 연마했다. 이 때, 실시예 막(60)은 CMP 스토퍼막으로서 기능했다. 이와 같이 하여, 콘택트 홀(66) 내에, Cu로 이루어지는 도체 플러그(76b)가 매립됨과 동시에, 홈(72) 내에 Cu로 이루어지는 배선(76a)이 매립된 다. 또, 도체 플러그(76b)와 배선(76a)은 일체로 형성되었다. 이상의 도체 플러그(76b) 및 배선(76a)을 일괄하여 형성하는 제조 프로세스는 듀얼 대머신법이라 한다.
다음으로, 전면에, 실시예 막(36)의 형성과 마찬가지로 하여, 막 두께 30nm의 실시예 막(78)을 형성했다.
이 후, 이들 공정을 적절히 반복함으로써, 도시하지 않는 제3층째의 배선(제3 금속 배선층)을 형성하여, 반도체 장치를 제조했다.
또한, 상기 다층 배선 및 반도체 장치의 제조 공정에서, 상기 실시예 막을 CVD에 의해 제작한 SiO2막으로 바꾸고, 상기 다공질 실리카막을 실시예 막으로 바꿔 다층 배선 및 반도체 장치를 제조했다. 그 다층 배선 및 반도체 장치에 있어서는, 실시예 막이 층간 절연막으로서 기능했다.
이와 같이 하여 제조된 반도체 장치에 대하여, 배선간의 실효적인 비유전율을 층간 용량에 의해 산출했다. 결과를 표 3에 나타낸다.
또, 상기 실효적인 비유전율은 배선의 주위에, 실시예 막 및 다공질 실리카막뿐 만이 아니라, 다른 절연막도 존재하고 있는 상태에서 측정되는 비유전율을 의미한다.
(비교예 8)
-다층 배선 및 반도체 장치의 제조-
실시예 16에서, 실시예 막(36, 40, 52, 56, 60 및 78)을, 비교예 1∼3 중 어 느 하나에서 제조한 절연막 재료를 사용하여 형성한 절연막(비교예 4∼6 중 어느 하나의 절연막에 상당, 이하, 「비교예 막」이라 할 경우가 있다)으로 바꾼 이외는, 실시예 16과 같이 하여, 다층 배선 및 반도체 장치를 제조했다.
또한, 얻어진 반도체 장치에 대하여, 배선간의 실효적인 비유전율을 층간 용량에 의해 산출했다. 결과를 표 3에 나타낸다.
[표 3]
Figure 112008005284821-PAT00012
표 3으로부터, 에칭 스토퍼막, CMP 스토퍼막, 및 층간 절연막으로서, 실시예 막(본 발명의 상기 절연막 재료를 사용하여 형성한 절연막)을 사용하면, 비교예 막을 사용한 경우에 비해, 배선간의 실효적인 비유전율이 낮고, 배선간의 기생 용량의 저하와 배선 저항의 저하가 달성되어 있음을 알 수 있다.
본 발명의 바람직한 태양을 부기하면, 이하와 같다.
(부기 1) 하기 구조식(1)으로 표시되는 입체 구조를 갖는 실리콘 화합물을 적어도 함유하는 것을 특징으로 하는 절연막 재료.
Figure 112008005284821-PAT00013
단, 상기 구조식(1) 중, R1, R2, R3 및 R4는 서로 동일해도 좋고, 달라도 좋고, 이들 중의 적어도 1개는 탄화수소 및 불포화 탄화수소 중 어느 것을 함유하는 관능기를 나타낸다.
(부기 2) 구조식(1)에서의 R1, R2, R3 및 R4가 치환 또는 비치환의, 알킬렌기, 알케닐렌기, 알키닐렌기, 시클로알킬렌기, 아릴렌기, 아랄킬렌기, 카르보닐기, 및 복소환기의 적어도 어느 것을 나타내는, 부기 1에 기재된 절연막 재료.
(부기 3) 구조식(1)에서의 R1, R2, R3 및 R4가 메틸렌기, 에틸렌기, 프로필렌기, 부틸렌기, 페닐렌기, 에틴기, 에티닐렌기, 및 비닐렌기의 적어도 어느 것을 나타내는, 부기 2에 기재된 절연막 재료.
(부기 4) 실리콘 화합물의 중량 평균 분자량이 200∼50,000인, 부기 1∼3 중 어느 하나에 기재된 절연막 재료.
(부기 5) 배선층과 층간 절연막을 적어도 가져 이루어지고, 상기 층간 절연막이 부기 1∼4 중 어느 하나에 기재된 절연막 재료를 사용하여 형성된 것을 특징으로 하는 다층 배선.
(부기 6) X선 광전자 분광법에 의해 측정한 층간 절연막 중의 C/O 원자비가 0.2∼5.0인, 부기 5에 기재된 다층 배선.
(부기 7) 부기 1∼4 중 어느 하나에 기재된 절연막 재료를 사용하여 형성된 절연막을 에칭 스토퍼막으로서 갖는, 부기 5∼6 중 어느 하나에 기재된 다층 배선.
(부기 8) 부기 1∼4 중 어느 하나에 기재된 절연막 재료를 사용하여 형성된 절연막을 화학적 기계 연마시의 보호막으로서 갖는, 부기 5∼6 중 어느 하나에 기재된 다층 배선.
(부기 9) 층간 절연막에서의 공공률이 10∼80%이며, 또한 두께가 2∼300nm인, 부기 5∼6 중 어느 하나에 기재된 다층 배선.
(부기 10) 부기 5∼9 중 어느 하나에 기재된 다층 배선을 제조하는 방법으로서, 피가공면 위에, 부기 1∼4 중 어느 하나에 기재된 절연막 재료를 사용하여 절연막을 형성하는 절연막 형성 공정과, 그 절연막에 대하여 에칭에 의해 배선용 패턴을 형성하는 배선 패턴 형성 공정과, 그 배선용 패턴을 사용하여 배선을 형성하는 배선 형성 공정을 적어도 포함하는 것을 특징으로 하는 다층 배선의 제조 방법.
(부기 11) 배선 패턴 형성 공정에서의 에칭이 플라즈마 처리 및 약액 도포의 적어도 어느 하나인, 부기 10에 기재된 다층 배선의 제조 방법.
(부기 12) 피가공면 위에, 부기 10∼11 중 어느 하나에 기재된 다층 배선의 제조 방법을 이용하여 다층 배선을 형성하는 다층 배선 형성 공정을 적어도 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
본 발명의 절연막 재료는 내에칭성, 내약액성 등의 내손상성이 뛰어난 절연막, 예를 들면, 층간 절연막, 에칭 스토퍼막, 화학적 기계 연마시의 보호막(CMP 스토퍼막)의 형성에 적합하게 사용 가능하며, 본 발명의 다층 배선에 특히 적합하게 사용 가능하다.
본 발명의 다층 배선은 신호 전파 속도의 고속화가 가능하여, 응답 속도의 고속화가 요구되는 반도체 집적 회로 등에 특히 적합하다.
본 발명의 다층 배선의 제조 방법은 본 발명의 다층 배선의 제조에 적합하게 이용할 수 있다.
본 발명의 반도체 장치의 제조 방법은 플래쉬 메모리, DRAM, FRAM, MOS 트랜지스터 등을 시작으로 하는 각종 반도체 장치, 특히 본 발명의 반도체 장치의 제조에 적합하게 이용할 수 있다.
도 1a는 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 1).
도 1b는 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 2).
도 1c는 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 3).
도 2a는 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 4).
도 2b는 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 5).
도 3a는 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 6).
도 3b는 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 7).
도 4는 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 8).
도 5는 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 9).
도 6은 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 10).
도 7은 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 11).
도 8은 본 발명의 절연막 재료를 사용하여 형성된 절연막을 갖는 본 발명의 다층 배선 및 반도체 장치의 제조 방법의 일례를 나타내는 공정도(그 12).
[부호의 설명]
10…반도체 기판, 18…게이트 전극, 22…소스/드레인 확산층, 24…트랜지스터, 26,38…층간 절연막, 28…스토퍼막, 32…밀착층, 34…텅스텐막(도체 플러그), 36,40,52,56,60,78…절연막, 38,54,58…층간 절연막(다공질 실리카막), 48…적층막, 50,76a…배선, 76b…도체 플러그

Claims (9)

  1. 하기 구조식(1)으로 표시되는 입체 구조를 갖는 실리콘 화합물을 적어도 함유하는 것을 특징으로 하는 절연막 재료.
    Figure 112008005284821-PAT00014
    단, 상기 구조식(1) 중, R1, R2, R3 및 R4는 서로 동일해도 좋고, 달라도 좋고, 이들 중의 적어도 1개는 탄화수소 및 불포화 탄화수소 중 어느 것을 함유하는 관능기를 나타낸다.
  2. 제1항에 있어서,
    구조식(1)에서의 R1, R2, R3 및 R4가 치환 또는 비치환의, 알킬렌기, 알케닐렌기, 알키닐렌기, 시클로알킬렌기, 아릴렌기, 아랄킬렌기, 카르보닐기, 및 복소환기의 적어도 어느 것을 나타내는 절연막 재료.
  3. 제2항에 있어서,
    구조식(1)에서의 R1, R2, R3 및 R4가 메틸렌기, 에틸렌기, 프로필렌기, 부틸렌기, 페닐렌기, 에틴기, 에티닐렌기, 및 비닐렌기의 적어도 어느 것을 나타내는 절연막 재료.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    실리콘 화합물의 중량 평균 분자량이 200∼50,000인 절연막 재료.
  5. 배선층과 층간 절연막을 적어도 가져 이루어지고, 상기 층간 절연막이 제1항 내지 제4항 중 어느 한 항에 기재된 절연막 재료를 사용하여 형성된 것을 특징으로 하는 다층 배선.
  6. 제5항에 있어서,
    제1항 내지 제4항 중 어느 한 항에 기재된 절연막 재료를 사용하여 형성된 절연막을 에칭 스토퍼막으로서 갖는 다층 배선.
  7. 제5항에 있어서,
    제1항 내지 제4항 중 어느 한 항에 기재된 절연막 재료를 사용하여 형성된 절연막을 화학적 기계 연마시의 보호막으로서 갖는 다층 배선.
  8. 제5항 내지 제7항 중 어느 한 항에 기재된 다층 배선을 제조하는 방법으로서, 피가공면 위에, 제1항 내지 제4항 중 어느 한 항에 기재된 절연막 재료를 사용하여 절연막을 형성하는 절연막 형성 공정과, 그 절연막에 대하여 에칭에 의해 배선용 패턴을 형성하는 배선용 패턴 형성 공정과, 그 배선용 패턴을 사용하여 배선을 형성하는 배선 형성 공정을 적어도 포함하는 것을 특징으로 하는 다층 배선의 제조 방법.
  9. 피가공면 위에, 제8항에 기재된 다층 배선의 제조 방법을 이용하여 다층 배선을 형성하는 다층 배선 형성 공정을 적어도 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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JP2004204061A (ja) 低誘電率膜用組成物、低誘電率膜及び半導体装置

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